JP5187618B2 - カウンタ装置 - Google Patents

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Description

本発明は、クロック信号を分周してカウント動作を行うカウンタ装置に関し、特にカウンタの時間精度を向上させ、ロジックIC設計のタイミング検証及びレイアウト作業を容易にすることが可能なカウンタ装置に関する。
従来のクロック信号を分周してカウント動作を行うカウンタ装置等に関連する先行技術文献としては次のようなものがある。
特開平03−247118号公報 特開平05−108977号公報 特開平05−129936号公報
図5はクロック信号を分周してカウント動作を行う従来のカウンタ装置の一例を示す構成ブロック図である。
図5において、1はCPU(Central Processing Unit)からの指令(ロード指令、リード指令)によりロード値の書き込み(ロード)及びカウンタ値の読み出し(リード)を行うカウンタ制御回路、2はクロック信号を分周数N(Nは2以上の整数)で分周して分周クロック信号を生成する分周回路、3は負論理入力及び負論理出力の論理和回路、4は分周されたクロック信号をカウントするカウンタ回路である。
また、100はクロック信号、101はロード値、102はロード信号、103はロードクロック信号、104は分周クロック信号、105はカウンタクロック信号、106はカウンタ値である。さらに、1,2,3及び4はカウンタ装置を構成している。
クロック信号100はカウンタ制御回路1及び分周回路2のクロック信号入力端子にそれぞれ印加され、カウンタ制御回路1の出力であるロード値101及びロード信号102はカウンタ回路4の入力端子にそれぞれ印加される。
カウンタ制御回路1の出力であるロードクロック信号103は論理和回路3の一方の入力端子に印加され、分周回路2の出力である分周クロック信号104は論理和回路3の他方の入力端子に印加される。
論理和回路3の出力であるカウンタクロック信号105はカウンタ回路4のクロック信号入力端子に印加され、カウンタ回路4の出力であるカウンタ値106はカウンタ制御回路1の入力端子に印加される。
最後に、カウンタ制御回路1は、CPU(図示せず。)が接続されている図5中”CB01”に示すCPUバスと相互に接続される。
ここで、図5に示す従来例の動作を図6及び図7を用いて説明する。図6は従来例の動作を説明するタイミング図、図7は論理和回路3の動作を説明する真理値表である。但し、動作説明に際しては、カウンタ制御回路1のロード動作に関して説明し、カウンタ値のリード動作に関しては説明を省略する。
図6に示すように、分周回路2は、クロック信号100に同期して内部カウンタをインクリメントし、内部カウンタ値が”7”の場合にはクロック信号100に同期して内部カウンタ値を”0”に戻すと共に内部カウンタ値が”0”の期間だけ分周クロック信号104をローレベルにする。
言い換えれば、分周回路2は、クロック信号100を8分周(分周数:N=8)して、そのタイミングで立ち上がりクロックを出力する分周クロック信号104を生成する動作を繰り返すことになる。
このような分周クロック信号104は、カウンタ制御回路1から供給されるロードクロック信号103との間で論理和演算がなされた後、カウンタクロック信号105としてカウンタ回路4に供給される。
図6においてロードクロック信号103はロード動作時にローレベルになるので、図7の真理値表から分かるように、カウンタクロック信号105は分周クロック信号104に、ロードクロック信号103のローレベルを重畳した信号になる。
また、カウンタ回路4は、このようなカウンタクロック信号105の立ち上がりに同期してカウンタ値106をインクリメントするカウント動作を行う。
例えば、図6に示すようにカウンタクロック信号105の立ち上がりに同期して、カウンタ値106が”K(Kは任意の整数)”から”K+1”にインクリメントされる。
一方、カウンタ制御回路1は、CPU(図示せず。)から図5中”CB01”に示すCPUバスを介してロード指令を受信した場合、CPU(図示せず。)から指定されたロード値101及びロード信号102(正確にはロード信号102をハイレベルにする)をクロック信号100に同期して生成しカウンタ回路4に出力すると共に、ロードクロック信号103を生成して論理和回路3に出力する。
このため、カウンタクロック信号105には、前述のようにロードクロック信号103のローレベルが重畳される。
例えば、図6中”TM11”に示す周期で、ロード値101、ロード信号102及びロードクロック信号103が生成され出力された場合、図6中”LP11”に示すように、カウンタクロック信号105には、ロードクロック信号103のローレベルが重畳される。
この時、カウンタ回路4は、同時に、ロード値101が供給され、ロード信号102がハイレベルになっているので、カウンタクロック信号105の立ち上がりに同期して、ロード値101をカウンタ値106としてロードする。
例えば、ロード値101の値は”L(Lは任意の整数)”であるので、カウンタ回路4は、カウンタクロック信号105の立ち上がりに同期して、カウンタ値106を”K+1”から”L”変更する。
この結果、ロード動作時に、カウンタ制御回路1が、分周クロック信号104にロードクロック信号103のローレベルを重畳させたカウンタクロック信号105をカウンタ回路4に供給し、同時に、ロード値101を供給し、ロード信号102をハイレベルにすることにより、カウンタ回路4に対してロード値のロードを行うことができる。
しかし、図5に示す従来例では、カウンタ制御回路1のロード動作のタイミング(例えば、図6中”TM11”)に依存して、図6中”PD11”に示すロード動作直後のカウンタ値105の周期が変動(その後の周期に比べて短くなる)してしまうと言った問題点があった。
このような、カウンタ値105の周期の変動は、分周回路2の分周数Nの値が大きくなるに従って顕著となり、カウンタ値105の周期の変動の影響によりカウンタの時間精度が悪化してしまうと言った問題点があった。
また、ロジックIC設計のタイミング検証においては、カウンタクロック信号105を発生させるロードクロック信号103及び分周クロック信号104の2系統の検証が必要となり、ロジックICのレイアウト時にはロードクロック信号103及び分周クロック信号104のそれぞれの配線長を考慮してレイアウト作業を行わなければならないと言った問題点があった。
従って本発明が解決しようとする課題は、カウンタの時間精度を向上させ、ロジックIC設計のタイミング検証及びレイアウト作業を容易にすることが可能なカウンタ装置を実現することにある。
このような課題を達成するために、本発明のうち請求項1記載の発明は、
クロック信号を分周してカウント動作を行うカウンタ装置において、
基準クロック信号をカウントして所定のカウント値に到達すると分周クロック信号を生成する分周回路と、前記分周クロック信号をカウントするカウンタ回路と、CPUからロード指令を受信した場合に、前記基準クロック信号に基づいて、前記分周回路における前記基準クロックのカウント値をリセットするとともに、前記カウンタ回路における前記分周クロック信号のカウント値を前記ロード指令で指定されたロード値に更新するカウンタ制御回路と、を備え、前記カウンタ制御回路により前記分周回路における前記基準クロックのカウント値がリセットされた後、前記分周回路による前記基準クロック信号のカウントが再開され、前記カウンタ制御回路により前記カウンタ回路における前記分周クロック信号のカウント値が更新された後、前記カウンタ回路による前記分周クロック信号のカウントが再開されることにより、ロード動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路に対してロード値のロードを行うことができる。
請求項2記載の発明は、
クロック信号を分周してカウント動作を行うカウンタ装置において、
基準クロック信号をカウントして所定のカウント値に到達すると分周クロック信号を生成する分周回路と、前記分周クロック信号をカウントするカウンタ回路と、CPUからリセット指令を受信した場合に、前記基準クロック信号に基づいて、前記分周回路における前記基準クロックのカウント値をリセットするとともに、前記カウンタ回路における前記分周クロック信号のカウント値をリセットするカウンタ制御回路と、を備え、前記カウンタ制御回路により前記分周回路における前記基準クロックのカウント値がリセットされた後、前記分周回路による前記基準クロック信号のカウントが再開され、前記カウンタ制御回路により前記カウンタ回路における前記分周クロック信号のカウント値がリセットされた後、前記カウンタ回路による前記分周クロック信号のカウントが再開されることにより、リセット動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路のカウンタ値のリセットを行うことができる。

請求項3記載の発明は、
請求項1若しくは請求項2記載の発明であるカウンタ装置において、
前記カウンタ制御回路が、
リード指令を受信した場合に前記カウンタ回路からのカウンタ値を取り込んで送信することにより、ロード動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路に対してロード値のロードを行う、若しくは、リセット動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路のカウンタ値のリセットを行うことができる。
本発明によれば次のような効果がある。
請求項1及び請求項3の発明によれば、カウンタ制御回路が、ロード指令を受信した場合、リセット信号を生成して分周回路に出力すると共に、クロック信号の次の周期で、ロード値を供給し、ロード信号をハイレベルにすることにより、ロード動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路7に対してロード値のロードを行うことができる。
また、ロード動作直後のカウンタ値の周期が常に一定になりカウンタ値の周期の変動は無くなるので、カウンタの時間精度が向上し、分周クロック信号を発生させる信号は1系統になるので検証が容易になり、ロジックICのレイアウト時に配線長の考慮が不要になりレイアウト作業が容易になる。
また、請求項2及び請求項3の発明によれば、カウンタ制御回路が、リセット指令を受信した場合、リセット信号を生成して分周回路に出力すると共に、クロック信号の次の周期で、カウンタ回路のリセット信号をハイレベルにすることにより、リセット動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路のカウンタ値のリセットを行うことができる。
また、リセット動作直後のカウンタ値の周期が常に一定になりカウンタ値の周期の変動は無くなるので、カウンタの時間精度が向上し、分周クロック信号を発生させる信号は1系統になるので検証が容易になり、ロジックICのレイアウト時に配線長の考慮が不要になりレイアウト作業が容易になる。
以下本発明を図面を用いて詳細に説明する。図1は本発明に係るカウンタ装置の一実施例を示す構成ブロック図である。
図1において、5はCPUからの指令(ロード指令、リード指令)によりロード値の書き込み(ロード)及びカウンタ値の読み出し(リード)を行うカウンタ制御回路、6はリセット機能を有しクロック信号を分周数N(Nは2以上の整数)で分周して分周クロック信号を生成する分周回路、7は分周クロック信号をカウントするカウンタ回路である。
また、110はクロック信号、111は分周回路6のリセット信号、112は分周クロック信号、113はロード値、114はロード信号、115はカウンタ値である。さらに、5,6及び7はカウンタ装置を構成している。
クロック信号110はカウンタ制御回路5及び分周回路6のクロック信号入力端子にそれぞれ印加され、カウンタ制御回路5の出力であるリセット信号111は分周回路6のリセット信号入力端子に印加される。また、分周回路6の出力である分周クロック信号112はカウンタ回路7のリセット入力端子に印加される。
また、カウンタ制御回路5の出力であるロード値113及びロード信号114はカウンタ回路7の入力端子にそれぞれ印加され、カウンタ回路7の出力であるカウンタ値115はカウンタ制御回路5の入力端子に印加される。
最後に、カウンタ制御回路5は、CPU(図示せず。)が接続されている図1中”CB21”に示すCPUバスと相互に接続される。
ここで、図1に示す実施例の動作を図2を用いて説明する。図2は実施例の動作を説明するタイミング図である。但し、動作説明に際しては、カウンタ制御回路5のロード動作に関して説明し、カウンタ値のリード動作に関しては説明を省略する。
図2に示すように、分周回路6は、クロック信号110に同期して内部カウンタをインクリメントし、内部カウンタ値が”7”の場合にはクロック信号110に同期して内部カウンタ値を”0”に戻すと共に内部カウンタ値が”0”の期間だけ分周クロック信号112をローレベルにする。
言い換えれば、分周回路6は、クロック信号110を8分周(分周数:N=8)して、そのタイミングで立ち上がりクロックを出力する分周クロック信号112を生成する動作を繰り返すことになる。
また、分周回路6は、リセット信号111がハイレベルになると、クロック信号110の次の周期で内部カウンタ値を”0”にすると共に内部カウンタ値が”0”の期間だけ分周クロック信号112をローレベルにする。
そして、カウンタ回路7は、このような分周クロック信号112の立ち上がりに同期してカウンタ値をインクリメントするカウント動作を行う。
例えば、図2に示すように分周クロック信号112の立ち上がりに同期して、カウンタ値115が”K(Kは任意の整数)”から”K+1”にインクリメントされる。
一方、カウンタ制御回路5は、CPU(図示せず。)から図1中”CB21”に示すCPUバスを介してロード指令を受信した場合、リセット信号111を生成して分周回路6に出力すると共に、クロック信号110の次の周期で、CPU(図示せず。)から指定されたロード値113及びロード信号114(正確にはロード信号114をハイレベルにする)をクロック信号110に同期して生成しカウンタ回路7に出力する。
このため、リセット信号111が印加された分周回路6は、クロック信号110の次の周期で内部カウンタ値を”0”にすると共に内部カウンタ値が”0”の期間だけ分周クロック信号112をローレベルにする。
例えば、図2中”TM31”に示す周期で、分周回路6にリセット信号111が印加されると、図2中”TM32”に示すクロック信号110の次の周期で分周回路6の内部カウンタ値が”0”になると共に、図2中”LP31”に示すように分周クロック信号112にローレベルにする。
そして、クロック信号110の次の周期で、ロード値113が供給され、ロード信号114がハイレベルになるので、カウンタ回路7は、分周クロック信号112の立ち上がりに同期して、ロード値113をカウンタ値115としてロードする。
例えば、クロック信号110の次の周期である図2中”TM32”に示す周期で、ロード値113の値は”L(Lは任意の整数)”であるので、カウンタ回路7は、分周クロック信号112の立ち上がりに同期して、カウンタ値115を”K+1”から”L”変更する。
すなわち、カウンタ制御回路5のロード動作のタイミング(例えば、図2中”TM32”に示すロード値113及びロード信号114の出力時)の時点では、分周回路6の内部カウンタ値は”0”にリセットされているので、図2中”PD31”に示すロード動作直後のカウンタ値115の周期は常に一定になる。
この結果、カウンタ制御回路5が、ロード指令を受信した場合、リセット信号111を生成して分周回路6に出力すると共に、クロック信号110の次の周期で、ロード値113を供給し、ロード信号114をハイレベルにすることにより、ロード動作直後のカウンタ値115の周期を常に一定に保持しつつカウンタ回路7に対してロード値のロードを行うことができる。
このため、ロード動作直後のカウンタ値115の周期が常に一定になりカウンタ値115の周期の変動は無くなるので、カウンタの時間精度が向上し、分周クロック信号112を発生させる信号は1系統になるので検証が容易になり、ロジックICのレイアウト時に配線長の考慮が不要になりレイアウト作業が容易になる。
なお、図1に示す実施例ではカウンタ回路へのロード動作直後のカウンタ値の周期の変動を防止しているが、カウンタ回路のリセット動作直後のカウンタ値の周期の変動の防止に用いることも可能である。
図3はカウンタ回路のリセット動作直後のカウンタ値の周期の変動を防止する本発明に係るカウンタ装置の他の実施例を示す構成ブロック図である。
図3において、8はCPUからの指令(ロード指令、リード指令、リセット指令)によりロード値の書き込み(ロード)、カウンタ値の読み出し(リード)及びカウンタ値のリセットを行うカウンタ制御回路、9はリセット機能を有しクロック信号を分周数N(Nは2以上の整数)で分周して分周クロック信号を生成する分周回路、10はリセット機能を有し分周クロック信号をカウントするカウンタ回路である。
また、120はクロック信号、121は分周回路9のリセット信号、122は分周クロック信号、123はロード値、124はロード信号、125はカウンタ回路10のリセット信号、126はカウンタ値である。さらに、8,9及び10はカウンタ装置を構成している。
クロック信号120はカウンタ制御回路8及び分周回路9のクロック信号入力端子にそれぞれ印加され、カウンタ制御回路8の出力であるリセット信号121は分周回路9のリセット信号入力端子に印加される。また、分周回路9の出力である分周クロック信号122はカウンタ回路10のリセット入力端子に印加される。
また、カウンタ制御回路8の出力であるロード値123、ロード信号124及びリセット信号125はカウンタ回路10の入力端子にそれぞれ印加され、カウンタ回路10の出力であるカウンタ値126はカウンタ制御回路8の入力端子に印加される。
最後に、カウンタ制御回路8は、CPU(図示せず。)が接続されている図3中”CB41”に示すCPUバスと相互に接続される。
ここで、図3に示す他の実施例の動作を図4を用いて説明する。図4は他の実施例の動作を説明するタイミング図である。但し、動作説明に際しては、カウンタ制御回路8のリセット動作に関して説明し、カウンタ値のリード動作に関しては説明を省略する。
図4に示すように、分周回路9は、クロック信号120に同期して内部カウンタをインクリメントし、内部カウンタ値が”7”の場合にはクロック信号120に同期して内部カウンタ値を”0”に戻すと共に内部カウンタ値が”0”の期間だけ分周クロック信号122をローレベルにする。
言い換えれば、分周回路9は、クロック信号120を8分周(分周数:N=8)して、そのタイミングで立ち上がりクロックを出力する分周クロック信号122を生成する動作を繰り返すことになる。
また、分周回路9は、リセット信号121がハイレベルになると、クロック信号120の次の周期で内部カウンタの値を”0”にすると共に内部カウンタ値が”0”の期間だけ分周クロック信号122をローレベルにする。
そして、カウンタ回路10は、このような分周クロック信号122の立ち上がりに同期してカウンタ値をインクリメントするカウント動作を行う。
例えば、図4に示すように分周クロック信号122の立ち上がりに同期して、カウンタ値126が”K(Kは任意の整数)”から”K+1”にインクリメントされる。
一方、カウンタ制御回路8は、CPU(図示せず。)から図3中”CB41”に示すCPUバスを介してリセット指令を受信した場合、リセット信号121を生成して分周回路9に出力すると共に、クロック信号120の次の周期で、リセット信号125(正確にはリセット信号125をハイレベルにする)をクロック信号120に同期して生成しカウンタ回路10に出力する。
このため、リセット信号121が印加された分周回路9は、クロック信号120の次の周期で内部カウンタ値を”0”にすると共に内部カウンタ値が”0”の期間だけ分周クロック信号122をローレベルにする。
例えば、図4中”TM51”に示す周期で、分周回路9にリセット信号121が印加されると、図4中”TM52”に示すクロック信号102の次の周期で分周回路9の内部カウンタ値が”0”になると共に、図4中”LP51”に示すように分周クロック信号122にローレベルにする。
そして、クロック信号120の次の周期で、リセット信号125が印加されたカウンタ回路10は、分周クロック信号122の立ち上がりに同期して、カウンタをリセットしてカウンタ値126を”0”にする。
例えば、クロック信号120の次の周期である図4中”TM52”に示す周期で、リセット信号125が印加されるので、カウンタ回路10は、分周クロック信号122の立ち上がりに同期して、カウンタをリセットしてカウンタ値126を”K+1”から”0”変更する。
すなわち、カウンタ制御回路8のカウンタ回路10のリセット動作のタイミング(例えば、図4中”TM52”に示すリセット信号125の出力時)の時点では、分周回路9の内部カウンタ値は”0”にリセットされているので、図4中”PD51”に示すリセット動作直後のカウンタ値126の周期は常に一定になる。
この結果、カウンタ制御回路8が、リセット指令を受信した場合、リセット信号121を生成して分周回路9に出力すると共に、クロック信号120の次の周期で、カウンタ回路10のリセット信号125をハイレベルにすることにより、リセット動作直後のカウンタ値126の周期を常に一定に保持しつつカウンタ回路10のカウンタ値のリセットを行うことができる。
このため、リセット動作直後のカウンタ値126の周期が常に一定になりカウンタ値126の周期の変動は無くなるので、カウンタの時間精度が向上し、分周クロック信号122を発生させる信号は1系統になるので検証が容易になり、ロジックICのレイアウト時に配線長の考慮が不要になりレイアウト作業が容易になる。
また、図1に示す実施例の説明に際しては説明の簡単のために、カウンタ値のリード動作に関する説明を省略しているが、カウンタ制御回路5はCPU(図示せず。)からCPUバスを介してリード指令を受信した場合、カウンタ回路7からカウンタ制御回路5に入力されるカウンタ値115を取り込んで、CPUバス経由でCPU(図示せず。)に送信する。
また、同様に、図3に示す実施例の説明に際しては説明の簡単のために、カウンタ値のリード動作に関する説明を省略しているが、カウンタ制御回路8はCPU(図示せず。)からCPUバスを介してリード指令を受信した場合、カウンタ回路10からカウンタ制御回路8に入力されるカウンタ値126を取り込んで、CPUバス経由でCPU(図示せず。)に送信する。
本発明に係るカウンタ装置の一実施例を示す構成ブロック図である。 実施例の動作を説明するタイミング図である。 本発明に係るカウンタ装置の他の実施例を示す構成ブロック図である。 他の実施例の動作を説明するタイミング図である。 従来のカウンタ装置の一例を示す構成ブロック図である。 従来例の動作を説明するタイミング図である。 論理和回路の動作を説明する真理値表である。
符号の説明
1,5,8 カウンタ制御回路
2,6,9 分周回路
3 論理和回路
4,7,10 カウンタ回路
100,110,120 クロック信号
101,113,123 ロード値
102,114,124 ロード信号
103 ロードクロック信号
104,112,122 分周クロック信号
105 カウンタクロック信号
106,115,126 カウンタ値
111,121,125 リセット信号

Claims (3)

  1. クロック信号を分周してカウント動作を行うカウンタ装置において、
    基準クロック信号をカウントして所定のカウント値に到達すると分周クロック信号を生成する分周回路と、
    前記分周クロック信号をカウントするカウンタ回路と、
    CPUからロード指令を受信した場合に、前記基準クロック信号に基づいて、前記分周回路における前記基準クロックのカウント値をリセットするとともに、前記カウンタ回路における前記分周クロック信号のカウント値を前記ロード指令で指定されたロード値に更新するカウンタ制御回路と、
    を備え
    前記カウンタ制御回路により前記分周回路における前記基準クロックのカウント値がリセットされた後、前記分周回路による前記基準クロック信号のカウントが再開され、
    前記カウンタ制御回路により前記カウンタ回路における前記分周クロック信号のカウント値が更新された後、前記カウンタ回路による前記分周クロック信号のカウントが再開されることを特徴とするカウンタ装置。
  2. クロック信号を分周してカウント動作を行うカウンタ装置において、
    基準クロック信号をカウントして所定のカウント値に到達すると分周クロック信号を生成する分周回路と、
    前記分周クロック信号をカウントするカウンタ回路と、
    CPUからリセット指令を受信した場合に、前記基準クロック信号に基づいて、前記分周回路における前記基準クロックのカウント値をリセットするとともに、前記カウンタ回路における前記分周クロック信号のカウント値をリセットするカウンタ制御回路と、
    を備え
    前記カウンタ制御回路により前記分周回路における前記基準クロックのカウント値がリセットされた後、前記分周回路による前記基準クロック信号のカウントが再開され、
    前記カウンタ制御回路により前記カウンタ回路における前記分周クロック信号のカウント値がリセットされた後、前記カウンタ回路による前記分周クロック信号のカウントが再開されることを特徴とするカウンタ装置。
  3. 前記カウンタ制御回路が、
    CPUからリード指令を受信した場合に前記カウンタ回路からのカウンタ値を取り込んで送信することを特徴とする
    請求項1若しくは請求項2記載のカウンタ装置。
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* Cited by examiner, † Cited by third party
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US4479212A (en) * 1982-03-12 1984-10-23 At&T Bell Laboratories Conference circuit
DE19844126C1 (de) * 1998-09-25 2000-06-08 Siemens Ag Frequenzdetektionsverfahren zur Taktsignalfrequenz-Nachstellung und Frequenzdetektorschaltung zur Durchführung des Verfahrens

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