JP5187618B2

JP5187618B2 - カウンタ装置

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Publication number: JP5187618B2
Application number: JP2007260025A
Authority: JP
Inventors: 哲池田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-10-03
Filing date: 2007-10-03
Publication date: 2013-04-24
Anticipated expiration: 2027-10-03
Also published as: JP2009094551A

Description

本発明は、クロック信号を分周してカウント動作を行うカウンタ装置に関し、特にカウンタの時間精度を向上させ、ロジックＩＣ設計のタイミング検証及びレイアウト作業を容易にすることが可能なカウンタ装置に関する。

従来のクロック信号を分周してカウント動作を行うカウンタ装置等に関連する先行技術文献としては次のようなものがある。

特開平０３−２４７１１８号公報特開平０５−１０８９７７号公報特開平０５−１２９９３６号公報

図５はクロック信号を分周してカウント動作を行う従来のカウンタ装置の一例を示す構成ブロック図である。

図５において、１はＣＰＵ（Central Processing Unit）からの指令（ロード指令、リード指令）によりロード値の書き込み（ロード）及びカウンタ値の読み出し（リード）を行うカウンタ制御回路、２はクロック信号を分周数Ｎ（Ｎは２以上の整数）で分周して分周クロック信号を生成する分周回路、３は負論理入力及び負論理出力の論理和回路、４は分周されたクロック信号をカウントするカウンタ回路である。

また、１００はクロック信号、１０１はロード値、１０２はロード信号、１０３はロードクロック信号、１０４は分周クロック信号、１０５はカウンタクロック信号、１０６はカウンタ値である。さらに、１，２，３及び４はカウンタ装置を構成している。

クロック信号１００はカウンタ制御回路１及び分周回路２のクロック信号入力端子にそれぞれ印加され、カウンタ制御回路１の出力であるロード値１０１及びロード信号１０２はカウンタ回路４の入力端子にそれぞれ印加される。

カウンタ制御回路１の出力であるロードクロック信号１０３は論理和回路３の一方の入力端子に印加され、分周回路２の出力である分周クロック信号１０４は論理和回路３の他方の入力端子に印加される。

論理和回路３の出力であるカウンタクロック信号１０５はカウンタ回路４のクロック信号入力端子に印加され、カウンタ回路４の出力であるカウンタ値１０６はカウンタ制御回路１の入力端子に印加される。

最後に、カウンタ制御回路１は、ＣＰＵ（図示せず。）が接続されている図５中”ＣＢ０１”に示すＣＰＵバスと相互に接続される。

ここで、図５に示す従来例の動作を図６及び図７を用いて説明する。図６は従来例の動作を説明するタイミング図、図７は論理和回路３の動作を説明する真理値表である。但し、動作説明に際しては、カウンタ制御回路１のロード動作に関して説明し、カウンタ値のリード動作に関しては説明を省略する。

図６に示すように、分周回路２は、クロック信号１００に同期して内部カウンタをインクリメントし、内部カウンタ値が”７”の場合にはクロック信号１００に同期して内部カウンタ値を”０”に戻すと共に内部カウンタ値が”０”の期間だけ分周クロック信号１０４をローレベルにする。

言い換えれば、分周回路２は、クロック信号１００を８分周（分周数：Ｎ＝８）して、そのタイミングで立ち上がりクロックを出力する分周クロック信号１０４を生成する動作を繰り返すことになる。

このような分周クロック信号１０４は、カウンタ制御回路１から供給されるロードクロック信号１０３との間で論理和演算がなされた後、カウンタクロック信号１０５としてカウンタ回路４に供給される。

図６においてロードクロック信号１０３はロード動作時にローレベルになるので、図７の真理値表から分かるように、カウンタクロック信号１０５は分周クロック信号１０４に、ロードクロック信号１０３のローレベルを重畳した信号になる。

また、カウンタ回路４は、このようなカウンタクロック信号１０５の立ち上がりに同期してカウンタ値１０６をインクリメントするカウント動作を行う。

例えば、図６に示すようにカウンタクロック信号１０５の立ち上がりに同期して、カウンタ値１０６が”Ｋ（Ｋは任意の整数）”から”Ｋ＋１”にインクリメントされる。

一方、カウンタ制御回路１は、ＣＰＵ（図示せず。）から図５中”ＣＢ０１”に示すＣＰＵバスを介してロード指令を受信した場合、ＣＰＵ（図示せず。）から指定されたロード値１０１及びロード信号１０２（正確にはロード信号１０２をハイレベルにする）をクロック信号１００に同期して生成しカウンタ回路４に出力すると共に、ロードクロック信号１０３を生成して論理和回路３に出力する。

このため、カウンタクロック信号１０５には、前述のようにロードクロック信号１０３のローレベルが重畳される。

例えば、図６中”ＴＭ１１”に示す周期で、ロード値１０１、ロード信号１０２及びロードクロック信号１０３が生成され出力された場合、図６中”ＬＰ１１”に示すように、カウンタクロック信号１０５には、ロードクロック信号１０３のローレベルが重畳される。

この時、カウンタ回路４は、同時に、ロード値１０１が供給され、ロード信号１０２がハイレベルになっているので、カウンタクロック信号１０５の立ち上がりに同期して、ロード値１０１をカウンタ値１０６としてロードする。

例えば、ロード値１０１の値は”Ｌ（Ｌは任意の整数）”であるので、カウンタ回路４は、カウンタクロック信号１０５の立ち上がりに同期して、カウンタ値１０６を”Ｋ＋１”から”Ｌ”変更する。

この結果、ロード動作時に、カウンタ制御回路１が、分周クロック信号１０４にロードクロック信号１０３のローレベルを重畳させたカウンタクロック信号１０５をカウンタ回路４に供給し、同時に、ロード値１０１を供給し、ロード信号１０２をハイレベルにすることにより、カウンタ回路４に対してロード値のロードを行うことができる。

しかし、図５に示す従来例では、カウンタ制御回路１のロード動作のタイミング（例えば、図６中”ＴＭ１１”）に依存して、図６中”ＰＤ１１”に示すロード動作直後のカウンタ値１０５の周期が変動（その後の周期に比べて短くなる）してしまうと言った問題点があった。

このような、カウンタ値１０５の周期の変動は、分周回路２の分周数Ｎの値が大きくなるに従って顕著となり、カウンタ値１０５の周期の変動の影響によりカウンタの時間精度が悪化してしまうと言った問題点があった。

また、ロジックＩＣ設計のタイミング検証においては、カウンタクロック信号１０５を発生させるロードクロック信号１０３及び分周クロック信号１０４の２系統の検証が必要となり、ロジックＩＣのレイアウト時にはロードクロック信号１０３及び分周クロック信号１０４のそれぞれの配線長を考慮してレイアウト作業を行わなければならないと言った問題点があった。
従って本発明が解決しようとする課題は、カウンタの時間精度を向上させ、ロジックＩＣ設計のタイミング検証及びレイアウト作業を容易にすることが可能なカウンタ装置を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
クロック信号を分周してカウント動作を行うカウンタ装置において、
基準クロック信号をカウントして所定のカウント値に到達すると分周クロック信号を生成する分周回路と、前記分周クロック信号をカウントするカウンタ回路と、ＣＰＵからロード指令を受信した場合に、前記基準クロック信号に基づいて、前記分周回路における前記基準クロックのカウント値をリセットするとともに、前記カウンタ回路における前記分周クロック信号のカウント値を前記ロード指令で指定されたロード値に更新するカウンタ制御回路と、を備え、前記カウンタ制御回路により前記分周回路における前記基準クロックのカウント値がリセットされた後、前記分周回路による前記基準クロック信号のカウントが再開され、前記カウンタ制御回路により前記カウンタ回路における前記分周クロック信号のカウント値が更新された後、前記カウンタ回路による前記分周クロック信号のカウントが再開されることにより、ロード動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路に対してロード値のロードを行うことができる。

請求項２記載の発明は、
クロック信号を分周してカウント動作を行うカウンタ装置において、
基準クロック信号をカウントして所定のカウント値に到達すると分周クロック信号を生成する分周回路と、前記分周クロック信号をカウントするカウンタ回路と、ＣＰＵからリセット指令を受信した場合に、前記基準クロック信号に基づいて、前記分周回路における前記基準クロックのカウント値をリセットするとともに、前記カウンタ回路における前記分周クロック信号のカウント値をリセットするカウンタ制御回路と、を備え、前記カウンタ制御回路により前記分周回路における前記基準クロックのカウント値がリセットされた後、前記分周回路による前記基準クロック信号のカウントが再開され、前記カウンタ制御回路により前記カウンタ回路における前記分周クロック信号のカウント値がリセットされた後、前記カウンタ回路による前記分周クロック信号のカウントが再開されることにより、リセット動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路のカウンタ値のリセットを行うことができる。

請求項３記載の発明は、
請求項１若しくは請求項２記載の発明であるカウンタ装置において、
前記カウンタ制御回路が、
リード指令を受信した場合に前記カウンタ回路からのカウンタ値を取り込んで送信することにより、ロード動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路に対してロード値のロードを行う、若しくは、リセット動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路のカウンタ値のリセットを行うことができる。

本発明によれば次のような効果がある。
請求項１及び請求項３の発明によれば、カウンタ制御回路が、ロード指令を受信した場合、リセット信号を生成して分周回路に出力すると共に、クロック信号の次の周期で、ロード値を供給し、ロード信号をハイレベルにすることにより、ロード動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路７に対してロード値のロードを行うことができる。

また、ロード動作直後のカウンタ値の周期が常に一定になりカウンタ値の周期の変動は無くなるので、カウンタの時間精度が向上し、分周クロック信号を発生させる信号は１系統になるので検証が容易になり、ロジックＩＣのレイアウト時に配線長の考慮が不要になりレイアウト作業が容易になる。

また、請求項２及び請求項３の発明によれば、カウンタ制御回路が、リセット指令を受信した場合、リセット信号を生成して分周回路に出力すると共に、クロック信号の次の周期で、カウンタ回路のリセット信号をハイレベルにすることにより、リセット動作直後のカウンタ値の周期を常に一定に保持しつつカウンタ回路のカウンタ値のリセットを行うことができる。

また、リセット動作直後のカウンタ値の周期が常に一定になりカウンタ値の周期の変動は無くなるので、カウンタの時間精度が向上し、分周クロック信号を発生させる信号は１系統になるので検証が容易になり、ロジックＩＣのレイアウト時に配線長の考慮が不要になりレイアウト作業が容易になる。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るカウンタ装置の一実施例を示す構成ブロック図である。

図１において、５はＣＰＵからの指令（ロード指令、リード指令）によりロード値の書き込み（ロード）及びカウンタ値の読み出し（リード）を行うカウンタ制御回路、６はリセット機能を有しクロック信号を分周数Ｎ（Ｎは２以上の整数）で分周して分周クロック信号を生成する分周回路、７は分周クロック信号をカウントするカウンタ回路である。

また、１１０はクロック信号、１１１は分周回路６のリセット信号、１１２は分周クロック信号、１１３はロード値、１１４はロード信号、１１５はカウンタ値である。さらに、５，６及び７はカウンタ装置を構成している。

クロック信号１１０はカウンタ制御回路５及び分周回路６のクロック信号入力端子にそれぞれ印加され、カウンタ制御回路５の出力であるリセット信号１１１は分周回路６のリセット信号入力端子に印加される。また、分周回路６の出力である分周クロック信号１１２はカウンタ回路７のリセット入力端子に印加される。

また、カウンタ制御回路５の出力であるロード値１１３及びロード信号１１４はカウンタ回路７の入力端子にそれぞれ印加され、カウンタ回路７の出力であるカウンタ値１１５はカウンタ制御回路５の入力端子に印加される。

最後に、カウンタ制御回路５は、ＣＰＵ（図示せず。）が接続されている図１中”ＣＢ２１”に示すＣＰＵバスと相互に接続される。

ここで、図１に示す実施例の動作を図２を用いて説明する。図２は実施例の動作を説明するタイミング図である。但し、動作説明に際しては、カウンタ制御回路５のロード動作に関して説明し、カウンタ値のリード動作に関しては説明を省略する。

図２に示すように、分周回路６は、クロック信号１１０に同期して内部カウンタをインクリメントし、内部カウンタ値が”７”の場合にはクロック信号１１０に同期して内部カウンタ値を”０”に戻すと共に内部カウンタ値が”０”の期間だけ分周クロック信号１１２をローレベルにする。

言い換えれば、分周回路６は、クロック信号１１０を８分周（分周数：Ｎ＝８）して、そのタイミングで立ち上がりクロックを出力する分周クロック信号１１２を生成する動作を繰り返すことになる。

また、分周回路６は、リセット信号１１１がハイレベルになると、クロック信号１１０の次の周期で内部カウンタ値を”０”にすると共に内部カウンタ値が”０”の期間だけ分周クロック信号１１２をローレベルにする。

そして、カウンタ回路７は、このような分周クロック信号１１２の立ち上がりに同期してカウンタ値をインクリメントするカウント動作を行う。

例えば、図２に示すように分周クロック信号１１２の立ち上がりに同期して、カウンタ値１１５が”Ｋ（Ｋは任意の整数）”から”Ｋ＋１”にインクリメントされる。

一方、カウンタ制御回路５は、ＣＰＵ（図示せず。）から図１中”ＣＢ２１”に示すＣＰＵバスを介してロード指令を受信した場合、リセット信号１１１を生成して分周回路６に出力すると共に、クロック信号１１０の次の周期で、ＣＰＵ（図示せず。）から指定されたロード値１１３及びロード信号１１４（正確にはロード信号１１４をハイレベルにする）をクロック信号１１０に同期して生成しカウンタ回路７に出力する。

このため、リセット信号１１１が印加された分周回路６は、クロック信号１１０の次の周期で内部カウンタ値を”０”にすると共に内部カウンタ値が”０”の期間だけ分周クロック信号１１２をローレベルにする。

例えば、図２中”ＴＭ３１”に示す周期で、分周回路６にリセット信号１１１が印加されると、図２中”ＴＭ３２”に示すクロック信号１１０の次の周期で分周回路６の内部カウンタ値が”０”になると共に、図２中”ＬＰ３１”に示すように分周クロック信号１１２にローレベルにする。

そして、クロック信号１１０の次の周期で、ロード値１１３が供給され、ロード信号１１４がハイレベルになるので、カウンタ回路７は、分周クロック信号１１２の立ち上がりに同期して、ロード値１１３をカウンタ値１１５としてロードする。

例えば、クロック信号１１０の次の周期である図２中”ＴＭ３２”に示す周期で、ロード値１１３の値は”Ｌ（Ｌは任意の整数）”であるので、カウンタ回路７は、分周クロック信号１１２の立ち上がりに同期して、カウンタ値１１５を”Ｋ＋１”から”Ｌ”変更する。

すなわち、カウンタ制御回路５のロード動作のタイミング（例えば、図２中”ＴＭ３２”に示すロード値１１３及びロード信号１１４の出力時）の時点では、分周回路６の内部カウンタ値は”０”にリセットされているので、図２中”ＰＤ３１”に示すロード動作直後のカウンタ値１１５の周期は常に一定になる。

この結果、カウンタ制御回路５が、ロード指令を受信した場合、リセット信号１１１を生成して分周回路６に出力すると共に、クロック信号１１０の次の周期で、ロード値１１３を供給し、ロード信号１１４をハイレベルにすることにより、ロード動作直後のカウンタ値１１５の周期を常に一定に保持しつつカウンタ回路７に対してロード値のロードを行うことができる。

このため、ロード動作直後のカウンタ値１１５の周期が常に一定になりカウンタ値１１５の周期の変動は無くなるので、カウンタの時間精度が向上し、分周クロック信号１１２を発生させる信号は１系統になるので検証が容易になり、ロジックＩＣのレイアウト時に配線長の考慮が不要になりレイアウト作業が容易になる。

なお、図１に示す実施例ではカウンタ回路へのロード動作直後のカウンタ値の周期の変動を防止しているが、カウンタ回路のリセット動作直後のカウンタ値の周期の変動の防止に用いることも可能である。

図３はカウンタ回路のリセット動作直後のカウンタ値の周期の変動を防止する本発明に係るカウンタ装置の他の実施例を示す構成ブロック図である。

図３において、８はＣＰＵからの指令（ロード指令、リード指令、リセット指令）によりロード値の書き込み（ロード）、カウンタ値の読み出し（リード）及びカウンタ値のリセットを行うカウンタ制御回路、９はリセット機能を有しクロック信号を分周数Ｎ（Ｎは２以上の整数）で分周して分周クロック信号を生成する分周回路、１０はリセット機能を有し分周クロック信号をカウントするカウンタ回路である。

また、１２０はクロック信号、１２１は分周回路９のリセット信号、１２２は分周クロック信号、１２３はロード値、１２４はロード信号、１２５はカウンタ回路１０のリセット信号、１２６はカウンタ値である。さらに、８，９及び１０はカウンタ装置を構成している。

クロック信号１２０はカウンタ制御回路８及び分周回路９のクロック信号入力端子にそれぞれ印加され、カウンタ制御回路８の出力であるリセット信号１２１は分周回路９のリセット信号入力端子に印加される。また、分周回路９の出力である分周クロック信号１２２はカウンタ回路１０のリセット入力端子に印加される。

また、カウンタ制御回路８の出力であるロード値１２３、ロード信号１２４及びリセット信号１２５はカウンタ回路１０の入力端子にそれぞれ印加され、カウンタ回路１０の出力であるカウンタ値１２６はカウンタ制御回路８の入力端子に印加される。

最後に、カウンタ制御回路８は、ＣＰＵ（図示せず。）が接続されている図３中”ＣＢ４１”に示すＣＰＵバスと相互に接続される。

ここで、図３に示す他の実施例の動作を図４を用いて説明する。図４は他の実施例の動作を説明するタイミング図である。但し、動作説明に際しては、カウンタ制御回路８のリセット動作に関して説明し、カウンタ値のリード動作に関しては説明を省略する。

図４に示すように、分周回路９は、クロック信号１２０に同期して内部カウンタをインクリメントし、内部カウンタ値が”７”の場合にはクロック信号１２０に同期して内部カウンタ値を”０”に戻すと共に内部カウンタ値が”０”の期間だけ分周クロック信号１２２をローレベルにする。

言い換えれば、分周回路９は、クロック信号１２０を８分周（分周数：Ｎ＝８）して、そのタイミングで立ち上がりクロックを出力する分周クロック信号１２２を生成する動作を繰り返すことになる。

また、分周回路９は、リセット信号１２１がハイレベルになると、クロック信号１２０の次の周期で内部カウンタの値を”０”にすると共に内部カウンタ値が”０”の期間だけ分周クロック信号１２２をローレベルにする。

そして、カウンタ回路１０は、このような分周クロック信号１２２の立ち上がりに同期してカウンタ値をインクリメントするカウント動作を行う。

例えば、図４に示すように分周クロック信号１２２の立ち上がりに同期して、カウンタ値１２６が”Ｋ（Ｋは任意の整数）”から”Ｋ＋１”にインクリメントされる。

一方、カウンタ制御回路８は、ＣＰＵ（図示せず。）から図３中”ＣＢ４１”に示すＣＰＵバスを介してリセット指令を受信した場合、リセット信号１２１を生成して分周回路９に出力すると共に、クロック信号１２０の次の周期で、リセット信号１２５（正確にはリセット信号１２５をハイレベルにする）をクロック信号１２０に同期して生成しカウンタ回路１０に出力する。

このため、リセット信号１２１が印加された分周回路９は、クロック信号１２０の次の周期で内部カウンタ値を”０”にすると共に内部カウンタ値が”０”の期間だけ分周クロック信号１２２をローレベルにする。

例えば、図４中”ＴＭ５１”に示す周期で、分周回路９にリセット信号１２１が印加されると、図４中”ＴＭ５２”に示すクロック信号１０２の次の周期で分周回路９の内部カウンタ値が”０”になると共に、図４中”ＬＰ５１”に示すように分周クロック信号１２２にローレベルにする。

そして、クロック信号１２０の次の周期で、リセット信号１２５が印加されたカウンタ回路１０は、分周クロック信号１２２の立ち上がりに同期して、カウンタをリセットしてカウンタ値１２６を”０”にする。

例えば、クロック信号１２０の次の周期である図４中”ＴＭ５２”に示す周期で、リセット信号１２５が印加されるので、カウンタ回路１０は、分周クロック信号１２２の立ち上がりに同期して、カウンタをリセットしてカウンタ値１２６を”Ｋ＋１”から”０”変更する。

すなわち、カウンタ制御回路８のカウンタ回路１０のリセット動作のタイミング（例えば、図４中”ＴＭ５２”に示すリセット信号１２５の出力時）の時点では、分周回路９の内部カウンタ値は”０”にリセットされているので、図４中”ＰＤ５１”に示すリセット動作直後のカウンタ値１２６の周期は常に一定になる。

この結果、カウンタ制御回路８が、リセット指令を受信した場合、リセット信号１２１を生成して分周回路９に出力すると共に、クロック信号１２０の次の周期で、カウンタ回路１０のリセット信号１２５をハイレベルにすることにより、リセット動作直後のカウンタ値１２６の周期を常に一定に保持しつつカウンタ回路１０のカウンタ値のリセットを行うことができる。

このため、リセット動作直後のカウンタ値１２６の周期が常に一定になりカウンタ値１２６の周期の変動は無くなるので、カウンタの時間精度が向上し、分周クロック信号１２２を発生させる信号は１系統になるので検証が容易になり、ロジックＩＣのレイアウト時に配線長の考慮が不要になりレイアウト作業が容易になる。

また、図１に示す実施例の説明に際しては説明の簡単のために、カウンタ値のリード動作に関する説明を省略しているが、カウンタ制御回路５はＣＰＵ（図示せず。）からＣＰＵバスを介してリード指令を受信した場合、カウンタ回路７からカウンタ制御回路５に入力されるカウンタ値１１５を取り込んで、ＣＰＵバス経由でＣＰＵ（図示せず。）に送信する。

また、同様に、図３に示す実施例の説明に際しては説明の簡単のために、カウンタ値のリード動作に関する説明を省略しているが、カウンタ制御回路８はＣＰＵ（図示せず。）からＣＰＵバスを介してリード指令を受信した場合、カウンタ回路１０からカウンタ制御回路８に入力されるカウンタ値１２６を取り込んで、ＣＰＵバス経由でＣＰＵ（図示せず。）に送信する。

本発明に係るカウンタ装置の一実施例を示す構成ブロック図である。実施例の動作を説明するタイミング図である。本発明に係るカウンタ装置の他の実施例を示す構成ブロック図である。他の実施例の動作を説明するタイミング図である。従来のカウンタ装置の一例を示す構成ブロック図である。従来例の動作を説明するタイミング図である。論理和回路の動作を説明する真理値表である。

符号の説明

１，５，８カウンタ制御回路
２，６，９分周回路
３論理和回路
４，７，１０カウンタ回路
１００，１１０，１２０クロック信号
１０１，１１３，１２３ロード値
１０２，１１４，１２４ロード信号
１０３ロードクロック信号
１０４，１１２，１２２分周クロック信号
１０５カウンタクロック信号
１０６，１１５，１２６カウンタ値
１１１，１２１，１２５リセット信号

Claims

クロック信号を分周してカウント動作を行うカウンタ装置において、
基準クロック信号をカウントして所定のカウント値に到達すると分周クロック信号を生成する分周回路と、
前記分周クロック信号をカウントするカウンタ回路と、
ＣＰＵからロード指令を受信した場合に、前記基準クロック信号に基づいて、前記分周回路における前記基準クロックのカウント値をリセットするとともに、前記カウンタ回路における前記分周クロック信号のカウント値を前記ロード指令で指定されたロード値に更新するカウンタ制御回路と、
を備え、
前記カウンタ制御回路により前記分周回路における前記基準クロックのカウント値がリセットされた後、前記分周回路による前記基準クロック信号のカウントが再開され、
前記カウンタ制御回路により前記カウンタ回路における前記分周クロック信号のカウント値が更新された後、前記カウンタ回路による前記分周クロック信号のカウントが再開されることを特徴とするカウンタ装置。
クロック信号を分周してカウント動作を行うカウンタ装置において、
基準クロック信号をカウントして所定のカウント値に到達すると分周クロック信号を生成する分周回路と、
前記分周クロック信号をカウントするカウンタ回路と、
ＣＰＵからリセット指令を受信した場合に、前記基準クロック信号に基づいて、前記分周回路における前記基準クロックのカウント値をリセットするとともに、前記カウンタ回路における前記分周クロック信号のカウント値をリセットするカウンタ制御回路と、
を備え、
前記カウンタ制御回路により前記分周回路における前記基準クロックのカウント値がリセットされた後、前記分周回路による前記基準クロック信号のカウントが再開され、
前記カウンタ制御回路により前記カウンタ回路における前記分周クロック信号のカウント値がリセットされた後、前記カウンタ回路による前記分周クロック信号のカウントが再開されることを特徴とするカウンタ装置。
前記カウンタ制御回路が、
ＣＰＵからリード指令を受信した場合に前記カウンタ回路からのカウンタ値を取り込んで送信することを特徴とする
請求項１若しくは請求項２記載のカウンタ装置。