KR100921110B1 - 데이터 아이 트래킹을 사용하는 데이터 회복 - Google Patents

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Abstract

직렬 디지털 데이터 링크를 위한 데이터 회복 시스템은 데이터 샘플러, 비교논리, 위상 제어기, 그리고 위상 이동기를 포함한다. 데이터 샘플러는 시간이 위상 이동기에 의해 발생된 클럭 펄스들에 의해 결정된 비트 시간으로 세 번 입력 데이터를 샘플링하고 미리 결정된 결정 기준(criterion)에 따라 디지털 데이터를 회복한다. 데이터 샘플링 위상들은 데이터 아이을 트래킹할 정도로 쪼개어 진다. 비교논리 수단는 미리 결정된 방식에 따라 데이터 샘플러의 출력을 비교한다. 위상 제어기는 비교논리 수단의 출력을 사용하고 위상 제어 신호들을 발생시킨다. 이런 신호들은 데이터 샘플러의 샘플링 시간들을 제어할 정도로 그리고, 거의 최적의 회복 데이터 스트림을 획득할 정도로 설정된다. 위상 이동기는 위상 제어 신호들을 사용하고 입력 클럭들로부터 세 개의 다른 위상 클럭들을 만들어 낸다. 그 입력 클럭은 외부 클럭이 될 수 있다. 혹은 외부 클럭이나 내부 데이터 스트림으로부터 회복될 수 있다.
데이터 회복 시스템, 데이터 샘플러, 비교논리, 위상 제어기, 위상 이동기

Description

데이터 아이 트래킹을 사용하는 데이터 회복{DATA RECOVERY USING DATA EYE TRACKING}
본 발명은 일반적으로 데이터 통신에 관한 것으로서, 더 상세하게는 직렬(serial) 디지털 데이터 링크의 테이터 회복에 관한 것이다.
본 출원은 2000년8월30일 출원된 "데이터 아이 트래킹을 사용하는 데이터 회복"을 발명의 명칭으로 하는 이(Lee)와 정(Jeong)의 미국특허출원번호 60/229,369호를 35 U.S.C. § 119(e) 하에 우선권을 주장하는 것으로, 그 전체가 참고로 여기에 포함되어 있다.
많은 디지털 데이터 회복 시스템들이 데이터 샘플링 시간을 조절하는데 샘플 데이터(sampled data)를 사용하는 샘플링 회복 방식에 근거를 한다. 예를 들면, 라우(Rau)는 직렬 비제로복귀(serial non-return-to-zero: NRZ) 데이터 전송을 위한 방식을 발표하였다. 라우외, "반주파수 클럭을 사용하는 클럭/데이터 회복 PLL", IEEE 저널 오브 솔리드-스테이트 서킷, 페이지 1156-1160, No.7, 1997년 7월 참조. 라우는 위상 검파기, 루프 필터, 그리고 전압 제어 오실레이터(VCO)를 포함하는 위상 잠금 루프(phase-locked loops: PLL)들의 일반적인 특성을 포함한다. 루프 필터와 전압 제어 오실레이터의 구조와 작동은 이 분야에 숙련된 사람들에게 알려진 것 과 대체적으로 같다. 그러나, 설계의 독특한 특성은 멀티플 샘플링 클럭을 발생시키기 위해 지연 잠금 루프(delay-locked loop: DLL)를 사용하는 위상 검파기에 있다. 전압 제어 오실레이터는 데이터율(data rate)보다 더 낮은 클럭률(clock rate), 자세히 말해서 데이터율의 절반(half)에서 실행될 수 있다.
위상 잠금 루프는 클럭을 유입 데이터 스트림(incoming data stream)에 맞춘다. 데이터의 랜덤 특성 때문에, 데이터 천이(data transition)가 반드시 매 클럭 사이클에서 발생하지는 않는다. 루프는 데이터 스트림에서 연속적인 0들 또는 1들의 순서를 조절해야만 한다. 일반적으로, 양호한 루프 작동을 위해서, 제어 신호가 위상 에러(phase error)에 비례해야 된다. 그렇지만, 매우 높은 작용 주파수에서, 아날로그 신호들은 비트 듀레이션(bit duration)동안 안정적이지 않기 때문에 데이터 패턴에 의지하고, 극도로 비선형이 된다. 다른 한편으로, 샘플링 기술들에 근거한 클럭 회복 스킴(clock recovery schemes)이 일정한 디지털 제어 펄스들을 초래한다.
데이터 스트림이 비트 시간 내(수신된 비트들 사이의 시간)에 두 번 샘플 추출된다. 샘플 데이터의 첫 번째는 원래 데이터율로 출력 스트림을 형성하는 회복(recovered) 데이터이다. 첫 번째보다 후에 비트 시간의 절반(half)에서 샘플 추출된 두 번째 샘플 데이터는 위상 결정에 사용된다. 만약 데이터 천이가 발생하고, 두 번째 샘플 데이터가 첫 번째 데이터와 같으면, 그것은 샘플링 위상이 빠르다는 것을 나타낸다. 그 때 전압 제어 오실레이터의 주파수가 낮아지고 샘플된 위상이 지연된다. 반대로, 데이터 천이가 발생하고, 두 번째 샘플 데이터가 첫 번째 데이터와 같지 않으면, 그것은 샘플링 위상이 늦다는 것을 나타낸다. 그때 전압 제어 오실레이터의 주파수가 올라가고 샘플링 위상이 진행되게 된다. 만약 데이터 천이가 없다면, 위상 검파기가 작동해서 샘플링 위상 제어가 없게 된다. 안정된 샘플링 루프의 작용점은 두 번째 샘플링이 정확히 데이터 천이에서 행해졌을 때 도달하게 된다. 이것, 소위 뱅-뱅 작용(bang-bang operation)이 클럭 지터(jitter)를 고주파에서 데이터 종속(data dependent)과 비선형 아날로그 펄스에 의해 도입된 것들보다 더 적게 만들 수 있다.
포울턴(Poulton)은 비슷한 데이터 회복 스킴을 발표하였다. 포울턴외, "4Gbps 시그럴링(signaling)을 위한 트래킹 클럭 회복 수신기", IEEE Micro, 페이지 25-26, 1998년 1월-2월, 포울턴외를 참조. 그 시스템은 더 높은 데이터율에 목표를 두고, 고주파 데이터를 저주파 클럭으로 회복시키기 위해 디멀티플렉싱 수신기(demultiplexing receiver)를 사용한다. 클럭률은 데이터율의 1/10이다. 그러므로, 수신기는 유입 비트 스트림중에 20개의 샘플들을 생성한다. 샘플들의 반은 회복 데이터 스트림을 출력하는데 사용되는 반면, 나머지 반은 라우에서처럼 위상 제어를 위해 사용된다. 업 앤드 다운 신호(up and down signal)들은 10개의 샘플쌍 각각을 위해 발생되고, 그 결과는 차동 아날로그 위상제어 전압쌍을 발생시키는데 아날로그 가산기에 의해 더해진다. 이 작동은 스위치 커패시터 필터 가산기를 사용해서 실행된다. 이 시스템에서, 샘플링 위상은 위상 이동기(phase shifter)와 지연-잠금 루프(delay-locked loop: DLL)에 의해 발생된다. 업/다운 신호들은 위상 이동기로 위상 보정기(phase interpolator)의 바이어스 전압을 조절하고, 위상 이 동기 출력 위상을 선행하거나 지연되게 한다. 20번의 위상 클럭들은 지연 잠금 루프에서 연속적인 지연 상태의 출력들로 발생된다.
위에 기술된 시스템들은 트래킹 수신기들이다. 그것들은 두 번 오버 샘플된데이터(oversampled data)를 사용함으로써 샘플링 순간들(instants)을 조절한다. 그것들은 뱅-뱅 작용을 사용해서 입력 데이터 스트림의 천이 가장자리(transition edge)를 찾고, 천이 가장자리에서 비트 시간 거리의 반인 위치에서 확실한 데이터를 샘플로 한다. 만약 수신된 데이터 스트림이 지터가 없거나 채널에 의해 왜곡되지 않으면, 샘플링 위상은 수신기 동작(performance)에 결정적이지는 않다. 만약 수신된 데이터 스트림이 작은 지터를 가지고 있지만 채널에 의해 왜곡되지 않는다면, 샘플링 위상은 어느 동작에 하등이 없이 데이터 아이의 중심으로부터 편향될 수도 있다. 하지만, 만약 수신된 데이터 스트림이 비트 시간에 비교된 지터를 가지고 있거나 채널에 의해 심하게 왜곡되면, 아이 중심으로부터 샘플링 위상 편향은 비트 에러율(bit-error-rate: BER)과 같은 동작에 커다란 충격을 주게 된다. 더구나, 만약 지터가 천이 중심 주변에서 대칭되게 분포(distributed)하지 않으면, 아이 중심(eye center)은 위의 두 방식에 의해 정확하게 트래킹될 수 없다.
본 발명의 바람직한 실시형태는 직렬 디지털 데이터 링크에 정확한 위상 트래킹을 줄 수 있는 데이터 회복 장치를 제공한다.
본 발명의 다른 바람직한 실시형태는 간접 통계(indirect statistical)의 비트 에러율 수치에 근거한 데이터 회복 장치를 제공한다.
본 발명의 또 다른 바람직한 실시형태는 샘플링 위상이 데이터 천이 중심보다 오히려 실질적인 데이터 아이를 트래킹하는 데이터 회복 장치를 제공한다.
상기 사항들은 직렬 디지털 데이터 링크에 사용될 수 있는 데이터 회복을 제공하는 본 발명에 의해 달성된다. 그것이 지터와 신호 형태 왜곡에서 찾게 되는 매우 빠른 스피드 데이터 링크에 특히 적합할 수 있다. 이 시스템은 더 나은 데이터 회복이 위의 조건하에 가능할 수 있도록 고안되었다. 핵심적인 사상은 실질적인 아이 오프닝(eye-opening)대신에, 타이밍 루프가 데이터 천이 중심을 트래킹하게 만드는 것이다. 데이터 아이의 중심은 위에 논의된 대로, 천이 중심으로부터 절반(half) 비트 시간 거리에 맞지 않게 될 수도 있다. 이런 경우에, 본 발명은 이전 트래킹 수신기보다 훨씬 낮은 비트 에러율을 성취할 수 있다.
이 아이 오프닝은 의사 비트 에러율(pseudo bit-error rate)을 측정함으로써 간접 통계 방식에 의해 트래킹된다. 실질적으로, 수신기가 정보를 샘플링하는 동안 그것은 전송된 데이터 스트림에 대해 정보를 가지고 있지 않기 때문에 수신기가 비트 에러율을 직접적으로 측정하는 방법은 없다. 여기에서, 기본적으로 비트 시간에 3번의 오버 샘플링은 중심 샘플 데이터로 구성된 출력 스트림이 전송된 데이터 스트림과 같다는 가정에 근거해서 사용된다. 선행 혹은 지연된 샘플링은 샘플 데이터를 중심 샘플 데이터에 비교하는데 사용된다. 약간의 비트 시간을 넘어서는 비교 결과들을 평균 및/또는 합산함으로써, 의사 비트 에러율은 개선된다. 만약 한 데이터 비트가 한 클럭 사이클로 샘플 추출된다면, 충전 펌프(charge pump)나 다른 형태의 통합 장치에 의해 합산(summing)이 행해질 수 있다. 실질적으로, 이것은 충전 펌프를 포함하는 위상 잠금 루프로 사용된 방식이다. 혹, 다수의 데이터 비트들이 한 클럭 사이클로 샘플 추출된다면, 단순히 한 클럭 사이클로 비교 결과들을 합산함으로써 합산이 행해질 수 있다. 합산 장치가 디지털 장치나 아날로그 장치로 실행될 수 있다. 이런 가산 방식의 예가 포울턴에 기술되어 있다.
중심 샘플 데이터로 구성된 출력 스트림이 전송 데이터 스트림과 같다는 가정이 비합리적으로 보일 수도 있다. 그러나, 안정된 잠금 상태(steady locked state)하에, 만약 신호 대 잡음비(signal-to-noise ratio: SNR)가 매우 충분하다면, 이 가정은 의사 비트 에러율 측정에 좋은 결과를 가져다준다. 탈 잠금 상태(out-of-lock state)하에서는, 비록 이런 방식에 의해 측정된 의사 비트 에러율이 실제 비트 에러율에 맞지 않는다 할지라도, 타이밍 루프는 샘플링 위상을 잠겨지게 하고, 아이 오프닝을 트래킹하게 만들 수 있을 것이다.
트래킹 능력(tracking ability)은 루프의 설계(design)에 크게 의존한다. 그래서, 세 개의 샘플링 위상들은 약간의 마진(margin)을 가진 아이 오프닝 내에 있도록 루프가 설계된다. 이것은 적어도 두 개의 루프 제어 경로들에 의해 달성된다. 하나의 경로에서 온 위상 제어 신호는 선행 샘플링 위상에서 지연 샘플링 위상까지 위상폭(시간 듀레이션)을 제어하는 데 사용된다. 그 신호는 선행 샘플링 위치와 지연 샘플링 위치에서의 의사 비트 에러율의 합산으로 결정된다. 다른 경로에서 온 위상 제어 신호는, 물론 선행 샘플링 위상과 지연 샘플링 위상을 바꾸는 중심 샘플링 위상의 위치를 제어하는데 사용된다. 그 신호는 선행 샘플링 위상과 지연 샘플링 위상에서의 두 개의 의사 비트 에러율의 차이로 결정된다.
본 발명의 기술된 구체사항은 데이터 샘플러(data sampler), 비교논리(compare logic), 위상 제어기, 위상 이동기(phase shifter)를 포함한다. 데이터 샘플러는 세 개의 래치(latch)들을 포함한다. 래치들은 트리거링(triggering)이 클럭 가장자리(edge)에 의해 발생될 때 입력 데이터에 따라 출력을 래치한다. 비교논리는 세 개의 래치 데이터를 비교하고 샘플링 위상이 아이 오프닝에 비해 처음 혹은 나중을 나타내는 출력을 제공한다. 이 출력은 선행 혹은 지연된 샘플링 위치들에서 의사 비트 에러율의 수치(measurement)에 해당된다. 위상 제어기는 두 개의 루프 제어 보조 블럭(sub-block)들을 포함한다. 보조 블록들 중에 하나는 중심 샘플링 위상의 위치를 제어하는 제어신호를 발생시킨다. 그것은 두 개의 의사 비트 에러율의 차이를 계산하고 충전 펌프로 구성될 수 있는 루프 필터에 의해 집적화(integrate)된다. 다른 보조 블록은 선행 샘플링 위상과 지연 샘플링 위상들 사이에 위상폭을 제어하는 제어신호를 발생시킨다. 그것은 두 개의 의사 비트 에러율을 더하고 루프 필터를 통과한다. 위상 이동기는 두 개의 위상(two-phase) 제어신호들의 통제하에, 세 개의 샘플링 클럭들을 만들어 낸다.
도1은 직렬 디지털 데이터 링크를 위한 데이터 아이 다이어그램을 보여준다.
도2는 도1에 나타내어진 것과 같은 시간 베이스를 갖는 지터 분포와 비트 에러율을 보여준다.
도3a와 도3b는 본 발명의 구체사항 중에 세 개의 샘플링 위상들을 보여주는 예시적인 다이어그램이다.
도4는 본 발명의 구체사항 중에 시스템 블록 다이어그램의 예시이다.
도5는 도4의 데이터 샘플러와 비교논리 수단의 상세한 블록 다이어그램이다.
도6은 도4의 위상 제어기와 위상 이동기의 블록 다이어그램을 보여준다.
도7-10은 도6의 구체부분 중에 더 상세한 블록 다이어그램을 보여준다.
도1은 실제 데이터 링크에서 관찰될 수도 있는 수평 전위를 지닌 지터를 나타내는 다수의 데이터 천이들의 중첩인 전형적인 데이터 아이 패턴을 보여준다. 지터의 소스(source)는 (1)전원 변동(fluctuation)이나 다른 잡음(noise)에 의해 발생된 반송기 클럭 지터, (2)무작위로 전송된 데이터 패턴과 채널 감쇠(channel attenuation)의 혼합에 의해 야기된 내부 심볼 간섭(inter-symbol interference), 또는 (3)전송 장치의 지터 소스와 같은 수신 장치의 지터 소스(jitter sources)일 수도 있다. 첫 번째와 두 번째 조건(terms)은 측정 장치에 의해 측정될 수 있는 직접 지터 소스(direct jitter sources)를 반영한다. 마지막 조건은 측정될 수는 없지만, 또한 수신 동작에 영향을 미친다. 도1에서, 도면 부호(101, 102, 103, 104)로 둘러싸이고 '유효 데이터'로 나타내어진 다이아몬드 모양(shape)은 아이 오프닝 영역이다. 어떤 시간 위치(time position)에서 아이 오프닝의 수직 길이는 그 시간에서 신호 강도(에너지)를 나타낸다. 그래서 최대 아이 위치(eye position)인 시간위치 T2에서 데이터 스트림을 샘플 추출하는 것이 바람직하다. 만약 샘플링 위상이 T2에서 T1으로 혹은 T3로 편향(deviates)되면, 비트 에러율은 증가될 것이다.
도2는 같은 수평축을 가진 도1의 아이 패턴을 위한 전형적인 지터 분포 확률(201)을 보여주고, 또한 샘플링 위상의 기능으로 비트 에러율(202)을 보여준다. 그림에서, 지터는 데이터 천이의 중심주위에 대칭되게 분포되어 보여진다. 이런 경우에, 아이 오프닝은 왼쪽과 오른쪽 천이 중심사이에서 중간쯤 될 것이다. 하지만, 몇몇 경우에는, 아이 오프닝이 지터 소스가 심하게 한쪽 방향으로 바이어스 될 때 한 방향으로 긴 꼬리(tail)를 가지므로 해서, 대칭되지 않을 수도 있다. 그러므로, 아이 오프닝은 중간쯤 위치를 선행하거나 지연된다. 라우와 포울턴에 나타내어진 트래킹 수신기들은 샘플링 위상이 천이 중심을 트래킹하도록 만든다. 그것들은 대칭적인 지터 분포에 아주 적합하지만, 비대칭 분포에는 적합치 않다.
도3a와 3b는 본 발명의 실시형태의 세 개의 샘플링 위상을 보여준다. 'CLK2'(308)는 본 발명의 구체사항에 관한 중심 샘플링 위상을 위한 클럭이다. 'CLK1'(307)과 'CLK3'(309)은 선행 혹은 지연된 샘플링 위상을, 각각 보여준다. 'CLK2'(308)에 의해 중심 샘플링(sampled)된 데이터가 정확하다고 가정하면, 비트 에러율은 'CLK1'(307)과 'CLK3'(309)에 의해 샘플링된 두 개의 데이터를 중심 샘플링 데이터와 비교함으로써 측정될 수 있을 것이다. 비트 에러율은 샘플링된 결과가 단지 하나의 비트에 비교된다면, 단순히 '0'이나 '1'이 될 것이다. 만약, 멀티플 샘플링된 결과들이 포울턴에서 보여진 것과 같이 디멀티플렉싱 수신기에 의해 주어진 비트들의 예정된 시간 듀레이션(time duration)이나 예정된 수에 비교된다면, '0'과 '1'사이의 몇 개의 숫자가 될 것이다. 만약 측정된 비트 에러율이 예정값(305)(혹은 예정된 마진(margin))보다 크다면, 상응하는 샘플링 위상이 아이 오프닝으로부터 떨어지고, 지터 영역에 있을 것이다. '예정된 마진'이라는 용어는 'CLK1'(307)과 'CLK3'(309)의 위상들이 데이터 아이(data eye)의 가장자리에 정확히 일치하지 않는다는 것을 나타낸다. 데이터 아이는 지터의 확률적인 분포와 관련된다. 더욱이, 위상 제어기는 데이터에 관해 무작위 지터의 과거 역사에 의해 결정된 'CLK1'(307)과 'CLK3'(309)의 위상들을 만들어 내는 저 대역 통과 필터를 갖추고 있다.
본 발명에서, 'CLK2'(308)는 'CLK1'(307)에서 측정된 비트 에러율과 'CLK3'(309)에서 측정된 비트 에러율의 차이로부터 결정된 위상 제어신호에 의해 조절된다. 'CLK1'(307)과 'CLK3'(309)은 'TM'(310)의 시간차이에 의해, 각각 'CLK2'(308)로부터 선행 혹은 지연된다. 시간차 'TM'(310)은 두 개의 비트 에러율의 합계에 의해 결정된 또 다른 위상 제어신호에 제어된다. 만약 'CLK1'(307)에서 에러 비트율이 'CLK3'(309)에서의 에러 비트율보다 크다면, 그것은 전반적인 샘플링 위상 아이 오프닝을 리드한다는 것을 의미한다. 그러므로, 'CLK2'(308)의 위상은 두 비트 에러율이 같아질 때까지 지연 된다. 반대로, 만약 'CLK1'(307)에서의 비트 에러율이 더 작으면, 'CLK2'(308)의 위상은 선행한다. 두 비트 에러율의 합이 예정값을 초과하면, 'TM'(310)은 샘플링 창(sampling window)을 아이 오프닝에 맞게 수축시킬 정도로 감소된다. 만약 합이 예정값 미만이면, 'TM'(310)은 증가된다.
데이터 회복 루프가 안정된 잠금 상태에 있을 때 이중(dual) 위상 제어에 관해 위에 기술된 메커니즘은 작용한다. 비록 다른 많은 비잠금 상태의 경우가 고려된다고 할지라도, 메커니즘은 공평하게 루프를 잠금 상태로 들어가게 만들어 줄 수 있다. 만약 시스템을 더 효과적으로 작용하고 잠금을 더 빠르게 하는 것이 요망된 다면, 어떤 잠금 보조 장치(lock-aiding apparatus)가 추가될 수 있다.
도4는 본 발명의 실시형태의 시스템 블록 다이어그램이다. 전반적인 시스템은 데이터 샘플러(403), 비교논리(407), 위상 제어기(410), 그리고 위상 이동기(413)를 포함한다. 입력데이터(401)는 채널에서 직접 오거나 채널에서 온 신호의 모양을 수정한 어느 형태의 필터, 전치 증폭기(pre-amplifier), 버퍼 등의 출력이다. 데이터 샘플러(403)는 예정된 결정 기준(criterion)에 의해 입력 데이터(401)를 과잉 샘플 추출(oversample)을 하고 래치(latch)한다. 비교논리(407)는 래치된 데이터(404, 405, 406)를 비교하고 샘플링된 데이터 셋(set)의 의사 비트 에러율을 측정한다. 위상 제어기(410)는 샘플링 클럭들(414, 415, 416)과 입력 데이터(401)와 충전 펌프인 RC필터와 같은 저대역 통과 필터인 루프 필터을 통과한 출력 위상 제어 신호들(411, 412)사이에 위상 관계를 결정한다. 위상 이동기(413)는 바람직한(desired) 세 개의 위상 클럭들(414, 415, 416)을 만드는 입력 클럭 위상(402)을 쪼개어 이동시킨다. 입력 클럭(402)은 외부적으로 반송기나 다른 제어 장치로부터 제공되거나, 혹은 입력 데이터 스트림(401)으로부터 회복될 수 있다. 입력 클럭(402)의 주파수는 입력 데이터율에 맞춰져서 회복 루프는 주파수 차로 인해 잠금(lock)을 잃지는 않는다.
도5는 데이터 샘플러(403)와 비교논리(407)의 상세한 블록 다이어그램을 나타낸다. 데이터 샘플러(403)는 세 개의 래치들(502, 503, 504)을 갖추고 있다. 그것들은 세 개의 클럭 신호들, 'CLK1'(414), 'CLK2'(415), 'CLK3'(416)의 트리거링(triggering)에 각각 입력 데이터를 래치한다. 데이터 샘플러의 출력들, 'LD1'(404), 'LD2'(405), 'LD3'(406),은 'LD2'(405)가 회복된 데이터로 출력 스트림을 만들어 내는 동안, 비교논리(407)에 제공된다.
비교논리(407)는 그림에서 XOR게이트(505, 506)로 실행되는 수단들을 비교함으로써 'LD1'(404)과 'LD3'(406)를 'LD2'(405)에 비교한다. 'LD1'(404), 'LD2'(405), 'LD3'(406)의 다른 래칭 시간 때문에, 직접적으로 결과들을 출력하기보다는 오히려 또 다른 클럭 'CLK4'(501)에 의한 비교 결과들(507, 508)을 래치하는 것이 더 낫다. 이 클럭(501)은 비교 결과들이 아무런 의미가 없는 동안 준안정(meta-stable)시간 듀레이션을 겹쳐서는 안된다. 그러므로, 'CLK4'(501)는 'LD1'(404)이 래치되기 전이나 'LD3'(406)가 래치된 후에 래치를 유발시켜야 한다.
도6은 위상 제어기(410)의 상세한 블록 다이어그램과 위상 이동기(413)를 나타내는 블록 다이어그램을 보여준다. 위상 제어기(410)는 비교논리(407), 'PD1'(408) 그리고 'PD2'(409)의 출력들을 얻고 래칭 클럭(414, 415, 416)과 입력 데이터(401)사이의 위상 관계를 추정한다. 'CLK2'(415)의 위상은 'PD1'(408)과 'PD2'(409)의 차를 계산하는 위상 추정기(Ⅰ)(601)(phase estimator)에 추정될 수 있다. 이 추정 결과(603)는 'CLK2'(415)의 위상 지연을 결정하는 저역 통과 필터된 출력 'PC1'(411)을 발생시키기 위해 루프 필터(Ⅰ)(605)에 공급된다. 'CLK2'(415)와 다른 두 개의 클럭(414, 416)들 사이의 위상차 'TM'(310)은 'PD1'(408)과 'PD2'(409)의 합을 계산하는 위상 추정기(Ⅱ)(602)에 의해 추정될 수 있다. 이 추정 결과(604)는 루프 필터(Ⅱ)에 공급되고 다른 저역 통과 필터된 출력 'PC2'(412)를 발생시킨다. 'PC2'(412)는 'CLK1'(414)과 'CLK3'(416)의 위상 선행과 위상 지연 양(amount)을 각각 결정한다. 위상 추정기(601, 602)들을 실행하는 많은 다른 방법들이 있다. 우리는 더 빠른 내부 잠금(lock-in)시간을 위한 가중차(weighted difference)나 합을 결정할 수 있다. 약간의 오프셋(offset)이 트래킹 행위(behavior)를 수정하기 위해 위상 추정기(Ⅱ)(602)의 출력(604)에 더해 질 수 있다.
위상 이동기(413)는 위상 지연을 포함한다.
도7은 위상 지연(Ⅰ)(707), 위상 선행(708), 그리고 위상 지연(Ⅱ)(709)를 포함하는 위상 이동기(413)의 제 1 구체사항(embodiment)을 보여준다. 위상 지연(Ⅰ)(707)는 'PC1'(411)의 통제하에 'CLK2'(415)의 위상을 조정하는데 사용된다. 위상 지연(Ⅰ)(707)는 MOSFET 전환기나 저항-커패시터(RC) 지연회로의 종속(cascade)으로 이루어질 수 있다. 여기에서 'PC1'(411)은 바이어스 전류나 바이어스 전압으로 작동한다. 위상 선행(708)과 위상 지연(Ⅱ)(709)는 'CLK2'(415)로부터 'CLK1'(414)과 'CLK3'(416)의 위상차를 조정하는데 사용된다.
도8은 4개의 가변 지연(variable delay)(801, 804, 805, 808)들을 포함하고 더 나아가 위상 검파기와 루프 필터(806)를 포함하는 위상 이동기(413)의 제 2 구체사항을 보여준다. 가변 지연(Ⅰ)(801)는 'PC1'(411)에 의해 제어되고 그것의 출력 위상(802)을 조정한다. 가변 지연(Ⅱ)(804), 가변 지연(Ⅲ)(805), 그리고 위상 검파기와 루프 필터(806)는 'CLK2'(415)가 지연 위상(Ⅰ)의 출력 위상(803)을 트래킹(track)하도록 하는 지연 잠금 루프(delay-locked loop)(803)를 보상(make up)한다. 가변 지연(Ⅲ)(805)는 'PC2'(412)에 의해 제어되고 'CLK1'(414)과 'CLK2'(415) 사이에 위상차를 조정한다. 그러므로, 'CLK2'(415)와 'CLK3'(416)사이에 위상차는 'CLK1'(414)과 'CLK2'(415)사이의 위상차와 같다.
도9는 위상 이동기(413)의 세 번째 구체사항을 보여준다. 그것은 가변 지연(901), 위상 분배기(distributor)(903), 멀티플렉서(Ⅰ)(907), 버퍼(908), 그리고 선택 논리(selection logic)(910)를 구성한다. 가변 지연(901)은 도8의 가변 지연(Ⅰ)(801)과 같은 기능을 가지고 있다. 위상 분배기(903)는 다수의 다른 위상 클럭들(904, 905, 906)을 만드는 지연 잠금 루프나 위상 잠금 루프의 일종이다. 여기에서 위상 클럭(905)의 위상은 902의 위상을 트래킹한다. 여기 위상 클럭(904)은 위상이 위상 클럭(905)을 앞서는(lead) 한 다발(bundle)의 클럭들이고, 여기에서 선행하는 위상의 양은 '0'과 비트 시간의 절반(half)사이에 놓인다. 선택논리(910)는 멀티플렉서(Ⅰ)(907)를 제어하고 그래서 다수의 입력 클럭들 중의 하나(904)를 통과시킨다. 그러므로, 'CLK1'(414)과 'CLK2'(415)사이에 위상차는 'PC2'(412)에 의해 제어될 수 있다. 위상이 위상 클럭(905)에 뒤처지는 한 다발의 클럭들(906)(Bundle of clocks 906 that lag 905 in phase) 이 멀티플렉서(Ⅱ)(909)에 입력된다. 여기에서 그것들 중에 하나가 선택되어서 'CLK2'(415)와 'CLK3'(416)사이에 위상차가 'CLK1'(414)과 'CLK2'(415)사이에 위상차와 같다. 버퍼(908)의 목적은 그 자체(908)를 통과한 전파 지연(propagation delay)가 멀티플렉서(907, 908)들을 통과한 전파 지연과 같아서 'CLK1'(414), 'CLK2'(415)와 'CLK3'(416)사이에 위상 관계들은 더 정확하게 제어된다.
도10은 위상 이동기(413)의 네 번째 구체사항을 보여준다. 그것은 전압 제어 오실 레이터(voltage-controlled oscillator)(1001), 가변 지연 회로(1003, 1004, 1005)들과 더미 버퍼(1002)를 구성한다. 그것은 클럭 소스(clock source)로 전압 제어 오실레이터를 사용하기 때문에 입력 클럭(402)을 필요로 하지 않는다. 전압 제어 오실레이터는 'PC1'(411)에 의해 제어되고 주파수가 조정된 클럭을 발생시켜서 'CLK2'(415)의 위상은 최적 샘플링 위치(optimum sampling position)에 놓이게 된다. 가변 지연 회로(1003, 1004, 1005)들은 'PC2'(412)에 의해 제어되고 'CLK1'(414), 'CLK2'(415), 그리고 'CLK3'(416)을 각각 발생시킨다. 모형 버퍼(1002)는 세 개의 클럭(414, 415, 416)들 사이의 위상차를 평등하게 맞추기 위해서 포함될 수 있는 옵션 회로(optional circuit)이다. 도10의 구체사항을 위해, 'CLK2'(415)의 위상이 'PC1'(411)에 의해서만 제어되어야 하고 'CLK2'(415)의 변화에 의해 영향을 받아서는 안된다. 그리고 세 개의 클럭(414, 415, 416)들 사이의 위상차는 'PC2'(412)에 의해 영향을 받아야만 하고 'PC1'(411)의 변화에 의해 영향을 받아서는 안된다. 만약 전압 제어 오실레이터(1001)의 주파수 범위가 넓다면, 그것은 'CLK2'(415)의 위상이 최초의 포착 실패(initial acquisition failure) 때문에 최적 샘플링 위치를 트래킹하는 것이 어려울 수도 있다. 이런 어려움을 피하기 위해, 우리는 기준 루프(reference loop)를 추가할 수 있다. 리차드 구(Richard Gu) 등, "0.5-3.5Gb/s 저전력 저지터(Low-jitter) 직렬 데이터 CMOS 트랜시버(transceiver)", ISSCC 다이제스트 오브 테크니칼 레이피즈, pp352-353, 1999.2. 참조. 전력 상승(power-up) 혹은 리셋(reset)에 관해서, 데이터 회복 시스템이 기준 루프에 잘못 연결되어 있어서(defaulted) 전압 제어 오실레이터(1001) 출력 주파수가 외부 기준 클럭(external reference clock)에 잠기게 된다. 초기 클럭이 포착된 후, 신호('PC1'(411)과 'PC2'(412))들을 포함하는 루프가 가능하게 된다.
본 발명은 원리(principles)들을 적용하고 그런 성분들을 실행하기에 충분한 정보를 그 분야에 숙련된 자에게 제공하기 위해서 상당히 세부적으로 설명되었다. 도4내지 도6에 도시된 시스템은 클럭당 한 비트의 테이타를 샘플링하는 데이터 회복에 적용될 수 있다. 전문 엔지니어들은 라우(Rau`s)의 반파(half-frequency) 수신기나 포울턴(Poulton`s)의 디멀티플렉싱 수신기와 같은 복잡한 회복 시스템에 사용하기 위해 이 구체사항을 수정하거나 확장시킬 수 있다. 본 발명은 NRZ, 맨체스터, 2진 PAM, M-ray(multi-level) PAM, 등등 다양한 형태의 코딩(coding)에 적용될 수 있다. 본 발명은 여기 안에 기술된 것들보다 다른 장비나 장치들에 의해 실행될 수 있고, 다양한 수정사항(modifications)들은, 모든(both) 장비 세부사항들과 운영 처리(operating procedures)들에서처럼, 발명의 범위 그 자체를 벗어나지 않고 이루어질 수 있다.
본 발명은 선호하는 구체사항을 참조로 기술되어오는 동안, 발명이 그런 구체사항들에 제한되는 경향이 있지는 않다. 많은 수정사항들은 본 발명의 본질과 범위로부터 벗어나지 않고 기술된 구체사항의 구조와 형태로 이루어질 수 있는 분야에서 전문화된 보통의 사람들에 의해 인정(appreciated)될 것이다.

Claims (14)

  1. 삭제
  2. 적어도 2개의 제어 신호들을 수신하고, 적어도 3개의 샘플링 클럭들을 비트 시간에 출력하기 위한 위상 이동 수단; 여기서 상기 적어도 3개의 샘플링 클럭들의 위상은 조정될 수 있으며,
    상기 적어도 3개의 샘플링 클럭들을 수신하고, 상기 적어도 3개의 샘플링 클럭들을 트리거들(triggers)로서 이용하여 입력 데이터를 샘플링하며, 적어도 3개의 샘플 데이터 신호들을 제공하기 위한 데이터 샘플링 수단; 여기서 상기 적어도 3개의 샘플 데이터 신호들 중 하나는 회복 데이터를 출력하는데 사용되고,
    상기 적어도 3개의 샘플 데이터 신호들을 수신하고, 상기 적어도 3개의 샘플 데이터 신호들을 상기 회복 데이터와 비교하며, 적어도 제1의사-비트 에러값(first pseudo-bit error value) 및 제2의사-비트 에러값(second pseudo-bit error value)을 포함하는 비교 결과를 제공하는 비교논리 수단; 및
    상기 제1의사-비트 에러값 및 상기 제2의사-비트 에러값을 수신하고, 상기 비교논리 수단의 비교 결과를 이용하여 입력 데이터와 상기 적어도 3개의 샘플링 클럭들 사이의 위상 관계 추정(pahse relationship estimate)을 발생시키며, 상기 위상 관계 추정 결과들에 따라 상기 위상 이동 수단에 상기 적어도 2개의 제어 신호들을 제공하기 위한 위상 제어 수단을 포함하며,
    상기 위상 이동 수단은,
    외부 클럭과 내부의 회복 클럭 중에 하나인 입력 클럭을 사용하여 상기 적어도 3개의 샘플링 클럭들의 제1샘플링 클럭을 출력하기 위한 상기 위상 제어 수단의 제1출력 제어 신호에 의해 제어되는 위상 지연 수단;
    위상에서 상기 제1샘플링 클럭을 선행시키는 상기 적어도 3개의 샘플링 클럭들의 제2샘플링 클럭을 출력하기 위한 상기 위상 제어 수단의 제2출력에 의해 제어되는 제1회로 수단; 및
    위상에서 상기 제1샘플링 클럭으로부터 지연된 적어도 3개의 샘플링 클럭들의 제3샘플링 클럭을 출력하기 위한 상기 위상 제어 수단의 제2출력에 의해 제어되는 제2회로 수단을 더 포함하고,
    적어도 3개의 샘플링 클럭들의 위상은 미리 결정된 마진(margin)으로 입력 데이터 스트림의 아이 오프닝(eye opening) 내에 배치(arranged)된 것을 특징으로 하는 입력 데이터의 디지털 데이터 스트림을 위한 데이터 회복 장치.
  3. 제2항에 있어서,
    상기 제1회로 수단과 상기 제2회로 수단은 상기 제1샘플링 클럭을 수신하는 것을 특징으로 하는 입력 데이터의 디지털 데이터 스트림을 위한 데이터 회복 장치.
  4. 제2항에 있어서,
    상기 위상 이동 수단은,
    복수의 위상 이동값을 출력하는 위상 분배기;
    상기 위상 분배기로부터 입력을 수신하고, 상기 위상 제어 수단의 제1출력에 따라 상기 적어도 샘플링 클럭들의 제1샘플링 클럭을 출력하는 버퍼; 및
    상기 위상 분배기로부터 입력을 수신하고, 상기 위상 제어 수단의 제2출력에 따라 상기 적어도 샘플링 클럭들의 제2 및 제3 샘플링 클럭을 출력하는 선택 논리수단을 더 포함하는 것을 특징으로 하는 입력 데이터의 디지털 데이터 스트림을 위한 데이터 회복 장치.
  5. 제2항에 있어서,
    상기 위상 이동 수단은,
    상기 위상 제어 수단의 제1출력에 의해 제어된 전압 제어 오실레이터; 및
    상기 전압 제어 오실레이터의 출력을 지연시킴으로써 3개의 샘플링 클럭들을 출력하기 위한 상기 위상 제어 수단의 제2출력에 의해 제어되는 회로 수단을 포함하며,
    여기서 상기 3개의 샘플링 클럭들의 위상들은 미리 결정된 마진으로 입력 데이터 스트림의 아이 오프닝 내에 배치된 것을 특징으로 하는 입력 데이터의 디지털 데이터 스트림을 위한 데이터 회복 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 적어도 3개의 포인트들에서 입력 데이터를 샘플링하는 단계; 여기서 상기 샘플링 포인트들은 미리 결정된 순서 및 조정 가능한 시간 차이에 의하여 배치되고, 적어도 상기 샘플링 포인트들의 하나는 초기 경계 샘플링 포인트(early boundary sampling point)와 나중 경계 샘플링 포인트(late boundary sampling point) 사이의 시간에 개재하는(intermediate) 중간 회복 데이터 샘플링 포인트이며,
    상기 샘플링 단계 후에, 상기 회복된 데이터를 갖는 상기 초기 경계에서 샘플된 데이터의 비교의 결과인 비교부(comparer)로부터 제1의사 비트-에러 신호를 발생시키는 단계; 여기서 상기 회복된 데이터는 샘플에 따라 다르고,
    상기 샘플링 단계 후에, 상기 회복된 데이터를 갖는 상기 나중 경계에서 샘플된 데이터의 비교의 결과인 상기 비교부(comparer)로부터 제2의사 비트-에러 신호를 발생시키는 단계; 및
    샘플링 경계부분이 아이 오프닝의 가장자리에 맞춰지고, 중간의 샘플링 포인트들이 데이터 회복을 위한 상기 샘플링 포인트로서 작용하도록 하기 위하여 제1 및 제2 의사 비트-에러 신호들을 이용하는 단계를 포함하는 것을 특징으로 하는 디지털 데이터 스트림을 위한 데이터 회복 방법.
  10. 적어도 2개의 제어 신호들을 수신하고, 상기 수신에 대한 응답으로 비트 시간에서 적어도 3개의 샘플링 클럭들을 발생 및 출력하는 단계; 여기서 상기 적어도 3개의 샘플링 클럭들의 위상은 조정가능하며,
    상기 적어도 3개의 샘플링 클럭들을 수신하고, 적어도 3개의 샘플 데이터 신호들을 발생시키기 위해 상기 적어도 3개의 샘플링 클럭들을 샘플링 트리거들(sampling triggers)로서 이용하여 입력 데이터를 샘플링하는 단계; 여기서 상기 적어도 3개의 샘플 데이터 신호들 중 하나는 회복 데이터를 출력하기 위해 이용되고,
    상기 적어도 3개의 샘플 데이터 신호들을 수신하고, 상기 회복 데이터에 적어도 3개의 샘플 데이터 신호들을 비교하며, 적어도 제1의사-비트 에러값과 제2의사-비트 에러값을 포함하는 비교 결과를 발생시키는 단계; 및
    상기 제1의사-비트 에러값과 상기 제2의사-비트 에러값을 수신하고, 발생된 비교 결과를 이용하여 상기 적어도 3개의 샘플링 클럭들 중 적어도 하나와 상기 입력 데이터 사이의 위상 관계의 위상 관계 추정을 발생시키며, 상기 위상 관계 추정에 따라 상기 적어도 2개의 제어 신호들을 발생시키는 단계를 포함하는 것을 특징으로 하는 입력 데이터의 디지털 데이터 스트림을 위한 데이터 회복 방법.
  11. 제10항에 있어서,
    상기 수신에 대한 응답으로 비트 시간에서 적어도 3개의 샘플링 클럭들을 발생 및 출력하는 단계는,
    외부 클럭과 내부의 회복 클럭 중에 하나로서 선택된 입력 클럭을 이용하여 상기 적어도 3개의 샘플링 클럭들의 제1샘플링 클럭을 발생 및 출력하기 위해 상기 적어도 2개의 제어 신호들 중 하나인 제1제어 신호로 위상 지연 회로를 제어하는 단계;
    위상에서 상기 제1샘플링 클럭을 선행시키는 상기 적어도 3개의 샘플링 클럭들의 제2샘플링 클럭을 발생 및 출력하기 위해 상기 적어도 2개의 제어 신호들 중 하나인 제2제어 신호로 제1회로를 제어하는 단계;
    위상에서 상기 제1샘플링 클럭으로부터 지연된 상기 적어도 3개의 샘플링 클럭들의 제3샘플링 클럭을 발생 및 출력하기 위해 상기 제2제어 신호로 제2회로를 제어하는 단계; 및
    상기 적어도 3개의 샘플링 클럭들의 위상들은 미리 정해진 마진(margin)으로 입력 데이터 스트림의 아이 오프닝(eye opening) 내부에 배치되는 단계를 포함하는 것을 특징으로 하는 입력 데이터의 디지털 데이터 스트림을 위한 데이터 회복 방법.
  12. 제2항에 있어서,
    상기 적어도 3개의 샘플링 클럭들의 위상은 자동적으로 조정될 수 있는 것을 특징으로 하는 입력 데이터의 디지털 데이터 스트림을 위한 데이터 회복 장치.
  13. 제2항에 있어서,
    상기 적어도 3개의 클럭들 중 제1-발생 클럭과 상기 적어도 3개의 클럭들 중 나중-발생 클럭 사이의 시간 거리(time distance)는 자동적으로 조정될 수 있는 것을 특징으로 하는 입력 데이터의 디지털 데이터 스트림을 위한 데이터 회복 장치.
  14. 지터가 데이터 천이(data transition)의 중심 주위의 비대칭 지터 분포(non-symmetric jitter distribution)를 갖는 경우에도 낮은 비트-에러-속도(low bit-error-rate)를 가능하게 하며, 지터 및 신호 형테 왜곡(signal shape distortion)을 격는 입력 데이터의 디지털 직렬 데이터 스트림 스피드를 향상시키기 위한 데이터 회복 장치에 있어서,
    비트 시간에서 적어도 3개의 샘플링 클럭들을 출력하기 위한 위상 이동기와; 여기서 상기 적어도 3개의 샘플링 클럭들의 위상은 입력 클럭의 위상을 분할 및 이동하기 위해 조정가능하고, 상기 입력은 제어 장치로부터 외부적으로 공급되고, 상기 입력 클럭은 입력 데이터율(input data rate)에 매치(match)되는 주파수를 가지며,
    상기 적어도 3개의 샘플링 클럭들을 트리거들(triggers)로서 이용하여 미리 결정된 결정 기준(predetermined decision criterion)으로 입력 데이터를 오버샘플링(oversampling) 및 래칭(latching)하고, 다수의 샘플 데이터 신호들을 제공하기 위한 데이터 샘플러(data sampler); 여기서 상기 샘플 데이터 신호들 중 하나는 회복 데이터를 출력하기 위해 이용되고, 상기 데이터 샘플러의 다른 출력은 비교 논리로 공급되며, 상기 데이터 샘플러는 상기 적어도 3개의 샘플링 클럭들의 트리거링(triggering)에서 입력 데이터를 래치(latch)하는 3개의 래치들(latches)을 가지며,
    상기 회복 데이터에 대하여 상기 오버샘플된 및 래치된 데이터 신호들을 비교하고, 상기 오버샘플된 및 래치된 데이터 신호들에 대하여 적어도 제1의사-비트 에러값과 제2의사-비트 에러값을 제공하는 비교 논리; 상기 비교 논리는 비교 결과들을 래치(latch)하기 위해 추가적인 클럭들을 이용하고, 샘플링 위상이 아이 오프닝(eye opening)에 비교된 초기 또는 나중인지 나타내는 출력을 제공하며,
    적어도 상기 제1의사-비트 에러값(first pseudo-bit error value) 및 상기 제2의사-비트 에러값(second pseudo-bit error value)을 이용하여 상기 입력 데이터와 상기 적어도 3개의 샘플링 클럭들 사이의 위상 관계를 추정하며, 상기 추정 결과에 따라 상기 위상 이동기에 적어도 제1위상 제어 신호 및 제2위상 제어 신호를 공급하기 위한 위상 제어기; 상기 위상 제어기는 제1위상 제어 신호와 제2위상 제어 신호가 상기 데이터 신호들 상의 랜덤 지터들(random jitters)의 과거 기록(past history)에 의한 적어도 부분으로 결정되기 위하여 상기 제1위상 제어 신호 및 상기 제2위상 제어 신호를 필터링하기 위한 로우 패스 필터(low-pass filter)를 포함하고, 상기 위상 제어기는 적어도 2개의 루프 제어 패스들(loop control paths)을 실행(implementing)하며, 상기 적어도 2개의 루프 제어 패스들은 선행된 샘플링 위상(advanced sampling phase)으로부터 지연된 샘플링 위상까지의 위상 폭을 제어하기 위한 제1위상 제어 신호를 갖는 제1제어 패스(path)와 중심 샘플링 위상의 위치를 제어하고 상기 중심 샘플링 위상에 있어서의 변화에 따른 상기 선행된 및 지연된 샘플링 위상들의 위치들을 또한 제어하기 위한 제2위상 제어 신호를 갖는 제2제어 패스(path)를 포함하며,
    여기서 상기 제1위상 제어 신호는 상기 제1의사-비트 에러값과 상기 제2의사-비트 에러값 사이의 합산을 계산함에 의하여 발생되고, 상기 제2위상 제어 신호는 상기 제1의사-비트 에러값과 상기 제2의사-비트 에러값의 차이를 계산함에 의하여 발생되는 것을 특징으로 하는 데이터 회복 장치.
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