JP2555937B2 - 離散コサイン変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像のデータ量の圧縮
あるいは伸長方法でよく使われる離散コサイン変換回路
に関し、特に８点逆離散コサイン変換が可能な８点離散
コサイン変換回路に関する。

【０００２】

【従来の技術】画像信号はデータ量が非常に多いため、
しばしば圧縮して伝送あるいは記録し、受信あるいは再
生側で伸長するという処理をする。このような圧縮／伸
長は符号化／複号化とも呼ばれ、図７に示すような方式
が知られている。

【０００３】図７はカラー静止画符号化国際標準方式
（ＪＰＥＧ方式とも呼ばれる）で採用されている方式
で、離散コサイン変換（以下ＤＣＴという）を用いる方
式である。この方式においては、符号化器１０は、ＤＣ
Ｔ１１、量子化器１２、ハフマン符号化器１３からな
り、符号化器１０に入力された画像は水平方向８画素×
垂直方向８画素のブロックに分割され、各ブロック毎に
ＤＣＴ１１の出力は量子化器１２で、低周波成分を細か
く、高周波成分を粗く量子化し、高周波成分がほとんど
０となる。その結果入力画像信号の情報が多少失われる
か、これらは人の目につきにくい情報であり問題はな
い。

【０００４】この量子化器１２の出力は、ハフマン符号
化器１３で統計的な性質を利用してさらに圧縮され、伝
送路１４を通して復号化器１８に送信される。復号化器
１８はハフマン復号化器１５、逆量子化器１６、逆ＤＣ
Ｔ１７から構成される。まずハフマン復号化器１５によ
り、量子化器１２の出力が忠実に復号される。

【０００５】次に、逆量子化器１６により、量子化と逆
の操作がされ、ＤＣＴ１１の出力に近い信号に変換され
る。そして逆ＤＣＴ１７により水平方向８点×垂直方向
８点の２次元逆離散コサイン変換され、ブロックが復元
される。こうして復号したブロックを並べて画像を再生
する。そのようにして圧縮／伸長した画像は、量子化器
１２及びＤＣＴ１１、逆ＤＣＴ１７の変換誤差により、
入力した画像と同じ画像とはならないが、一般に１／１
０〜１／２０に圧縮しても良好な画像が伸長できる。

【０００６】このような画像の伝送システムにおいて、
双方向通信を行うには双方で符号化器、復号化器をとも
に備えなければならない。同様に画像の記録システムで
も圧縮して記録した画像を記録側でも再生できることが
望ましい。これを実現するために回路規模の大きくなる
ＤＣＴ１１と逆ＤＣＴ１７とを共用する試みがなされて
いる。ＤＣＴ１１の処理である水平方向８点×垂直方向
８点の２次元離散コサイン変換と逆ＤＣＴ１７の処理で
ある水平方向８点×垂直方向８点の２次元逆離散コサイ
ン変換は、それぞれ２回の８点（１次元）離散コサイン
変換及び８点（１次元）逆離散コサイン変換に分解でき
ることが知られているので、８点離散コサイン変換と８
点逆離散コサイン変換をともに実現する回路が実用上重
要である。

【０００７】まず、８点の１次元離散コサイン変換（以
下８点ＤＣＴという）及び８点の１次元逆離散コサイン
変換（以下８点逆ＤＣＴという）について従来の技術を
説明する。８点の原信号をｘｉ（ｉ＝０〜７）とすると
８点ＤＣＴの変換式は（１）式で表される。

【０００８】

【０００９】ここで変換により得られる８点のＹｊ（ｊ
＝０〜７）はＤＣＴ係数と呼ばれる。この（１）式を行
列で表すと次の（２）式で表わすことができ、また
（２）式は（３），（４）式のように簡単化できる。た
だし、Ｃｋ＝ｃｏｓ［ｋπ／１６］である。

【００１０】

【００１１】さらに、（３）式は（５），（６）式のよ
うに、また（５）式は（７），（８）式のように簡単化
できる。

【００１２】

【００１３】また、Ｙｊは次の（９）式で表される８点
逆ＤＣＴにより原信号ｘｊに逆変換することができ、こ
の（９）式は（１０）のように行列で表すことができ
る。

【００１４】

【００１５】前述を同様に、（１０）式は（１１），
（１２）式に、また（１１）式は（１３），（１４）式
に、（１３）式は（１５），（１６）式のように簡単化
される。

【００１６】

【００１７】このような８点ＤＣＴおよび８点逆ＤＣＴ
をともに実現する従来例としては、８個の原信号ｘｉ
（ｉ＝０〜７）または８個のＤＣＴ係数Ｙｊ（ｊ＝０〜
７）をシリアル入力する構成の特開平２−１７３８７０
号公報に記載の離散コサイン変換・逆変換装置がある。
また、このほかに、８個の原信号ｘｉ（ｉ＝０〜７）ま
たは８個のＤＣＴ係数Ｙｊ（ｊ＝０〜７）をパラレル入
力することによりさらに高速処理が可能な図８に示す回
路がある。

【００１８】この回路は、特開昭６４−１９８８７号公
報の変換符号化を用いたテレビジョン転送システムに示
された８点ＤＣＴ、８点逆ＤＣＴのシグナルフローを基
に、実現するようにしたものである。なお実際の回路で
は、上式のコサイン係数Ｃｋ（ｋ＝１〜７）との乗算を
有限語長で丸め誤差無く行なうのは困難なため、原信号
のＤＣＴ係数を逆離散コサイン変換しても正確な原信号
は復元できない。しかし、以下では便宜上ＤＣＴ係数を
逆離散コサイン変換して得られる信号に原信号という名
称を使って説明する。

【００１９】図８に示す８点ＤＣＴ回路は、８点ＤＣＴ
を行う場合に入力端子Ｉ０〜Ｉ７に８個の原信号を並列
に与えて出力端子０１，０２にＤＣＴ係数を２つずつ出
力し、また８点逆ＤＣＴを行う場合には入力端子Ｉ０〜
Ｉ８に８個のＤＣＴ係数を並列に与えて出力端子０１，
０２に原信号を２つずつ出力する回路である。どちらの
場合でも出力信号は２つずつしか得られないので８個の
全出力信号を得るまでに内部のセレクタを４回切り替え
て動作させる必要がある。

【００２０】しかし、上式に示す簡単な計算方法を取り
入れ、必要な７種のコサイン係数との乗算をそれぞれ１
つずつの乗算器（以下これらをコサイン係数乗算器とい
う）により行い、これらの乗算器を８点ＤＣＴと８点逆
ＤＣＴで共用するので、素子の利用効率が高いという特
徴がある。

【００２１】図８の回路は、加算器Ａ０〜Ａ４、減算器
Ｓ０〜Ｓ４、加減算器Ｂ０〜Ｂ４及びＢ７〜Ｂ９、乗算
器Ｃ１〜Ｃ７及びＭ０、Ｍ１で構成されている。これら
は、の入力にセレクタを備え、入力を切替えることがで
きる。このうち減算器は−の符号を付している入力の符
号を反転して加算する。加減算器は加算あるいは減算を
行ない、減算の場合は（−）の符号を付している入力の
符号を反転して加算する。

【００２２】乗算器Ｃ１〜Ｃ７はそれぞれ入力に上式の
Ｃｋ＝ｃｏｓ［ｋπ／１６］（ｋ＝１〜７）を乗じる。
また乗算器Ｍ０、Ｍ１は入力を１／２にして出力する１
／（２のべき乗）乗算器で、例えば最も右のビットがＬ
ＳＢ（最小重みビット）の固定小数点演算の場合には、
１ビット右シフトとなるように配線を置き換え、また小
数点が左に１ビット移動したものとみなして処理を続け
るだけでもよい。これらの他にセレクタを切替えるタイ
ミングを発生する制御回路があるが、図示してはいな
い。以下に８点ＤＣＴと８点逆ＤＣＴを行う場合に必要
なセレクタの切り替えとともにその動作を説明する。 （１）８点ＤＣＴの場合 入力端子Ｉ０〜Ｉ７にそれぞれ原信号ｘ０〜ｘ７を与え
る。加算器Ａ０〜Ａ３、減算器Ｓ０〜Ｓ３の入力にある
セレクタの入力端子Ｉ８ではない方の入力を選ぶ。従っ
て、これらの出力は、 Ａ０出力＝ｘ０＋ｘ７ Ｓ０出力＝ｘ０−ｘ７ Ａ１出力＝ｘ３＋ｘ４ Ｓ１出力＝ｘ３−ｘ４ Ａ２出力＝ｘ１＋ｘ６ Ｓ２出力＝ｘ１−ｘ６ Ａ３出力＝ｘ２＋ｘ５ Ｓ３出力＝ｘ２−ｘ５・・・（１７） のようになる。

【００２３】また、入力端子Ｉ９には０を与え、減算器
Ｓ４の−側入力及び加算器Ａ４の入力にあるセレクタは
入力端子Ｉ９の方を選ぶ。従って減算器Ｆ４は＋側入力
をそのまま出力し、加算器Ａ４は加減算器Ｂ４の出力を
そのまま出力する。以下ＤＣＴ係数Ｙ０とＹ１を出力す
る場合、Ｙ２とＹ３を出力する場合、Ｙ４とＹ５を出力
する場合、Ｙ６とＹ７を出力する場合の４つに分けて説
明する。・Ｙ０とＹ１を出力する場合は次の動作をする
ようセレクタを切り替える。

【００２４】

【００２５】したがって出力端子Ｏ１には（７）式より
次のようにＹ０が得られ、また出力端子Ｏ２にも（４）
式より次のようにＹ１が得られる。

【００２６】

【００２７】Ｙ２とＹ３を出力する場合は次の動作をす
るようセレクタを切り替える。

【００２８】

【００２９】したがって出力端子Ｏ１およびＯ２には
（６）式、（４）式により次のようにＹ２、Ｙ３が得ら
れる。

【００３０】

【００３１】Ｙ４とＹ５を出力する場合は次の動作をす
るようセレクタを切り替える。

【００３２】

【００３３】したがって出力端子Ｏ１，Ｏ２には（８）
式より次のようにＹ４，Ｙ５が得られる。

【００３４】

【００３５】Ｙ６とＹ７を出力す場合は次の動作をする
ようセレクタを切り替える。

【００３６】

【００３７】したがって出力端子Ｏ１，Ｏ２には（６）
式、（４）式により次のようにＹ６，Ｙ７が得られる。

【００３８】

【００３９】（２）８点逆ＤＣＴの場合 入力端子Ｉ０〜Ｉ７にそれぞれＤＣＴ係数Ｙ０〜Ｙ７を
与える。加算器Ａ０〜Ａ３、減算器Ｓ０〜Ｓの入力にあ
るセレクタは入力端子Ｉ８の方の入力を選び、Ｉ８には
０を与える。従ってこれらの出力は、 Ａ０出力＝Ｙ０ Ｓ０出力＝−Ｙ７ Ａ１出力＝Ｙ４ Ｓ１出力＝−Ｙ３ Ａ２出力＝Ｙ６ Ｓ２出力Ｐ−Ｙ１ Ａ３出力＝Ｙ２ Ｓ３出力＝−Ｙ５・・・（１８） のようになる。

【００４０】また、減算器の−側入力及び加算器Ａ４の
入力にあるセレクタは入力端子Ｉ９ではない方を選ぶ。
以下ｘ０とｘ７を出力する場合、ｘ１とｘ６を出力する
場合、ｘ２とｘ５を出力する場合、ｘ３とｘ４を出力す
る場合に分けて説明する。

【００４１】・ｘ０とｘ７を出力する場合は次の動作を
するようセレクタを切り替える。

【００４２】

【００４３】よって出力端子Ｏ１には（１５）式、（１
６）式、（１４）式、（１２）式より次のようにｘ０が
得られ、出力端子Ｏ２には（１５）式、（１６）式、
（１４）式、（１２）式より次のｘ７が得られる。

【００４４】

【００４５】・ｘ１とｘ６を出力する場合は次の動作を
するようセレクタを切替える。

【００４６】

【００４７】よって出力端子Ｏ１には（１５）式、（１
６）式、（１４）式、（１２）式より次のｘ６が得られ
る。

【００４８】

【００４９】・ｘ２とｘ５を出力する場合は次の動作を
するようセレクタを切替える。

【００５０】

【００５１】よって出力端子Ｏ１には（１５）式、（１
６）式、（１４）式、（１２）式より次ｘ２が得られ、
出力端子Ｏ２には（１５）式、（１６）式、（１４）
式、（１２）式より次のｘ５が得られる。

【００５２】

【００５３】・ｘ３とｘ４を出力する場合は次の動作を
するようセレクタを切替える。

【００５４】

【００５５】よって出力端子Ｏ１には（１５）式、（１
６）式、（１４）式、（１２）式より次のｘ３が得ら
れ、出力端子Ｏ２には（１５）式、（１６）式、（１
４）式、（１２）式より次のようにｘ４が得られる。

【００５６】

【００５７】以上説明したように図８では、８点ＤＣＴ
の場合にＹ０とＹ１、Ｙ２とＹ３、Ｙ４とＹ５またはＹ
６とＹ７を出力することができ、また８点逆ＤＣＴの場
合にｘ０とｘ７、ｘ１とｘ６、ｘ２とｘ５またはｘ３と
ｘ４を出力することができる。

【００５８】

【発明が解決しようとする課題】このように図８に示す
従来の回路で８点ＤＣＴ及び８点逆ＤＣＴが実行でき
る。しかしこの従来例で、乗算器Ｃｋ（ｋ＝１〜７）の
入力と入力端子Ｉｋ（ｋ＝０〜７）の入力と入力端子Ｉ
ｋ（ｋ＝０〜７）の間の加算器、減算器あるいは加減算
器の段数を数えると、８点ＤＣＴを行う場合の乗算器Ｃ
４の入力と入力端子間だけが合わせて３段となってい
る。すななち、他の乗算器Ｃｋ（ｋ＝１〜３、５〜７）
の入力と入力端子間、及び８点逆ＤＣＴを行なう場合で
の乗算器Ｃ４の入力と入力端子は合わせて２段以下であ
る。

【００５９】また同様に、乗算器Ｃｋ（ｋ＝１〜７）の
出力と出力端子Ｏ１、Ｏ２の間の加算器、減算器及び加
減算器の段数を数えると、８点ＤＣＴをおこなう場合の
乗算器Ｃ４の出力と出力端子間だけが１段となってい
る。すななち他の乗算器Ｃｋ（Ｋ＝１〜３、５〜７）の
出力と出力端子間、及び８点逆ＤＣＴをおこなう場合で
の乗算器Ｃ４の出力と出力端子間は合わせて２段または
３段である。したがって乗算器Ｃｋ（ｋ＝１〜７）のな
かで乗算器Ｃ４が最も出力端子側に位置している。この
ことは、この８点ＤＣＴ回路を高速に動作させようとす
る場合に問題となる。

【００６０】一般に、高速動作が必要な場合、データパ
スの途中に何段かのラッチを入れてデータパスを細かく
区切り、各ラッチ間を並列に処理することによる高速動
作、いわゆるパイプライン動作をさせることが多い。す
なわちラッチ間の処理が減るので、パイプライン１段あ
たりの処理時間（サイクル）を短くすることが可能で、
その結果全体の処速度を上げることができる。このよう
なラッチを以下ではパイプラインレジスタと呼ぶ。

【００６１】このような場合パイプラインレジスタのビ
ット幅は小さい方が素子数が少なくてすむ。また逆にパ
イプラインレジスタ間の処理に要する時間がなるべく均
等になるように置かなければ、処理時間の長い部分が全
体の処理時間を制約し、処理速度の十分に上げられない
こともある。このようにパイプラインレジスタを置く位
置は素子数、動作速度のうえで重要になる。

【００６２】この従来例の回路をパイプライン動作させ
る場合、セレクタや１／２乗算器は遅延時間が短いの
で、それより遅延時間の大きい加算器、減算器及び乗算
器Ｃｋ（ｋ＝１〜７）の遅延時間を考慮してパイプライ
ンレジスタを入れる位置を決めればよい。ところで加算
器、減算器、加減算器は２入力１出力で、入力にパイプ
ラインレジスタを置く場合は両方の入力に置かなければ
ならない。従って入力両方のビット幅を合わせると出力
のビット幅より大きくなり、パイプラインレジスタは入
力より出力に置く方が有利となる。また乗算器Ｃｋ（Ｋ
＝１〜７）は１入力１出力であり、普通何段かの加算
器、減算器で構成される。これらの内部のビット幅は入
力ビット幅より大きいことも多く、下位ビットを切り捨
てて出力する場合では出力ビット幅よりも大きくなって
いることもある。よって乗算器内部よりは入力か出力に
パイプラインレジスタを置く方がビット幅が小さくてす
む。

【００６３】この従来例でビット幅が小さくすむのは、
例えば乗算器Ｃｋ（ｋ＝１〜７）の入力、出力である。
ここにパイプラインレジスタを置いた例を図９に示す。
図９では入力端子Ｉ０〜Ｉ７に入力した信号をラッチす
るパイプラインレジスタ、２は図８の入力端子から乗算
器Ｃｋ（ｋ＝１〜７）までの間にある加算器Ａ０〜Ａ
３、減算器Ｓ０〜Ｓ３、加減算器Ｂ０、Ｂ１、Ｂ７をま
とめて表した組み合わせ回路２３，２４はそれぞれ乗算
器Ｃｋ（ｋ＝１〜７）の出力から出力端子Ｏ１、Ｏ２ま
での間にある加算器Ａ４、減算器Ｓ４、加減算器Ｂ２〜
Ｂ４、Ｂ９、１／２乗算器Ｍ０、Ｍ１をまとめて表した
組み合わせ回路であり、２６は出力信号をラッチするパ
イプラインレジスタである。

【００６４】なお入力端子Ｉ８、Ｉ９は常に０を与えて
おけばよく、ラッチする必要はないので、それぞれ組合
回路２２，２５の入力端子としている。図８の従来例で
パイプラインレジスタを図９に示す位置に挿入し、クロ
ックの立上がりで各パイプラインレジスタが信号をラッ
チし、クロックの立ち下がりで組合回路２２，２５内の
セレクタを切替える場合の、８点ＤＣＴを行なう動作は
図１０のタイミング図のようになる。すななち、入力端
子の信号をパイプラインレジスタ２１がラッチしてから
３クロック後にＹ０とＹ１が出力され、４クロック後に
Ｙ２とＹ３が出力され、５クロック後にＹ４とＹ５が出
力され、６クロック後に最後のＹ６とＹ７が出力され
る。

【００６５】この図９のように区切ってパイプライン動
作させた場合、図１０のタイミング図のように８点ＤＣ
Ｔを行う場合の入力端子から乗算器Ｃ４までの加算器、
加減算器の段数だけが合わせて３段なので、組合回路２
２はこれら３段分の処理時間が必要になり、クロック周
波数すななち動作速度を上げる支障となる。また乗算器
Ｃ４の出力端子Ｏ１の間だけ減算器が１段なので、組合
回路２５のなかで、この区間だけ処理時間が他より小さ
く、処理時間が均等とはいえない。

【００６６】また、図８の従来例で、図９とは異なる位
置にパイプラインレジスタを置いて動作速度を上げるこ
とを考えると、乗算器Ｃ４の入力ではなく乗算器Ｃ６、
Ｃ２と同様に加算器、加減算器が２段の位置にパイプラ
インレジスタを置くとことが考えられる。この場合に
は、図８の加減算器Ｂ７の入力両方にパイプラインレジ
スタを置かなけらばならない。従って入力両方のビット
幅を合わせると乗算器Ｃ４の入力に置くよりビット幅が
大きくなり、結局素子数が増えることになる。

【００６７】そのように図８の従来例は、乗算器Ｃｋ
（ｋ＝１〜７）のなかで乗算器Ｃ４が最も出力端子側に
位置しているため、高速動作をさせる場合にパイプライ
ンレジスタを置く位置にいくつか制約がつき、素子数あ
るいは動作速度に悪影響を及ぼすことがある。また加減
算器Ｂ７は８点ＤＣＴでは使われるが、８点逆ＤＣＴで
は使われないので、素子をあまり有効に使っているとは
いえない。

【００６８】本発明の目的は、乗算器Ｃ６と乗算器Ｃ４
の動作を切り替えて実行する乗算器を用いて、乗算器Ｃ
４の位置を従来例より加減算器１段分だけ入力端子側に
移すことにより、入力端子からコサイン係数乗算器まで
の加算器、減算器、加減算器の段数を従来例より１段少
なくして２段位下に抑え、高速動作させる場合にパイプ
ラインレジスタを置く位置の制約を少なくしさらに、加
減算器を削除して素子の利用効率をよくしたＤＣＴ回路
を提供することにある。

【００６９】

【課題を解決するための手段】本発明の構成は、８点の
信号ｘｉ（ｉ＝０〜７）から次式

【００７０】

【００７１】に従って８点の離散コサイン変換係数Ｙｊ
（ｊ＝０〜７）を求める離散コサイン変換回路におい
て、入力信号にｃｏｓ［４π／１６］を乗じる第１の乗
算器と、入力信号にｃｏｓ［６π／１６］を乗じる第２
の乗算器と、入力信号にｃｏｓ［２π／１６］を乗じる
第１の動作モードと入力信号にｃｏｓ［４π／１６］を
乗じる第２の動作モードのどちらか一方を選択可能な第
３の乗算器と、前記ｘｉを選択的に加算して求めた（ｘ
０＋ｘ７）＋（ｘ３＋ｘ４）を前記第１の乗算器に入力
して得られる第１の出力と前記ｘｉを加算して求めた
（ｘ１＋ｘ６）＋（ｘ２＋ｘ５）を前記第２の動作モー
ドを選択した前記第３の乗算器に入力して得られる第２
の出力とを加えた信号より前記離散コサイン変換係数Ｙ
０を求め、前記第１の出力から前記第２の出力を減じた
信号より前記離散コサイン変換係数Ｙ４を求め、前記ｘ
ｉを選択的に加減算して求めた（ｘ０＋ｘ７）−（ｘ３
＋ｘ４）を前記第１の動作モードを選択し前記第３の乗
算器に入力して得られる出力と前記ｘｉを選択的に加減
算して求めた（ｘ１＋ｘ６）−（ｘ２＋ｘ５）を前記第
２の乗算器に入力して得られる出力とを加えた信号より
前記離散コサイン変換係数Ｙ２を求め、前記（ｘ０＋ｘ
７）−（ｘ３＋ｘ４）を前記第２の乗算器に入力して得
られる出力から前記（ｘ１＋ｘ６）−（ｘ２＋ｘ５）を
前記第１の動作モードを選択した前記第３の乗算器に入
力して得られる出力を減じた信号より前記離散コサイン
変換係数Ｙ６を求めるようにしたセレクタにより切替え
られる加減算回路を有することを特徴とする。

【００７２】

【実施例】図１は本発明の８点ＤＣＴの第１の実施例の
ブロック図を示す。これは図４の破線で囲まれた部分を
図１のの破線で囲まれた部分に変更したものであり、そ
の他の部分は図８の従来例と同じ動作をするので説明を
省略する。本実施例は図８と同じ乗算器Ｃ４及びＣ６
と、入力とＣ２＝ｃｏｓ［２π／１６］との乗算の他に
入力とＣ４＝ｃｏｓ［４π／１６］との乗算が可能で、
これらの一方の動作を切替えて実行できる乗算器Ｃ１０
（Ｃ４／Ｃ２）、そして加減算器Ｂ５、Ｂ６から構成さ
れる。乗算器Ｃ１０の入力と加減算器Ｂ６の両入力はセ
レクタを備えている。これを従来例の部分と比較する
と、従来例より加減算器が１個少なく、乗算器Ｃ４の位
置が加減算器１段分入力端子側に移っているという特徴
がある。

【００７３】図２は乗算器Ｃ１０の１例のブロックであ
る。まず乗算器Ｃ４／Ｃ２の動作を説明する。この乗算
器Ｃ１０は、Ｃ２，ｃｏｓ［２π／１６］のＣ４＝ｃｏ
ｓ［４π／１６］を小数点以下１ビットで近似した場合
の例である。このときＣ２、Ｃ４は次のように固定小数
点表示できる。

【００７４】

【００７５】この乗算器Ｃ１０は、減算器Ｓ１０、Ｓ１
１、加算器Ａ１０及び乗算器Ｍ３〜Ｍ８で構成される。
減算器Ｓ１０、Ｓ１１、加減算器Ａ１０は入力にセレク
タを備え、このセレクタを切替えることにより入力とＣ
２との乗算あるいは入力とＣ４との乗算のどちらが一方
の動作をする。乗算器Ｍ３〜Ｍ８はいずれも１／２（２
のべき乗）の乗算なので、Ｍ０、Ｍ１と同じく右ビット
シフトに相当する処理をすればよい。入力端子Ｉ１０に
与えられる入力をＺで表すとＣ２との乗算は、 Ｏ３＝Ａ１０出力＝Ｍ８出力＋Ｚ Ｍ８出力＝１／１６・Ｓ１１出力＝１／１６・（Ｍ６出
力Ｍ−Ｚ） Ｍ６出力＝１／４・Ｓ１０出力＝１／４・（Ｍ４出力−
Ｚ） Ｍ４出力＝１／８・Ｚ により実現できる。

【００７６】従ってＯ３には次のように、 Ｏ３＝１／６｛１／４（１／８・Ｚ−Ｚ）−Ｚ｝＋Ｚ＝
Ｚ・［１＋１／１６｛−１／４｛１−１／８）−１｝］
＝Ｃ２・Ｚ ＺとＣ２との乗算として得られる。

【００７７】Ｃ４との乗算は次のように、 Ｏ３＝Ｓ１１出力＝（Ｍ７出力−Ｓ１０出力） Ｍ７出力＝１／１６・Ａ１０出力＝１／１６・（Ｍ５出
力＋Ｓ１０出力） Ｍ５出力＝１／１６・Ｚ Ｓ１０出力＝Ｍ３出力−Ｚ＝（１／４・Ｚ−Ｚ） 実現できる。

【００７８】したがってＯ３には次のようにＺとＣ４の
乗算として、 Ｏ３＝１／１６｛（１／１６・Ｚ＋（１／４・Ｚ−
Ｚ）｝−（１／４・Ｚ−Ｚ）＝Ｚ・［（１−１／４）＋
１／１６｛−（１−１／４）＋１／１６｝］＝Ｃ４・Ｚ 得られる。

【００７９】このように図２に示す乗算器Ｃ１０は、セ
レクタを切替えることによりＣ２との乗算あるいはＣ４
との乗算のどちらか一方の動作ができる。またこのビッ
ト精度ではＣ２との乗算にも加算器Ａ１０、減算器Ｓ１
０、Ｓ１１が必要である。従って、従来例の乗算器Ｃ２
に比べてセレクタが増える程度なので、素子数は従来例
に用いる乗算器Ｃ２からあまり増えることはない。

【００８０】次に本実施例での８点ＤＣＴおよび８点逆
ＤＣＴの動作を説明する。本実施例と従来例と異なる点
は図２の破線で囲まれた部分のみで、破線部への入力と
なる加減算器Ｂ０、Ｂ１及び加算器Ａ２Ａ３の出力は従
来例と等しく、加減算器Ｂ４の出力も従来例と等しいの
で説明を省略する。 （１）８点ＤＣＴの場合 従来例と同様に入力端子Ｉ０〜Ｉ７にそれぞれ原信号ｘ
０〜ｘ７を与える。加算器Ａ０〜Ｉ３、減算器Ｓ０〜Ｓ
３の入力にあるセレクタは入力端子Ｉ８ではない方の入
力を選ぶ。したがってこれらの出力は（１７）式と等し
い。また入力端子Ｉ９には０を与え、減算器Ｓ４の−側
入力及び加算器Ａ４の入力にあるセレクタはＩ９の方を
選ぶ。この減算器Ｓ４は＋側入力すななち加減算器Ｂ６
の出力をそのまま出力し、加算器Ａ４は加減算器Ｂ４の
出力をそのまま出力するので、加減算器Ｂ６の出力は出
力端子Ｏ２に影響を与えない。従って出力端子Ｏ１側す
なわちＹ０、Ｙ２、Ｙ４、Ｙ６を得る動作のみを説明す
る。・Ｙ０を出力する場合は次の動作をするようセレク
タを切替える。ここで乗算器Ｃ１０は入力とＣ４との乗
算を行い、出力端子Ｏ１には（５）式、（１７）式より
次のようにＹ０が得られる。

【００８１】

【００８２】・Ｙ２を出力する場合は次の動作をするよ
うセレクタを切り替える。ここで乗算器Ｃ１０は入力と
Ｃ２との乗算をおこなう。従って出力端子Ｏ１には
（６）式、（１７）式より次のようにＹ２が得られる。

【００８３】

【００８４】・Ｙ４を出力する場合は次の動作をするよ
うセレクタを切り替える。ここで乗算器Ｃ１０は入力と
Ｃ４との乗算をおこなう。従って出力端子Ｏ１には
（５）式、（１７）式より次のようにＡ４が得られる。

【００８５】

【００８６】・Ｙ６を出力する場合は次の動作をするよ
うセレクタを切り替える。ここで乗算器Ｃ１０は入力と
Ｃ２との乗算をおこなう。従って端子Ｏ１には（６）
式、（１７）式より次のようにＹ６が得られる。

【００８７】

【００８８】（２）８点逆ＤＣＴの場合 従来例と同様に入力端子Ｉ０〜Ｉ７にそれぞれＤＣＴ係
数Ｙ０〜Ｙ７を与える。加算器Ａ０〜Ａ３、減算器Ｓ０
〜Ｓ３の入力にあるセレクタは入力端子Ｉ８のの方の入
力を選びＩ８には０を与える。したがってこれらの出力
は（１８）式と等しい。

【００８９】また同様に、減算器Ｓ４の−側入力及び加
算器Ａ４の入力にあるセレクタは入力端子Ｉ９ではない
方を選ぶ。したがって加減算器Ｂ６の出力が、図２の加
算器Ｓ４の＋側の入力と等しければ、出力端子Ｏ１、Ｏ
２に得られる出力も従来例と等しい。

【００９０】８点逆ＤＣＴを行う場合、従来例ではこの
加算器Ｓ４の＋側の入力は加減算器Ｂ９の出力に固定さ
れており、加減算器Ｂ９の一方の入力である乗算器Ｃ４
の＋側の入力は加減算器Ｂ０に固定されている。またも
う一方の加減算器Ｂ８についても、その入力である乗算
器Ｃ６、Ｃ２の入力は加算器Ａ２あるいはＡ３のどちら
かである。したがって本実施例で従来例と同じ接続がで
きれば、従来例と同じ動作ができる。

【００９１】図１を参照すると、加減算器Ｂ６は、従来
例の加減算器Ｂ９と同様に、乗算器Ｃ４の出力と、従来
例の加減算器Ｂ８と同じ動作をする加減算器Ｂ５の出力
を入力とすることができる。そして乗算器Ｃ４の入力は
従来例と同様に加減算器Ｂ０に固定されている。また加
減算器Ｂ５の入力は乗算器Ｃ６の出力と乗算器Ｃ１０の
出力を入力とすることが可能で、乗算器Ｃ６及び乗算器
Ｃ１０の入力は従来例と同様にそれぞれ加算器Ａ２、Ａ
３の出力を入力とすることができる。したがって本実施
例の乗算器Ｃ１０の動作をＣ２と乗算に固定しておけ
ば、従来例とまったく同じ動作すなわち８点逆ＤＣＴが
できる。このように本実施例は従来例と同様に８点ＤＣ
Ｔ及び８点逆ＤＣＴが可能である。

【００９２】本実施例では、従来例で問題となった乗算
器Ｃ４の位置が加減算器１段分入力端子側に移ってお
り、他のコサイン係数乗算器の位置は従来例と変わって
いないので、高速動作させる場合にパイプライン用レジ
スタを置く位置の制約が従来例より少なくなっている。
また本実施例の乗算器Ｃ１０は従来例の乗算器Ｃ２を、
入力とＣ４の乗算もできるように変更しているが、この
変更によりセレクタが増えるだけなのでそれほど素子数
は増えない。よって従来例の加減算器Ｂ７が不要になる
分、素子数が少なくなる。

【００９３】次に本発明の第２の実施例として乗算器Ｃ
１０のビット精度を小数点以下１５ビットに近似した場
合を説明する。この場合、乗算器Ｃ１０は、図３に示す
ように減算器を用いずに加算器だけで構成できる。この
ときＣ２、Ｃ４は次式のように固定小数点表示できる。

【００９４】

【００９５】この回路は、加算器Ａ１１，Ａ１３，Ａ１
４，Ａ１６，Ａ１７は入力にセレクタを備え、このセレ
クタを切替えることにより入力とＣ２との乗算あるいは
入力とＣ４との乗算のどちらか一方の動作ができる。こ
のセレクタの一方は入力端子Ｉ１２に接続され、ここに
は「０」が与えられる。乗算器Ｍ９〜Ｍ１７はいずれも
１／（２のべき乗）の乗算なので、Ｍ０，Ｍ１と同じく
右ビットシフトに相当する処理をすればよい。以下入力
端子Ｉ１１に与えられる入力をＺとして説明する。

【００９６】Ｃ２との乗算は加算器Ａ１３，Ａ１６入力
のセレクタを入力端子Ｉ１２側に接続してすることで次
のように実現できる。 Ｏ４＝Ａ１８出力＝Ａ１７出力＋Ｍ１７出力 ＝Ａ１５出力＋Ｍ１６出力＋Ｍ１７出力 ＝Ａ１１出力＋Ｍ１１出力＋Ｍ１３出力＋Ｍ１４出力＋Ｍ１６出力 ＋Ｍ１７出力 ＝Ｍ８出力＋Ｍ１０出力＋Ｍ１１出力＋Ｍ１３出力＋Ｍ１４出力 ＋Ｍ１６出力＋Ｍ１７出力 ＝（１／２＋１／４＋４／８＋１／３２／１／６４＋１／５１２ ＋１／１６３８４）・Ｚ ＝Ｃ２・Ｚ Ｃ４との乗算は加算器Ａ１１，Ａ１４，Ａ１７入力のセ
レクタを入力端子Ｉ１２側に接続することで次のように
実現できる。 Ｏ４＝出力＝Ａ１７出力＋Ｍ１７出力 ＝Ａ１５出力＋Ｍ１５出力＋Ｍ１７出力 ＝Ａ１１出力＋Ｍ１１出力＋Ｍ１２出力＋Ｍ１４出力＋Ｍ１５出力＋Ｍ１７ 出力 ＝Ｍ９出力＋Ｍ１１出力＋Ｍ１２出力＋Ｍ１４出力＋Ｍ１５出力 ＋Ｍ１７出力 ＝（１／２＋１／８＋１／１６＋１／２５６＋１／１６３８４）・Ｚ ＝Ｃ４・Ｚ このように図３に示す乗算器Ｃ１０は、セレクタを切替
えることにより入力とＣ２との乗算と入力とＣ４との乗
算の切替えができ、このビット精度でＣ２との乗算に必
要な加算器はＡ１１，Ａ１２，Ａ１４，Ａ１５，Ａ１
７，Ａ１８である。従って、Ｃ４との乗算機能を付加え
たため、加算器Ａ１３，Ａ１６及びセレクタなどが必要
になる。この乗算器Ｃ１０は図２の乗算器Ｃ１０と同じ
働きをする。

【００９７】図４は本発明の８点ＤＣＴ回路の第３の実
施例のブロック図を示す。これも図８の従来例の破線で
囲まれた部分を変更したものである。この部分は、図１
と同じ乗算器Ｃ４及びＣ２と、入力とＣ６＝ｃｏｓ［６
π／１６］との乗算のほかに入力とＣ４＝ｃｏｓ［４π
／１６］との乗算が可能で、そのどちらか一方の動作を
切替えて実行できる乗算器Ｃ１１と、加減算器Ｂ５，Ｂ
６から構成される。乗算器Ｃ１１の入力と加減算器Ｂ６
の両入力はセレクタを備えている。この部分は、従来例
より加減算器が１個少なく、乗算器Ｃ４の位置が加減算
器１段分入力端子側に移っているという特徴がある。

【００９８】図５は乗算器Ｃ１１の内部構成の１例のブ
ロック図を示す。この回路は、入力端子Ｉ１０及び出力
端子Ｏ３がそれぞれ図４の乗算器Ｃ１１の入力端子及び
出力端子に相当する。この乗算器Ｃ１１は、Ｃ６＝ｃｏ
ｓ［６π／１６］とＣ４＝ｃｏｓ［４π／１６］を小数
点以下１１ビットで近似した場合の例である。このとき
コサイン係数Ｃ６，Ｃ４は次のように固定小数点表示で
きる。

【００９９】

【０１００】この乗算器Ｃ１１は減算器Ｃ２０，Ｓ２
１，加算器Ａ２０及び乗算器Ｍ２０〜Ｍ２４で構成され
る。加算器Ａ２０及び出力端子Ｏ３には入力にセレクタ
があり、このセレクタを切替えることにより入力とＣ６
との乗算あるいは入力とＣ４との乗算のどちらか一方の
動作をする。Ｍ２０〜Ｍ２４はいずれも１／（２のべき
乗）の乗算なので、図４のＭ０，Ｍ１と同じく右ビット
シフトに相当する処理をすればよい。入力端子Ｉ１０に
与えられる入力をＺで表すとＣ６との乗算は次のように
実現され、Ｏ３がＺとＣ６の乗算として得られる。 Ｏ３＝Ｍ１４出力＝１／２・Ａ１０出力 Ａ１０出力＝Ｓ１０出力＋Ｍ１２出力 Ｓ１０出力＝Ｚ−Ｍ１０出力＝（１−１／４）・Ｚ Ｍ１２出力＝１／６４・Ｚ Ｏ３＝１／２｛（１−１／４）・Ｚ＋１／６４・Ｚ｝＝
Ｃ６・Ｚ またＣ４との乗算も次のように実現できる。 Ｏ３＝Ａ１０出力＝Ｓ１０出力＋Ｍ１３出力 Ｍ１３出力＝１／１６・Ｓ１１出力＝１／１６・（Ｍ１
１出力−Ｓ１０出力） Ｍ１１出力＝１／１６・Ｚ Ｏ３＝（１−１／４）・Ｚ＋１／１６｛１／１６・Ｚ−
（１−１／４）・Ｚ｝＝Ｃ４・Ｚ 図５に示す乗算器Ｃ１１は、セレクタを切替えることに
より入力とＣ６＝ｃｏｓ［６π／１６］との乗算あるい
は入力とＣ４＝ｃｏｓ［４／１６］との乗算のどちらか
一方の動作ができる。またこのビット精度での乗算器Ｃ
６はＡ２０，Ｓ２０，Ｍ２２，Ｍ２４が必要で、これを
乗算器Ｃ１１にするために加える主な素子は減算器Ｃ２
１のみである。次に本実施例での８点ＤＣＴおよび８点
逆ＤＣＴの動作を説明する。 （１）８点ＤＣＴの場合 入力端子Ｉ０〜Ｉ７にそれぞれ原信号ｘ０〜ｘ７を与
え、加算器Ａ０〜Ａ３、減算器Ｓ０〜Ｓ３の入力にある
セレクタは、８点ＤＣＴをおこなう場合と同じ方の入力
を選ぶと、これらの出力は（１７）式と等しくなる。ま
た入力端子Ｉ９には０を与え、減算器Ｓ４の−側入力及
び加算器Ａ４の入力にあるセレクタはＩ９の方を選ぶ
と、減算器Ｓ４は＋側入力すなわち加減算器Ｂ６の出力
をそのまま出力し、加算器Ａ４は加減算器Ｂ４の出力を
そのまま出力するので、加減算器Ｂ６の出力は出力端子
Ｏ２に影響を与えない。そのため出力端子Ｏ１側すなわ
ちＹ０，Ｙ２，４，Ｙ６を得る動作を説明する。・Ｙ０
を出力する場合は次の動作をするようセレクタを切替え
る。ここで乗算器Ｃ１１は入力とＣ４との乗算を行い、
出力端子Ｏ１には（５）式、（１７）式より次のように
Ｙ０が得られる。

【０１０１】

【０１０２】・Ｙ２を出力する場合は次の動作をするよ
うセレクタを切替える。ここで乗算器Ｃ１１は入力とＣ
６との乗算を行う。従って出力端子Ｏ１には（６）式、
（１７）式より次のようにＹ２が得られる。

【０１０３】

【０１０４】・Ｙ４を出力する場合は次の動作をするよ
うセレクタを切替える。ここで乗算器Ｃ１１は入力とＣ
４との乗算を行う。従って出力端子Ｏ１には（５）式、
（１７）式より次のようにＹ４が得られる。

【０１０５】

【０１０６】・Ｙ６を出力する場合は次の動作をするよ
うセレクタを切り替える。ここで乗算器Ｃ１１は入力と
Ｃ６との乗算をおこなう。従って出力端子Ｏ１には
（６）式、（１７）式より次のようにＹ６が得られる。

【０１０７】

【０１０８】（２）８点逆ＤＣＴの場合 入力端子Ｉ０〜Ｉ７にそれぞれＤＣＴ係数Ｙ０〜Ｙ７を
与え、加算器Ａ０〜Ａ３、減算器Ｓ０〜Ｓ３の入力にあ
るセレクタは、８点逆ＤＣＴを行なう場合と同じ方の入
力を選び、Ｉ８には０を与えると、これらの出力は（１
８）式と等しくなる。また同様に減算器Ｓ４の−側入力
及び加算器Ａ４の入力にあるセレクタは入力端子Ｉ９で
はない方を選ぶと、加減算器Ｂ６の出力が、図８の加算
器Ｓ４の＋側の入力と等しければ出力端子Ｏ１，Ｏ２に
得られる出力も従来例と等しい。８点逆ＤＣＴを行う場
合従来例では加算器Ｓ４の＋側の入力は加減算器Ｂ９の
出力に固定され、もう一方の入力の加減算器Ｂ８も、そ
の入力の乗算器Ｃ６，Ｃ２の入力は加算器Ａ２あるいは
Ａ３のどちらかである。本実施例で従来例と同じ接続が
できれは、従来例と同じ動作ができることになる。

【０１０９】本実施例の加減算器Ｂ６は、図８の加減算
器Ｂ９と同様に乗算器Ｃ４の出力と、従来例の加減算器
Ｂ８と同じ動作をする加減算器Ｂ５の出力を入力とする
ことができる。乗算器Ｃ４の入力は加減算器Ｂ０に固定
されまた加減算器Ｂ５の入力は乗算器Ｃ１１の出力と乗
算器Ｃ２の出力を入力とすることが可能で、乗算器Ｃ１
１及び乗算器Ｃ２の入力は従来例と同様にそれぞれ加算
器Ａ２，Ａ３の出力を入力とすることができる。本実施
例の乗算器Ｃ１１の動作を入力とＣ６＝ｃｏｓ［６π／
１６］との乗算に固定しておけば、８点逆ＤＣＴができ
ることは明らかである。従って、従来例と同様に８点Ｄ
ＣＴ及び８点逆ＤＣＴが可能である。

【０１１０】また本実施例は、従来例に対し乗算器Ｃ４
の位置が加減算器１段分入力端子側に移っており、他の
コサイン係数乗算器の位置は従来例と変っていないの
で、図９のようにパイプラインレジスタを置いて高速動
作させる場合でも、組合せ回路２２では加減算器２段分
の処理時間を有するためであり、組合せ回路２３ではＹ
２，Ｙ６を計算するパスと同様に加減算器１段と減算器
１段となり、処理時間は従来例と均等に近くなってい
る。よって 高速動作させる場合にパイプラインレジス
タを置く位置の制約が従来例より少なくなる。また本実
施例の乗算器Ｃ１１は、この従来例の乗算器Ｃ６を、入
力とＣ４＝ｃｏｓ［４π／１６］との乗算もできるよう
にしたが、この変更により減算器が１個増える程度なの
で、加減算器Ｂ７が不要になる分と相殺して従来例と同
程度の素子数ですむ。

【０１１１】次に本発明の第４の実施例として図５の乗
算器Ｃｋ（ｋ＝１〜３、５〜７）、Ｃ１１に図６に示す
ような汎用の乗算器×１を用いる場合を説明する。乗算
器Ｃｋ（ｋ＝１〜３、５〜７）では一方の入力にそれぞ
れ係数Ｃｋ（ｋ＝１〜３、５〜７）では一方の入力にそ
れぞれ係数Ｃｋ（ｋ＝１〜３，５〜７）を与え、乗算器
Ｃ１１では係数Ｃ６またはＣ４を与えて実現する。この
例は同じ汎用の乗算器×１を７個並べるため、素子数と
しては７個別々に用意するより増えるが全く同じレイア
ウトを用いるため実現しやすい場合がある。特に半導体
集積回路では素子のレイアウトに多大な時間と費用がか
かるためしばしば用いられる。

【０１１２】この回路は、汎用の乗算器Ｘ１の一方の入
力にセレクタを設け、Ｃ６＝ｃｏｓ［６π／１６］とＣ
４＝ｃｏｓ［４π／１６］のどちらか一方を入力するよ
うにすればよい。この汎用の乗算器Ｘ１を乗算器Ｃｋ
（ｋ＝１〜７）すべてに使用した場合、第１の実施例と
同様に、乗算器Ｃ４の位置が加減算器１段分入力端子側
に移っており、高速動作させる場合にパイプラインレジ
スタを置く位置の制約が従来例より少なくなっている。
また本実施例の乗算器Ｃ１１は従来例の乗算器Ｃ６を、
入力とＣ４＝ｃｏｓ［４π／１６］との乗算もできるよ
うに変更したものだが、変更によりセレクタが１個増え
るだけなので、加減算器Ｂ７が不要になる分、従来例よ
り回路規模が小さくできる。

【０１１３】

【発明の効果】以上説明したように本発明の離散コサイ
ン変換回路は、２個の乗算器の動作を切替えて実行する
１個の乗算器を用いることにより、乗算器の位置を加減
算器１段分だけ入力端子側に移すことができるので、入
力端子からコサイン係数乗算器までの加算器、減算器、
加減算器の段数を従来例より１段少なくして２段以下に
抑え、高速動作させる場合のパイプラインレジスタの位
置の制約を少くでき、さらに８点ＤＣＴを行う場合のみ
使われた加減算器を削除できるので、従来例より素子数
を少なくできるという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図。

【図２】図１の乗算器Ｃ１０のブロック図。

【図３】本発明の第２の実施例に用いた乗算器Ｃ１０の
ブロック図。

【図４】本発明の第３の実施例のブロック図。

【図５】図４の乗算器Ｃ１１のブロック図。

【図６】本発明の第４の実施例に用いた乗算器Ｃ１１の
ブロック図。

【図７】一般のカラー静止画符号化方式を説明するブロ
ック図。

【図８】従来例の８点離散コサイン変換（ＤＣＴ）回路
のブロック図。

【図９】図８によるパイプライン動作を説明するブロッ
ク図。

【図１０】図９の動作を説明するタイミング図。

【符号の説明】

Ｉ０〜Ｉ１２ 入力端子 Ｏ１〜Ｏ４ 出力端子 Ａ０〜Ａ１８，Ａ２０ 加算器 Ｓ０〜Ｓ１１，Ｓ２０，Ｓ２１ 減算器 Ｂ０〜Ｂ９ 加減算器 Ｃ１〜Ｃ７，Ｃ１０，Ｃ１１ 乗算器 Ｍ０〜Ｍ１７，Ｍ２０〜Ｍ２４ １／（２のべき乗）
の乗算器 Ｘ１ 汎用乗算器 ２１，２３，２４，２６ パイプラインレジスタ ２２，２５ 組合せ回路 １０ 符号化器 １１ ＤＣＴ １２ 量子化器 １３ ハフマン符号化器 １４，２４ 伝送路 １５ ハフマン復号化器 １６ 逆量子化器 １７ 逆ＤＣＴ １８ 復号化器

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ８点の信号ｘｉ（ｉ＝０〜７）をそれぞ
   れ入力し次式 に従って８点の離散コサイン変換係数Ｙｊ（ｊ＝０〜
   ７）を求める離散コサイン変換回路において、入力信号
   にｃｏｓ［４π／１６］を乗じる第１の乗算器と、入力
   信号にｃｏｓ［６π／１６］を乗じる第２の乗算器と、
   入力信号にｃｏｓ［２π／１６］を乗じる第１の動作モ
   ードと入力信号にｃｏｓ［４π／１６］を乗じる第２の
   動作モードのどちらか一方を選択可能な第３の乗算器
   と、前記ｘｉを選択的に加算して求めた（ｘ０＋ｘ７）
   ＋（ｘ３＋ｘ４）を前記第１の乗算器に入力して得られ
   る第１の出力と前記ｘｉを加算して求めた（ｘ１＋ｘ
   ６）＋（ｘ２＋ｘ５）を前記第２の動作モードを選択し
   た前記第３の乗算器に入力して得られる第２の出力とを
   加えた信号より前記離散コサイン変換係数Ｙ０を求め、
   前記第１の出力から前記第２の出力を減じた信号より前
   記離散コサイン変換係数Ｙ４を求め、前記ｘｉを選択的
   に加減算して求めた（ｘ０＋ｘ７）−（ｘ３＋ｘ４）を
   前記第１の動作モードを選択し前記第３の乗算器に入力
   して得られる出力と前記ｘｉを選択的に加減算して求め
   た（ｘ１＋ｘ６）−（ｘ２＋ｘ５）を前記第２の乗算器
   に入力して得られる出力とを加えた信号より前記離散コ
   サイン変換係数Ｙ２を求め、前記（ｘ０＋ｘ７）−（ｘ
   ３＋ｘ４）を前記第２の乗算器に入力して得られる出力
   から前記（ｘ１＋ｘ６）−（ｘ２＋ｘ５）を前記第１の
   動作モードを選択した前記第３の乗算器に入力して得ら
   れる出力を減じた信号より前記離散コサイン変換係数Ｙ
   ６を求めるようにしたセレクタにより切替えられる加減
   算回路とを有することを特徴とする離散コサイン変換回
   路。
2. 【請求項２】 第１の乗算器が入力信号にｃｏｓ［４π
   ／１６］の近似値を乗じる乗算器であり、第２の乗算器
   が入力信号にｃｏｓ［６π／１６］の近似値を乗じる乗
   算器であり、第３の乗算器が、入力信号にｃｏｓ［２π
   ／１６］の近似値を上じる第１の動作モードと入力信号
   にｃｏｓ［４π／１６］の近似値を乗じる第２の動作モ
   ードのどちらか一方を選択可能な乗算器である請求項１
   記載の離散コサイン変換回路。
3. 【請求項３】 第２の乗算器が入力信号にｃｏｓ［２π
   ／１６］を乗じる乗算器からなり、第３の乗算器が入力
   信号にｃｏｓ［６π／１６］を乗じる第１の動作モード
   と入力信号にｃｏｓ［４π／１６］を乗じる第２の動作
   モードのどちらか一方を選択可能の乗算器からなる請求
   項１記載の離散コサイン変換回路。
4. 【請求項４】 第１の乗算器が入力信号にｃｏｓ［４π
   ／１６］の近似値を乗じる乗算器であり、第２の乗算器
   が入力信号にｃｏｓ［２π／１６］の近似値を乗じる乗
   算器であり、第３の乗算器が入力信号にｃｏｓ［６π／
   １６］の近似値を乗じる第１の動作モードと入力信号に
   ｃｏｓ［４π／１６］の近似値を乗じる第２の動作モー
   ドのどちらか一方を選択可能な乗算器である請求項３記
   載の離散コサイン変換回路。