JPH04229724A - 直交変換装置 - Google Patents
直交変換装置Info
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- JPH04229724A JPH04229724A JP3127142A JP12714291A JPH04229724A JP H04229724 A JPH04229724 A JP H04229724A JP 3127142 A JP3127142 A JP 3127142A JP 12714291 A JP12714291 A JP 12714291A JP H04229724 A JPH04229724 A JP H04229724A
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- 238000010586 diagram Methods 0.000 description 30
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Complex Calculations (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、画像信号などを高能率
符号化する場合に、圧縮率を高めるために用いられる高
速データ変換手法の一手法である直交変換装置に関する
ものである。
符号化する場合に、圧縮率を高めるために用いられる高
速データ変換手法の一手法である直交変換装置に関する
ものである。
【０００２】
【従来の技術】従来の直交変換装置においては、異なる
直交変換においてはそれぞれ固有のハードウェアを備え
ていた。従って、（ｘ＿１，．．．，ｘ＿｛２ｎ｝）な
る２ｎ次組の入力信号に対して２ｎ点の直交変換又は（
ｘ＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，．．．，ｘ＿｛２ｎ
−１｝＋ｘ＿｛２ｎ｝）の２ｎ−１点直交変換と（ｘ＿
１−ｘ＿２，ｘ＿３−ｘ＿４，．．．，ｘ＿｛２ｎ−１
｝−ｘ＿｛２ｎ｝）の２ｎ−１点直交変換を行なうため
には、２ｎ点の直交変換器と２ｎ−１点直交変換器と、
加減算器が必要である。
直交変換においてはそれぞれ固有のハードウェアを備え
ていた。従って、（ｘ＿１，．．．，ｘ＿｛２ｎ｝）な
る２ｎ次組の入力信号に対して２ｎ点の直交変換又は（
ｘ＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，．．．，ｘ＿｛２ｎ
−１｝＋ｘ＿｛２ｎ｝）の２ｎ−１点直交変換と（ｘ＿
１−ｘ＿２，ｘ＿３−ｘ＿４，．．．，ｘ＿｛２ｎ−１
｝−ｘ＿｛２ｎ｝）の２ｎ−１点直交変換を行なうため
には、２ｎ点の直交変換器と２ｎ−１点直交変換器と、
加減算器が必要である。
【０００３】また、２ｎ点の直交変換器の一部を用いて
２ｎ−１点直交変換器が実現できる場合でもｘ＿１＋ｘ
＿２，ｘ＿３＋ｘ＿４，．．．，ｘ＿｛２ｎ−１｝＋ｘ
＿｛２ｎ｝，ｘ＿１−ｘ＿２，ｘ＿３−ｘ＿４，．．．
，ｘ＿｛２ｎ−１｝−ｘ＿｛２ｎ｝を計算する加減算器
が必要である。
２ｎ−１点直交変換器が実現できる場合でもｘ＿１＋ｘ
＿２，ｘ＿３＋ｘ＿４，．．．，ｘ＿｛２ｎ−１｝＋ｘ
＿｛２ｎ｝，ｘ＿１−ｘ＿２，ｘ＿３−ｘ＿４，．．．
，ｘ＿｛２ｎ−１｝−ｘ＿｛２ｎ｝を計算する加減算器
が必要である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、先に述べたように、ハードウェア規模
が大きくなる欠点があった。
ような構成では、先に述べたように、ハードウェア規模
が大きくなる欠点があった。
【０００５】本発明はかかる点に鑑み、直交変換の演算
精度を変えることなくハードウェア規模を低減する直交
変換装置を提供することを目的とする。
精度を変えることなくハードウェア規模を低減する直交
変換装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、（ｘ＿１，．
．．，ｘ＿｛２ｎ｝）なる２ｎ次組の入力信号に対して
、前記２ｎ次組の入力信号をそのまま出力するか又は（
ｘ＿１，ｘ＿３，ｘ＿５，．．．，ｘ＿｛２ｎ−１｝，
ｘ＿｛２ｎ｝，．．．，ｘ＿４，ｘ＿２）と並べ換えて
出力する並べ換え器と、前記並べ換え器の出力である２
ｎ次組の信号に対して前記並べ換えに対応した加減算ま
たは乗算を行なう第１のバタフライ演算器と、１≦ｉ＜
ｎなる第ｉ番目のバタフライ演算器の出力である２ｎ次
組の信号に対して前記並べ換えに対応した加減算または
乗算を行なう第（ｉ＋１）のバタフライ演算器を備え、
前記並べ換え器で２ｎ次組をそのまま出力した場合には
ｎ個のバタフライ演算器で２ｎ点の直交変換を行ない、
又前記並べ換え器で（ｘ＿１，ｘ＿３，ｘ＿５，．．．
，ｘ＿｛２ｎ−１｝，ｘ＿｛２ｎ｝，．．．，ｘ＿４，
ｘ＿２）を出力した場合には１番目のバタフライ演算器
でｘ＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，．．．，ｘ＿｛２
ｎ−１｝＋ｘ＿｛２ｎ｝，ｘ＿１−ｘ＿２，ｘ＿３−ｘ
＿４，．．．，ｘ＿｛２ｎ−１｝−ｘ＿｛２ｎ｝を計算
して２番目からｎ番目までのｎ−１個のバタフライ演算
器で２ｎ−１点直交変換を行なうことにより全体で（ｘ
＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，．．．，ｘ＿｛２ｎ−
１｝＋ｘ＿｛２ｎ｝）の２ｎ−１点直交変換と（ｘ＿１
−ｘ＿２，ｘ＿３−ｘ＿４，．．．，ｘ＿｛２ｎ−１｝
−ｘ＿｛２ｎ｝）の２ｎ−１点直交変換を行なうことを
特徴とする直交変換装置と、（ｚ＿１，．．．，ｚ＿｛
２ｎ｝）なる２ｎ次組の入力信号に対して、モードＡと
モードＢの２種類のモードの一方が選択された場合に、
前記入力信号である２ｎ次組の信号に対して前記モード
対応した加減算または乗算を行なう第１のバタフライ演
算器と、１≦ｉ＜ｎなる第ｉ番目のバタフライ演算器の
出力である２ｎ次組の信号に対して前記モードに対応し
た加減算または乗算を行なう第（ｉ＋１）のバタフライ
演算器と、前記第ｎ番目のバタフライ演算器の出力であ
る（ｙ＿１，．．．，ｙ＿｛２ｎ｝）なる２ｎ次組の出
力信号をモードＡではそのまま出力しモードＢでは（ｙ
＿１，ｙ＿｛２ｎ｝，ｙ＿２，ｙ＿｛２ｎ−１｝，．．
．，ｙ＿｛２ｎ−１｝，ｙ＿｛２ｎ−１＋１｝）と並べ
換える並べ換え器を備え、モードＡではｎ個のバタフラ
イ演算器で２ｎ点の直交変換を行ない、又モードＢでは
１番目からｎ−１番目までのｎ−１個のバタフライ演算
器で２ｎ−１点直交変換を行ないｎ番目のバタフライ演
算器でｎ−１番目のバタフライ演算器の出力データの１
≦ｊ≦２ｎ−１なるｊ番目のデータと２ｎ−ｊ番目のデ
ータの和と差を計算することにより全体で（ｚ＿１＋ｘ
＿２，ｚ＿３＋ｘ＿４，．．．，ｚ＿｛２ｎ−１｝＋ｚ
＿｛２ｎ｝）の２ｎ−１点直交変換と（ｚ＿１−ｚ＿２
，ｚ＿３−ｚ＿４，．．．，ｚ＿｛２ｎ−１｝−ｚ＿｛
２ｎ｝）の２ｎ−１点直交変換を行なうことを特徴とす
る直交変換装置である。
．．，ｘ＿｛２ｎ｝）なる２ｎ次組の入力信号に対して
、前記２ｎ次組の入力信号をそのまま出力するか又は（
ｘ＿１，ｘ＿３，ｘ＿５，．．．，ｘ＿｛２ｎ−１｝，
ｘ＿｛２ｎ｝，．．．，ｘ＿４，ｘ＿２）と並べ換えて
出力する並べ換え器と、前記並べ換え器の出力である２
ｎ次組の信号に対して前記並べ換えに対応した加減算ま
たは乗算を行なう第１のバタフライ演算器と、１≦ｉ＜
ｎなる第ｉ番目のバタフライ演算器の出力である２ｎ次
組の信号に対して前記並べ換えに対応した加減算または
乗算を行なう第（ｉ＋１）のバタフライ演算器を備え、
前記並べ換え器で２ｎ次組をそのまま出力した場合には
ｎ個のバタフライ演算器で２ｎ点の直交変換を行ない、
又前記並べ換え器で（ｘ＿１，ｘ＿３，ｘ＿５，．．．
，ｘ＿｛２ｎ−１｝，ｘ＿｛２ｎ｝，．．．，ｘ＿４，
ｘ＿２）を出力した場合には１番目のバタフライ演算器
でｘ＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，．．．，ｘ＿｛２
ｎ−１｝＋ｘ＿｛２ｎ｝，ｘ＿１−ｘ＿２，ｘ＿３−ｘ
＿４，．．．，ｘ＿｛２ｎ−１｝−ｘ＿｛２ｎ｝を計算
して２番目からｎ番目までのｎ−１個のバタフライ演算
器で２ｎ−１点直交変換を行なうことにより全体で（ｘ
＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，．．．，ｘ＿｛２ｎ−
１｝＋ｘ＿｛２ｎ｝）の２ｎ−１点直交変換と（ｘ＿１
−ｘ＿２，ｘ＿３−ｘ＿４，．．．，ｘ＿｛２ｎ−１｝
−ｘ＿｛２ｎ｝）の２ｎ−１点直交変換を行なうことを
特徴とする直交変換装置と、（ｚ＿１，．．．，ｚ＿｛
２ｎ｝）なる２ｎ次組の入力信号に対して、モードＡと
モードＢの２種類のモードの一方が選択された場合に、
前記入力信号である２ｎ次組の信号に対して前記モード
対応した加減算または乗算を行なう第１のバタフライ演
算器と、１≦ｉ＜ｎなる第ｉ番目のバタフライ演算器の
出力である２ｎ次組の信号に対して前記モードに対応し
た加減算または乗算を行なう第（ｉ＋１）のバタフライ
演算器と、前記第ｎ番目のバタフライ演算器の出力であ
る（ｙ＿１，．．．，ｙ＿｛２ｎ｝）なる２ｎ次組の出
力信号をモードＡではそのまま出力しモードＢでは（ｙ
＿１，ｙ＿｛２ｎ｝，ｙ＿２，ｙ＿｛２ｎ−１｝，．．
．，ｙ＿｛２ｎ−１｝，ｙ＿｛２ｎ−１＋１｝）と並べ
換える並べ換え器を備え、モードＡではｎ個のバタフラ
イ演算器で２ｎ点の直交変換を行ない、又モードＢでは
１番目からｎ−１番目までのｎ−１個のバタフライ演算
器で２ｎ−１点直交変換を行ないｎ番目のバタフライ演
算器でｎ−１番目のバタフライ演算器の出力データの１
≦ｊ≦２ｎ−１なるｊ番目のデータと２ｎ−ｊ番目のデ
ータの和と差を計算することにより全体で（ｚ＿１＋ｘ
＿２，ｚ＿３＋ｘ＿４，．．．，ｚ＿｛２ｎ−１｝＋ｚ
＿｛２ｎ｝）の２ｎ−１点直交変換と（ｚ＿１−ｚ＿２
，ｚ＿３−ｚ＿４，．．．，ｚ＿｛２ｎ−１｝−ｚ＿｛
２ｎ｝）の２ｎ−１点直交変換を行なうことを特徴とす
る直交変換装置である。
【０００７】
【作用】本発明は前記した構成により、ｎ次組（ｘ＿１
，ｘ＿２，．．．，ｘ＿｛２ｎ｝）の２ｎ点直交変換、
又は、ｎ−１次組（ｘ＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，
．．．，ｘ＿｛２ｎ−１｝＋ｘ＿｛２ｎ｝）と（ｘ＿１
−ｘ＿２，ｘ＿３−ｘ＿４，．．．，ｘ＿｛２ｎ−１｝
−ｘ＿｛２ｎ｝）のｎ−１点直交変換を行なうものであ
る。
，ｘ＿２，．．．，ｘ＿｛２ｎ｝）の２ｎ点直交変換、
又は、ｎ−１次組（ｘ＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，
．．．，ｘ＿｛２ｎ−１｝＋ｘ＿｛２ｎ｝）と（ｘ＿１
−ｘ＿２，ｘ＿３−ｘ＿４，．．．，ｘ＿｛２ｎ−１｝
−ｘ＿｛２ｎ｝）のｎ−１点直交変換を行なうものであ
る。
【０００８】２ｎ点のある直交変換（ アダマール変換
、フーリエ変換、コサイン変換、サイン変換 ）は高速
計算アルゴリズムが知られており、入力２個、出力２個
の相互加減算および乗算からなるバタフライ演算器ｎ個
で構成可能である。従って、２ｎ−１点直交変換装置は
そのｎ個のバタフライ演算器の中のｎ−１個で構成する
ことができる。 更に、先の直交変換（ アダマール変換、フーリエ変換
、コサイン変換、サイン変換 ）においては、２ｎ点直
交変換を計算する場合に、２ｎ−１点直交変換のアルゴ
リズムをその内部に含んでいる。従って、２ｎ点直交変
換装置のｎ個のバタフライ演算器の連続するｎ−１個の
バタフライ演算器を用いて２ｎ−１点直交変換装置が構
成できるので、残りの１個のバタフライ演算器で加減算
を行なうことができる。以上の原理により、２ｎ点直交
変換装置を（ｘ＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，．．．
，ｘ＿｛２ｎ−１｝＋ｘ＿｛２ｎ｝）と（ｘ＿１−ｘ＿
２，ｘ＿３−ｘ＿４，．．．，ｘ＿｛２ｎ−１｝−ｘ＿
｛２ｎ｝）の２つの２ｎ−１点直交変換を同時に行なう
２ｎ−１点直交変換装置と共用することが可能になる。
、フーリエ変換、コサイン変換、サイン変換 ）は高速
計算アルゴリズムが知られており、入力２個、出力２個
の相互加減算および乗算からなるバタフライ演算器ｎ個
で構成可能である。従って、２ｎ−１点直交変換装置は
そのｎ個のバタフライ演算器の中のｎ−１個で構成する
ことができる。 更に、先の直交変換（ アダマール変換、フーリエ変換
、コサイン変換、サイン変換 ）においては、２ｎ点直
交変換を計算する場合に、２ｎ−１点直交変換のアルゴ
リズムをその内部に含んでいる。従って、２ｎ点直交変
換装置のｎ個のバタフライ演算器の連続するｎ−１個の
バタフライ演算器を用いて２ｎ−１点直交変換装置が構
成できるので、残りの１個のバタフライ演算器で加減算
を行なうことができる。以上の原理により、２ｎ点直交
変換装置を（ｘ＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，．．．
，ｘ＿｛２ｎ−１｝＋ｘ＿｛２ｎ｝）と（ｘ＿１−ｘ＿
２，ｘ＿３−ｘ＿４，．．．，ｘ＿｛２ｎ−１｝−ｘ＿
｛２ｎ｝）の２つの２ｎ−１点直交変換を同時に行なう
２ｎ−１点直交変換装置と共用することが可能になる。
【０００９】
【実施例】（図１）は本発明の第１の実施例で直交変換
の１つであるアダマール変換における直交変換装置のブ
ロック図を示すものである。同図において、１は入力信
号、２は切替え信号、３は並べ換え器、４は並べ換え器
出力、５，７，８はバタフライ演算器、６，８，１０は
バタフライ演算器出力信号である。
の１つであるアダマール変換における直交変換装置のブ
ロック図を示すものである。同図において、１は入力信
号、２は切替え信号、３は並べ換え器、４は並べ換え器
出力、５，７，８はバタフライ演算器、６，８，１０は
バタフライ演算器出力信号である。
【００１０】以上のように構成された本実施例の直交変
換装置について、以下その動作を説明する。まず、（図
２）に従来の４点高速アダマール変換の信号線図を示す
。 同図において、｛ｘ＿１，．．．，ｘ＿４｝が入力信号
であり、｛ｚ＿１，．．．，ｚ＿４｝が出力信号である
。ｘ＿ｉ （１≦ｉ≦４）はｉ番目の入力信号であり、
ｚ＿ｉ （１≦ｉ≦４）は周波数の低い成分に対応する
順番に並べた時のｉ番目の出力信号である。同図で信号
は左から右に向かって処理され、矢印が交わっている点
では加算が行なわれる。また、破線は符号が反転（正負
が逆）することを表している。なお、信号線図には簡単
のため正規化は省略している（他の信号線図も同様）従
って、（図２）に示す４点アダマール変換では合計８回
の加減算で実現できるので、１入力当たり２回の加減算
となり、バタフライ演算器２個でハードウェアを構成す
ることができる。（図３）には、高速８点アダマール変
換の信号線図を示す。８点アダマール変換は合計２４回
の加減算で実現できるので、１入力当たり３回の加減算
となり、バタフライ演算器３個でハードウェアを構成す
ることができる。一方、（ｘ＿１＋ｘ＿２，ｘ＿３＋ｘ
＿４，ｘ＿５＋ｘ＿６，ｘ＿７＋ｘ＿８）の４点アダマ
ール変換と、（ｘ＿１−ｘ＿２，ｘ＿３−ｘ＿４，ｘ＿
５−ｘ＿６，ｘ＿７−ｘ＿８）の４点アダマール変換は
（図４）に示す信号線図で実現することができる。（ｘ
＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，ｘ＿５＋ｘ＿６，ｘ＿
７＋ｘ＿８）のアダマール変換の出力信号が（ｕ＿１，
．．．，ｕ＿４）であり、（ｘ＿１−ｘ＿２，ｘ＿３−
ｘ＿４，ｘ＿５−ｘ＿６，ｘ＿７−ｘ＿８）のアダマー
ル変換の出力信号が（ｕ＿５，．．．，ｕ＿８）である
。（図４）の破線矩形で囲まれた部分は、（図１）の同
じ番号の機器に対応しており、また、バタフライ演算器
５，７，９は（図３）の８点アダマール変換と同じ処理
である。従って、（図１）の構成で、（ｘ＿１，．．．
，ｘ＿８）の８点アダマール変換又は、（ｘ＿１＋ｘ＿
２，ｘ＿３＋ｘ＿４，ｘ＿５＋ｘ＿６，ｘ＿７＋ｘ＿８
）と（ｘ＿１−ｘ＿２，ｘ＿３−ｘ＿４，ｘ＿５−ｘ＿
６，ｘ＿７−ｘ＿８）の４点アダマール変換のいずれか
を１つの装置で共用することができる。なお、（図１）
の２は並べ換え器３で、入力信号（ｘ＿１，．．．，ｘ
＿８）をそのまま出力する（８点アダマール変換）か、
（ｘ＿１，ｘ＿３，ｘ＿５，．．．，ｘ＿｛２ｎ−１｝
，ｘ＿｛２ｎ｝，．．．，ｘ＿４，ｘ＿２）と並べ換え
て出力する（４点アダマール変換）かを切替える切替え
信号である。なお、（図２）、（図３）、（図４）の信
号線図に示した各アダマール変換の逆変換の信号線図を
（図５）、（図６）、（図７）に示し、（図６）及び（
図７）に示す逆変換のいずれかを１つの装置で共用する
構成のブロック図を（図８）に示す。
換装置について、以下その動作を説明する。まず、（図
２）に従来の４点高速アダマール変換の信号線図を示す
。 同図において、｛ｘ＿１，．．．，ｘ＿４｝が入力信号
であり、｛ｚ＿１，．．．，ｚ＿４｝が出力信号である
。ｘ＿ｉ （１≦ｉ≦４）はｉ番目の入力信号であり、
ｚ＿ｉ （１≦ｉ≦４）は周波数の低い成分に対応する
順番に並べた時のｉ番目の出力信号である。同図で信号
は左から右に向かって処理され、矢印が交わっている点
では加算が行なわれる。また、破線は符号が反転（正負
が逆）することを表している。なお、信号線図には簡単
のため正規化は省略している（他の信号線図も同様）従
って、（図２）に示す４点アダマール変換では合計８回
の加減算で実現できるので、１入力当たり２回の加減算
となり、バタフライ演算器２個でハードウェアを構成す
ることができる。（図３）には、高速８点アダマール変
換の信号線図を示す。８点アダマール変換は合計２４回
の加減算で実現できるので、１入力当たり３回の加減算
となり、バタフライ演算器３個でハードウェアを構成す
ることができる。一方、（ｘ＿１＋ｘ＿２，ｘ＿３＋ｘ
＿４，ｘ＿５＋ｘ＿６，ｘ＿７＋ｘ＿８）の４点アダマ
ール変換と、（ｘ＿１−ｘ＿２，ｘ＿３−ｘ＿４，ｘ＿
５−ｘ＿６，ｘ＿７−ｘ＿８）の４点アダマール変換は
（図４）に示す信号線図で実現することができる。（ｘ
＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，ｘ＿５＋ｘ＿６，ｘ＿
７＋ｘ＿８）のアダマール変換の出力信号が（ｕ＿１，
．．．，ｕ＿４）であり、（ｘ＿１−ｘ＿２，ｘ＿３−
ｘ＿４，ｘ＿５−ｘ＿６，ｘ＿７−ｘ＿８）のアダマー
ル変換の出力信号が（ｕ＿５，．．．，ｕ＿８）である
。（図４）の破線矩形で囲まれた部分は、（図１）の同
じ番号の機器に対応しており、また、バタフライ演算器
５，７，９は（図３）の８点アダマール変換と同じ処理
である。従って、（図１）の構成で、（ｘ＿１，．．．
，ｘ＿８）の８点アダマール変換又は、（ｘ＿１＋ｘ＿
２，ｘ＿３＋ｘ＿４，ｘ＿５＋ｘ＿６，ｘ＿７＋ｘ＿８
）と（ｘ＿１−ｘ＿２，ｘ＿３−ｘ＿４，ｘ＿５−ｘ＿
６，ｘ＿７−ｘ＿８）の４点アダマール変換のいずれか
を１つの装置で共用することができる。なお、（図１）
の２は並べ換え器３で、入力信号（ｘ＿１，．．．，ｘ
＿８）をそのまま出力する（８点アダマール変換）か、
（ｘ＿１，ｘ＿３，ｘ＿５，．．．，ｘ＿｛２ｎ−１｝
，ｘ＿｛２ｎ｝，．．．，ｘ＿４，ｘ＿２）と並べ換え
て出力する（４点アダマール変換）かを切替える切替え
信号である。なお、（図２）、（図３）、（図４）の信
号線図に示した各アダマール変換の逆変換の信号線図を
（図５）、（図６）、（図７）に示し、（図６）及び（
図７）に示す逆変換のいずれかを１つの装置で共用する
構成のブロック図を（図８）に示す。
【００１１】以上のように本実施例によれば、並べ換え
器で信号を並べ変えることにより、８点アダマール変換
のハードウェア規模を殆んど増加させることなく、（ｘ
＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，ｘ＿５＋ｘ＿６，ｘ＿
７＋ｘ＿８）の４点アダマール変換と（ｘ＿１−ｘ＿２
，ｘ＿３−ｘ＿４，ｘ＿５−ｘ＿６，ｘ＿７−ｘ＿８）
の４点アダマール変換を８点アダマール変換と共用化し
た直交変換装置を実現することができる。
器で信号を並べ変えることにより、８点アダマール変換
のハードウェア規模を殆んど増加させることなく、（ｘ
＿１＋ｘ＿２，ｘ＿３＋ｘ＿４，ｘ＿５＋ｘ＿６，ｘ＿
７＋ｘ＿８）の４点アダマール変換と（ｘ＿１−ｘ＿２
，ｘ＿３−ｘ＿４，ｘ＿５−ｘ＿６，ｘ＿７−ｘ＿８）
の４点アダマール変換を８点アダマール変換と共用化し
た直交変換装置を実現することができる。
【００１２】（図９）は本発明の第２の実施例で直交変
換の１つであるコサイン変換（ＤｉｓｃｒｅｔｅＣｏｓ
ｉｎｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）における直交
変換装置のブロック図である。同図において、１は入力
信号、２は切替え信号、３は並べ換え器、４は並べ換え
器出力、５，７，８はバタフライ演算器、６，８，１０
はバタフライ演算器出力信号である。
換の１つであるコサイン変換（ＤｉｓｃｒｅｔｅＣｏｓ
ｉｎｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）における直交
変換装置のブロック図である。同図において、１は入力
信号、２は切替え信号、３は並べ換え器、４は並べ換え
器出力、５，７，８はバタフライ演算器、６，８，１０
はバタフライ演算器出力信号である。
【００１３】以上のように構成された本実施例の直交変
換装置について、以下その動作を説明する。まず、（図
１０）に従来の４点高速コサイン変換の信号線図を示す
。 同図の入力信号、出力信号、矢印および破線の意味は（
図２）と同じであり、乗算は同図左に示すように略記し
ている。この乗算でも２入力の相互加減算が行なわれる
ので、これをバタフライ演算とみなすことができる。 （図１０）ではバタフライ演算が合計４回であり、１回
のバタフライ演算が２入力２出力であることを考えると
、バタフライ演算器２個でハードウェアを構成すること
ができる。（図１１）には８点高速コサイン変換の信号
線図を示す。最初のバタフライ演算の後にバタフライ演
算が１つあるが、このバタフライ演算は特定の信号のみ
に演算を行なうので、次のバタフライ演算とまとめて考
えると、バタフライ演算器３個でハードウェアを構成す
ることができる。この（図１１）の２番目および３番目
のバタフライ演算の処理は（図１０）に示す４点コサイ
ン変換の信号処理と全く同じである。従って、２番目お
よび３番目のバタフライ演算器で４点コサイン変換を構
成することができる。また、１番目のバタフライ演算器
で入力信号｛ｘ＿１，．．．，ｘ＿８｝に対して｛ｘ＿
１＋ｘ＿２，．．．，ｘ＿７＋ｘ＿８｝と｛ｘ＿１−ｘ
＿２，．．．，ｘ＿７−ｘ＿８｝の変換（加減算）を行
なうようにすれば、入力信号｛ｘ＿１，．．．，ｘ＿８
｝に対して｛ｘ＿１＋ｘ＿２，．．．，ｘ＿７＋ｘ＿８
｝と｛ｘ＿１−ｘ＿２，．．．，ｘ＿７−ｘ＿８｝の４
点コサイン変換は（図１２）の信号線図で表すことがで
きる。よって、（図９）に示すブロック図で、上記の処
理を行なうハードウェアを実現することができる。同様
に、逆コサイン変換（Ｉｎｖｅｒｓｅ Ｄｉｓｃｒｅｔ
ｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）の
直交変換装置も（図１３）のように構成でき、（図１０
）、（図１１）、（図１２）に対応する信号線図は各々
（図１４）、（図１５）、（図１６）となる。
換装置について、以下その動作を説明する。まず、（図
１０）に従来の４点高速コサイン変換の信号線図を示す
。 同図の入力信号、出力信号、矢印および破線の意味は（
図２）と同じであり、乗算は同図左に示すように略記し
ている。この乗算でも２入力の相互加減算が行なわれる
ので、これをバタフライ演算とみなすことができる。 （図１０）ではバタフライ演算が合計４回であり、１回
のバタフライ演算が２入力２出力であることを考えると
、バタフライ演算器２個でハードウェアを構成すること
ができる。（図１１）には８点高速コサイン変換の信号
線図を示す。最初のバタフライ演算の後にバタフライ演
算が１つあるが、このバタフライ演算は特定の信号のみ
に演算を行なうので、次のバタフライ演算とまとめて考
えると、バタフライ演算器３個でハードウェアを構成す
ることができる。この（図１１）の２番目および３番目
のバタフライ演算の処理は（図１０）に示す４点コサイ
ン変換の信号処理と全く同じである。従って、２番目お
よび３番目のバタフライ演算器で４点コサイン変換を構
成することができる。また、１番目のバタフライ演算器
で入力信号｛ｘ＿１，．．．，ｘ＿８｝に対して｛ｘ＿
１＋ｘ＿２，．．．，ｘ＿７＋ｘ＿８｝と｛ｘ＿１−ｘ
＿２，．．．，ｘ＿７−ｘ＿８｝の変換（加減算）を行
なうようにすれば、入力信号｛ｘ＿１，．．．，ｘ＿８
｝に対して｛ｘ＿１＋ｘ＿２，．．．，ｘ＿７＋ｘ＿８
｝と｛ｘ＿１−ｘ＿２，．．．，ｘ＿７−ｘ＿８｝の４
点コサイン変換は（図１２）の信号線図で表すことがで
きる。よって、（図９）に示すブロック図で、上記の処
理を行なうハードウェアを実現することができる。同様
に、逆コサイン変換（Ｉｎｖｅｒｓｅ Ｄｉｓｃｒｅｔ
ｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）の
直交変換装置も（図１３）のように構成でき、（図１０
）、（図１１）、（図１２）に対応する信号線図は各々
（図１４）、（図１５）、（図１６）となる。
【００１４】以上のように本実施例によれば、並べ換え
器で信号を並べ変えることにより、８点コサイン変換の
ハードウェア規模を殆んど増加させることなく、（ｘ＿
１＋ｘ＿２，ｘ＿３＋ｘ＿４，ｘ＿５＋ｘ＿６，ｘ＿７
＋ｘ＿８）の４点コサイン変換と（ｘ＿１−ｘ＿２，ｘ
＿３−ｘ＿４，ｘ＿５−ｘ＿６，ｘ＿７−ｘ＿８）の４
点コサイン変換を８点コサイン変換と共用化した直交変
換装置を実現することができる。
器で信号を並べ変えることにより、８点コサイン変換の
ハードウェア規模を殆んど増加させることなく、（ｘ＿
１＋ｘ＿２，ｘ＿３＋ｘ＿４，ｘ＿５＋ｘ＿６，ｘ＿７
＋ｘ＿８）の４点コサイン変換と（ｘ＿１−ｘ＿２，ｘ
＿３−ｘ＿４，ｘ＿５−ｘ＿６，ｘ＿７−ｘ＿８）の４
点コサイン変換を８点コサイン変換と共用化した直交変
換装置を実現することができる。
【００１５】なお、本実施例において、アダマール変換
とコサイン変換について説明したが、サイン変換やフー
リエ変換等の他の直交変換にも適用可能である。また、
８点直交変換でなく、２ｎ （４≦ｎ）の直交変換にも
適用可能である。
とコサイン変換について説明したが、サイン変換やフー
リエ変換等の他の直交変換にも適用可能である。また、
８点直交変換でなく、２ｎ （４≦ｎ）の直交変換にも
適用可能である。
【００１６】
【発明の効果】以上説明したように、本実施例によれば
、直交変換の演算精度を劣化させることなくハードウェ
ア規模を低減することができ、その実用的効果は大きい
。
、直交変換の演算精度を劣化させることなくハードウェ
ア規模を低減することができ、その実用的効果は大きい
。
【図１】本発明における一実施例の直交変換装置のブロ
ック図
ック図
【図２】４点アダマール変換の信号線図
【図３】８点ア
ダマール変換の信号線図
ダマール変換の信号線図
【図４】２つの４点アダマール
変換を行なう装置の信号線図
変換を行なう装置の信号線図
【図５】（図２）の逆変換の信号線図
【図６】（図３）の逆変換の信号線図
【図７】（図４）の逆変換の信号線図
【図８】（図１）の直交変換装置の逆変換のブロック図
【図９】本発明の他の実施例の直交変換装置のブロック
図
図
【図１０】４点コサイン変換の信号線図
【図１１】８点
コサイン変換の信号線図
コサイン変換の信号線図
【図１２】２つの４点コサイン
変換を行なう装置の信号線図
変換を行なう装置の信号線図
【図１３】（図９）の直交変換装置の逆変換のブロック
図
図
【図１４】（図１０）の逆変換の信号線図
【図１５】（
図１１）の逆変換の信号線図
図１１）の逆変換の信号線図
【図１６】（図１２）の逆
変換の信号線図
変換の信号線図
３ 並べ換え器
５，７，９ バタフライ演算器
Claims (4)
- 【請求項１】 （ｘ＿１，．．．，ｘ＿｛２ｎ｝）な
る２ｎ次組の入力信号に対して、前記２ｎ次組の入力信
号をそのまま出力するか又は（ｘ＿１，ｘ＿３，ｘ＿５
，．．．，ｘ＿｛２ｎ−１｝，ｘ＿２ｎ，．．．，ｘ＿
４，ｘ＿２）と並べ換えて出力する並べ換え器と、前記
並べ換え器の出力である２ｎ次組の信号に対して前記並
べ換えに対応した加減算または乗算を行なう第１のバタ
フライ演算器と、１≦ｉ＜ｎなる第ｉ番目のバタフライ
演算器の出力である２ｎ次組の信号に対して前記並べ換
えに対応した加減算または乗算を行なう第（ｉ＋１）の
バタフライ演算器を備え、前記並べ換え器で２ｎ次組を
そのまま出力した場合にはｎ個のバタフライ演算器で２
ｎ点の直交変換を行ない、又前記並べ換え器で（ｘ＿１
，ｘ＿３，ｘ＿５，．．．，ｘ＿｛２ｎ−１｝，ｘ＿｛
２ｎ｝，．．．，ｘ＿４，ｘ＿２）を出力した場合には
１番目のバタフライ演算器でｘ＿１＋ｘ＿２，ｘ＿３＋
ｘ＿４，．．．，ｘ＿｛２ｎ−１｝＋ｘ＿｛２ｎ｝，ｘ
＿１−ｘ＿２，ｘ＿３−ｘ＿４，．．．，ｘ＿｛２ｎ−
１｝−ｘ＿｛２ｎ｝を計算して２番目からｎ番目までの
ｎ−１個のバタフライ演算器で２ｎ−１点直交変換を行
なうことにより全体で（ｘ＿１＋ｘ＿２，ｘ＿３＋ｘ＿
４，．．．，ｘ＿｛２ｎ−１｝＋ｘ＿｛２ｎ｝）の２ｎ
−１点直交変換と（ｘ＿１−ｘ＿２，ｘ＿３−ｘ＿４，
．．．，ｘ＿｛２ｎ−１｝−ｘ＿｛２ｎ｝）の２ｎ−１
点直交変換を行なうことを特徴とする直交変換装置。 - 【請求項２】 ｎ個のバタフライ演算器でコサイン変
換の高速アルゴリズムを用いたことを特徴とする請求項
１記載の直交変換装置。 - 【請求項３】 （ｚ＿１，．．．，ｚ＿｛２ｎ｝）な
る２ｎ次組の入力信号に対して、モードＡとモードＢの
２種類のモードの一方が選択された場合に、前記入力信
号である２ｎ次組の信号に対して前記モード対応した加
減算または乗算を行なう第１のバタフライ演算器と、１
≦ｉ＜ｎなる第ｉ番目のバタフライ演算器の出力である
２ｎ次組の信号に対して前記モードに対応した加減算ま
たは乗算を行なう第（ｉ＋１）のバタフライ演算器と、
前記第ｎ番目のバタフライ演算器の出力である（ｙ＿１
，．．．，ｙ＿｛２ｎ｝）なる２ｎ次組の出力信号をモ
ードＡではそのまま出力しモードＢでは（ｙ＿１，ｙ＿
｛２ｎ｝，ｙ＿２，ｙ＿｛２ｎ−１｝，．．．，ｙ＿｛
２ｎ−１｝，ｙ＿｛２ｎ−１＋１｝）と並べ換える並べ
換え器を備え、モードＡではｎ個のバタフライ演算器で
２ｎ点の直交変換を行ない、又モードＢでは１番目から
ｎ−１番目までのｎ−１個のバタフライ演算器で２ｎ−
１点直交変換を行ないｎ番目のバタフライ演算器でｎ−
１番目のバタフライ演算器の出力データの１≦ｊ≦２ｎ
−１なるｊ番目のデータと２ｎ−ｊ番目のデータの和と
差を計算することにより全体で（ｚ＿１＋ｘ＿２，ｚ＿
３＋ｘ＿４，．．．，ｚ＿｛２ｎ−１｝＋ｚ＿｛２ｎ｝
）の２ｎ−１点直交変換と（ｚ＿１−ｚ＿２，ｚ＿３−
ｚ＿４，．．．，ｚ＿｛２ｎ−１｝−ｚ＿｛２ｎ｝）の
２ｎ−１点直交変換を行なうことを特徴とする直交変換
装置。 - 【請求項４】 ｎ個のバタフライ演算器で逆コサイン
変換の高速アルゴリズムを用いたことを特徴とする請求
項１記載の直交変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12714291A JP3047505B2 (ja) | 1990-10-19 | 1991-05-30 | 直交変換装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-282119 | 1990-10-19 | ||
| JP28211990 | 1990-10-19 | ||
| JP12714291A JP3047505B2 (ja) | 1990-10-19 | 1991-05-30 | 直交変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229724A true JPH04229724A (ja) | 1992-08-19 |
| JP3047505B2 JP3047505B2 (ja) | 2000-05-29 |
Family
ID=26463156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12714291A Expired - Lifetime JP3047505B2 (ja) | 1990-10-19 | 1991-05-30 | 直交変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047505B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009095959A1 (ja) | 2008-01-28 | 2009-08-06 | Panasonic Corporation | 直交変換装置および集積回路 |
| JP2012190316A (ja) * | 2011-03-11 | 2012-10-04 | Nippon Hoso Kyokai <Nhk> | 直交変換処理装置、方法及びプログラム |
-
1991
- 1991-05-30 JP JP12714291A patent/JP3047505B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009095959A1 (ja) | 2008-01-28 | 2009-08-06 | Panasonic Corporation | 直交変換装置および集積回路 |
| JP2012190316A (ja) * | 2011-03-11 | 2012-10-04 | Nippon Hoso Kyokai <Nhk> | 直交変換処理装置、方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3047505B2 (ja) | 2000-05-29 |
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