JPH04282988A - データ変換装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば画像データを離
散コサイン変換方式で圧縮して伝送する画像データ伝送
装置及びその圧縮された画像データを受信して逆離散コ
サイン変換方式で元の画像データを復元する画像データ
受信装置に適用して好適な画像データ変換装置に関する
。

【０００２】

【従来の技術】従来、画像データを圧縮する方式として
８次の離散コサイン変換（ｄｉｓｃｒｅｔｅ　ｃｏｓｉ
ｎｅ　ｔｒａｎｓｆｏｒｍ：以下「ＤＣＴ」という。）
が使用されている。８次のＤＣＴにおいては、各画素毎
の画像データｘｉ（ｉ＝０，１，２，‥‥）を水平方向
（Ｘ方向）に８ドット周期で且つ垂直方向（Ｙ方向）に
８ドット周期でブロック化し、それぞれ実空間上の６４
ドット分の画像データ（要素）ｘｉ，ｊ（０≦ｉ，ｊ≦
７）よりなる行列Ｘを生成し、この行列Ｘ毎に変換を行
うことにより空間周波数の空間上の６４個の要素ｃｉ，
ｊ（０≦ｉ，ｊ≦７）よりなる行列Ｃを得ている。実空
間上の行列Ｘ及び空間周波数の空間上の行列Ｃはそれぞ
れ次の数１で表すことができる。

【０００３】

【数１】

【０００４】この場合、ＤＣＴはＤＣＴ変換行列Ｎ及び
この行列の転置行列Ｎｔ　を用いて次のように定義する
ことができる。

【数２】

【０００５】この数２の変換は、行列Ｘを８列のそれぞ
れ８個の要素よりなる列ベクトルに分けた場合の、これ
ら８列の列ベクトルのそれぞれと行列Ｎとの乗算と、こ
の乗算の結果得られた行列を８行のそれぞれ８個の要素
よりなる行ベクトルに分けた場合の、これら８行の行ベ
クトルのそれぞれと転置行列Ｎｔ　との乗算とに分解す
ることができる。また、そのＤＣＴにより圧縮された画
像データを復元するには８次の逆離散コサイン変換（ｉ
ｎｖｅｒｓｅ　ｄｉｓｃｒｅｔｅ　ｃｏｓｉｎｅ　ｔｒ
ａｎｓｆｏｒｍ：以下「ＩＤＣＴ」という。）が使用さ
れる。このＩＤＣＴは空間周波数の空間上の行列Ｃより
、ＩＤＣＴ変換行列Ｎ´及びこの行列の転置行列Ｎ´ｔ
を用いて実空間上の行列Ｘを得るものであり、その変換
は次のように定義される。

【０００６】

【数３】 この数３の変換も、８列の空間周波数の空間上の列ベク
トルと変換行列Ｎ´との乗算と、この乗算の結果得られ
た行列の８行の行ベクトルと転置行列Ｎ´ｔとの乗算と
に分解することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、ＤＣＴ
変換行列Ｎ及びＩＤＣＴ変換行列Ｎ´の要素は全て無理
数であり、精度よく上述の変換を行うには十分に大きな
語長を有する乗算回路を必要とするため、全体として回
路規模が大きくなる不都合がある。また、画像データを
圧縮して復元する場合には、原データと復元データとの
差ができるだけ小さく再現性が良好であることが望まし
い。本発明は斯かる点に鑑み、ＤＣＴ及びＩＤＣＴを適
用した場合と同程度の再現性でデータの圧縮及び復元が
できると共に、全体として回路規模が従来よりも小さい
画像データ変換装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明による画像データ
変換装置は、例えば図１に示すように、入力画像データ
をＮ個ずつ（図１の例ではＮ＝８）ブロック化し、この
ブロック単位で変換を行って０次の成分から（Ｎ−１）
次までのｊ次の成分の係数を得るようにした変換装置に
おいて、ｊ個のＭ次曲線（Ｍ＝１，２，‥‥）を接続し
て形成されゼロクロスがｊ回生じるような曲線をそのｊ
次の成分として用いるようにしたものである。

【０００９】また、本発明はそのＭの値を１にして、（
例えば図１Ａ〜Ｈに示すように）ｊ個の直線を接続して
形成されｊ個のゼロクロス点を有する折れ線をそのｊ次
の成分とするものである。

【００１０】

【作用】斯かる本発明によれば、従来のＤＣＴ及びＩＤ
ＣＴにおけるコサイン波の代わりにＭ次曲線を接続して
形成された曲線がｊ次の成分として使用されるので、Ｄ
ＣＴ変換行列に対応する行列及びＩＤＣＴ変換行列に対
応する行列の要素として無理数は含まれない。従って、
演算回路の語長が少なくて済むと共に演算回路が簡略化
されるので、全体として回路規模を小さくすることがで
きる。また、そのｊ次の成分としてｊ個のゼロクロス点
を有する折れ線を使用する場合には、演算が最も単純化
されるので、回路規模を最も小さくすることができる。

【００１１】これに関して、後述のようにそのｊ次の成
分として折れ線を使用する場合の再現性はＤＣＴ及びＩ
ＤＣＴを使用する場合と略々同じであることが確かめら
れており、そのＭ次曲線の次数が増すに従って変換の再
現性は次第に高まる。

【００１２】

【実施例】以下、本発明の一実施例につき図面を参照し
て説明しよう。本例は画像データを８次のＤＣＴに近似
される方式で圧縮して伝送する画像データ送信装置に本
発明を適用したものである。従来の８次のＤＣＴにおい
ては図２に示すように、座標ｘ上の８ドット分の画像デ
ータは、ゼロクロス点を有しない直流レベル（図２Ａ）
及び１個のゼロクロス点を有するコサイン波（図２Ｂ）
〜７個のゼロクロス点を有するコサイン波（図２Ｈ）の
８個の成分の係数に分解される。このとき、数２におけ
るＤＣＴ変換行列Ｎは、８個のそれぞれ成分の個数が８
個の基底ベクトルより構成され、これら８個の基底ベク
トルはそれぞれ図２Ａ〜Ｈの直流レベル及びコサイン波
をその８ドットの幅を等分した８点でサンプリングした
データより構成される。

【００１３】これに対して本例でも、図１に示すように
、例えば座標ｘ上の８ドット分の幅の画像データは８個
の成分の係数に分解され、これら８個の成分の係数が周
波数空間上の画像データとなる。しかしながら本例では
、これら８個の成分は値が１／２の直流レベル（図１Ａ
）、値がその８ドット分の幅の内部で１から−１に直線
的に変化する直線（図１Ｂ）、２個の直線を接続して形
成され値が１→−１→１と変化して２個のゼロクロス点
を有する折れ線（図１Ｃ）及び同様に値が１と−１との
間で直線的に変化する３個〜７個の直線を接続して形成
されそれぞれ３〜７個のゼロクロス点を有する折れ線（
図１Ｄ〜Ｈ）より構成されている。本例では折れ線の成
分を用いているので、本例の変換方式を８次の「直線近
似ＤＣＴ」と呼ぶ。また、本例でも実際には８ドット分
の画像データを８個集積してなる数１で定義される８行
×８列の行列Ｘに対してその直線近似ＤＣＴを施すこと
により、数１で定義される空間周波数の空間上の８行×
８列の行列Ｃが得られる。

【００１４】本例の８次の直線近似ＤＣＴによる変換を
数式化するために、この変換を行うための８行×８列の
変換行列Ｍを次のように定義する。即ち、この行列Ｍの
８個の行ベクトルはそれぞれ、図１Ａ〜Ｈの直流レベル
及び折れ線をそれぞれその８ドットの幅を８等分した位
置でサンプリングしたデータを要素とするベクトルとす
る。その８等分した位置とは正確には、その８ドットの
各画素のそれぞれ中央の位置である。即ち、この行列Ｍ
の第１行の要素は図１Ａより全て１／２であり、この行
列Ｍの第２行の要素は図１Ｂより１９２／２９１，１２
８／２９１，‥‥，−１９２／２９１であり、同様に行
列Ｍの他の行の要素も図１Ｃ〜Ｈより求めることができ
る。その変換行列Ｍ及びこの行列Ｍの転置行列Ｍｔ　を
用いることにより、本例の８次の直線近似ＤＣＴは次の
ように表すことができる。

【００１５】

【数４】

【００１６】一方、その８次の直線近似ＤＣＴの逆変換
である８次の直線近似ＩＤＣＴは、周波数空間上の８行
×８列の行列Ｃより次のような変換行列Ｍ´（この変換
行列Ｍ´は定数を除いて変換行列Ｍの逆行列でもある。 ）及びこの行列の転置行列Ｍ´ｔ　を用いて実空間上の
８行×８列の行列Ｘを求めるものであり、この直線近似
８次ＩＤＣＴは次のように定義することができる。

【数５】

【００１７】ここでは、先ず数４の８次の直線近似ＤＣ
Ｔを応用した画像データ送信装置について説明する。図
３は本例の画像データ送信装置の全体構成を示し、この
図３において、１は入力ポートであり、この入力ポート
１に各画素の画像データｘｉ（ｉ＝０，１，２，‥‥）
を順次供給し、この画像データｘｉをブロック化回路２
において水平方向（Ｘ方向）に８ドット周期で且つ垂直
方向（Ｙ方向）に８ドット周期で順次ブロック化するこ
とにより、実空間上の８ドット×８ドットの画像データ
に対応する６４個の画像データ（要素）ｘｉ，ｊよりな
る行列Ｘを順次形成する。３は本例の８次の直線近似Ｄ
ＣＴ演算回路を示し、この直線近似ＤＣＴ演算回路３に
はその行列Ｘの６４個の要素をシリアルに供給する。こ
の８次の直線近似ＤＣＴ演算回路３よりその行列Ｘに対
応する周波数空間上の行列Ｃの６４個の要素がシリアル
に出力される。

【００１８】４は再量子化回路を示し、例えば実空間上
での原画像データの語長がそれぞれ８ビットである場合
には、この再量子化回路４はその周波数空間上の行列Ｃ
の６４個の要素の内の直流成分の語長を９ビットとして
その他の成分の語長を６ビット等に変換することにより
データの圧縮を行い、この圧縮されたデータを２次元の
可変長符号（ＶＬＣ）回路５に供給する。このＶＬＣ回
路５は、その再量子化後の８×８ドット分の画像データ
をジグザグに走査することにより、連続する０の個数を
示すランとその連続する０の後に続くデータの値を示す
レベルとを用いて２次元ＶＬＣの表を作成し、この表の
データ及び直流成分のデータを出力ポート６を介して送
信回路に供給する。

【００１９】図３例中の直線近似ＤＣＴ演算回路３の構
成及び動作について説明するに、本例では数４の変換行
列Ｍを次のように８行×８列の２つの行列Ｄ１とＤ２と
の積に分解する。

【数６】

【００２０】この場合、数４の８次の直線近似ＤＣＴ変
換は次のように表すことができる。

【数７】

【００２１】この数７において、Ｄ１ｔ　及びＤ２ｔ　
はそれぞれ行列Ｄ１及びＤ２の転置行列であり、［ｂｉ
，ｊ］はＤ１ＸＤ１ｔ　の演算により得られ要素がｂｉ
，ｊ（０≦ｉ，ｊ≦７）である８行×８列の行列を示す
。この数７より、本例の８次の直線近似ＤＣＴ演算は、
先ず６４個の入力画像データよりなる行列Ｘと行列Ｄ１
とを用いて行列［ｂｉ，ｊ］を求めた後に、Ｄ２［ｂｉ
，ｊ］Ｄ２ｔ　の演算を行うことにより実行されること
が分かる。なお、（１／８）の乗算は単なるシフト演算
で実行できるので、以下では説明を省略する。この場合
、行列Ｄ２は対角成分のみが非零の行列であり、そのＤ
２［ｂｉ，ｊ］Ｄ２ｔ　の演算は行列［ｂｉ，ｊ］の要
素ｂｉ，ｊに順次｛（１／２）・（１／２），（４／２
９１）・（４／２９１），‥‥，（４／２９１）・（４
／２９１）｝の中から選ばれた定数を乗算することによ
り行われる。

【００２２】図４はその数７の演算を実行するための８
次の直線近似ＤＣＴ演算回路を示し、この図４において
、７は８次の内積演算回路である。この８次の内積演算
回路７に行列Ｘの６４個の要素をシリアルに供給し、こ
の８次の内積演算回路７は、数７における（Ｄ１Ｘ）の
演算を行列Ｄ１と行列Ｘを構成する８個の列ベクトルと
の乗算に分解して行う。行列Ｄ１を８個の行ベクトルに
分解すれば、その行列Ｄ１と行列Ｘとの乗算は８次のベ
クトル同士の６４回の内積演算で求めることができる。

【００２３】その内積演算回路７の出力データを配列変
換回路８に供給する。この配列変換回路８は、その内積
演算回路７より列ベクトルの形式で出力される行列（Ｄ
１Ｘ）の配列を変換することにより行列（Ｄ１Ｘ）を行
ベクトルの形式で後段の８次の内積演算回路９に供給す
る。この内積演算回路９は、数７における行列（Ｄ１Ｘ
）と転置行列Ｄ１ｔ　との乗算を行ベクトルと列ベクト
ルとの内積に分解して実行する回路であるが、この演算
は実質的に行列Ｄ１と行列Ｘとの乗算と等価である。従
って、この後段の内積演算回路９は前段の内積演算回路
７と同一の構成にすることができる。この内積演算回路
９からは数７における行列（Ｄ１ＸＤ１ｔ　）の要素ｂ
ｉ，ｊがシリアルに出力されるので、この要素ｂｉ，ｊ
を乗算回路１０の一方の入力部に供給し、この乗算回路
１０の他方の入力部に係数αｋを供給する。この乗算回
路１０からはその要素ｂｉ，ｊに係数αｋを乗算した積
が順次出力される。

【００２４】数６より行列Ｄ２の対角成分の２乗の集合
は｛（１／２）・（１／２），（４／２９１）・（４／
２９１），‥‥，（４／２９１）・（４／２９１）｝で
あるため、その係数αｋをその集合の中から順次選択す
ることにより、その乗算回路１０において数７における
（Ｄ２［ｂｉ，ｊ］Ｄ２ｔ　）の演算が実行される。こ
の演算により得られた空間周波数の空間上の行列Ｃの各
要素は図３の再量子化回路４に供給される。

【００２５】本例の８次の内積演算回路７の構成例につ
き説明するに、数６より本例の行列Ｄ１は要素が１，４
８，３，‥‥という簡単な整数のみであるため、その８
次の内積演算回路７は図５及び図６に示す回路を用いて
構成することができる。

【００２６】図５はその８次の内積演算回路の具体的な
構成例を示し、この図５において、１１Ａ及び１１Ｂは
それぞれ入力データに１を乗算する乗算回路、１２Ａ〜
１２Ｄはそれぞれ入力データに（１１，２５，３２，４
８）の内の何れかであるβを乗算するβ乗算回路、１３
Ａ及び１３Ｂはそれぞれ入力データに（１，３）の内の
何れかであるγを乗算するγ乗算回路を示し、これら８
個の乗算回路１１Ａ〜１２Ｄの入力部を並列に入力ポー
トに接続し、乗算回路１１Ａの出力を累加算回路１４に
供給し、乗算回路１２Ａ，１３Ａ，１２Ｂ，１１Ｂ，１
２Ｃ，１３Ｂ，１２Ｄの出力を入力データを累積的に加
減算する累加減算回路１５Ａ〜１５Ｇに供給し、これら
累加算回路１４及び累加減算回路１５Ａ〜１５Ｇの出力
を並列にパラレル／シリアル（Ｐ／Ｓ）変換回路１６に
供給する。このＰ／Ｓ変換回路１６の出力がこの内積演
算回路の最終的な出力になる。

【００２７】その図５の内積演算回路において、例えば
乗算回路１１Ａと累加算回路１４とにより行列Ｄ１の第
１行の行ベクトル（数６参照）と行列Ｘの各列ベクトル
との内積が計算され、β乗算回路１２Ａと累加減算回路
１５Ａとにより行列Ｄ１の第２行の行ベクトルと行列Ｘ
の各列ベクトルとの内積が計算され、同様に後続の乗算
回路と累加減算回路と組合せにより行列Ｄ１の第３行以
下の各行ベクトルと行列Ｘの各列ベクトルとの内積が計
算される。これにより数７における（Ｄ１Ｘ）の演算が
実行される。

【００２８】図５のβ乗算回路１２Ａ等及びγ乗算回路
１３Ａ等の具体的な構成例につき説明するに、先ずβ乗
算回路１２Ａ等の構成例を図６Ａに示す。この図６Ａに
おいて、入力データを３２倍回路１７，１６倍回路１８
，第１の２倍回路１９Ａ，第１の８倍回路２０Ａ，第２
の８倍回路２０Ｂ及び第１の１倍回路２１Ａに供給し、
３２倍回路１７，１６倍回路１８，第１の２倍回路１９
Ａの出力を３入力のデータセレクタ２２の入力部に供給
し、第２の８倍回路２０Ｂ及び第１の１倍回路２１Ａの
出力を第１の２入力のデータセレクタ２３Ａの入力部に
供給し、データセレクタ２２，２３Ａ及び第１の８倍回
路２０Ａの出力を加算回路２４で加算する。データセレ
クタ２２及び２３Ａでのデータの選択を調整することに
より、（１１，２５，３２，４８）の内の所望の倍率を
得ることができる。この場合、３２倍，１６倍，８倍及
び２倍はそれぞれデータのシフトのみで実行できるため
、実質的に乗算回路を使用することなく回路規模を小型
化することができる利益がある。

【００２９】また、図６Ｂはγ乗算回路１３Ａ等の構成
例を示し、この図６Ｂにおいて、入力データを第２の１
倍回路２１Ｂ及び第２の２倍回路１９Ｂに供給し、この
第２の２倍回路１９Ｂの出力及び値が“０”のデータを
２入力のデータセレクタ２３Ｂに供給し、第２の１倍回
路２１Ｂの出力及び第２のデータセレクタ２３Ｂの出力
を加算回路２５で加算する。そのデータセレクタ２３Ｂ
を切り換えることにより、１倍又は３倍の内の所望の倍
率を得ることができる。この図６Ｂのγ乗算回路もシフ
ト回路だけを用いて構成できるため、回路規模が小さく
なる利益がある。

【００３０】また、図５の内積演算回路を簡略化した図
７に示す８次の内積演算回路を使用することもできる。 この図７において、行列Ｘの各列ベクトルの要素をＩ０
〜Ｉ７とすると、シリアルの入力データＩ０〜Ｉ７をシ
リアル／パラレル（Ｓ／Ｐ）変換回路２６に供給し、こ
のＳ／Ｐ変換回路２６は順次並列の８個のデータＩ０〜
Ｉ７を出力する。これらデータの内の下位の４個のデー
タＩ０〜Ｉ３を第１の４入力のデータセレクタ２７Ａの
入力部に供給し、上位の４個のデータＩ４〜Ｉ７を第２
の４入力のデータセレクタ２７Ｂの入力部に供給し、デ
ータセレクタ２７Ａの出力を加算回路２８の一方の入力
部に供給し、データセレクタ２７Ｂの出力を直接及び２
の補数器２９を介して２入力のデータセレクタ３０の入
力部に供給し、このデータセレクタ３０の出力を加算回
路２８の他方の入力部に供給する。２の補数器２９とは
、入力データに−１を乗算する回路である。

【００３１】３１は１入力で２出力のシリアル／パラレ
ル（Ｓ／Ｐ）変換回路を示し、加算回路２８の出力をそ
のＳ／Ｐ変換回路３１に供給する。このＳ／Ｐ変換回路
３１の出力の内の下位側のデータを入力データを１倍す
る乗算回路１１Ｃ及び入力データに１又は３の何れかの
γを乗ずるγ乗算回路１３Ｃに供給し、そのＳ／Ｐ変換
回路３１の出力の内の上位側のデータを入力データに（
１１，２５，３２，４８）の内の何れかのβを乗ずるβ
乗算回路１２Ｅ及び別のβ乗算回路１２Ｆに供給する。

【００３２】３２Ａ〜３２Ｄは同一構成の演算ユニット
を示し、例えば演算ユニット３２Ａにおいて、乗算回路
１１Ｃの出力を直接及び２の補数器３３を介して２入力
のデータセレクタ３４の入力部に供給し、このデータセ
レクタ３４の出力を加算回路３５の一方の入力部に供給
し、この加算回路３５の出力を縦続接続された２個の単
位遅延素子としてのレジスタ３６Ａ及び３６Ｂを介して
この加算回路３５の他方の入力部に戻す。レジスタ３６
Ｂの出力及びレジスタ３６Ａの出力がそれぞれこの演算
ユニット３２Ａの第１の出力及び第２の出力となる。他
の演算ユニット３２Ｂ〜３２Ｄはそれぞれ乗算回路１３
Ｃ，１２Ｅ，１２Ｆの出力を入力して第１の出力及び第
２の出力を生成する。３７は８入力で１出力のパラレル
／シリアル（Ｐ／Ｓ）変換回路を示し、このＰ／Ｓ変換
回路３７の並列の入力部に演算ユニット３２Ａの第１の
出力，演算ユニット３２Ｃの第１の出力，演算ユニット
３２Ｂの第１の出力，演算ユニット３２Ｃの第２の出力
，演算ユニット３２Ａの第２の出力，演算ユニット３２
Ｄの第１の出力，演算ユニット３２Ｂの第２の出力及び
演算ユニット３２Ｄの第２の出力をこの順序で並列に供
給し、このＰ／Ｓ変換回路３７よりシリアルの出力デー
タを得る。

【００３３】図７の内積演算回路による数７中の（Ｄ１
Ｘ）の演算動作につき説明するに、その行列Ｘの列ベク
トルの要素をＩ０〜Ｉ７、行列（Ｄ１Ｘ）の列ベクトル
の要素をＯ０〜Ｏ７とすると、その演算（Ｄ１Ｘ）は次
のように分解して表現することができる。

【数８】

【００３４】数６で表される行列Ｄ１の形より、本例で
はその数８の演算を次のように変形する。 　　この変形より、数８の演算は、（Ｉｉ＋Ｉ７−ｉ）
（ｉ＝０，１，‥‥，７）の演算、（Ｉｉ−Ｉ７−ｉ）
の演算、これらと整数の定数との乗算及びこれらの乗算
結果の累加算に分解できることが分かる。

【００３５】その図７の内積演算回路において、加算回
路２８は（Ｉｉ±Ｉ７−ｉ）の演算を実行し、乗算回路
１１Ｃ〜１２Ｆはその演算結果と整数の定数との乗算を
実行し、演算ユニット３２Ａ〜３２Ｄは累積的な加減算
を実行する。図６よりβ乗算回路は１個の３入力の加算
回路（即ち、２個の２入力の加算回路）を有し、γ乗算
回路は１個の２入力の加算回路を有するのみであるため
、この図７の内積演算回路は全体として１０個の２入力
の加算回路を有する。これに対して図５の内積演算回路
は全体として１８個の２入力の加算回路を有するのみで
あるため、図７の回路構成によれば回路規模をより小さ
くすることができる利益がある。

【００３６】次に、数５の８次の直線近似ＩＤＣＴを応
用した画像データ受信装置について説明する。図８は本
例の画像データ受信装置の全体構成を示し、この図８に
おいて、３８は入力ポートであり、この入力ポート３８
に図示省略した受信回路より２次元の可変長符号（ＶＬ
Ｃ）の表のデータを順次供給し、この表のデータを可変
長符号のデコードを行うＩＶＬＣ回路３９に供給する。 ４０は図３の再量子化回路４の動作の逆の動作を行う再
量子化のデコード回路を示し、このデコード回路４０に
ＩＶＬＣ回路３９の出力データを供給し、このデコード
回路４０より数１で定義される空間周波数の空間上の行
列Ｃの各要素ｃｉ，ｊを８次の直線近似ＩＤＣＴ回路４
１に供給する。

【００３７】この直線近似ＩＤＣＴ回路４１は、変換行
列Ｍ´を用いて数５の変換を行うことにより数１で定義
される実空間上の行列Ｘを得て、この行列Ｘの各要素ｘ
ｉ，ｊをブロック分解回路４２に供給する。このブロッ
ク分解回路４２はその各要素を水平方向及び垂直方向に
再配列して得た画像データを接続ポート４３に供給する
。

【００３８】図９を参照して本例の８次の直線近似ＩＤ
ＣＴ演算回路４１の構成例につき説明するに、この図９
において、４４は前段の８次の内積演算回路を示し、こ
の内積演算回路４４に数５における行列Ｃの要素ｃｉ，
ｊをシリアルに供給する。この内積演算回路４４は、数
５における変換行列Ｍ´と行列Ｃとの乗算を複数の内積
演算に分解して実行する。この内積演算回路４４からは
その乗算結果の行列が８個の列ベクトルとして順次出力
されるので、配列変換回路４５を用いてその８個の列ベ
クトルを８個の行ベクトルに変換し、これら８個の行ベ
クトルを後段の８次の内積演算回路４６に供給する。こ
の内積演算回路４６は、数５における行列（ＭＣ）と行
列Ｍ´ｔ　との演算を複数の内積演算に分解して実行し
て、得られた行列Ｘの各要素ｘｉ，ｊをシリアルに出力
し、この要素ｘｉ，ｊを図８のブロック分解回路４２に
供給する。なお、数５における２の乗算はシフト演算の
みで実行できるので、回路構成は省略する。

【００３９】直線近似ＤＣＴ演算回路の場合と同様に後
段の８次の内積演算回路４６は前段の８次の内積演算回
路４４と同一に構成することができる。この場合、数５
より本例の変換行列Ｍ´の要素は全て±２−ｎ（ｎ＝１
，２，‥‥）又は（±２−ｎ±２−ｍ）（ｍ＝１，２，
‥‥）で表すことができ、本例の内積演算回路４４及び
４６は乗算回路を使用することなく加減算回路のみで構
成することができるため、従来のＩＤＣＴ演算回路に比
べて回路規模をきわめて小さくできる利益がある。

【００４０】図１０を参照して図９の内積演算回路４４
の具体的な構成例につき説明するに、この図１０におい
て、４７は１入力で８出力のシリアル／パラレル（Ｓ／
Ｐ）変換器を示し、このＳ／Ｐ変換器４７に行列Ｃの各
要素ｃｉ，ｊをシリアルに供給し、このＳ／Ｐ変換器４
７より行列Ｃの列ベクトルの８個の要素Ｉ０〜Ｉ７を並
列に出力する。４８Ａ及び４８Ｂはそれぞれ要素Ｉ０及
びＩ４に（１／２）を乗算する乗算回路、４９Ａ〜４９
Ｄはそれぞれ要素Ｉ１，Ｉ３，Ｉ５，Ｉ７に（１／８，
３／８，５／８，７／８）の内の何れかのδを乗算する
δ乗算回路、５０Ａ及び５０Ｂはそれぞれ要素Ｉ２及び
Ｉ６に１／４又は３／４の何れかのεを乗算するε乗算
回路を示す。

【００４１】また、５１Ａ〜５１Ｇはそれぞれ同一構成
の演算ユニットを示し、これら演算ユニット５１Ａ〜５
１Ｇに乗算回路４９Ａ，５０Ａ，４９Ｂ，４８Ｂ，４９
Ｃ，５０Ｂ及び４９Ｄの出力を供給する。例えば演算ユ
ニット５１Ａにおいては、δ乗算回路４９Ａの出力を直
接及び２の補数器５２を介して２入力のデータセレクタ
５３の入力部に供給し、この演算ユニット５１Ａは入力
データに１又は−１を乗算して得られるデータを出力す
る。そして、乗算回路４８Ａの出力及び演算ユニット５
１Ａ〜５１Ｇの出力を加算回路５４で全て加算すること
により、最終的な出力である行列（Ｍ´Ｃ）の各列ベク
トルの要素を得る。

【００４２】図１０の内積演算回路の動作につき説明す
るに、行列Ｃの列ベクトルの要素をＩ０〜Ｉ７、行列（
Ｍ´Ｃ）の列ベクトルの要素をＯ０〜Ｏ７とすると、本
例では数５における演算（Ｍ´Ｃ）を次のような演算に
分解して行う。

【数９】

【００４３】その数９の演算は数５の変換行列Ｍ´の具
体的な形を考慮すると次のような計算に変形することが
できる。

【数１０】 　　Ｏ０＝（Ｉ０／２＋Ｉ４／２）＋（３Ｉ２／４＋　
Ｉ６／４）＋（７Ｉ１／８＋５Ｉ３／８＋３Ｉ５／８＋
　Ｉ７／８）　　Ｏ１＝（Ｉ０／２−Ｉ４／２）＋（　
Ｉ２／４−３Ｉ６／４）＋（５Ｉ１／８−　Ｉ３／８−
７Ｉ５／８−３Ｉ７／８）　　Ｏ２＝（Ｉ０／２−Ｉ４
／２）−（　Ｉ２／４−３Ｉ６／４）＋（３Ｉ１／８−
７Ｉ３／８＋　Ｉ５／８＋５Ｉ７／８）　　　　　　‥
‥‥‥ 　　Ｏ６＝（Ｉ０／２−Ｉ４／２）＋（　Ｉ２／４−３
Ｉ６／４）−（５Ｉ１／８−　Ｉ３／８−７Ｉ５／８−
３Ｉ７／８）　　Ｏ７＝（Ｉ０／２＋Ｉ４／２）＋（３
Ｉ２／４＋　Ｉ６／４）−（７Ｉ１／８＋５Ｉ３／８＋
３Ｉ５／８＋　Ｉ７／８）

【００４４】例えばＯ０を求
める場合には、（Ｉ０／２＋Ｉ４／２）　の演算は乗算
回路４８Ａ，４８Ｂ、演算ユニット５１Ｄ及び加算回路
５４により行われ、（３Ｉ２／４＋　Ｉ６／４）　の演
算はε乗算回路５０Ａ，５０Ｂ、演算ユニット５１Ｂ，
５１Ｆ及び加算回路５４により行われ、（７Ｉ１／８＋
５Ｉ３／８＋３Ｉ５／８＋　Ｉ７／８）　の演算はδ乗
算回路４９Ａ〜４９Ｄ、演算ユニット５１Ａ，５１Ｃ，
５１Ｅ，５１Ｇ及び加算回路５４により行われる。次に
、図１１を参照して図１０中のδ乗算回路４９Ａ等及び
ε乗算回路５０Ａ等の構成例につき説明する。

【００４５】図１１Ａはδ乗算回路の一例を示し、この
図１１Ａにおいて、入力データをそれぞれ入力データに
定数１，１／２，１／４，１／８を乗算する乗算回路５
５，５６Ａ，５７Ａ，５８に供給し、乗算回路５５，５
６Ａ及び５７Ａの出力を３入力のデータセレクタ５９の
入力部に供給し、このデータセレクタ５９の出力を加算
回路６２の一方の入力部に供給し、乗算回路５８の出力
を直接及び２の補数器６０を介して２入力のデータセレ
クタ６１の入力部に供給し、このデータセレクタ６１の
出力を加算回路６２の他方の入力部に供給する。データ
セレクタ５９及び６１でのデータの選択を切り換えるこ
とにより、入力データに（１／８，３／８，５／８，７
／８）の内の何れかを乗算することができる。

【００４６】図１１Ｂはε乗算回路の一例を示し、この
図１１Ｂにおいて、入力データをそれぞれ入力データに
定数１／２及び１／４を乗算する乗算回路５６Ｂ及び５
７Ｂに供給し、これら乗算回路５６Ｂ及び５７Ｂの出力
を加算回路６３で加算し、この加算回路６３の出力を２
入力のデータセレクタ６４の一方の入力部に供給し、乗
算回路５７Ｂの出力をこのデータセレクタ６４の他方の
入力部に供給する。このデータセレクタ６４におけるデ
ータの選択を切り換えることにより入力データに１／４
又は３／４の何れかを乗算することができる。この場合
、１／２〜１／８の乗算は単なるシフト演算であり乗算
回路５６Ａ等はシフト回路で代用できるため、図１０の
内積演算回路は回路構成が簡略化され回路規模が小型で
ある。

【００４７】また、図１０の回路において、加算回路５
４は７個の２入力の加算回路で構成でき、δ乗算回路４
９Ａ等及びε乗算回路５０Ａ等はそれぞれ１個の２入力
の加算回路を有するのみであるため、図１０の内積演算
回路は合計で１３個の２入力の加算回路を用いて構成す
ることができる。

【００４８】次に、図９の中の８次の内積演算回路４４
の他の例につき図１２を参照して説明する。この図１２
において、Ｓ／Ｐ変換器４７より並列に出力される８個
のデータＩ０〜Ｉ７の内でデータＩ０，Ｉ２，Ｉ４，Ｉ
６を４入力のデータセレクタ６５Ａの入力部に供給し、
データＩ１，Ｉ３，Ｉ５，Ｉ７を他の２個の４入力のデ
ータセレクタ６５Ｂ及び６５Ｃの入力部に供給する。ま
た、データセレクタ６５Ａの出力を入力データに１／２
を乗算する乗算回路４８Ｃ及び入力データに１／４又は
３／４の何れかを乗算するε乗算回路５０Ｃを介して２
入力のデータセレクタ６５Ｄの入力部に供給し、データ
セレクタ６５Ｂ及び６５Ｃの出力を入力データに（１／
８，３／８，５／８，７／８）の何れかのδを乗算する
δ乗算回路４９Ｅ及び４９Ｆに供給する。

【００４９】６６Ａ〜６６Ｅはそれぞれ２の補数器６７
と２入力のデータセレクタ６８とより構成される演算ユ
ニットを示し、これら演算ユニット６６Ａ〜６６Ｅは入
力データに１又は−１を乗算するものである。そして、
データセレクタ６５Ｄ，δ乗算回路４９Ｅ及びδ乗算回
路４９Ｆの出力をそれぞれ演算ユニット６６Ａ〜６６Ｃ
を介して加算回路６９Ａ〜６９Ｃの一方の入力部に供給
し、加算回路６９Ａの出力を縦続接続された単位遅延素
子としての４個のレジスタ７０Ａ〜７０Ｄを介して加算
回路６９Ａの他方の入力部に戻し、レジスタ７０Ａ及び
７０Ｂの出力をデータ保持用のレジスタ７１Ａ及び７１
Ｂを介して２入力のデータセレクタ７３の入力部に供給
し、レジスタ７０Ｃ及び７０Ｄの出力をデータ保持用の
レジスタ７１Ｃ及び７１Ｄを介して２入力のデータセレ
クタ７２の入力部に供給する。

【００５０】また、加算回路６９Ｂの出力を縦続接続さ
れたレジスタ７０Ｅ及び７０Ｆを介してこの加算回路６
９Ｂの他方の入力部に戻し、レジスタ７０Ｅ及び７０Ｆ
の出力をレジスタ７１Ｅ及び７１Ｆを介して４入力のデ
ータセレクタ７４の２個の入力部に供給し、加算回路６
９Ｃの出力をレジスタ７０Ｇ及び７０Ｈを介してこの加
算回路６９Ｃの他方の入力部に戻し、レジスタ７０Ｇ及
び７０Ｈの出力をレジスタ７１Ｇ及び７１Ｈを介してデ
ータセレクタ７４の他の２個の入力部に供給する。そし
て、データセレクタ７２の出力データ，データセレクタ
７３の出力より演算ユニット６６Ｄを介して得られた出
力データ及びデータセレクタ７４の出力より演算ユニッ
ト６６Ｅを介して得られた出力データを加算回路７５で
加算することにより、最終的な出力を得る。

【００５１】図１２の８次の内積演算回路の動作につき
説明するに、入力データをＩ０〜Ｉ７、出力データをＯ
０〜Ｏ７として、この回路も数９で定義される８次の直
線近似ＩＤＣＴの演算を数１０の演算に分解して行うも
のである。この場合、数１０における（Ｉ０／２＋Ｉ４
／２）及び（３Ｉ２／４＋　Ｉ６／４）等は前段の左側
の加算回路６９Ａにより計算され、数１０における（７
Ｉ１／８＋５Ｉ３／８＋３Ｉ５／８＋　Ｉ７／８）　等
は前段中央の加算回路６９Ｂにより計算され、数１０に
おける（３Ｉ１／８−７Ｉ３／８＋　Ｉ５／８＋５Ｉ７
／８）　等は前段右側の加算回路６９Ｃで計算される。 図１２の回路において、加算回路７５は２個の２入力の
加算回路で構成できるため、この図１２の内積演算回路
は合計で８個の２入力の加算回路を使用するのみで構成
することができる。従って、この図１２の例は図１０の
例に比べて回路規模をより小型化することができる。

【００５２】上述実施例は本発明を８ドット×８ドット
のブロック毎に変換を行う場合に適用したものであるが
、本発明は他の任意の大きさのブロックを対象とする変
換に適用することができる。例えば行列Ｘを実空間上の
４行×４列の行列、行列Ｃを周波数空間上の４行×４列
の行列、４次の直線近似ＤＣＴ用の変換行列をＭ４、こ
の行列の転置行列をＭ４ｔ　とすると、４次の直線近似
ＤＣＴは次のように表すことができる。

【数１１】

【００５３】また、行列Ｍ４の逆行列をＭ４´とすると
、４次の直線近似ＩＤＣＴは次の数１２ように表すこと
ができる。数１２より直線近似ＩＤＣＴ用の変換行列Ｍ
４´の要素は±１／２又は（±１／２±１／４）で表す
ことができることが分かるが、これにより４次の直線近
似ＩＤＣＴ演算においては、乗算回路が不要になる。

【数１２】

【００５４】同様に１６次の直線近似ＤＣＴ用の変換行
列Ｍ１６及び１６次の直線近似ＩＤＣＴ用の変換行列（
即ち、行列Ｍ１６の逆行列）Ｍ１６´も求めることがで
きる。この１６次の場合でも、直線近似ＩＤＣＴ用の変
換行列Ｍ１６´の要素は全て±２−ｎ又は（±２−ｎ±
２−ｍ）であることが分かっている。そのため、１６次
の直線近似ＩＤＣＴ演算においても、乗算回路が不要に
なる。

【００５５】次に８次の直線近似ＤＣＴ演算及び直線近
似ＩＤＣＴ演算を施した後のデータの再現性につき検討
するに、原画像データの語長を８ビットとする。この場
合、原データと復元データとの平均２乗誤差をΣとして
、画像データの再現性を表す指標として次のように再現
性のＳＮ比を定義する。

【数１３】

【００５６】この再現性のＳＮ比は、原データと復元デ
ータとの差が小さくなる程に大きくなる。再量子化にお
ける語長を直流成分については９ビット、その他の成分
については７ビットとすると、従来のＤＣＴ及びＩＤＣ
Ｔを用いた変換による再現性のＳＮ比は３６．１ｄＢ、
本例の８次の直線近似ＤＣＴ及び直線近似ＩＤＣＴを用
いた変換による再現性のＳＮ比は３４．６ｄＢであった
。また、再量子化における語長を直流成分については９
ビット、その他の成分については６ビットとした場合に
は、従来のＤＣＴ及びＩＤＣＴを用いた変換による再現
性のＳＮ比は３１．０ｄＢ、本例の８次の直線近似ＤＣ
Ｔ及び直線近似ＩＤＣＴを用いた変換による再現性のＳ
Ｎ比は２９．６ｄＢであった。このことは本例の８次の
直線近似ＤＣＴ及び直線近似ＩＤＣＴによる再現性は従
来のＤＣＴ及びＩＤＣＴによる再現性と同等であること
を意味する。同様に、４次及び１６次の場合にも、本例
の直線近似ＤＣＴ及び直線近似ＩＤＣＴによる再現性は
、従来のＤＣＴ及びＩＤＣＴによる再現性と同等である
ことが確かめられている。

【００５７】なお、上述実施例では例えば図１に示すよ
うに、画像データについて直線（正確には「線分」）を
接続して形成される折れ線の成分の係数を求めるように
しているが、そのような折れ線の代わりにＭ次曲線（Ｍ
は２以上の整数）を接続して形成される曲線の成分の係
数を求めるようにしてもよい。次数が大きくなる程に原
データと復元データとの再現性は向上するが、演算は複
雑化する。ただし、Ｍ次曲線を使用する場合にはコサイ
ン波の場合と異なり変換行列の要素に無理数が含まれる
ことがないため、演算回路はＤＣＴ及びＩＤＣＴを使用
する場合に比べて簡略化される。このように、本発明は
上述実施例に限定されず本発明の要旨を逸脱しない範囲
で種々の構成を取り得ることは勿論である。

【００５８】

【発明の効果】本発明によれば、従来のコサイン波形の
代わりにＭ次曲線を接続した曲線の成分を求めるように
しているので、変換行列の要素に無理数が含まれること
がなくなり、変換の精度をあまり低下させることなく回
路規模を小型化できる利益がある。また、そのＭ次曲線
を直線（Ｍ＝１）とした場合には、回路規模を最も小型
化することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の８次の直線近似ＤＣＴの変
換行列の基底ベクトルの説明に供する線図である。

【図２】従来の８次のＤＣＴの変換行列の基底ベクトル
の説明に供する線図である。

【図３】本発明の実施例の画像データ送信装置の全体構
成を示すブロック図である。

【図４】図３の例の８次の直線近似ＤＣＴ演算回路の一
例を示す構成図である。

【図５】図４の例の８次内積演算回路の一例を示す構成
図である。

【図６】（Ａ）は図５の例のβ乗算回路の一例を示し、
（Ｂ）は図５の例のγ乗算回路の一例を示す構成図であ
る。

【図７】図４の例の８次内積演算回路の他の例を示す構
成図である。

【図８】本発明の実施例の画像データ受信装置の全体構
成を示すブロック図である。

【図９】図８の例の８次の直線近似ＩＤＣＴ演算回路の
一例を示す構成図である。

【図１０】図９の例の８次内積演算回路の一例を示す構
成図である。

【図１１】（Ａ）は図１０の例のδ乗算回路の一例を示
し、（Ｂ）は図１０の例のε乗算回路の一例を示す構成
図である。

【図１２】図９の例の８次内積演算回路の他の例を示す
構成図である。

【符号の説明】

３　　８次の直線近似ＤＣＴ演算回路 ７　　８次内積演算回路 ８　　配列変換回路 ９　　８次内積演算回路 １０　　乗算回路 ４１　　８次の直線近似ＩＤＣＴ演算回路４４　　８次
内積演算回路 ４５　　配列変換回路 ４６　　８次内積演算回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　入力画像データをＮ個ずつ（Ｎは２以
   上の整数）ブロック化し、このブロック単位で変換を行
   って０次の成分から（Ｎ−１）次までのｊ次の成分の係
   数を得るようにした変換装置において、ｊ個のＭ次曲線
   （Ｍは１以上の整数）を接続して形成されゼロクロスを
   ｊ回生じるような曲線を上記ｊ次の成分として用いるよ
   うにしたことを特徴とする画像データ変換装置。
2. 【請求項２】　　上記Ｍ次曲線は直線である請求項１記
   載の画像データ変換装置。