JPS61272870A - 余弦変換の高速計算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、不連続信号の順余弦変換の高速計算回路及び
不連続信号の逆余弦変換の高速計算回路に係わる。これ
らの変換は、ディジタル画像信号の処理、よシ詳細には
高分解能画像の符号化及び復号に使用される。本発明は
、処理すべき信号がＮ個の点で示される不連続な余弦変
換又は逆余弦変換に係わる。Ｎは２ｎの形をもちｎは整
数である。

発明の背景 一般的に、不連続化された被処理信号を示す数列（Ｘｉ
）数列（Ｘｉ）、０≦ｉ≦Ｎ−１、から余弦変換数列（
ｘｌ）、０≦ｉ≦Ｎ−１を得るためには一連の演算子を
用いる。各演算子は先行の演算子からＮ個の点の集合を
受信し、入力に受信した点の簡単な数学的演算によって
得られたＮ個の点の集合な後続演算子に送出する。これ
らの数学的演算は主として加算及び乗算であシ、必要な
場合順列が付加される。

本発明によれば、余弦変換の計算回路が一連の段を含ん
でおり、各段が１つの演算子を構成し、Ｎ個の中間数を
生じさせる。中間数の各々は先行段の２つ以下の数の直
線結合である。

各演算子は、大きさＮＸＮの行列によって数学的に示す
ことができる。従って余弦変換回路は行列の積によって
定義される。これらの行列が直交する場合、行列の逆転
が極めて容易である。即ち、逆行列は、必要な場合に乗
算係数を除いて、転置行列に等しい。従って、逆余弦変
換回路は、転置行列の積によって定義される。この積は
順変換の行列の積と逆の順序で算出される。

本発明の回路では、順変換の行列が直交しない。

しかし乍ら、各行列と転置行列との積は直交行列の積に
よって定義される。この積は順変換行列の積と逆の順序
で算出される。従って逆変換回路を得るには、順変換回
路の段の順序を逆転させるだされてもよく、付加的乗算
段を用いて乗算されてもよい。

式ａ±ｂの加算段は、出力点の値を２つの入力点の値の
和又は差として定義する。式α：ａ±β：ｂの乗算段は
２つの入力点の値と所定の係数との積の和又は差を各出
力点に与える。この段は、αａ土βｂ又はβａ±αｂを
与えるために係数αとβとを互換させる手段を備え得る
。

１つの段の演算子が全部の入力点に作用しなくてもよい
。幾つかの出力点の値は単純に、１つの入力点の値に等
しい又はその逆数に等しい。このような演算子はトラン
スビアレントステートと指称される。テキサス、インス
トルメンツ（Ｔ＠ｘａ＠Ｉｎｓｔｒｕｍｅｎｔｓ　　）
の回路７４１８１はトランスビアレントステートの加減
算器の一例である。

実装面から見ると、加算段が少なくとも１つの加減算器
を含む。乗算段は、累算器を伴う乗算器又は加減算器を
伴う乗算器を１つ以上含む必要があるので、加算段よ〕
複雑である。この回路は、ビデオ信号の如き画像信号を
実時間処理すべく高速動作しなければならない。従って
コストが高い。

従って本発明の分野では、余弦変換の高速計算回路の加
減算器と乗算器との個数が特に重要な基準となる。更に
留意すべきは、乗算器のコストが加算器のコストよ）顕
著に高いので回路の乗算段の個数の減少が特に望まれる
ことである。

余弦変換の高速計算方法は公知であシ、例えば、アイ・
イー・イー・イー・トランザクションズ、オンーコミニ
ニケーションズ（ＩＥＥ’ｌ　Ｔｒａｎｓａｃｔｉｏｎ
ｓｏｎ　ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　）、２５巻、
９号、１９７７年９月、１００４〜１００９頁に収載の
ダプリエ・エッチ・チェノ（ｗ　、Ｈ、ｃａｍ）等の論
文「不連続余弦変換の高速演算アルゴリズム（Ａ　ｆａ
ｓｔｃｏｍｐｕｔａｔｉｏｎａｌ　ａｌｇｏｒｉｔｈｍ
　ｆｏｒ　ｔｈｓ　ｄｉａｃｒｅｔｅｃｏｍｉｎｇ　ｔ
ｒｎｓｆｏｒｍ　）　Ｊがある。

この論文によれば、余弦変換の高速計算方法が、大きさ
ＮＸＮの行列の積に等しい行列Ｌ　ＡＮ　）によって定
義される。各行列は１つの演算子を示し、回路の１つの
段に対応する。

行列〔ＡＮ）は に等しく、式中の（ＰＨ）はＮＸＮの順列行列であシ、
ブロック（ＡＮ／２　）はＮ／２個の点の集合の余弦変
換に対応する行列であシ、ブロック〔〜７２〕Ｉｄ　２
　ｎ　−３個の行列の積（但しｎ　＝　ｌｏｇ２Ｎ　）
であシ、（ＢＮ）　Ｆｉ、２つの対角線上に位置する項
が土１で残シの項がＯであるような行列を示す。

２ｎ−３個の行列はｎ−１個の乗算行列とｎ−２個の加
算行列とに分解される。加算行列は０でない係数が±１
に等しい行列である。乗算行列は正弦項又は余弦項を含
む。

従って、該論文に記載され九余弦変換回路は、行列〔Ｂ
Ｎ〕に対応する段を考慮してｎ−１個の乗算段とｎ−１
個の加算段とを含む。順列行列ＲＮは本来の計算を構成
しないのでこの行列用の段については考慮しなくてもよ
い。

上記の如き公知の余弦変換の高速計算回路は、パイプラ
イン処理できるように多少修正されている。この修正の
目的は主として、処理済みのＮ個の点の集合のうちの幾
つかの点に関する計算を１つ以上の段で遅延させること
、及び演算子に４つの入力を配備することである。これ
により、該方法を使用して回路の全部の段を並列動作さ
せることが可能になる。

ｔた、この回路のよシ詳細な記載に関しては、アイ・イ
ー争イー・イー・トランザクションズ、オン・エレクト
ロマグネティック・コンノ臂ティビリティ（Ｉｌｉ］Ｃ
Ｅ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅａｔｒｏ
ｍａ−ｇｎｅｔｉｅ　Ｃｏｍｐａｔｉｂｌｌｌｔｙ　）
、２４巻、２号、１９８２年５月、２７８〜２８６頁に
収載のニー・シャラリ（Ａ、　ＪＡＬＡＬＩ　）及びケ
ーーアール・ラオ（Ｋ、　Ｒ，ＲＡＯ）の論文「ＴＶ倍
信号ＮＴＳＣカラーを実時間処理するための高速ＦＤＣ
Ｔプロセッサ」を参照するとよい。

発明の要約 本発明の目的は、公知回路よシも少ない数の段をもつ余
弦変換の高速計算回路を提供することである。本発明の
回路で段の削減は主として乗算段で行なわれる。先に指
摘し九ように乗算器は特に高価であるから、乗算段の削
減は経済的見地から特に重要である。

Ｎ≧３２〔但しＮ＝２”でｎは整数〕に対して１つの段
が削減できる。

本発明の目的はまた、第１加算段以外の段が、上段半体
及び下段半体と夫々指称される独立した２つの段半体に
分解され、上段半体アセンブリが余弦変換の偶数添示成
分を計算し、下段半体アセンブリが余弦変換の奇数添示
成分を計算し得るように構成された余弦変換の高速計算
回路を提供することである。

独立した段半体なる用ｉは、例えば１つの上段半体から
送出される信号が該段半体の受信信号のみに依存するこ
とを意味する。

この構造の利点は、大きさＮ／２の余弦変換の高速計算
回路から大きさＮの余弦変換の高速計算回路を構成し得
ること、従って循環によって任意の大きさＮに回路を適
応させ得ることである。

よフ詳細には、本発明の目的は、数列（ｘｉ）、０≦ｉ
≦Ｎ−１によって定義される不連続な信号の余弦変換（
Ｘｉ）、０≦ｉ≦Ｎ−１（但しＮ＝２ｎ、　ｎ≧４〕の
高速計算回路を提供することである。

本発明回路は、数列（Ｘｊ）、０≦ｉ≦Ｎ−１、を受信
し第１の数列（：ｊ）、０≦ｊ≦７−”〔但し÷１’３
＝１１＋　”Ｎ−１−ｊ　）と第２の数列とを送出する
第１加算段と、直列に接続された上段半体アセンブリと
、直列に接続された下段半体アセンブリとを含む。

前記上段半体アセンブリの最初の段半体は、第１数列（
ｘｊ）数列（Ｘｉ）、０≦ｊ≦ｉ−１、を受信し、最後
の段半体は、余弦変換の偶数添示成分を示す数列（ｘ２
．）、０≦ｑ≦Ｔ−”、を送出しておシ、各段半体の各
出力に送出される信号は該段半体の各入力に与えられた
信号２つ以下を直線結合して得られ九ものであシ、前記
上段半体アセンブリは。

大きさＮになる九めの循１１によって定義されており、
前記上段半体アセ／ツリがＮ／２個の点く対する余弦変
換回路を構成しておＪ、Ｎ＝、８のとき前記回路が１つ
の加算段と１つの乗算段と１つの加算段と１つの乗算段
とを直列に含む。前記下段半体アセンブリの最初の段半
体は第２数列（ｙｊ）、Ｏ≦ｊ≦−一１を受信し最後の
段半体は余弦変換の奇数添示成分を示す数列（ｘ２ｑ＋
１　）数列（Ｘｉ）、０≦ｑ≦ｍ−１、を送出しており
、各段半体の各出力に送出される信号は各段半体の各入
力に与えられ九信号２つ以下を直線結合して得られ念も
のであ夛、下段半体アセンブリが、第１の加算用下段半
体と加算又は乗算用の一連の下段半体群と第２の加算用
下段半体と乗算用下段半体とを直列に含む。

（−前記第１の加算用下段半体は 第３数列（ｘｌ）、０≦ｊ≦−Ｈ−１ 〔但し”ｊ”）’４ｊ＋２＋７Ａｊ＋１　）と〔但しｘ
ｊ　”’４Ｊ＋ｚ　−ｙ４ｊ＋１　）とを送出する。

（ｂ）　　前記加算又は乗算用の一連の下段半体群は、
第４ａ列のＮ／２次のフーリエ変換の奇数添示成分の実
数部に等しい第６数列（α２ｑ＋１　）、０≦ｑ奇数添
示威分の虚数部に等しい第７数列（β２ｑ＋　、）Ｏ≦
ｑ≦ｉ−１と、第５数列の７次の正弦変換の奇数添示成
分に等しい 第３数列のＮ／２次の余弦変換の奇数添示成分に等しい 第９数列（ｒ　　　　）、０≦ｑ≦−一１とを送出２　
ｑ　＋　１ｓ する。

（ｅ）　　前記第２の加算用下段牛体アセンブリは、数
列（α２ｑ＋１　＋’２ｑ＋１　）、０≦ｑ≦ｉ−１と
（β２＋１＋δ２ｑ＋１）％’≦ｑ≦Ｔ−”と出する。

（ｄ）　　前記乗算用下段半体は数列（Ｘｊ）、０≦ｊ
≦Ｎ−１のＮ次の余弦変換の奇数添示成分を示す数列（
ｘ２ｑ＋１　）、０≦ｑＳ丁−１を送出する。

好ましくは、上段半体アセンブリと下段半体アセンブリ
とが同数の加算段半体を含む。

好ましくは、上段半体アセンブリと下段半体アセンブリ
とが、同数の乗算段半体を含んでおり、必要な場合幾つ
かの乗算段半体が恒等演算に等しい。

好ましくは、所定の階数の上段半体と同じ階数の下段半
体とが同じタイプである、即ち、双方とも加算段である
か又は双方とも乗算段である。

好ましくは第４の数列のＮ／２次のフーリエ変換の奇数
添示成分の実数部に等しい第６の数列を送出する一連の
下段半体が、Ｎ／４個の点群に対する余弦変換回路と等
しい個数、順序及び種類の加算段と乗算段とから構成さ
れ、前記回路はＮ＝４の場合１つの加算段と１つの乗算
段とを有する。

好ましくは、段半体アセンブリの各々がｎ−２んでおシ
、Ｅが整数関数部分であシ、場合によっては、幾つかの
乗算段が恒等演算に等しい。

本発明の目的は更に、不連続信号の逆余弦変換の高速計
算回路を提供することである。この回路は順変換回路か
ら容易に得られる。順変換回路の一連の段を順変換回路
の逆の順序に接続すると、一に等しい乗算係数を除いて
、逆余弦変換回路が構成される。この特性を証明するこ
とは数学的に極めて容易であるが、本明細書の範囲外で
ある。

この証明は、順変換の各段に対応する行列にその転置行
列を乗算した積が対角行列に等しいという事実に立脚す
る。乗算係数−が順変換の乗算段の１つに組込まれても
よい。また乗算係数は例えば末端位置に備えられた付加
的乗算段に於いて処理されてもよい。

順変換回路の構造と同様の構造を有するので、循環によ
ってＮ個の連続値用の逆変換回路を構成し得ることは明
らかであろう。

順変換段に対応する行列の係数は一般にリードオンリー
メモリに記憶されている。逆変換の対応する段にこのメ
モリを使用するためには、係数の行列の行と列とを交換
するための手段を配備する必要がある。より簡単には順
変換の行列を記憶したリードオンリーメモリを転置行列
を記憶した別のリードオンリーメモリで置換する。従っ
て、行列の係数を記憶したリードオンリーメモリヲ交換
するだけで同じ段を順変換又は逆変換に使用し得る。

よシ詳細には、本発明の目的は、数列（ｘｌ）、０≦ｉ
ｓＮ−１（但しＮ＝２”でｎ≧４〕で定義される不連続
信号の逆余弦変換（！、　’）、０６１≦Ｎ−１、の高
速計算回路を提供することである。

本発明回路は、 と、 余弦変換の奇数添示成分を示す数列（ｘ２ｑ＋１　）、
と、 一第１数列（ｘｉ）と第２数列（ｘｉ）とを受信して数
列（：ｊ）、０≦ｊ≦Ｎ−１、を送出する最終加算段と
を含む。

上段半体の各々と下段半体の各々と最終加算段とが夫々
、数学演算を実行し、この演算は、特許請求の範囲第１
項に記載の回路を逆の順序で数えたときに同じ階数をも
つ上段半体と第１加算段とによって実行される演算の逆
算である。

好ましくは、少なくともＮ個の記憶セルをもつメモリが
第１加算段と上部及び下部の段半体ア憶セルをもつメモ
リが段半体の各々の間に配設されている。

好ましくは、少なくともＮ個の記憶セルを２組含むダブ
ルメモリが第１加算段と上部及び下部の段個の記憶セル
を２組含むダブルメモリが段半体の各々の間に配設され
ている。

（以下余白） これらのダブルメモリは「／４イブライン」を処理を実
行し得る。即ち、１つのグループのル４個のセルは先行
の段半体から送出されたＶ２個の値を受信しており別の
グループのＶ２個のセルは後続の段半体ＫＮ／２個の値
を送出している。ダブルメモリの２つのセルグループは
、フリツプフロツプ又は２７４７式に動作する。即ち、
先行の段半体から出るし４個の値は１つのセルグループ
と別のセルグループとに交互に供給される。

好ましくは、本発明の回路が更に、第１段の手前にＮ個
の記憶セルをもつメモリを備える。

本発明の別の特徴及び利点は、添付図面に示す非限定具
体例に基づく以下の記載よシ明らかにされるであろう。

具体例 第１図の表は、Ｎが種々の値をとるときの前出のＣＨＥ
Ｈの論文に記載の方法、及び本発明方法を夫々用いた余
焦変換の高速計算回路の段数を示す。

上記回路の各々について１乗算段の数を符号■で示し、
加算段の数を符号■で示し１段の総数をＥで示す。

ｎ　＝　２又はｎ　＝　３のとき、２つの回路は同数の
段を含むことが理解されよう。これに反して、実用頻度
の高いｎ≧４の値のとき、本発明回路はチェノの論文に
記載の公知回路に比較して乗算段が一つ以上少ない。

一般的に乗算段の数は、チェノ回路でｎ個のオーダであ
プ本発明回路で３ｎ／４のオーダである。

従って乗算段の削減は約２５％のオーダであ夛、これは
評価すべき値である。Ｎ＝１６．３２．６４の場合、チ
ェノ回路及び本発明回路において加算段の数は等しい。

チェノ回路の加算段の数は乗算段の数に等しく１本発明
回路の加算段の数は乗算段の数に等しいか又は１をマイ
ナスした数に等しいので１本発明回路は加算段でも平均
２５％の削減が得られる。この削減はＮ＝１２８の値以
後にのみ有効である。

従来の格子形表示を用い、種々のＮめ値について本発明
を以下に説明する。先ず第２図に基づいて格子中に使用
した記号について概説する。

第２図の格子は、５つの入力点と５つの出力点とをもつ
１つの演算子を示す。この演算子は入力に５つの値”、
ｅ　”２　＋　１３　ｅ　ａ４　＋　、％信し。

出力に別の５つの値Ｊ　ｅ　ｂ２　ｅ　ｂ５　＊　ｂ４
　ｔ　ｂ５を送信する。演算子は、夫々が１つの入力点
を１つの出力点１連結する弧の集合によって示される。

これらの弧は係数α、β、−１をもつ。分がシ易くする
ために係数が＋１に等しいときは係数を図示しない。１
つの弧に対応する係数は乗算係数である。

第２図の演算子は以下の演算を実行する。

ｂ、　＝αａ１＋βａ２ ｂ４　＝　　＆４−　鳳ダ ｂｓ　”　−ａ４　＋　ａ５ 弧に対応する係数全部が−１又は＋ＩＫ等しいときは、
演算子は所謂加数である。逆の場合には。

演算子は所謂乗数である。

本発明の余弦変換の高速計算回路を示す以下の格子が理
解し易いように、先ず、各格子内で実行１れる演算を式
で示す。この九めに、本発明回路で処理されて数列（Ｘ
ｉ）数列（Ｘｉ）、０≦ｉ≦Ｎ−１、に変換される数列
（ｘｌ）　−０＜ｉ＜Ｎ　−１、について考察する。但
し、数列（Ｘｉ）の要素Ｘｉは以下の如く定義される。

数列（ｘｊ）　、　Ｏ≦ｊ≦Ｎ−１，のＮ次の不連続余
弦変換の成分Ｘ１，０≦ｉ≦Ｎ−１，は、数列ＴＣＤ　
（ｌ　、　Ｎ　、　ｘ　）で示される。

逆は次式で示される。

本発明の不連続余弦変換の成分Ｘｉの計算には、ｌのＩ
４リテイに従って異なる２つの式、即ち、次式を使用す
る。

Ｘ２　　＝　ＴＣＤ　（２ｐ、Ｎ、　ｘ）＝　ＴＣＤ（
１）、Ｔ、　ｘ　）〔但しｘ’＝（ｘｌ＋ｘＨ−１−１
）　Ｉ　　Ｏ≦ｉ≦Ｔ−１〕〔式中、ｃｍＴＦＤｃ２ｐ
＋１＊Ｔ＊　ｘ　）及びｔｎ　ＴＦＤ　（２ｐ＋Ｉ　Ｉ
Ｔ　Ｉ　ｘ　）は夫々番数列Ｘ′の替次の不連続フーリ
エ変換の添示成分（指数成分）　２ｐ＋１の実数部及び
虚数部を示し、ＴＳＤは不連続正弦変換を示す。〕 成分Ｘ２ｐ＋１の式中の数列ｘ１．　ｘ２．　ｘｌは以
下の如く定義される。

１ｊ＝　１ｊ−ＸＮ−ｊ−ｔ　　　　　　Ｏ＜、　ｊ≦
Ｔ−１ｚｊ＝７４．　　（ｏ≦ｊ≦臀−１〕及び”ｊ−
−’Ｎ−４ｊ−１　　　ｊ　　　　４ｊ＋２　　　ａｊ
＋１　　　　　０≦ｊ≦Ｔ−１式Ｘ２　　＝　ＴＣＤ　
（ｐ＃　２１　ｘｏ）は、大きさＮの数列Ｘの余弦変換
の偶数添示成分の集合が、太きさ丁の数列Ｉ００余弦変
換の成分の集合に等しいととを示す。

換言すれば、大きさＮの格子の場合、変換゛の偶数添示
成分の集合は、数列Ｘから抽出された数列ｘｏに大きさ
丁の格子を適用することによって直接得られる。

同様に、Ｎ個の点をもつ数列Ｘの奇数添示成分Ｘ２ｐ＋
１を計算するためには、１個の点をもつ数列ｘ３の正弦
変換と余弦変換に近似した構造のフーリエ変換とを利用
するとよい。

従って、余弦変換の格子はＮになるまで循環することに
よって構成され得る。先ず、第３ａ図及び第３ｂ図に基
づいて、上記の如き循環を使用する本発明の余弦変換に
対応する大きさＮの格子の構造を説明する０次にＮ＝１
６及びＮ＝３２の特定の場合に対応する格子について説
明する。これら格子は、よシ大きい格子の構造の基礎に
なる。

第３ａ図は、大きさＮの数列（ｘｔ）　＄　Ｏ≦ｉ≦Ｎ
−１の余弦変換を計算するための本発明による格子の概
略説明図である。この格子は、３つの演算ブロック２，
４．６から構成されている。

演算ブロック２は加算ブロックであシ１つの段に対応す
る。ここでは、数列（ｘｊ）　、　Ｏ＜ｊ≦Ｎ−１を以
下の等式に従って２つの数列ｅ　（ｘｏｊ）＋Ｎ　　　
　　　　　　　　　　　　　　　　ＮＯ≦”Ｔ−１と（
ｙρ、０＜ｊ＜Ｔ−１とに変換する。

ｘ、　＝　ｘｊ＋　ｘ、、−ｊ ｙ　ｊ　＝＋ｘｊ−”Ｎ−ｔ−Ｊ　　　　　Ｏ≦ｊ≦Ｔ
−１演算ブロツク４及び６は並列であシ、演算プロツク
４は数列（ｘ　Ｊ）　−０≦ｊ≦Ｔ−１から余弦変換“
の偶数添示成分の数列（Ｘ２．）　、　Ｏ≦ｑ≦Ｔ−２
を算出し、演算６は数列（ｙｊ）　、　Ｏ≦ｊ≦Ｔ−”
から余弦変換の奇数添示成分の数列（ｘ２ｑ＋、）。

Ｏ≦ｑ≦Ｔ−１を算出する。

演算ｆロック４と６とは、各々がＮ個の入力点とＮ個の
出力点とをもつ段アセンブリから形成される。各段の各
出力点は、該段の入力点に受信した２つ以上の信号の直
線結合によって得られる信号を受信する。

Ｎ　　　　　　　Ｎ 各段は、各々がＮ／２個の入力点と１個の出力点とをも
つ同じタイプ即ち加算又は乗算用の２つの段半体の並置
によって機能する。上部の段半体は演算ブロック４に対
応する段部分を示し、下部の段半体は演算ブロック６に
対応する段部分を示す。

演算ブロック４は本発明による大きさ丁の余弦変換回路
から形成されておシ、数列（ｘｊ）　、０≦ｊ≦Ｎ−１
０関数として成分ｘ２１．　ｏ≦ｑ≦Ｔ−１が前出の式
Ｘ２．＝ＴＣＤ　（ｑ　＊　Ｖ　、’）によって算出さ
れる。循環回路であると仮定するので、太きさ丁のこの
回路の構造は確定し九と考えてよい。

余弦変換の成分Ｘ２ヤ４，０≦ｑ＜７−１．の式が示す
ように、演算ブロック６は、余弦変換及びＮ　　　　　
　　　　　　Ｎ 大きさτの正弦変換及び大きさ丁のフーリエ変換等の量
を生じる。

従って演算ブロック６は、よシ簡単な一連の演算に分解
され得る。第３ｂ図はこの分解を示す。

演算ブロック６は、以下の演算を含む。

（１）　　数列（ｙρ、０くｊ≦２−１を受信し３つの
数列（ｘｊ）　数列（Ｘｉ）、０≦ｊ≦τ−１ｐ　（ｘ
ｊ）　−０≦ｊＮ　　　　　　　　　　　　　　　　　
　　　　　　　Ｎ≦Ｔ−１，及び（Ｘρ数列（Ｘｉ）、
０≦ｊ≦丁−１を送出する加算８゜これら数列は次式で
定義される。

ｘｊ＝ｙ４ｊ〔０≦ｊ≦Ｔ−１〕 〔恥ｊ≦凡−１〕 ”−ｙＮ−４ｊ−１８４ ｊ　　　　　Ａｊ＋２　　　４Ｊ＋１ ｊ　　　　４ｊ＋２　　”４ｊ＋１ （ｂ）　　数列Ｘ　を受信しこの数列の７次の余弦変換
成分を送出する演算ブロック１０．対称性を考慮すると
、ｑがＯ〜Ｔ−１のときこの演算によつ凡　　５　　　
　　　Ｎ て送出されるＴＣＤ　（２ｑ＋１．　　　ｘ　）に等し
いτ個の値は、（Ｙ２ｑ＋１）　ｅ　Ｏ≦ｑ≦Ｔ−１で
示される異なる１個の値になる。

（ｅ）　　数列ｘ１を受信しこの数列の五次の不連続な
フーリエ変換の奇数添示成分の実数部を送出する演算ブ
ロック１２゜対称性を考慮すると、ｑがＮ Ｏ〜−−１のときａ＋１ＴＦＤ（２ｑ＋１　ｓ　Ｎ−＋
　！’）に等しいこの演算によって送出される７個の値
は、Ｎ　　　　　　　　　　　　　　　　　　Ｎ（α２
　＋１）　＃　０≦ｑ≦Ｔ−１で示される異なる丁個の
値になる。

（ａ）　　数列Ｘ′を受信しこの数列の凡次の不連続フ
ーリエ変換の奇数添示成分の虚数部を送出する演算ブロ
ック１４゜対称性を考慮すると、ｑがＯＮ　　　　　　
　　　　　　　Ｎ。

〜−−１のときｇｉａＴＦＤ　（２ｑ＋１．２　＃　ｘ
）に等しいこの演算によって送出されるＮ個の値は、（
β２ｑ＋１）’Ｎ　　　　　　　　　　　　　　　　　
　Ｎｏ（ｑ≦Ｔ−１で示される異なる７個の値になる。

（・）数列ｘ２を受信しこの数列の凡人の正弦変換の成
分を送出する演算ブロック１６゜対称性を考慮すると、
ｑが０〜Ｔ−１のとき、ＴＳＤ　（２４＋１゜一・ｘ２
）に等しいこの演算によって送出される旦個の値は、（
δ２（１＋１　）　＃　Ｏ＜　ｑ　＜Ｔ　−１で示され
る７個の異なる値になる。

（ｆ）　　′ｌｆ数数列α、β４ｒａδを受信し次式で
示される奇数数列λ、μ、ν及びρを送出する演算ブロ
ック１８゜ λ２ｑｌ　　＝　α２ｑ＋１−１２ｑ＋１μ２ｑ＋１　
　”　α２ｑ＋ｌ　　＋　ｒＺｑ＋１’２ｑ＋１　　”
　β２ｑ十唱　＋　δ２ｑ＋１ρ２ｑ＋１　　””　β
２ｑ＋１−６２ｑ＋１〔但し０≦ｑ≦Ｔ−１〕 （ｇ）　　奇数数列λ、μ、ν及びρを受信し余弦変換
の奇数添示成分を送出する演算ブロック２０゜この演算
は次式で定義される。

（以下余白） 演算ブロック１０，１２，１４．１６の出力点の数を１
個に減少し得る対称性は、式ＴＣＤ　、　ＴＳＤ。

ωＳ　ＴＦＤ及びｄａ　ＴＦＤから直接得られる。

で示される。

従って一般的に０≦ｑ＜、Ｈ−１のとき以下の関係式が
得られる。

ｒ２．＋、＝ＴＣＤ（２ｑ＋１　、Ｎ／４　、！’　）
）Ｔ０ｎ得（２ｑ＋１　）、Ｎ／４−　ｘつ＝ＴＣＤ（
Ｆ（２ｑ＋１　）−Ｎ／４−　ｘつ＝ＴＣＤ（Ｎ−（２
ｑ＋１）、Ｎ／４．ｘ’）同様にα２．＋、４ＳＴＦＤ
Ｃ２ｑ＋１．Ｎ／２．Ｘ”）噸５ＴＦＤ（（２ｑ＋１）
−間、１１）呻”ＴＦＤ（Ｖ＋　（２ｑ＋１　）−Ｎ／
２＃　ｘ’）鴫ＴＦＤ（Ｎ−（２ｑ＋１）、Ｎ／２．ｘ
’　）β２ｑ４１−ＴＦＤ（２ｑ＋１．Ｎ／２−ｘ　）
＝−血ＴＦＤ（’；　（２ｑ＋１）、Ｎ／２．！’）＝
ｇｈｉＴＦＤ（＋（２ｑ＋１）、Ｎ／２．ｘ’）＝−ｍ
ＴＦＤ（Ｎ−（２ｑ＋１）、Ｎ／２．ｚ　）δ２４．＝
＝＝ＴＳＤ（２ｑ＋１．Ｎ／４．Ｘ　　）＝’ｒｓｎ　
（Ｆ（２ｑ＋１　）ｌＮ／４−　ｘ２）＝−ＴＳＤ　Ｃ
％＋　（２ｑ＋１　）ｅＮ／４−　ｘ２）＝ＴＳＤ　（
Ｎ−（２ｑ＋１　）　＋　Ｎ／４　＃　Ｘ　２）注目す
べきは、奇数数列λ及びμが、 Ｏ＜Ｊ≦７−１のとき　”ｊ＝Ｆ２ｊ　　及び−Ｓ：Ｊ
＜　−−１のとき　”ｊ　＝−３’Ｎ−２ｊ−１で示さ
れる数列Ｘ　のフーリエ変換の奇数添示成分の実数部を
示すことである。ｑが０〜２−１のときこれら成分はｃ
ｏｓＴＦＤ（２ｑ＋１．Ｎ、ｘ　）である。

同様に、奇数数列ν及びρは数列Ｘ　のフーリエ変換の
奇数添示成分の虚数部を示し、ｑが０〜Ｔ−１のときｔ
ｋ　ＴＦＤ（２Ｑ＋１．Ｎ、！　）で示される。

従って演算ブロック１２．１４はＮになるまで循環によ
って構成され得る。更に、演算ブロック１６は、演算ブ
ロック１０と構造的に等しく、同じく循環によって構成
され得る。

最後に、演算ブロック１２，１４．１６の段数が演算ブ
ロック１００段数以下であること、及び各演算ブロック
の段が同じタイプ（加算又は乗算）であることを確認し
ておく。

従って、演算ブロック１０の形成に必要表段数になるま
で循環させることが可能である。大きさΣの余弦変換の
奇数成分を算出するこの演算プロツクの段数は、余弦変
換計算段の総数から第１加算段を減算した数に等しい、
演算ブロック８は加算回路なので、演算ブロック８，１
０は大きさτの余弦変換回路の段アセンブリに等しい段
アセンブリを必要とする。

従って、（演算ブロック８及び１０に対応する）大きさ
凡の余弦変換回路を形成する段アセンプリを備えている
ので、（演算ブロック２．１８及び２０に夫々対応する
）２つの加算段と１つの乗算段とを付加するだけで大き
さＮの余弦変換の計算回路が得られる。

第３ａ図及び第３ｂ図は、原余弦変換のグラフを示す。

逆変換のグラフはこのグラフから容易に演鐸できる。こ
れらの演算回路を転置演算回路によって置換し演算を逆
の順序で再開するだけでよい。転置演算回路は、順変換
の演算回路に対応する行列の転置行列をもつ演算回路で
あると定義できる。

次に、Ｎ＝１６の場合に対応する格子と、Ｎ＝３２の場
合に対応する格子とを順次説明する。

第４ａ図、第４ｂ図及び第４Ｃ図は、Ｎ＝１６の場合の
余弦変換の格子を示す。この格子は３つの演算ブロック
２２，２４．２６に分解さレル（第４ａ図）。演算ブロ
ック２２は全部の格子に共通の初期加算段である。この
段は、数列（ｘ４　）　。

０≦ｊ≦ｉ５を数列（ｅｊ）　−０≦ｊ≦ｉ５゜ｅ　ｊ
＝ｘｊ＋　Ｘｌ　５−　ｊ　ｓ　Ｃ８＋３　＝＝　＋　
！３　＋Ｘ１　ｓ−ｊ　　（但し０≦ｊ≦７１に変換す
る。

数列（ｃｊ）　−０≦ｊ≦７に使用される演算ブロック
２４は１本発明によれば第４ｂ図に示す大きさＮ＝８の
余弦変換の格子によって構成される。この演算ブロック
２４は％ＸＱ　ｅ　１６　ｍ　！４　磨３Ｃ１２ｍＸ２
　ｅ　Ｘ１０ｅ　Ｘ６及び”１４　　の原に余弦変換の
偶数添示成分を送出する。

この格子は４つの段、即ち１つの加算段と１つの乗算段
と１つの加算段と１つの乗算段とを順次含む。第１加算
段は次式によって８個の値ｄｏ。

ｄ　、・・・ｄ７を送出する ｄｊ”ｃｊ＋旬、−ｊ〔但し０≦ｊ≦３〕ｄｊ＝ｅｊ−
（１７−ｊ　（但し４≦ｊ≦７〕最初の４つの値ｄｏ　
ｓ　ｄｌ　ｓ　ｄ２　＊　ｄ３　　は、余弦変換の偶数
添示成分Ｘ。＋　Ｘ８＊　Ｘ４及び”１２を与える。

最初の乗算は以下の如く定義される。

・ｏ　”　’。

・１８ｄ１ ・２＝ｄ２ ・３８ｄ３ ・４８ｄ４ ＠　５　＝−ｅτ−ｄ５＋ｃ７”　ａ６・６　”　ｅτ
°ｄ５＋Ｃτ−ｄ６ ＠　７　”　ｄ　７ 成分ｄ。、　ｄｌ、　ｄ２．　ｄｓに行なわれる最初の
乗算は恒等演算（ｉｄ＠ｎｔｙ　ｏｐｓｒａｔｌｏｎ　
）　であることに注目されたい。この演算は、これら成
分に対して実行された第２の加算と４つの成分＠４　＠
　＠５　ｇ・６及び・７に対して実行された第２の加算
とを同時に転記し得る。従って各計算段は１つの数列の
成分全部を同時に受信し得る。このため「ノ母イブライ
ン」型処理が可能である。

第２の加算は以下によって定義される。

ｆ　ｏ　＝＠　ｏ　＋　＠　ｓ ｆ、＝＝・１十６２ ｆ２−・１−６２ ｆ　ｓ　”　＠　ｏ−・３ ｆ４＝・４＋＠５ ｆ５＝・４−＠５ ｆ６＝叫ｅ６＋−７ ｆ、＝・６＋・７ 最後に、第３の乗算は以下によって定義される。

π ！（３＝ｅ　４°ｆＯ＋ｃ７−ｆ。

π １Ｂ　＝ｅτ°ｆｏ　　ａτ−ｆ１ ！　４　＝ｍ　ｓ　”　ｆ　２　＋　ｅ　ｓ　”　ｆ　
３π １１２８−ｅ　ｓ　”　ｆ　２　＋　Ｉ　ｓ　”　ｆ　
ｓ１２　””　ｌ　ｓ　ｓ　”　ｆ　４　＋　６　ｒ　
ｓ　”　ｆ　７５π　　　　５π Ｘ１Ｑ　””’　Ｉ　ｔ　ｓ　”　ｆ　ｓ　＋　０１　
ｓ　”　ｆ　６エ　＝−６田、ｆ＋ｓｊ区、ｆ （以下余白） 演算ブロック２６は数列（ｃｊ）、８くｊ＜、１５を余
弦変換の奇数添示成分く変換する。本発明によればこの
演算回路２６は、４つの演算即ち１つの加算と１つの乗
算と１つの加算と１つの乗算とを順次実行する。

この演算ブロック２６に対応する格子の詳細を第４ｃ図
に示す。

これら演算は次式によって定義される。

−第１加算（表■）、 一第１乗算（表…）、 一第２加算（表Ｉ）、 一第２乗算（表■）。

この格子で要素＠ｌ（但し８＜１＜、１５　）は第３ｂ
図で示されたｃｏｇ　ＴＦＤ　＋　ｓｉｎ　ＴＦＤ　、
ＴＣＤ及びＴＳＤの穐々の値を示す。第２加算段によっ
て送出される成分子ｉ〔但し８く量く１５〕は、ｅｏｓ
ＴＦＤ＋　ＴＣＤ及びｓｉｎ　ＴＦＤ　＋　ＴＳＤ　、
即ち第３ｂ図の演算ブロック１８によって送出される量
を示す◎第４ａ図、第４ｂ図及び第４ｃ図に示す本発明
の格子は、従来技術の格子に比較して乗算段の削減が可
能である。Ｎ＝３２の場合にも同様の削減が可能である
。即ち、対応する格子の段数は僅か７段でよくそのうち
の３つが乗算段である。

第５ａ図はＮ＝３２の場合の本発明による余弦変換の高
速計算プロセスに対応する格子を示す。

この格子は３つの演算ブロック２８，３０，３２の形態
で示される。演算ブロック２８は全部の格子に共通の初
期加算を行なう。演算ブロック２８は数列（ｘｌ）、０
＜ｉく３１、をａ　ｊ＝　Ｘ　ｊ＋　Ｘ　５１−　ｊ及
びａ１／ｌ＋ｊ＝ｇＸｉ−Ｘ！５１−Ｊ　（但し０＜ｊ
＜１５　）によって定義される数列（ＩＩ）数列（Ｘｉ
）、０く１く３１に変換する。

演算ブロック３０はＮ＝１６の場合の本発明の格子を示
す。この演算ブロックは最初の１６個の成分ａＱ＋１１
＋”・＋ａ１５を、数列（ｘＩ）　、０＜１＜３１、の
余弦変換の偶数添示成分にＸＱ　ｒ　Ｘｌ　６＊　Ｘｌ
３　＋　１２４　＋！４１Ｘ２ＱＩ！１２１！２８１！
３０１！６１！１６１ＸＩＱＩｘ２２．）Ｃｊ４１！２
６及びＩ２の順序で変換する。

演算ブロック３０は第５ｂ図の格子によって示される。

この演算ブロックは第４　ａ　ｒ　４　ｂ及び４ａ図に
示す格子と機能的に同等であｊ５Ｎ＝１６に対応する。

僅かな違いは、最初の２つの加算段の間に恒等演算に等
しい１つの乗算段が付加されていることである。この付
加段は、演算ブロック３０と３２とによって実行される
加算と乗算とを同期化し得る。これによシ「ノ臂イブラ
イン」型の処理が可能になる。

次に第５ｃ図に基づいて演算ブロック３２に対応する格
子を説明する。演算ブロック３２は後半の１６個の成分
ａｔ６１　Ｊ７１・・・、ａ５１を数列（ｘｌ）、０く
ｉく３１．の余弦変換の奇数添示成分に変換する。この
演算ブロックは第１加算と第２加算と第１乗算と第２乗
算と第３加算と第３乗算とを順次に含む一連の段から成
る。これらの演算は次式によって定義される。

一第１加算（表Ｖ）、 一第２加算（表■）、 一第１乗算（表■）、 一第２乗算（表■）、 一第３加算（表■）、 一第３乗算（表Ｘ）。

（以下余白） 第３ａ図〜第５ｃ図に示された格子に対応する計算は、
加算段と乗算段とを直列に含む回路によって実行される
、例えば、Ｎ＝１６に対応する回路の基本図について説
明する。この回路は第６図に示される。

この回路は直列の５つの計算段１１４，１１６゜１１８
．１２０及び１２２を含む。これら回路の各々は、１６
個の入力と１６個の出力とを含む。

段１１４，１１６及び１２０は、式ａ−１：ｂの加算段
であ）、段１１８及び１２２は式αａ±βｂの乗算段で
ある。階数ｋ（但しｋは１〜５）の段によって実行され
る計算は、第４ｍ　、４ｂ及び第４Ｃ図に示される格子
の階数にの段に対応する。

次に、第７図及び第８図に基づいて加算段の特定具体例
を説明し第９図及び第１０図に基づいて乗算段の特定具
体例を説明する。

第６図の回路＃：を更に、連続する２つの段の間に各々
が直列に配置されたダブルメモＩＪ　１２４　。

１２６．１２８及び１３０を含む。第６図の場合、各ダ
ブルメモリは、１６個の記憶セルを２組含む。

よシ一般的には、各組の大きさがＮＫ等しｈ６１つのダ
ブルメモリのＮ個のセルを含む各組は、先行の段から送
出されたＮ個の値を受信し得る。

同しメモリの２組は、クリップ７Ｃ１”Ｊｆ的に動作す
る。所与の時点で、１つの組は先行の段から送出された
Ｎ個の値を受信し、残りの組は記憶しているＮ個の値を
後続段に送出する。次の時点で、各組の役割が交替する
。受信していた組が送信側になシ、送信していた組が受
信側になる。

これらのダブルメモリは１種々の計算段間でデータ流を
同期化しパイプライン型処理を可能にする。ノぐイブラ
イン型でない遂次処理の場合には、これらダブルメモリ
を削除してもよい。

一般的に、加算段の各々は唯１つの加算器と唯１つの減
算器とを含んでおり、また同様に、乗算段の各々は２つ
の乗算器と１つの加算器と１つの減算器とを含んでいる
。この場合、段によって受信されたＮ個の値の処理は遂
次的に行なわれる。

従って、回路がダブルメモリを含まないときは、各計算
段の間に単純メそりを付加することが必要である。更に
、加算段１１４の入力にパンツアメモリ１３２を配置し
てもよい。加算段の具体例と乗算段の具体例とを第７図
〜亀１０図に基づいて以下に説明する。

第７図は加算段の第１具体例を示す。この加算段は主と
して、数値ａ及びｂを記憶する２つの入カパツフア１３
４．１３６と、加Ｘ器１３８と減算器１４０と２つの出
力パツ７ア１４２，１４４とを含む。加算器１３８は、
入力バッファに記憶された２つの数の加算又はこれらの
数の１つの伝送を制御する制御人力１３９を有する。減
算器１４０もまた同様の機能を果たす入力１４１をもつ
。従って、出力バッファ１４２はａ＋ｂ、ａ又はｂを受
信し得る。出力パツ７ア１４４Ｆｉａ−ｂ。

ａ又は−ｂを受信し得る。

第８図は加算段の変形例を示す。減算器と加算器とは、
加減算器１４８によって置換されておシ、加減算器１４
８は出力パラ７７１４６に送出される数をａｔ−ｂｅａ
＋ｂ又はａ−ｂに等しい値から選択するための２つの制
御入力１４７，１４９を有する。

第７図及び第８図に示す加算段はまた、シーケンサと（
図示しない）アドレス手段とを含む。アドレス手段は、
この段に先行するメモリに記憶された数を入カパツフア
にロードし、出力バッファの内容を後続メモリに記憶さ
せる機能を果す。

第９図は乗算段の第１具体例を示す。乗算段は、夫々が
数α、β、ａ及びｂを記憶した４つの入力バッファ１５
０，１５２，１５４．１５６と積αａ及びβｂを送出す
る２つの乗算器１５８，１６０と２つの制御入力１６１
，１６３をもつ加減算器１６２と制御入力１６１，１６
３に与えられた信号に従ってαａ、βｂ、αａ＋βｂ又
はα１−βｂを受信する出力バッファ１６４とを有する
。

入力バッファ１５４，１５６は乗算段に先行するメモリ
の数を受信する。入カパツファエ５０゜１５２には、該
段に結合されたリードオンリーメモリ１４９に記憶され
た数がロードされる。この段はまた、シーケンサと（図
示しない）アドレス手段とを含む。

入力バッファ１５０及び１５２は夫々、係数α及びβ・
を受信し得るが、また夫々係数β及びαをも受信する。

この場合、バッファ１６４は数αｂ。

β＆、βａ−αｂ　、βａ＋αｂを受信し得る。係数α
及びβの各々を互いに独立して配向することができない
ときは、篤９図の回路と同様の２つの回路を配備する必
要がある。１つの回路では入力バッファ１５０及び１５
２が夫々α及びβを受信し、もう１つの回路では夫々β
及びαを受信する。

第９図の回路の第１変形例では、加減算器１６２を別々
の加算器と減算器とＫよって置換する。この場合、４つ
の乗算器が必要であシ、２つの乗算器が加算器に接続さ
れ２つの乗算器が減算器に接続される。

第１０図は第２の変形具体例を示す。この回路は、より
遅い処理速度の使用が許容される場合に重要である。第
１０図では第９図と等価の素子を同じ参照符号で示す。

この段では、入力バッファ１５２．１５６と乗算器１６
０とを削除した。１つの入力と２つの出力とをもつ累算
器型のメモリ１６６が、乗算器１５８と加減算器１６２
との間に配置されている。メモリ１６６と加減算器１６
２とは、累算器型の入力をもつ加減算器によって置換さ
れている。この具体例の利点は、乗算器が１つで済むこ
とであシ、これは経済的に極めて有利である。

本発明の余弦変換の計算に対応する格子を第３ａ図から
第５Ｃ図に基ついて説明した。信号を余弦処理する目的
は、周波数領域での信号処理を行なうためである。一般
には、この処理した信号を次に逆余弦変換する。逆余弦
変換に対応する格子は、普通の余弦変換用格子から極め
て容易に得られる。

即ち、種々の演算を転置によって置換し、演算順序を逆
転させるだけでよ−、このことに関しては第３龜図及び
第３ｂ図に基づいて説明した。

第１１図は、Ｎ＝１６の場合の逆余弦変換に対応する格
子の１つの例を示す。この格子は、同じ係数で右から左
に読取られる第４ａ図の格子に正確に対応する。

第１２図は、この逆変換に対応する回路の基本図である
。計算段は第６図の回路に等しいが、順序が逆転してい
る。これらの計算段の間に、第７図の回路のメモリ１２
４，１２６，１２８及び１３０と同等の機能を果すダブ
ルメモリ１６６゜１６８．１７０及び１７２が挿入され
ている。更に、第１２図の回路の入力に配置されたメそ
す１７４は、第６図の回路のメモリ１３２と同等の機能
を果す。

（以下余白ｐ 表Ｉ ｄ６＝６６ ｄ９　”　Ｃｆ　”　ｅｌｏ ｄｌｏ”　Ｃ９−６１０ ｄｌｌ”　ｅｌｌ　”　Ｃ１２ ｄｌ２”Ｃ１１″′″Ｃｌ２ ｄｌ３”　Ｃ１３”　Ｃ１４ ｄｌ４”　ｅ１！Ｓ　−Ｃ１４ ｄｌ５”　Ｃｆ５ 表■ ６Ｂ　”　−ｄＢ　十ｅ　　’　ｄ１２６９　”’　−
ｅ、　’　（Ｉｇ　＋、ｓ、　’　ｄ＋３１１１１０＝
ｃ百°ｄ１ｏ＋Ｉ百°ｄ１４＠Ｈ＝−Ｃ４”Ｎ”１５ ・１２”　ａ８＋　ｅ　’　ｄ１２ の１３＝　１−”ｄｑ＋ｅｉ”　４１５”１４”−’　
ｇ　”１０　”　Ｃ１１”　ｄｌ　４”＋５””　Ｃ４
”　１１　”　’１５表Ｉ ＋６　”ａＢ＋６１０ ｆ、　＝６９＋＠１１ ｆ１０＝−・８＋・１０ ’１１　”　”？”１１ ＋１２“−０１２＋６１４ ’１３　”−”１３”＋５ ’１４　”　Ｃ１２”１４ ’１５　＝＠１３”１５ 表■ ７π　　７π ”？　”　Ｃ３２”１０”３２”ｊ３ ５π　　５π ｘ５＝ｃ３２°’Ｂ　　”３２°’１２５π　　５π ”１１８”　３２”　ｆ　１１＋　ｅ　３２°ｆ１２”
７　”−’Ｈ”１０＋ｃ；２”１３ ３π　３π ｚ、ｓ−１ａ　２　”　？　”　Ｃ３２°ｈ４””−”
３２°ｆ　Ｂ　＋　ｅ　ａ　２　’　ｆ　１ｓ表■ ｂ１６”　’１６ ｂ１７“＆１７＋＆１８ ｂｌＢ　”　’１７−″１８ ｂ１９　”’　１１９”　’２０ ｂ２０　”　ａｌｔ−’２０ ｂ２１“”２１　”　’２２ ｂ２２　”　’２１−　’２２ ｂ２３　”　”２５”　”２４ ｂ２４３瓢２５−２４ ｂ２５　”　’２５”　＆２６ ｂ２！　１′”ｔＳ−”２６ ｂ２７　”　’２７”　’２８ ｂ２８　”　’２７−　’２８ ｂ２９　”　’２９”　”５Ｏ ｂ３０　”　’２９”−”５０ ｂ３１　”　’３１ 表■ ｅ１６＝＝　ｂ１６ Ｃ１７””　ｂ１７ ６１８　”　ｂｌＢ ｅｌｇ　”　ｂ１９ ６２０　”　ｂ２０ Ｃ２１”　ｂ２１＋ｂ２５ Ｃ２２””　ｂ２２−ｂ２６ Ｃ２！ｌ　”　ｂ２３ ”２４　”　ｂ、４ ’２５　”−ｂ２Ｓ”ｂ２１ Ｃ２６”ｂ２２＋ｂ２６ Ｃ２７”　ｂ２７ ６２Ｂ　””　ｂ２８ Ｃ２９”　ｂ２９ ”ｓｏ　’″ｂｓ。

Ｃ５１”　ｂ５１ 表■ ｄ　１ｂ　２ｅ　１６＋　６４　”　２　Ａｄ１７”−
Ｃ１７”４＠”２５ ｄ１８”−ｅ１８＋Ｃτ゛Ｃ２６ ｄ１９８腸百”　０１９＋Ｃ百°Ｃ２７ｄ２０３−蓼百
”６２０　＋　ｅ百”　２１１ｄ　２　（”　ｅτ”２
１”２９ ｄ　　＝　−ｅτ”２２”　’ｉｓ。

ｄ２３　””　’４　”　２３＋Ｃ３１ｄ２４＝−Ｃ１
６＋Ｃ１°６２４ ｄ２５”　Ｃ１７＋ｅ４Ｔｃ２５ ｄ２６”　ｅ０１＋ｃ７°ｃ２６ ｄ　２７　”　−〇　ｓ　’　ｅ　１９＋　ｌ　ｇ　”
　（１２ｙπ ｄ２８”’百、　Ｃ２０＋謬百゛Ｃ２８ｄ　　＝　−ｅ
τ”　ｅ　２１　＋　０２９”３０”　ｃｄ＋Ｃ２２＋
ｃｉ 表■ ”１Ｍ　：ｄ１６”４２０ π ＠　１７　””　ｅ　ｔ　ｓ　’　ｄ　１７＋　ｍ　１
ｓ　”　ｄ　２１３π　　３π ＠　　”　−８１６’　４１ａ　＋　５１　、ｅ　’　
ｄ　２２・ｊ９＝　ｄｌ＋ｄ２３ ”　”−ｄ１６”２Ｇ ｅ　　：ｍ　１　ｓ　”　ｄ　１７　＋　ｅ　１　ｓ°
ｄ２１３π　　３π ｅ　２２　””　ｅ　ｌ　ｓ　’　ｄ　１ａ　＋　＠ｔ
　ｓ　’　ｄ　２２’２３　”　−ｄ１９”ｄ２５ ’２４”−ｄ２４＋ｄ２Ｂ Ｃ２，＝−弔’　ｄ　２５　＋　ｅ　ｓｓ　’　ｄ　２
　ｇ６２　Ａ　”　ｅ　ｔ　ｓ’　ｄ　２４　＋　Ｉ　
１″□Ｈｄｓ。

＠　”−−ｄ２７”５１ ”２８”ｄ２４＋ｄ２１Ｓ ３π　　３π ＊　２　？　”’　ｅ　１６　”　ｄ　２５　＋　８１
　ｓ　’　ｄ　２　ｔπ ６５０　＝−１１６”２６＋Ｃ１６−ｄ３０”３１　＝
ｄ２７＋ｄ３１ 表■ ｆ１６８・１６＋・２２ ｆ１７”　Ｃ１７”＠２！ ’１８−・１８−・２０ ｆ１？−・１９−・２１ ｆ２０”・１８＋・２０ ’２１“・１９＋・２１ ｆ　ｚ−＠１６＋・２２ ｆ２３３−・１７＋・２５ ’２４“−”２４＋ガＯ ｆ！″′″＠２５＋・３１ ｆ２６８・２４”２８ ｆ２７８・２７＋・２９ ｆ２８１・２６−・２８ ｆ２９１・２７−・２９ ’ｉｓｏ”　＠２４＋０３０ ’５１”　＠２５＋・３１ 表Ｘ ３π　３π ｘ２９８Ｃ６４°ｆ、６＋ｓ、−、”ｆ３゜７π　７π ”７＝’６４°’１７−”５４”　’３０１１π　１１
π ”Ｈ＝　　’　　６４　”１８”　　６４”２９１５π
　　１５π ”１５＝　Ｃ６４”１９−”　６４　”２８５π　５π Ｘ２７　”　ｅ　６−４°ｆ　２０　＋　ｌ　６４°’
２７Ｘ　１＝ｅ　６４°ｆ　２１−８６４　”　ｆ　２
６１３π　　１３π Ｘ　１　？　８ｃｓａ　”　ｆ　２２　＋　Ｉ　ｓ　、
ｓ　’　ｆ　２５９π　　９π １９＝ｅ　ｓａ　’　ｆ　２５−１６４”　ｆ　２４９
π　　９π Ｘ２３　”　”６４　°ｆ２４　＋　ｍ　ｓａ’　ｆ２
３１３π　１３π ”１５”　’　６４　”２５−”　６４　”２２ｘ３１
　”　ｅ　６４°ｆ　２６＋　１６４　’　ｆ　２１５
π　　５π Ｘ　５８ｅ　６４　’　ｆ　２７　１６４　”　ｆ　２
Ｑ１５π　　１５π 引戸ｅ　６４　”　ｆ　２Ｂ　＋　ｌπ°ｆ１９１１π
　　１１π Ｘ１ｊ　＝ｅ　　ａ、ｉ　　”　１２ｑ　　ｍ　　ｓ、
ｓ　”　ｆ　１Ｂ７π　７π ”２５”　’　６４　”３ｏ”６４　”１７３π　　３
π ｘ３”Ｃ６４°’　５１−　”　６４°’１６

【図面の簡単な説明】

第１図は、チェ７による公知方法及び本発明方法を夫々
用いたときの余弦変換の高速計算回路に於ける種々のＮ
の値に対する加算段と乗算段との数を示す表、第２図は
従来の格子加算及び格子乗算を示すグラフ、第３ａ図は
本発明の余弦変換回路に対応する格子の概略図で、ｌ）
、処理信号点の数がＮになるまで循環されるこの格子の
構造を示す説明図、第３ｂ図は第３ａ図の格子の下半分
の構造即ち余弦変換の奇数添示成分を算出する構造を示
す説明図、第４ａ図はｎ＝１６の場合の本発明回路に対
応する格子の概略説明図、第４ｂ図及び第４ｃ図は夫々
、第４ａ図の格子による余弦変換の偶数添示成分及び奇
数添示成分を算出する格子の説明図、第５ａ図はＮ＝３
２の場合の本発明回路に対応する格子の概略説明図、第
５ｂ図及び第５ｃ図は夫々、第５ａ図の格子を用いた余
弦変換の偶数添示成分と奇数添示成分とを算出する格子
の概略図、第６図は本発明回路の具体例の概略図、第７
図は第６図の回路の加算段の第１具体例の説明図、第８
図は第６図の回路の加算段の第２具体例の説明図、第９
図は第６図の回路の乗算回路の第１具体例の説明図、第
１０図は第６図の回路の乗算段の第２具体例の説明図、
第１１図はＮ＝１６の場合の本発明の逆余弦変換回路に
対応する格子の説明図、第１２図は第１０図の格子に対
応する逆変換の高速計算を実行する本発明回路の概略説
明図である。 １１４．１１６，１２０・・・加算段、１１８゜１２２
・・・乗算段、１２４，１２６，１２８，１３０゜１６
６．１６８．１７０．１７２・・・ダブルメモリ。 １３２・・・パンツアメモリ、１３４　、１３６　、１
５０゜１５２．１５４．１５６・・・入カパツファ、１
３８・・・加算器、１４０・・・減算器、１４２，１４
４．／Ｉｔ６゜リ、１５８．１６０・・・乗算器、　　
　−１６６，１７４・・・メモリ。 ゼ埋人　會瞳丁　　中冬丁　　至 ＦＩＧ、１ プ／１２ ＦＩＧ、２

Claims (13)

【特許請求の範囲】
1. （１）数列（ｘ＿ｉ）、０≦ｉ≦Ｎ−１、によつて定義
   される不連続な信号の余弦変換（Ｘｉ）、０≦ｉ≦Ｎ−
   １〔但しＮ＝２＾ｎ、ｎ≧４〕の高速計算回路であつて
   、 数列（ｘ＿ｊ）、０≦ｊ≦Ｎ−１、を受信し第１の数列
   （ｘ＾０＿ｊ）、０≦ｊ≦Ｎ／２−１〔但しｘ＾０＿ｊ
   ＝ｘ＿ｊ＋Ｘ＿Ｎ＿−＿１＿−＿ｊ〕と第２の数列（ｙ
   ＿ｊ）、０≦ｊ≦Ｎ／２−１〔但しｙ＿ｊ＝ｘ＿ｊ−ｘ
   ＿Ｎ＿−＿１＿−＿ｊ〕とを送出する第１加算手段と、
   直列に接続された上段半体アセンブリと、直列に接続さ
   れた下段半体アセンブリと を含んでおり、 前記上段半体アセンブリの最初の段半体は、第１数列（
   ｘ＾０＿ｊ）、０≦ｊ≦Ｎ／２−１、を受信し最後の段
   半体は、余弦変換の偶数添示成分を示す数列（Ｘ＿２＿
   ＿ｑ）、０≦ｑ≦Ｎ／２−１、を送出しており、各段半
   体の各出力に送出される信号は該段半体の各入力に与え
   られた信号２つ以下を直線結合して得られたものであり
   、前記上段半体アセンブリは、大きさＮになるための循
   環によつて定義されており、前記上段半体アセンブリが
   Ｎ／２個の点に対する余弦変換回路を構成しており、Ｎ
   ＝８のとき前記回路が１つの加算段と１つの乗算段と１
   つの加算段と１つの乗算段とを直列に含んでおり、 前記下段半体アセンブリの最初の段半体は第２数列（ｙ
   ＿ｊ）、０≦ｊ≦Ｎ／２−１を受信し最後の段半体は余
   弦変換の奇数添示成分を示す数列（Ｘ＿２＿ｑ＿＋＿１
   ）、０≦ｑ≦Ｎ／２−１、を送出しており、各段半体の
   各出力に送出される信号は各段半体の各入力に与えられ
   た信号２つ以下を直線結合して得られたものであり、下
   段半体アセンブリが、第１の加算用下段半体と加算又は
   乗算用の一連の下段半体群と第２の加算用下段半体と乗
   算用下段半体とを直列に含んでおり、 （ａ）前記第１の加算用下段半体は、 第３数列（ｘ＾３＿ｊ）、０≦ｊ≦Ｎ／８−１〔但しｘ
   ＾３＿ｊｙ＿４＿ｊ＿＋＿２＋ｙ＿４＿ｊ＿＋＿１〕と
   第４数列（ｘ＾１＿ｊ）、０≦ｊ≦Ｎ／４−１〔但しｊ
   ≦Ｎ／８−１のときＸ＾１＿ｊ＝ｙ＿４＿ｊ、ｊ＞Ｎ／
   ８−１のときｘ＾１＿ｊ＝−ｙ＿Ｎ＿−＿４＿ｊ＿−〕
   と第５数列（ｘ＾２＿ｊ）、０≦ｊ≦Ｎ／８−１〔但し
   ｘ＾２＿ｊ＝ｙ＿４＿ｊ＿＋＿２−ｙ＿４＿ｊ＿＋＿１
   〕とを送出しており、 （ｂ）前記加算又は乗算用の一連の下段半体群は、第４
   数列のＮ／２次のフーリエ変換の奇数添示成分の実数部
   に等しい 第６数列（α＿２＿ｑ＿＋＿１）、０≦ｑ≦Ｎ／８−１
   と、第４数列のＮ／２次のフーリエ変換の奇数添示成分
   の虚数部に等しい 第７数列（β＿２＿ｑ＿＋＿１）、０≦ｑ≦Ｎ／８−１
   と、第５数列のＮ／４次の正弦変換の奇数添示成分に等
   しい 第８数列（δ＿２＿ｑ＿＋＿１）、０≦ｑ≦Ｎ／８−１
   と、第３数列のＮ／４次の余弦変換の奇数添示成分に等
   しい 第９数列（γ＿２＿ｑ＿＋＿１）、０≦ｑ≦Ｎ／８−１
   とを送出しており、 （ｃ）前記第２の加算用下段半体アセンブリは、数列（
   α＿２＿ｑ＿＋＿１＋γ＿２＿ｑ＿＋＿１）、０≦ｑ≦
   Ｎ／８−１と（α＿２＿ｑ＿＋＿１−γ＿２＿ｑ＿＋＿
   １）、０≦ｑ≦Ｎ／８−１と（β＿２＿ｑ＿＋＿１＋δ
   ＿２＿ｑ＿＋＿１）、０≦ｑ≦Ｎ／８−１と（β＿２＿
   ｑ＿＋＿１−δ＿２＿ｑ＿＋＿１）、０≦ｑ≦Ｎ／８−
   １とを送出し、 （ｄ）前記乗算用下段半体は、 数列（ｘ＿ｊ）、０≦ｊ≦Ｎ−１のＮ次の余弦変換の奇
   数添示成分を示す数列（Ｘ＿２＿ｑ＿＋＿１）、０≦ｑ
   ≦Ｎ／２−１を送出することを特徴とする余弦変換の高
   速計算回路。
2. （２）上段半体アセンブリと下段半体アセンブリとが同
   数の加算段半体を含むことを特徴とする特許請求の範囲
   第１項に記載の回路。
3. （３）上段半体アセンブリと下段半体アセンブリとが、
   同数の乗算段半体を含んでおり、必要な場合幾つかの乗
   算段半体が恒等演算に等しいことを特徴とする特許請求
   の範囲第１項に記載の回路。
4. （４）所定の階数の上段半体と同じ階数の下段半体とが
   同じタイプであること、即ち双方とも加算段であるか又
   は双方とも乗算段であることを特徴とする特許請求の範
   囲第２項に記載の回路。
5. （５）第４の数列のＮ／２次のフーリエ変換の奇数添示
   成分の実数部に等しい第６の数列を送出する一連の下段
   半体が、Ｎ／４個の点群に対する余弦変換回路と等しい
   個数、順序及び種類の加算段と乗算段とから構成され、
   前記回路はＮ＝４の場合１つの加算段と１つの乗算段と
   を有することを特徴とする特許請求の範囲第１項に記載
   の回路。
6. （６）段半体アセンブリの各々がｎ−２個の加算段半体
   とＥ（（ｎ＋１）／２個の乗算段半体とを含んでおり、
   Ｅが整数関数部分であり、場合によつては幾つかの乗算
   段が恒等演算に等しいことを特徴とする特許請求の範囲
   第１項に記載の回路。
7. （７）少なくともＮ個の記憶セルをもつメモリが第１加
   算段と上部及び下部の段半体アセンブリとの間に配設さ
   れており、少なくともＮ／２個の記憶セルをもつメモリ
   が段半体の各々の間に配設されていることを特徴とする
   特許請求の範囲第１項に記載の回路。
8. （８）少なくともＮ個の記憶セルを２組含むダブルメモ
   リが第１加算段と上部及び下部の段半体アセンブリとの
   間に配設されており、少なくともＮ／２個の記憶セルを
   ２組含むダブルメモリが段半体の各々の間に配設されて
   いることを特徴とする特許請求の範囲第１項に記載の回
   路。
9. （９）更に、少なくともＮ個の記憶セルを含むメモリが
   第１段の手前に配設されていることを特徴とする特許請
   求の範囲第７項に記載の回路。
10. （１０）数列（Ｘ＿ｉ）、０≦ｉ≦Ｎ−１〔但しＮ＝２
    ＾ｎでｎ≧４〕で定義される不連続信号の逆余弦変換（
    ｘ＿ｉ）、０≦ｉ≦Ｎ−１、の高速計算回路であつて、
    前記回路が −余弦変換の偶数添示成分を示す数列（Ｘ＿２＿ｑ）、
    ０≦ｑ≦Ｎ／２−１、を受信して第１数列（ｘ＾０＿ｊ
    ）、０≦ｊ≦Ｎ／２−１、を送出する上段半体アセンブ
    リと、 −余弦変換の奇数添示成分を示す数列（Ｘ＿２＿ｑ＿＋
    ＿１）、０≦ｑ≦Ｎ／２−１、を受信して第２数列（ｘ
    ＾１＿ｊ）、０≦ｊ≦Ｎ／２−１、を送出する下段半体
    アセンブリと、 −第１数列（ｘ＿ｊ）と第２数列（ｘ＾１＿ｊ）とを受
    信して数列（ｘ＿ｊ）、０≦ｊ≦Ｎ−１、を送出する最
    終加算段とを含んでおり、 上段半体の各々と下段半体の各々と最終加算段とが夫々
    、数学演算を実行し、この演算は、特許請求の範囲第１
    項に記載の回路を逆の順序で数えたときに同じ階数をも
    つ上段半体と第１加算段とによつて実行される演算の逆
    算であることを特徴とする逆余弦変換回路。
11. （１１）少なくともＮ個の記憶セルをもつメモリが第１
    加算段と上部及び下部の段半体アセンブリとの間に配設
    され、少なくともＮ／２個の記憶セルをもつメモリが段
    半体の各々の間に配設されていることを特徴とする特許
    請求の範囲第１０項に記載の回路。
12. （１２）少なくともＮ個の記憶セルを２組含むダブルメ
    モリが第１加算段と上部及び下部の段半体アセンブリと
    の間に配設され、少なくともＮ／２個の記憶セルを２組
    含むダブルメモリが段半体の各々の間に配設されている
    ことを特徴とする特許請求の範囲第１０項に記載の回路
    。
13. （１３）更に、少なくともＮ個の記憶セルを含むメモリ
    を第１段の手前に含むことを特徴とする特許請求の範囲
    第１１項に記載の回路。