JP2710928B2

JP2710928B2 - 余弦変換数列の高速計算回路

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Publication number: JP2710928B2
Application number: JP61117147A
Authority: JP
Inventors: ジヤツク・ギシヤール; エリツク・カシマテイ
Original assignee: ジヤツク・ギシヤール; エリツク・カシマテイ
Priority date: 1985-05-22
Filing date: 1986-05-21
Publication date: 1998-02-10
Anticipated expiration: 2013-02-10
Also published as: US4841464A; DE3687430D1; FR2582424A1; DE3687430T2; EP0204603A1; ES8900240A1; FR2582424B1; EP0204603B1; ES555225A0; JPS61272870A; CA1252212A

Description

【発明の詳細な説明】発明の分野本発明は、不連続信号の順余弦変換の高速計算回路及
び不連続信号の逆余弦変換の高速計算回路に係わる。こ
れらの変換は、デイジタル画像信号の処理、より詳細に
は高分解能画像の符号化及び復号に使用される。本発明
は、処理すべき信号がＮ個の点で示される不連続な余弦
変換又は逆余弦変換に係わる。Ｎは2ⁿの形をもちｎは整
数である。発明の背景一般的に、不連続化された被処理信号を示す数列
（x_i）、０≦ｉ≦Ｎ−１、から余弦変換数列（X_i）、０
≦ｉ≦Ｎ−１を得るためには一連の演算子を用いる。各
演算子は先行の演算子からＮ個の点の集合を受信し、入
力に受信した点の簡単な数学的演算によつて得られたＮ
個の点の集合を後続演算子に送出する。これらの数学的
演算は主として加算及び乗算であり、必要な場合順列が
付加される。本発明によれば、余弦変換数列の計算回路が一連の段
を含んでおり、各段が１つの演算子を構成し、Ｎ個の中
間数を生じさせる。中間数の各々は先行段の２つ以下の
数の直線結合である。各演算子は、大きさＮ×Ｎの行列によつて数学的に示
すことができる。従つて余弦変換回路は行列の積によつ
て定義される。これらの行列が直交する場合、行列の逆
転が極めて容易である。即ち、逆行列は、必要な場合に
乗算係数を除いて、転置行列に等しい。従って、逆余弦
変換回路は、転置行列の積によつて定義される。この積
は順変換の行列の積と逆の順序で算出される。本発明の回路では、順変換の行列が直交しない。しか
し乍ら、各行列と転置行列との積は直交行列であり、逆
変換は、転置行列と2/Nに等しい係数との積によつて定
義される。この積は順変換行列の積と逆の順序で算出さ
れる。従つて逆変換回路を得るには、順変換回路の段の
順序を逆転させるだけでよく、係数2/Nは順変換の乗算
段の１つで乗算されてもよく、付加的乗算段を用いて乗
算されてもよい。式ａ±ｂの加算段は、出力点の値を２つの入力点の値
の和又は差として定義する。式α:a±β:bの乗算段は２
つの入力点の値と所定の係数との積の和又は差を各出力
に与える。この段は、αａ±βｂ又はβａ±αｂを与え
るために係数αとβとを互換させる手段を備え得る。１つの段の演算子が全部の入力点に作用しなくてもよ
い。幾つかの出力点の値は単純に、１つの入力点の値に
等しい又はその逆数に等しい。このような演算子はトラ
ンスピアレントステートと指称される。テキサス・イン
ストルメンツ（Texas Instruments）の回路74181はトラ
ンスピアレントステートの加減算器の一例である。実装面から見ると、加算段が少なくとも１つの加減算
器を含む。乗算段は、累算器を伴う乗算器又は加減算器
を伴う乗算器を１つ以上含む必要があるので、加算段よ
り複雑である。この回路は、ビデオ信号の如き画像信号
を実時間処理すべく高速動作しなければならない。従つ
てコストが高い。従つて本発明の分野では、余弦変換数列の高速計算回
路の加減算器と乗算器との個数が特に重要な基準とな
る、更に留意すべきは、乗算器のコストが加算器のコス
トより顕著に高いので回路の乗算段の個数の減少が特に
望まれることである。余弦変換の高速計算方法は公知であり、例えば、アイ
・イー・イー・イー・トランザクシヨンズ、オン・コミ
ユニケーシヨンズ（IEEE Transactions on communicati
ons）、25巻、９号、1977年９月、1004〜1009頁に収載
のダブリユ・エツチ・チエン（W.H.CHEN）等の論文「不
連続余弦変換の高速演算アルゴリズム（A fast computa
ional algorithm for the discrete cosine trnsfor
m）」がある。この論文によれば、余弦変換の高速計算方法が、大き
さＮ×Ｎの行列の積に等しい行列〔A_N〕によつて定義さ
れる。各行列は１つの演算子を示し、回路の１つの段に
対応する。行列〔A_N〕はに等しく、式中の〔P_N〕はＮ×Ｎの順列行列であり、ブ
ロツク〔Ａ_N/2〕はN/2個の点の集合の余弦変換に対応す
る行列であり、ブロツク〔Ｒ_N/2〕は2n−３個の行列の
積〔但しｎ＝log₂N〕であり、〔B_N〕は、２つの対角線
上に位置する項が±１で残りの項が０であるような行列
を示す。 2n−３個の行列はｎ−１個の乗算行列とｎ−２個の加
算行列とに分解される。加算行列は０でない係数が±１
に等しい行列である。乗算行列は正弦項又は余弦項を含
む。従つて、該論文に記載された余弦変換回路は、行列
〔B_N〕に対応する段を考慮してｎ−１個の乗算段とｎ−
１個の加算段とを含む。順列行列R_Nは本来の計算を構成
しないのでこの行列用の段については考慮しなくてもよ
い。上記の如き公知の余弦変換数列の高速計算回路は、パ
イプライン処理できるように多少修正されている。この
修正の目的は主として、処理済みのＮ個の点の集合のう
ちの幾つかの点に関する計算を１つ以上の段で遅延させ
ること、及び演算子に４つの入力を配備することであ
る。これにより、該方法を使用して回路の全部の段を並
列動作させることが可能になる。また、この回路のより詳細な記載に関しては、アイ・
イー・イー・イー・トランザクシヨンズ、オン・エレク
トロマグネテイツク・コンパテイビリテイ（IEEE Trans
actions on Electromagnetic Compatibility）、24巻、
２号、1982年５月、278〜286頁に収載のエー・ジヤラリ
（A.JALALI）及びケー・アール・ラオ（K.R.RAO）の論
文「TV信号のNTSCカラーを実時間処理するための高速FD
CTプロセツサ」を参照するとよい。発明の要約本発明の目的は、公知回路よりも少ないの段をもつ余
弦変換数列の高速計算回路を提供することである。本発
明の回路で段の削減は主として乗算段で行なわれる。先
に指摘したように乗算器は特に高価であるから、乗算段
の削減は経済的見地から特に重要である。Ｎ≧32〔但しＮ＝2ⁿでｎは整数〕に対して１つの段が
削減できる。本発明の目的はまた、第１加算段以外の段が、上段半
体及び下段半体と夫々指称される独立した２つの段半体
に分解され、上段半体アセンブリが余弦変換数列の偶数
添字成分を計算し、下段半体アセンブリが余弦変換数列
の奇数添字成分を計算し得るように構成された余弦変換
数列の高速計算回路を提供することである。独立した段半体なる用語は、例えば１つの上段半体か
ら送出される信号が該段半体の受信信号のみに依存する
ことを意味する。この構造の利点は、大きさN/2の余弦変換数列の高速
計算回路から大きさＮの余弦変換数列の高速計算回路を
構成し得ること、従つて循環によつて任意の大きさＮに
回路を適応させ得ることである。より詳細には、本発明の目的は、数列（x_i）、０≦ｉ
≦Ｎ−１によって定義される不連続な信号の余弦変換数
列（X_i）、０≦ｉ≦Ｎ−１〔但しＮ＝2ⁿ,n≧４〕の高速
計算回路を提供することである。本発明回路は、数列（x_j）、０≦ｉ≦Ｎ−１、を受信
し第１の数列（▲ｘ⁰ _j▼）、〔但し▲ｘ⁰ _j▼＝x_j＋x_N-1-j〕と第２の数列（y_j）、〔但しy_j＝x_j−x_N-1-j〕とを送出する第１加算段と、直
列に接続された上段半体アセンブリと、直列に接続され
た下段半体アセンブリとを含む。前記上段半体アセンブリの最初の段半体は、第１数列
（▲ｘ⁰ _j▼）、を受信し、最後の段半体は、余弦変換数列の偶数添字成
分を示す数列（X_2q）、を送出しており、各段半体の各出力に送出される信号は
該段半体の各入力に与えられた信号２つ以下を直線結合
して得られたものであり、前記上段半体アセンブリは、
大きさＮになるための循環によつて定義されており、前
記上段半体アセンブリがN/2個の点に対する余弦変換回
路を構成しており、Ｎ＝８のとき前記回路が１つの加算
段と１つの乗算段と１つの加算段と１つの乗算段とを直
列に含む。前記下段半体アセンブリの最初の段半体は第
２数列（y_j）、を受信し最後の段半体は余弦変換数列の奇数添字成分を
示す数列（X_2q+1）、を送出しており、各段半体の各出力に送出される信号は
各段半体の各入力に与えられた信号２つ以下を直線結合
して得られたものであり、下段半体アセンブリが、第１
の加算用下段半体と加算又は乗算用の一連の下段半体群
と第２の加算用下段半体と乗算用下段半体とを直列に含
む。（ａ）前記第１の加算用下段半体は〔但し▲ｘ² _j▼＝y_4j+2−y_4j+1〕とを送出する。（ｂ）前記加算又は乗算用の一連の下段半体群は、第
４数列のN/2次のフーリエ変換数列の奇数添字成分の実
数部に等しい第６数列（α_2q+1）、と、第４数列のN/2次のフーリエ変換数列の奇数添字成
分の虚数部に等しい第７数列（β_2q+1）と、第５数列のN/4次の正弦変換数列の奇数添字成分に
等しい第８数列（δ_2q+1）、と、第３数列のN/4次の余弦変換数列の奇数添字成分に等し
い第９数列（γ_2q+1）、とを送出する。（ｃ）前記第２の加算用下段半体アセンブリは、とを送出する。（ｄ）前記乗算用下段半体は数列（x_j）、０≦ｊ≦Ｎ
−１のＮ次の余弦変換数列の奇数添字成分を示す数列
（X_2q+1）、を送出し、更に、段半体アセンブリの各々がｎ−２個の
加算段半体と個の乗算段半体とを含んでおり、Ｅが整数部分の関数で
あり、第１の乗算段が恒等演算に等しい。好ましくは、上段半体アセンブリと下段半体アセンブ
リとが同数の加算段半体を含む。好ましくは、上段半体アセンブリと下段半体アセンブ
リとが、同数の乗算段半体を含んでおり、必要な場合幾
つかの乗算段半体が恒等演算に等しい。好ましくは、所定の階数の上段半体と同じ階数の下段
半体とが同じタイプである、即ち、双方とも加算段であ
るか又は双方とも乗算段である。好ましくは第４の数列のN/2次のフーリエ変換数列の
奇数添字成分の実数部に等しい第６の数列を送出する一
連の下段半体が、N/4個の点群に対する余弦変換回路と
等しい個数、順序及び種類の加算段と乗算段とから構成
され、前記回路はＮ＝４の場合１つの加算段と１つの乗
算段とを有する。本発明の目的は更に、不連続信号の逆余弦変換数列の
高速計算回路を提供することである。この回路は順変換
回路から容易に得られる。順変換回路の一連の段を順変
換回路の逆の順序に接続すると、2/Nに等しい乗算係数
を除いて、逆余弦変換回路が構成される。この特性を証
明することは数学的に極めて容易であるが、本明細書の
範囲外である。この証明は、順変換の各段に対応する行
列にその転置行列を乗算した積が対角行列に等しいとい
う事実に立脚する。乗算係数2/Nが順変換の乗算段の１
つに組込まれてもよい。また乗算係数は例えば末端位置
に備えられた付加的乗算段に於いて処理されてもよい。順変換回路の構造と同様の構造を有するので、循環に
よつてＮ個の連続値用の逆変換回路を構成し得ることは
明らかであろう。順変換段に対応する行列の係数は一般にリードオンリ
ーメモリに記憶されている。逆変換の対応する段にこの
メモリを使用するためには、係数の行列の行と列とを変
換するための手段を配備する必要がある。より簡単には
順変換の行列を記憶したリードオンリーメモリを転置行
列を記憶した別のリードオンリーメモリで置換する。従
つて、行列の係数を記憶したリードオンリーメモリを交
換するだけで同じ段を順変換又は逆変換に使用し得る。より詳細には、本発明の目的は、数列（X_i）、０≦ｉ
≦Ｎ−１〔但しＮ＝2ⁿでｎ≧４〕で定義される不連続信
号の逆余弦変換数列（x_i）、０≦ｉ≦Ｎ−１、の高速計
算回路を提供することである。本発明回路は、 −余弦変換数列の偶数添字成分を示す数列（X_2q）、を受信して第１数列（▲ｘ⁰ _j▼）、を送出する上段半体アセンブリと、余弦変換数列の奇数添字成分を示す数列（X_2q+1）、を受信して第２数列（▲ｘ¹ _j▼）、を送出する下段半体アセンブリと、 −第１数列（x_j）と第２数列（▲ｘ¹ _j▼）とを受信して
数列（x_j）、０≦ｊ≦Ｎ−１、を送出する最終加算段と
を含む。上段半体の各々と下段半体の各々と最終加算段とが夫
々、数学演算を実行し、この演算は、特許請求の範囲第
１項に記載の回路を逆の順序で数えたときに同じ階数を
もつ上段半体と第１加算段とによつて実行される演算の
逆算である。好ましくは、少なくともＮ個の記憶セルをもつメモリ
が第１加算段と上部及び下部の段半体アセンブリとの間
に配設され、少なくともN/2個の記憶セルをもつメモリ
が段半体の各々の間に配設されている。好ましくは、少なくともＮ個の記憶セルを２組含むダ
ブルメモリが第１加算段と上部及び下部の段半体アセン
ブリとの間に配設され、少なくともN/2個の記憶セルを
２組含むダブルメモリが段半体の各々の間に配設されて
いる。これらのダブルメモリは「パイプライン」型処理を実
行し得る。即ち、１つのグルーブのN/2個のセルは先行
の段半体から送出されたN/2個の値を受信しており別の
グループのN/2個のセルは後続の段半体にN/2個の値を送
出している。ダブルメモリの２つのセルグループは、フ
リツプフロツプ又はピンポン式に動作する。即ち、先行
の段半体から出るN/2個の値は１つのセルグループと別
のセルグループとに交互に供給される。好ましくは、本発明の回路が更に、第１段の手前にＮ
個の記憶セルをもつメモリを備る。本発明の別の特徴及び利点は、添付図面に示す非限定
具体例に基づく以下の記載より明らかにされるであろ
う。具体例第１図の表は、Ｎが種々の値をとるときの前出のCHEN
の論文に記載の方法、及び本発明方法を夫々用いた余弦
変換数列の高速計算回路の段数を示す。上記回路の各々について、乗算段の数を符号で示
し、加算段の数を符号で示し、段の総数をＥで示す。ｎ＝２又はｎ＝３のとき、２つの回路は同数の段を含
むことが理解されよう。これに反して、実用頻度の高い
ｎ４の値のとき、本発明回路はチエンの論文に記載の
公知回路に比較して乗算段が一つ以上少ない。一般的に乗算段の数は、チエン回路でｎ個のオーダで
あり本発明回路で3n/4のオーダである。従つて乗算段の
削減は約25％のオーダであり、これは評価すべき値であ
る。Ｎ＝16,32,64の場合、チエン回路及び本発明回路に
おいて加算段の数は等しい。チエン回路の加算段の数は
乗算段の数に等しく、本発明回路の加算段の数は乗算段
の数に等しいか又は１をマイナスした数に等しいので、
本発明回路は加算段でも平均25％の削減が得られる。こ
の削減はＮ＝128の値以後にのみ有効である。従来の格子形表示を用い、種々のＮの値について本発
明を以下に説明する。先ず第２図に基づいて格子中に使
用した記号について概説する。第２図の格子は、５つの入力点と５つの出力点とをも
つ１つの演算子を示す。この演算子は入力に５つの値
a₁,a₂,a₃,a₄,a₅を受信し、出力に別の５つの値b₁,b₂,
b₃,b₄,b₅を送信する。演算子は、夫々が１つの入力点を
１つの出力点１連結する弧の集合によつて示される。こ
れらの弧は係数α，β，−１をもつ。分かり易くするた
めに係数が＋１に等しいときは係数を図示しない。１つ
の弧に対応する係数は乗算係数である。第２図の演算子は以下の演算を実行する。 b₁＝αa₁＋βa₂ b₂＝a₁＋a₂′ b₃＝a₃′ b₄＝a₄−a₅′ b₅＝−a₄＋a₅ 弧に対応する係数全部が−１又は＋１に等しいとき
は、演算子は所謂加数である。逆の場合には、演算子は
所謂乗数である。本発明の余弦変換数列の高速計算回路を示す以下の格
子が理解し易いように、先ず、各格子内で実行される演
算を式で示す。このために、本発明回路で処理されて数
列（X_i）,0ｉＮ−１、に変換される数列（x_i）、０
ｉＮ−1,について考察する。但し、数列（X_i）の要
素X_iは以下の如く定義される。数列（x_j）,0ｊＮ−1,のＮ次の不連続余弦変換数
列の成分X_i,0ｉＮ−1,は、数列TCD（i,N,x）で示さ
れる。逆は次式で示される。本発明の不連続余弦変換数列の成分X_iの計算には、ｉ
のパリテイに従つて異なる２つの式、即ち、次式を使用
する。〔式中、数列x¹のN/2次の不連続フーリエ変換数列の添字成分
（指数成分）2q＋１の実数部及び虚数部を示し、TSDは
不連続正弦変換数列を示す。〕成分X_2p+1の式中の数列x¹,x²,x³は以下の如く定義さ
れる。は、大きさＮの数列ｘの余弦変換数列の偶数添字成分の
集合が、大きさN/2の数列x⁰の余弦変換数列の成分の集
合に等しいことを示す。換言すれば、大きさＮの格子の場合、変換数列の偶数
添字成分の集合は、数列ｘから抽出された数列x⁰に大き
さN/2の格子を適用することによつて直接得られる。同様に、Ｎ個の点をもつ数列ｘの奇数添字成分X_2p+1
を計算するためには、N/8個の点をもつ数列x³の正弦変
換と余弦変換に近似した構造のフーリエ変換とを利用す
るとよい。従つて、余弦変換の格子はＮになるまで循環すること
によつて構成され得る。先ず、第3a図及び第3b図に基づ
いて、上記の如き循環を使用する本発明の余弦変換に対
応する大きさＮの格子の構造を説明する。次にＮ＝16及
びＮ＝32の特定の場合に対応する格子について説明す
る。これら格子は、より大きい格子の構造の基礎にな
る。第3a図は、大きさＮの数列（x_i）,0ｉＮ−１の余
弦変換数列を計算するための本発明による格子の概略説
明図である。この格子は、３つの演算ブロツク2,4,6か
ら構成されている。演算ブロツク２は加算ブロツクであり１つの段に対応
する。ここでは、数列（x_j）,0ｊＮ−１を以下の等
式に従つて２つの数列，（x⁰ _j），とに変換する。演算ブロツク４及び６は並列であり、演算ブロツク４
は数列（x⁰ _j），から余弦変換数列の偶数添字成分の数列（X_2q），を算出し、演算６は数列（y_j），から余弦変換数列の奇数添字成分の数列（X_2q+1），を算出する。演算ブロツク４と６とは、各々がＮ個の入力点とＮ個
の出力点とをもつ段アセンブリから形成される。各段の
各出力点は、該段の入力点に受信した２つ以上の信号の
直線結合によつて得られる信号を受信する。各段は、各々がN/2個の入力点とN/2個の出力点とをも
つ同じタイプ即ち加算又は乗算用の２つの段半体の並置
によつて機能する。上部の段半体は演算ブロツク４に対
応する段部分を示し、下部の段半体は演算ブロツク６に
対応する段部分を示す。演算ブロツク４は本発明による大きさN/2の余弦変換
回路から形成されており、数列（▲ｘ⁰ _j▼）,0ｊＮ
−１の関数として成分X_2q, が前出の式によつて算出される。循環回路であると仮定するので、
大きさN/2のこの回路の構造は確定したと考えてよい。余弦変換数列の成分X_2q+1, の式が示すように、演算ブロツク６は、余弦変換数列及
び大きさN/4の正弦変換及び大きさN/2のフーリエ変換等
の量を生じる。従つて演算ブロツク６は、より簡単な一連の演算に分
解され得る。第3b図はこの分解を示す。演算ブロツク６は、以下の演算を含む。（ａ）数列（y_j），を受信し３つの数列（▲ｘ¹ _j▼），を送出する加算ブロツク８。これら数列は次式で定義さ
れる。（ｂ）数列x₃を受信しこの数列のN/4次の余弦変換成
分を送出する演算ブロツク10。対称性を考慮すると、ｑ
が０〜N/2−１のときこの演算によつて送出されるに等しいN/2個の値は、（Y_2q+1），で示される異なるN/8個の値になる。（ｅ）数列x¹を受信しこの数列のN/2次の不連続なフ
ーリエ変換数列の奇数添字成分の実数部を送出する演算
ブロツク12。対称性を考慮すると、ｑが０〜N/2−１の
ときに等しいこの演算によつて送出されるN/2個の値は、
（α_2q+1），で示される異なるN/8個の値になる。（ｄ）数列x¹を受信しこの数列のN/2次の不連続なフ
ーリエ変換数列の奇数添字成分の虚数部を送出する演算
ブロツク14。対称性を考慮すると、ｑが０〜N/2−１の
ときに等しいこの演算によつて送出されるＮ個の値は、（β
_2q+1），で示される異なるN/8個の値になる。（ｅ）数列x²を受信しこの数列のN/4次の正弦変換数
列の成分を送出する演算ブロツク16。対称性を考慮する
と、ｑが０〜N/2−１のとき、に等しいこの演算によつて送出されるN/2個の値は、
（δ_2q+1），で示されるN/8個の異なる値になる。（ｆ）奇数数列α，β，γ，δを受信し次式で示され
る奇数数列λ，μ，ν及びρを送出する演算ブロツク1
8。 λ_2q+1＝α_2q+1−γ_2q+1 μ_2q+1＝α_2q+1＋γ_2q+1 ν_2q+1＝β_2q+1＋δ_2q+1 ρ_2q+1＝β_2q+1−δ_2q+1 （ｇ）奇数数列λ，μ，ν及びρを受信し余弦変換数
列の奇数添字成分を送出する演算ブロツク20。この演算
は次式で定義される。演算ブロツク10,12,14,16の出力点の数をN/8個に減少
し得る対称性は、式TCD,TSD,cosTFD及びsinTFDから直接
得られる。例えばは式で示される。従つて一般的にのとき以下の関係式が得られる。注目すべきは、奇数数列λ及びμが、で示される数列x⁵のフーリエ変換数列の奇数添字成分の
実数部を示すことである。ｑが０〜N/2−１のときこれ
ら成分はcosTFD（2q＋1,N,x⁵）である。同様に、奇数数列ν及びρは数列x⁵のフーリエ変換数
列の奇数添字成分の虚数部を示し、ｑが０〜N/2−１の
ときsinTFD（2q＋1,N,x⁵）で示される。従つて演算ブロツク12,14はＮになるまで循環によつ
て構成され得る。更に、演算ブロツク16は、演算ブロツ
ク10と構造的に等しく、同じく循環によつて構成され得
る。最後に、演算ブロツク12,14,16の段数が演算ブロツク
10の段数以下であること、及び各演算ブロツクの段が同
じタイプ（加算又は乗算）であることを確認しておく。従つて、演算ブロツク10の形成に必要な段数になるま
で循環させることが可能である。大きさN/4の余弦変換
数列の奇数成分を算出するこの演算ブロツクの段数は、
余弦変換計算段の総数から第１加算段を減算した数に等
しい。演算ブロツク８は加算回路なので、演算ブロツク
8,10は大きさN/4の余弦変換回路の段アセンブリに等し
い段アセンブリを必要とする。従つて、（演算ブロツク８及び10に対応する）大きさ
N/4の余弦変換回路を形成する段アセンブリを備えてい
るので、（演算ブロツク2,18及び20に夫々対応する）２
つの加算段と１つの乗算段とを付加するだけで大きさＮ
の余弦変換数列の計算回路が得られる。第3a図及び第3b図は、順余弦変換のグラフを示す。逆
変換のグラフはこのグラフから容易に演繹できる。これ
らの演算回路を転置演算回路によつて置換し演算を逆の
順序で再開するだけでよい。転置演算回路は、順変換の
演算回路に対応する行列の転置行列をもつ演算回路であ
ると定義できる。次に、Ｎ＝16の場合に対応する格子と、Ｎ＝32の場合
に対応する格子とを順次説明する。第4a図、第4b図及び第4c図は、Ｎ＝16の場合の余弦変
換の格子を示す。この格子は３つの演算ブロツク22,24,
26に分解される（第4a図）。演算ブロツク22は全部の格
子に共通の初期加算段である。この段は、数列（x_j）,0
ｊ15を数列（c_j）,0ｊ15, c_j＝x_j＋x_15-j,c_8+j＝＋x_j−x_15-j〔但し０ｊ７〕
に変換する。数列（c_j）,0ｊ７に使用される演算ブロツク24
は、本発明によれば第4b図に示す大きさＮ＝８の余弦変
換の格子によつて構成される。この演算ブロツク24は、
X₀,X₈,X₄,X₁₂,X₂,X₁₀,X₆及びX₁₄の順に余弦変換数列の
偶数添字成分を送出する。この格子は４つの段、即ち１つの加算段と１つの乗算
段と１つの加算段と１つの乗算段とを順次含む。第１加
算段は次式によつて８個の値d₀,d₁,…d₇を送出する d_j＝c_j＋c_7-j〔但し０ｊ３〕 d_j＝c_j−c_7-j〔但し４ｊ７〕最初の４つの値d₀,d₁,d₂,d₃は、余弦変換数列の偶数
添字成分x₀,x₈,x₄及びx₁₂を与える。最初の乗算は以下の如く定義される。成分d₀,d₁,d₂,d₃に行なわれる最初の乗算は恒等演算
（identy operation）であることに注目されたい。この
演算は、これら成分に対して実行された第２の加算と４
つの成分e₄,e₅,e₆及びe₇に対して実行された第２の加算
とを同時に転記し得る。従つて各計算段は１つの数列の
成分全部を同時に受信し得る。このため「パイプライ
ン」型処理が可能である。第２の加算は以下によつて定義される。 f₀＝e₀＋e₃ f₁＝e₁＋e₂ f₂＝e₁−e₂ f₃＝e₀−e₃ f₄＝e₄＋e₅ f₅＝e₄−e₅ f₆＝e₆＋e₇ f₇＝e₆＋e₇ 最後に、第３の乗算は以下によつて定義される。演算ブロツク26は数列（e_j）、８ｊ15を余弦変換
数列の奇数添字成分に変換する。本発明によればこの演
算回路26は、４つの演算即ち１つの加算と１つの乗算と
１つの加算と１つの乗算とを順次実行する。この演算ブロツク26に対応する格子の詳細を第4c図に
示す。これら演算は次式によつて定義される。 −第１加算（表Ｉ）、 −第１乗算（表II）、 −第２加算（表III）、 −第２乗算（表IV）。この格子で要素e_i〔但し８ｉ15〕は第3b図で示さ
れたcos TFD,sin TFD,TCD及びTSDの種々の値を示す。第
２加算段によつて送出される成分f_i〔但し８ｉ15〕
は、cos TFD＋TCD及びsin TFD＋TSD、即ち第3b図の演算
ブロツク18によつて送出される量を示す。第4a図、第4b図及び第4c図に示す本発明の格子は、従
来技術の格子に比較して乗算段の削減が可能である。Ｎ
＝32の場合にも同様の削減が可能である。即ち、対応す
る格子の段数は僅か７段でよくそのうちの３つが乗算段
である。第5a図はＮ＝32の場合の本発明による余弦変換の高速
計算プロセスに対応する格子を示す。この格子は３つの
演算ブロツク28,30,32の形態で示される。演算ブロツク
28は全部の格子に共通の初期加算を行なう。演算ブロツ
ク28は数列（x_i）、０ｉ31、をa_j＝x_j＋x_31-j及びa
_16+j＝x_i−x_31-j〔但し０ｊ15〕によつて定義され
る数列（a_i）、０ｉ31に変換する。演算ブロツク30はＮ＝16の場合の本発明の格子を示
す。この演算ブロツクは最初の16個の成分a₀,a₁,…,a₁₅
を、数列（x_i）、０ｉ31、の余弦変換数列の偶数添
字成分にX₀,X₁₆,X₈,X₂₄,X₄,X₂₀,X₁₂,X₂₈,X₃₀,X₆,X₁₈,X
₁₀,X₂₂,X₁₄,X₂₆及びX₂の順序で変換する。演算ブロツク30は第5b図の格子によつて示される。こ
の演算ブロツクは第4a,4b及び4c図に示す格子と機能的
に同等でありＮ＝16に対応する。僅かな違いは、最初の
２つの加算段の間に恒等演算に等しい１つの乗算段が付
加されていることである。この付加段は、演算ブロツク
30と32とによつて実行される加算と乗算とを同期化し得
る。これにより「パイプライン」型の処理が可能にな
る。次に第5c図に基づいて演算ブロツク32に対応する格子
を説明する。演算ブロツク32は後半の16個の成分a₁₆,a
₁₇,…,a₃₁を数列（x_i）、０ｉ31、の余弦変換数列
の奇数添字成分に変換する。この演算ブロツクは第１加
算と第２加算と第１乗算と第２乗算と第３加算と第３乗
算とを順次に含む一連の段から成る。これらの演算は次
式によつて定義される。 −第１加算（表Ｖ）、 −第２加算（表VI）、 −第１乗算（表VII）、 −第２乗算（表VIII）、 −第３加算（表IX）、 −第３乗算（表Ｘ）。第3a図〜第5c図に示された格子に対応する計算は、加
算段と乗算段とを直列に含む回路によつて実行される。
例えば、Ｎ＝16に対応する回路の基本図について説明す
る。この回路は第６図に示される。この回路は直列の５つの計算段114,116,118,120及び1
22を含む。これら回路の各々は、16個の入力と16個の出
力とを含む。段114,116及び120は、式ａ±ｂの加算段で
あり、段118及び122は式αａ±βｂの乗算段である。階
数ｋ（但しｋは１〜５）の段によつて実行される計算
は、第4a,4b及び第4c図に示される格子の階数ｋの段に
対応する。次に、第７図及び第８図に基づいて加算段の特定具体
例を説明し第９図及び第10図に基づいて乗算段の特定具
体例を説明する。第６図の回路は更に、連続する２つの段の間に各々が
直列に配置されたダブルメモリ124,126,128及び130を含
む。第６図の場合、各ダブルメモリは、16個の記憶セル
を２組含む。より一般的には、各組の大きさがＮに等し
い。１つのダブルメモリのＮ個のセルを含む各組は、先
行の段から送出されたＮ個の値を受信し得る。同じメモリの２組は、フリツプフロツプ的に動作す
る。所与の時点で、１つの組は先行の段から送出された
Ｎ個の値を受信し、残りの組は記憶しているＮ個の値を
後続段に送出する。次の時点で、各組の役割が交替す
る。受信していた組が送信側になり、送信していた組が
受信側になる。これらのダブルメモリは、種々の計算段間でデータ流
を同期化しパイプライン型処理を可能にする。パイプラ
イン型でない遂次処理の場合には、これらダブルメモリ
を削除してもよい。一般的に、加算段の各々は唯１つの加算器と唯１つの
減算器とを含んでおり、また同様に、乗算段の各々は２
つの乗算器と１つの加算器と１つの減算器とを含んでい
る。この場合、段によつて受信されたＮ個の値の処理は
遂次的に行なわれる。従つて、回路がダブルメモリを含
まないときは、各計算段の間に単純メモリを付加するこ
とが必要である。更に、加算段114の入力にバツフアメ
モリ132を配置してもよい。加算段の具体例と乗算段の
具体例とを第７図〜第10図に基づいて以下に説明する。第７図は加算段の第１具体例を示す。この加算段は主
として、数値ａ及びｂを記憶する２つの入力バツフア13
4,136と、加算器138と減算器140と２つの出力バツフア1
42,144とを含む。加算器138は、入力バツフアに記憶さ
れた２つの数の加算又はこれらの数の１つの伝送を制御
する制御入力139を有する。減算器140もまた同様の機能
を果たす入力141をもつ。従つて、出力バツフア142はａ
＋ｂ、ａ又はｂは受信し得る。出力バツフア144はａ−
ｂ、ａ又はｂを受信し得る。第８図は加算段の変形例を示す。減算器と加算器と
は、加減算器148によつて置換されており、加減算器148
は出力バツフア146に送出される数をa,−b,a＋ｂ又はａ
−ｂに等しい値から選択するための２つの制御入力147,
149を有する。第７図及び第８図に示す加算段はまた、シーケンサと
（図示しない）アドレス手段とを含む。アドレス手段
は、この段に先行するメモリに記憶された数を入力バツ
フアにロードし、出力バツフアの内容を後続メモリに記
憶させる機能を果す。第９図は乗算段の第１具体例を示す。乗算段は、夫々
が数α，β,a及びｂを記憶した４つの入力バツフア150,
152,154,156と積αａ及びβｂを送出する２つの乗算器1
58,160と２つの制御入力161,163をもつ加減算器162と制
御入力161,163に与えられられた信号に従つてαa,β
ｂ、αａ＋βｂ又はαａ−βｂを受信する出力バツフア
164とを有する。入力バツフア154,156は乗算段に先行するメモリの数
を受信する。入力バツフア150,152には、該段に結合さ
れたリードオンリーメモリ149に記憶された数がロード
される。この段はまた、シーケンサと（図示しない）ア
ドレス手段とを含む。入力バツフア150及び152は夫々、係数α及びβを受信
し得るが、また夫々係数β及びαをも受信する。この場
合、バツフア164は数αa,βa,βａ−αb,βａ＋αｂを
受信し得る。係数α及びβの各々を互いに独立して配向
することができないときは、第９図の回路と同様の２つ
の回路を配備する必要がある。１つの回路では入力バツ
フア150及び152が夫々α及びβを受信し、もう１つの回
路では夫々β及びαを受信する。第９図の回路の第１変形例では、加減算器162を別々
の加算器と減算器とによつて置換する。この場合、４つ
の乗算器が必要であり、２つの乗算器が加算器に接続さ
れ２つの乗算器が減算器に接続される。第10図は第２の変形具体例を示す。この回路は、より
遅い処理速度の使用が許容される場合に重要である。第
10図では第９図と等価の素子を同じ参照符号で示す。こ
の段では、入力バツフア152,156と乗算器160とを削除し
た。１つの入力と２つの出力とをもつ累算器型のメモリ
166が、乗算器158と加減算器162との間に配置されてい
る。メモリ166と加減算器162とは、累算器型の入力をも
つ加減算器によつて置換されている。この具体例の利点
は、乗算器が１つで済むことであり、これは経済的に極
めて有利である。本発明の余弦変換数列の計算に対応する格子を第3a図
から第5c図に基づいて説明した。信号を余弦処理する目
的は、周波数領域での信号処理を行なうためである。一
般には、この処理した信号を次に逆余弦変換する。逆余
弦変換に対応する格子は、普通の余弦変換用格子から極
めて容易に得られる。即ち、種々の演算を転置によつて
置換し、演算順序を逆転させるだけでよい。このことに
関しては第3a図及び第3b図に基づいて説明した。第11図は、Ｎ＝16の場合の逆余弦変換数列に対応する
格子の１つの例を示す。この格子は、同じ係数で右から
左に読取られる第4a図の格子に正確に対応する。第12図は、この逆変換に対応する回路の基本図であ
る。計算段は第６図の回路に等しいが、順序が逆転して
いる。これらの計算段の間に、第７図の回路のメモリ12
4,126,128及び130と同等の機能を果すダブルメモリ166,
168,170及び172が挿入されている。更に、第12図の回路
の入力に配置されたメモリ174は、第６図の回路のメモ
リ132と同等の機能を果す。

【図面の簡単な説明】第１図は、チエンによる公知方法及び本発明方法を夫々
用いたときの余弦変換の高速計算回路に於ける種々のＮ
の値に対する加算段と乗算段との数を示す表、第２図は
従来の格子加算及び格子乗算を示すグラフ、第3a図は本
発明の余弦変換回路に対応する格子の概略図であり、処
理信号点の数がＮになるまで循環されるこの格子の構造
を示す説明図、第3b図は第3a図の格子の下半分の構造即
ち余弦変換数列の奇数添字成分を算出する構造を示す説
明図、第4a図はｎ＝16の場合の本発明回路に対応する格
子の概略説明図、第4b図及び第4c図は夫々、第4a図の格
子による余弦変換数列の偶数添字成分及び奇数添字成分
を算出する格子の説明図、第5a図はＮ＝32の場合の本発
明回路に対応する格子の概略説明図、第5b図及び第5c図
は夫々、第5a図の格子を用いた余弦変換数列の偶数添字
成分と奇数添字成分とを算出する格子の概略図、第６図
は本発明回路の具体例の概略図、第７図は第６図の回路
の加算段の第１具体例の説明図、第８図は第６図の回路
の加算段の第２具体例の説明図、第９図は第６図の回路
の乗算回路の第１具体例の説明図、第10図は第６図の回
路の乗算段の第２具体例の説明図、第11図はＮ＝16の場
合の本発明の逆余弦変換回路に対応する格子の説明図、
第12図は第10図の格子に対応する逆変換の高速計算を実
行する本発明回路の概略説明図である。 114,116,120……加算段、118,122……乗算段、124,126,
128,130,166,168,170,172……ダブルメモリ,132……バ
ツフアメモリ、134,136,150,152,154,156……入力バツ
フア、138……加算器、140……減算器、142,144,146,16
4……出力バツフア、148,162……加減算器、149……リ
ードオンリーメモリ、158,160……乗算器、166,174……
メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者エリツク・カシマテイフランス国、75016・パリ、プラス・ドウ・バルセローヌ・４ (56)参考文献特開昭59−205670（ＪＰ，Ａ) 特開昭57−75372（ＪＰ，Ａ) 米国特許4385363（ＵＳ，Ａ)

Claims

(57)【特許請求の範囲】１．数列（x_i）、０≦ｉ≦Ｎ−１、によって定義される
不連続な信号の余弦変換数列（X_i）、０≦ｉ≦Ｎ−１
［但しＮ＝2ⁿ,n≧４］の高速計算回路であって、数列（x_j）、０≦ｊ≦Ｎ−１、を受信し第１の数列（▲
ｘ⁰ _j▼）、０≦ｊ≦（N/2）−１［但し▲ｘ⁰ _j▼＝x_j＋x
_N-1-j］と第２の数列（y_j）、０≦ｊ≦（N/2）−１［但
しy_j＝x_j−x_N-1-j］とを送出する第１加算段と、直列に接続されており、最初の段半体は第１数列（▲ｘ
⁰ _j▼）、０≦ｊ≦（N/2）−１、を受信し最後の段半体
は余弦変換数列の偶数添字成分を示す数列（X_2q）、０
≦ｑ≦（N/2）−１、を送出しており、各段半体の各出
力に送出される信号は該段半体の各入力に与えられた信
号２つ以下を直線結合して得られたものであり、前記上
段半体アセンブリは、大きさＮになるための循環によっ
て定義されており、前記上段半体アセンブリがN/2個の
点に対する余弦変換回路を構成しており、Ｎ＝８のとき
１つの加算段と１つの乗算段と１つの加算段と１つの乗
算段とを直列に含んでいる上段半体アセンブリと、直列に接続されており、最初の段半体は第２数列
（y_j）、０≦ｊ≦（N/2）−１、を受信し最後の段半体
は余弦変換数列の奇数添字成分を示す数列（X_2q+1）、
０≦ｑ≦（N/2）−１、を送出しており、各段半体の各
出力に送出される信号は各段半体の各入力に与えられた
信号２つ以下を直線結合して得られたものである下段半
体アセンブリとを有しており、前記下段半体アセンブリは、（ａ）第３数列（▲ｘ³ _j▼）、０≦ｊ≦（N/8）−１［但し▲ｘ³ _j▼＝y_4j+2＋y_4j+1］と第４数列（▲ｘ¹ _j▼）、０≦ｊ≦（N/8）−１［但しｊ≦（N/8）−１のとき▲ｘ¹ _j▼＝y_4j ｊ＞（N/8）−１のとき▲ｘ¹ _j▼＝−y_N-4j-1］と第５数列（▲ｘ² _j▼）、０≦ｊ≦（N/8）−１［但し▲ｘ² _j▼＝y_4j+2−y_4j+1］とを送出する第１の加算用下段半体と、（ｂ）第４数列のN/2次のフーリエ変換数列の奇数添字
成分の実数部に等しい第６数列（α_2q+1）、０≦ｑ≦（N/8）−１と、第４数列のN/2次のフーリエ変換数列の奇数添字成分の
虚数部に等しい第７数列（β_2q+1）、０≦ｑ≦（N/8）−１と、第５数列のN/4次の正弦変換数列の奇数添字成分に等し
い第８数列（δ_2q+1）、０≦ｑ≦（N/8）−１と、第３数列のN/4次の余弦変換数列の奇数添字成分に等し
い第９数列（γ_2q+1）、０≦ｑ≦（N/8）−１とを送出する加算又は乗算用の一連の下段半体群と、（ｃ）数列（α_2q+1＋γ_2q+1）、０≦ｑ≦（N/8）−１
と（α_2q+1−γ_2q+1）、０≦ｑ≦（N/8）−１と（β_2q+1＋δ_2q+1）、０≦ｑ≦（N/8）−１と（β_2q+1＋δ_2q+1）、０≦ｑ≦（N/8）−１とを送出する第２の加算用下段半体と、（ｄ）数列（x_j）、０≦ｊ≦Ｎ−１のＮ次の余弦変換数
列の奇数添字成分を示す数列（X_2q+1）、０≦ｑ≦（N/
2）−１を送出する乗算用下段半体とが直列に接続され
ており、段半体アセンブリの各々がｎ−２個の加算段半体とＥ
［（ｎ＋１）/2］個の乗算段半体とを備えており、Ｅが
整数部分の関数であり、第１の乗算段が恒等演算に等し
いことを特徴とする余弦変換数列の高速計算回路。２．上段半体アセンブリと下段半体アセンブリとが同数
の加算段半体を含むことを特徴とする特許請求の範囲第
１項に記載の回路。３．所定の階数の上段半体と同じ階数の下段半体とが同
じタイプであること、即ち双方とも加算段であるか又は
双方とも乗算段であることを特徴とする特許請求の範囲
第２項に記載の回路。４．上段半体アセンブリと下段半体アセンブリとが、同
数の乗算段半体を含んでおり、必要な場合幾つかの乗算
段半体が恒等演算に等しいことを特徴とする特許請求の
範囲第１項に記載の回路。５．第４の数列のN/2次のフーリエ変換数列の奇数添字
成分の実数部に等しい第６の数列を送出する一連の下段
半体が、N/4個の点群に対する余弦変換数列の計算回路
と等しい個数、順序及び種類の加算段と乗算段とから構
成され、前記回路はＮ＝４の場合、直列に接続された１
つの加算段と１つの乗算段とを有することを特徴とする
特許請求の範囲第１項に記載の回路。６．少なくともＮ個の記憶セルをもつ第１のメモリが第
１加算段と上部及び下部の段半体アセンブリとの間に配
設されており、少なくともN/2個の記憶セルをもつ第２
のメモリが段半体の各々の間に配設されていることを特
徴とする特許請求の範囲第１項に記載の回路。７．更に、少なくともＮ個の記憶セルを含む別のメモリ
が第１段の手前に配設されていることを特徴とする特許
請求の範囲第６項に記載の回路。８．少なくともＮ個の記憶セルを２組含む第１のダブル
メモリが第１加算段と上部及び下部の段半体アセンブリ
との間に配設されており、少なくともN/2個の記憶セル
を２組含む第２のダブルメモリが段半体の各々の間に配
設されていることを特徴とする特許請求の範囲第１項に
記載の回路。９．数列（X_i）、０≦ｉ≦Ｎ−１［但しＮ＝2ⁿでｎ≧
４］で定義される不連続信号の逆余弦変換数列（x_i）、
０≦ｉ≦Ｎ−１、の高速計算回路であって、前記回路が余弦変換数列の偶数添字成分を示す数列（X_2q）、０≦
ｑ≦（N/2）−１、を受信して第１数列（▲ｘ⁰ _j▼）、
０≦ｊ≦（N/2）−１、を送出する上段半体アセンブリ
と、余弦変換数列の奇数添字成分を示す数列（X_2q＋１）、
０≦ｑ≦（N/2）−１、を受信して第２数列（▲ｘ
¹ _j▼）、０≦ｊ≦（N/2）−１、を送出する下段半体ア
センブリと、第１数列（▲ｘ⁰ _j▼）と第２数列（▲ｘ¹ _j▼）とを受信
して数列（x_j）、０≦ｊ≦Ｎ−１、を送出する最終加算
段とを含んでおり、上段半体の各々と下段半体の各々と最終加算段とが夫
々、逆余弦の数学演算を実行することを特徴とする逆余
弦変換数列の高速計算回路。１０．少なくともＮ個の記憶セルをもつ第１のメモリが
第１加算段と上部及び下部の段半体アセンブリとの間に
配設され、少なくともN/2個の記憶セルをもつ第２のメ
モリが段半体の各々の間に配設されていることを特徴と
する特許請求の範囲第９項に記載の回路。１１．少なくともＮ個の記憶セルを２組含む第１のダブ
ルメモリが第１加算段と上部及び下部の段半体アセンブ
リとの間に配設されており、少なくともN/2個の記憶セ
ルを２組含む第２のダブルメモリが段半体の各々の間に
配設されていることを特徴とする特許請求の範囲第９項
に記載の回路。１２．更に、少なくともＮ個の記憶セルを含む別のメモ
リを第１段の手前に含むことを特徴とする特許請求の範
囲第10項に記載の回路。