JPH03165192A - ２元独立変換の演算のためのシステムおよび回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、余弦の２元独立変換（ｂｉｄｉｍｅｎｓｏｕ
ｎａｌ　ｄｉｓｃｒｅｔｅ　ｔｒａｎｓｆｏｒｍ）の計
算だめのシステムおよび回路に関するものである。さら
に本発明は、このシステムの実行のための回路を包含す
る。よ（知られているように、テレビジョン信号のコー
ド化は、デイメンジョン８＊８、またはより一般的には
Ｍ＊Ｍ　（ここでＭは２の累乗である）を有する余弦独
立変換（ＤＣＴ）の使用によってきわめて効率的になさ
れる。

商業的なテレビジョンを考えると、処理すべきサンプル
の数はきわめて多く（一般に１秒当りのサンプル数は１
子方以上で、スタジオ用のデジタルフォーマットでは１
秒当りのサンプル数は２千７百万のオーダーである）、
とくに高画質テレビジョン（ＨＤＴＶ）の場合にはＤＣ
Ｔを動作させるのに必要なサンプル列は１秒当り１億を
超え、この場合、並列的に動作する多くのプロセッサが
使用されるが、使用するプロセッサの数を減らすために
高速にする場合にはいつでも、２元ＯＣＴを行う回路が
注目される。

シリシウム基板上の集積回路の形態でなされる２元ＯＣ
Ｔの回路はいくつか知られており、これは計算速度を増
加させことが可能で、そして同時に論理ゲートの数を適
切な範囲に保ち、直列演算での計算に依存しない。

とくにＦ、　Ｊｕｔｌａｎｄ、　Ｎ、　Ｄｅｍａｓｓｉ
ｅｕｘ、　Ｇ、　Ｃｏｎｃｏｒｄｅｌ、　Ｊ、　Ｇｕｉ
ｃｈａｒｄ、　Ｅ、　Ｃａｓｓｉｍａｔｉｓの「シング
ルチップ・ビデオレート１６＊１６独立余弦変換（Ａ　
ｓｉｎｇｌｅ　ｃｈｉｐ　ｖｉｄｅｏ　ｒａｔｅ　４６
傘１６　Ｄｉｓｃｒｅｔｅ　Ｃｏ５１ｎｅ　Ｔｒａｎｓ
ｆｏｒｍ）　Ｊ　　（アコースチック・スピーチ・アン
ド・シグナル・プロセシング１９８６国際会議予稿）、
およびＳ、　Ｃｕｃｃｈｉ、　Ｆ、　Ｍｏ１ｏのｒ　Ｄ
Ｓ３デジタル伝送のためのＤＣＴ基準テレビジョンコー
ド（ＤＣＴ　ｂａｓｅｄ　ｔｅｌｅｖｉｓｉｏｎ　ｃｏ
ｄｅｃ　ｆｏｒ　ＤＳ３　ｄｏｇｏｔａｌ　ｔｒａｎｓ
ｍｉｓｓｉｏｎ　）　Ｊ　　（１３０回ＳＭＰＴＥ技術
会議１９８８）を参照されたい、これらの文献には、直
列演算を使って２元ＤＣＴを実行するためのい（つかの
回路が開示されている。とくにＣｕｃｃｈｉおよびＭｏ
１ｏの文献は、２つのデイメンジョン８の１元ＯＣＴか
らなる２元ＤＣＴ　８　＊　８を記載し、この最後の１
つについて、Ｃｈｅｎ、　ＦｒａｌｉｃｋおよびＳｍ１
ｔｈの文献「独立余弦変換のための速い演算アルゴリズ
ムＪ　　（ＩＥＥＥＴｒａｎｓ、　ｏｎ　Ｃｏｍｍ、、
１９７７年９月）提案された演算スキーマを記載してい
る。

デイメンジョンＭＵＭの２元ＯＣＴの実行は、デイメン
ジョンＭの２つの変換に分解することによってなされ、
その演算のために直列演算が用いられ、この場合、高い
精度のためには、Ｂ２進ゼロをもつ数の表現が使用され
る。Ｂは通常１６に等しい、ここで注意すべきことは、
ＯＣＴに入るワードおよび同じＤＣＴから出るワード（
演算結果）が１６ビット以下（通常８から１２ビット）
である、ということである。ＤＣＴに適用されるワード
は速度Ｒｐで並列ビットの形態で演算回路に入り、そし
て２つのＯＣＴを形成する前に並列ビットから直列ビッ
トの形態にワード変換を行う（そしてこの変換から得ら
れたワードを出力に送る前に逆変換が行われる）ので、
プロセッサＯＣＴの内部でのビット速度Ｒｓは下記の式
で与えられる。

ここでＭはＤＣＴのデイメンジョン、１６は演算を行う
ために使用された各ワードの直列ビット数である。いま
、複雑さに対する要求と冗長度減少の効率との間の最適
な妥協として一般に使われているデイメンジョンである
デイメンジョン８　（Ｍ＝８）を有するＯＣＴの場合に
おいて、これはＲｓ＝２Ｒｐ すなわち直列形態のワードに含まれるビットの変換速度
は、プロセッサＯＣＴに入り、そしてそこから出るワー
ドの速度の２倍である。このプロセッサＯＣＴは、その
一方において、入力および出力ワードの周波数に対して
２倍のクロック周波数の供給を強制し、他方で、演算要
素の周波数に関して高い性能を要求し、あるいは同等の
方法においてプロセッサの内部でビットが処理される速
度を一定に維持して入力および出力ワードの速度を規制
する。

この発明は、前述のような欠点を解消するもので、１６
ビットのワードの内部表現をもつＤＣＴ　Ｓ＊８の場合
を参照して示すと、 である。

この発明は、１６ビットの単独の直列信号列Ｓに代えて
、８ビットを含む２つの直列信号列（ＳｐおよびＳｄ）
の形態で各ワードを表現することからなる。この２つの
直列信号列はそれぞれ、処理データの偶数位置のビット
（偶数信号列Ｓｐ）および奇数位置のビット（奇数信号
列Ｓｄ）でっくられる。具体的には、基本的な演算要素
（加算器／減算器）が、単一ビットにではなくてビット
対に作用するように編成される。この方法では、各クロ
ックのストロークで偶数信号列ｓｐおよび奇数信号列Ｓ
ｄの両方に処理が行われる。この技術を使うと、 ろ に等しい直列形態でのワードビットの変換速度を得るこ
とが可能である。

単一ビットにではな（てビット対に対して処理を行う必
要性のために避けられない演算速度の低下は、プロセッ
サ内部におけるビット速度ゲインＲｓの係数２に比較す
れば顕著なものではない。

−殻内に述べると、この発明は、Ｍが累乗２を有する２
元変換Ｍ＊Ｍを行うことが必要であり、そして演算が２
Ｍビットに等しい長さを有するワードのビット対に対し
て直列の形態で行われる場合に適用可能である。この発
明の主な特徴は特許請求の範囲に記載したとおりである
。この発明はまた、このようなシステムの実行のための
装置を包含する。

この発明の種々の特徴および利点は、第１゜２．３，４
，５，６，７．８図を参照した以下の説明から明らかに
なろう。

以下の説明では一般的な２元ＤＣＴの省略表記を前提と
する。すなわち入力サンプルのマトリックス８＊８をＸ
で示す場合、これは ＤＣＴ　（Ｘ）＝Ｙ＝ＡＸＡＴ を表す。ここでＡは変換マトリックスである。マトリッ
クス積に関連する性質のために、Ｙ＝Ａ　（ＸＡ”　） を用いることもある。

マトリックスＸの列に作用する第１の積Ｚ＝ＸＡ”　　
（１元ＤＣＴ　）を得ることができる。ついで中間マト
リックスＺの行に作用する積Ｙ＝ＡＺ　（１元ＯＣＴ　
）を得ることができる。

実際、マトリックス積ＸＡ”およびＡＺは、たとえばＣ
ｈｅｎ、　ＦｒａｌｉｃｋおよびＳｍ１ｔｈの前述の文
献に記載された高速アルゴリズムによって得られる。

同様に、マトリックスＺがいったん計算されたのちには
、Ｚ’　　（Ｚの置換マトリックス）を、ついでマトリ
ックスＺ７の列に作用するＹ　Ｔ　＝　Ｚ　ＴＡ’　　
（出力のマトリックスは置換されていることに注意）を
得ることができる。

ついで−殻内に言えば、２元ＯＣＴは、−１元ＤＣＴ変
換 一中間マトリックスの置換 一１元ＤＣＴ変換 のカスケードと見ることができる。

すなわち、 一１元ＤＣＴ変換を行う２つの演算ブロック−マトリッ
クス置換を行うブロック を得ることが必要である。

さらに、チップ内部での演算が直列演算によって行われ
、プロセッサの内部および出力でのサンプルが並列フォ
ーマットで行われるとき、並列−直列−並列コンバータ
を設けることが必要である。

ＤＣＴプロセッサのトップレベル 第１図は、２元ＯＣＴプロセッサのブロック図で、これ
は伝送および受信の両方において（制御ＴＸＲＸにした
がって）２元ＯＣＴ　８　＊　８を行う、上の説明にし
たがえば、１元ＤＣＴを行うための２つの演算ブロック
と、中間マトリックスの置換のための１つのブロックと
がある。

すなわち、 −ＴＸＲＺによッテ、ＤＣＴＲが列に”）　イテＯＣＴ
を行い、ＤＣＴＣが行についてＯＣＴを行う。

−ＴＸＲＺによって、ＤＣＴＲが列についてＩ　ＤＣＴ
を行い、ＤＣＴＣが行についてＩ　ＤＣＴを行う。

第１図はとくに、 ａ）演算ブロックＤＣＴＲおよび口ＣＴＣｂ）入力ワー
ドについては並列ビットから直列ビット対への変換、出
力ワードについてはその逆の変換を行うブロック（ＰＡ
Ｒ３ＥＲＧ　）Ｃ）演算マトリックス（ＤＣＴ列−ＤＣ
Ｔ行）の置換を行うブロック（ＭＥＭＣＧ　） ｄ）変換された信号のサンプルへのシフトを行うブロッ
ク（ＩＮＴＩＧ、ＩＮＴＯＧ　）を示している。

さらに第１図は、入力−出力信号およびチップ内部の制
御信号を示している。

ａ）入力信号ニ ーＩ　（１５：０）：入力サンプル、２の補数、並列フ
ォーマット −Ｐ：内部カウンタのリセット −ＡＲＩ　、　ＡＲＯ：処理出力でデータになされる丸
めの選択 −Ｎ　（６：　０）　　：　Ｄ（：Ｔ係数に作用するシ
フト係数： Ｏ≦Ｎ　　（６：　０） −ＣＫ　：クロック入力 −　ＴＸＲＸ　：伝送／受信切り替え ｂ）出力信号ニ ーＯＥ　（１５：　１） 並列フォーマット 一０ＶＦ　ニオ−バーフロー検索 −ＳＯ：出力同期 −ＵＣ（７：　Ｏ） ≦１２７ ：出力サンプル、 ：カウンタの外部出力 ２の補数、 Ｃ）チップ内部の制御信号ニ ーＣＴ　：演算ブロックＤＣＴＲおよび口ＣＴＣの制御
−Ｐ　Ｓ　：　ＰＡＲ３ＥＲＧの制御 −３ＨＹ　：　ＭＥＭＣＧ　（７）制御プロセッサを形
成するブロックについて以下に説明する。

１見１旦ユク 第１図について説明すると、ブロックＤＣＴＲおよびＤ
ＣＴＣは、２つの１元ＤＣＴの演算を行う。変換動作は
、「高速」アルゴリズムにしたがって行われ、これらは
カスケード状の演算「スロットル」を形成する（受信側
ではスロットルの順序は伝送側の逆になる）。演算スロ
ットルによって行われる主な動作は加算、減算および乗
算である。並列加算の連続として直列演算および乗算の
中断を用いて、加算および減算動作、したがって乗算の
ためにも使用することができる基本セルの導入が有用で
あることを認識できる。

以下に基本的な演算機構の動作を、演算スロットルの基
本要素を使うものとして説明する。

ロ１１１ 第２図は、直列のビット対に働く基本的加算器／減算器
の構成を示す。これが変換動作の主ブロックを示してい
る。式Ｓ＝　（＋Ｘ＋Ｙ）２−’″は、可変値Ｘおよび
Ｙ（正または負）が与えられたとき、加算または減算を
行うことを示し、その結果が２−′″（２−ｍにしたが
って加重）によって割られる。

１６ビットの入力変数Ｘが与えられると、Ｘ　”　（Ｘ
　Ｏ＋　Ｘ　Ｉ＋−１−＋　Ｘ　＋ｓ）これは２つの直
列信号列の形態で処理される。

Ｘｐ＝ＣＮｏ＋Ｘ＊＋、、−＊　Ｘ１４）Ｘｄ＝　（ｘ
、ｘｓ＋、、−−＋　ｘ＋ｓ）ここでＸｐおよびｙｐは
それぞれ偶数の直列信号列および奇数の直列信号列（各
々８ビットをもつ）である（入力変数Ｙについても同じ
）。１６ビットをもつ出力変数 ＳＰ”　（Ｓｏ＋Ｓ＊、・・・・、８１４）Ｓｄ＝（ｌ
ｉ；ｌ＋Ｓｓｌ−−−１５Ｉｍ）は直列信号列（各々８
ビットをもつ）で構成される。

適当な制御回路から発生する「プリセット」、「ロード
」、「選択」信号は、加算開始および加算終了の開始時
を正しく同期させなければならない。

値２１は、現行加算の２進加重である。上に述べたこと
は、第２図の分解図である第３ａ図を参照した例で示す
ことができる。

ここでは Ｓ＝　（Ｘ＋Ｙ）２−’ を演算することとする。

加重２°の可変量について述べると、正しい加算を行う
のを可能にするために、４ビット上での符号延長が必要
であることがわかる。第３ａ図（「偶数」加算器）にい
ついて述べると、ブロック「１」および「２」　（フル
アドレス）が入力でビット対への加算を行う。ブロック
ｒ３Ｊ　　（３つの入力をもつエクサ−（ｅｘｏｒ）　
）はこの加算の符号延長を行う。

ブロック「７」　（選択機能をもつフリップフロップ）
は、加算の最初のキャリー（プリセット＝１）または現
行キャリー（プリセット＝０）をロードする。ブロック
「４」　（選択機能をもつフリップフロップ）は、現行
加算（ロード＝１）の符号延長をロードするか、または
先行の加算（ロード＝０）の符号延長を保持する。

ブロック「５」および「６」　（マルチプレクサ）は、
その出力に加算の値（選択＝Ｏ）または符号延長（選択
＝１）を与える。またこれは「丸め」出力（２つの直列
信号列に加えて）を与えることに注意しなければならな
い、事実、最終加算がいかなる場合にも８ビットの２つ
の直列信号列に表されなければならないので、乗算スロ
ットルの最終加算は、丸めを考慮してなされねばならな
い。

以下に「丸め」を使用した例を示す。第３ｂ図は、時間
に対する加算（Ｘ＋Ｙ）２’のダイアグラムを示す、２
１番目のビットおよび（２１＋１）番目のビットが同時
に処理されることに注意しなければならない、「Ｅ」は
加算（Ｘ＋Ｙ）２４の符号延長を示す、プリセット＝−
ｍ（時間ＴＯで）のとき、最初のキャリー（０）がブロ
ック「７」にロードされる。時間Ｔ１で、相当する偶数
信号列 Ｓｏ　＝Ｘｏ　＋Ｙｏ　＋ｃｉ　　（Ｃｉ＝Ｏ）の最初
の２ビットの加算がなされる。

加算（Ｃｐ）の出力キャリーは、相当する奇数信号列 Ｓｔ　＝Ｘｔ　−＋４．　＋ｃｐ の最初の２ビットの加算の入力キャリーを形成する。

この合計（Ｃｄ）の出力キャリーは、ブロック「７」に
ロードされ、時間Ｔ２で偶数信号列に後続の加算の入力
キャリ−Ｃｉを形成する。時間Ｔ８で加算の最後のビッ
ト Ｓ　＋ｓ＝　Ｘ　Ｉｓ＋　Ｙ　＋ｓ＋　ＣＩ）が演算さ
れ、同時に符号延長 Ｅ　＝　Ｘ　＋ｓ＋　Ｙ　＋ｓ＋　Ｃｄが演算される。

ロード＝−ｍ（時間Ｔ８で）のとき、符号延長がブロッ
ク「４」にロードされる。

時間Ｔ９．ＴＩＯで選択＝１であると仮定すると、符号
延長は２つの時点について正しく保持される（４ビット
）。

（Ｘ＋Ｙ）２−” を演算すると仮定する。

加重２°の変数について述べると、２−３にしたがって
正しい加重を与えるために、３つのビットに符号延長が
必要であることが分かる。この場合、第２図に示した回
路の内部構造が第４ａ図（「奇数」加算器）に示され、
これはブロックｒ５」　（単純なマルチプレクサではな
（て選択入力を有するフリッププロップ）において第３
ａ図のものとは異なる。動作は偶数加算器について示し
たものと同じである。第４ｂ図は加算（ｘ＋ｙ）２３対
時間のダイヤグラムである。

再び、第２１番目のビットと第（２ｉ＋１）番目のビッ
トとが同時に処理され、ｒＥ」は加算（Ｘ＋Ｙ）２−”
の符号延長を示す。３ビットへの符号延長および同期の
ためには、２つの出力信号列の１つを遅延させ、同じ信
号列を反転させることが必要であることに注意しなけれ
ばならない。この場合、変数Ｘ２°への後続の加算を直
接行うことが可能である。加算を行う代わりに減算を行
わなければならない場合（たとえば−ｘ＋ｙ）には、Ｘ
が否定され、初期キャリー１がとられる装置１ムユユ上
丑 変換の演算を行うために「高速」法が使われる場合、形
成ブロックはいくつかの加算スロットルである。これら
は被乗数（可変量）と乗数とからなる。スロットル内部
での乗算のために予測される基本的な加算／減算ブロッ
クの使用の一例として、第５ａ図に演算スロットル（Ｃ
１，Ｓｌ）を示す。

被乗数（可変データ）は、直列に入力および出力される
ビット対の形態をなし、被乗数（Ｃ１゜Ｓｌ）は一定数
であり、ＤＣＴ変換の演算の間、使用された正弦および
余弦値のｍ小数ビット（必要なだけ）の２進表示に対応
する。乗算は、部分的な加算の連続によって行われる。

ここで、行うべき部分的な加算の回数を減らすことが可
能であることを示す。これは次のように記す（単独の出
力Ｗについて考慮すると）ことができる。

ここでＳ’ｚ　、　Ｃ’ｚ　＝　（−１，０，１）で、
スロットルの一般係数に３値表示を使用する。この選択
は、ゼロの最大数を有する乗算係数の表示を試すので、
行うべき加算の数の現象をもたらす。第５ａ図は、１４
の小数ビットの表示にしたがった係数　を示す。第５Ｃ
図は、３値表示にしたがった対応する（Ｓ’、、、Ｃ’
、、）を示し、ここで値−１はｌで示す。

第５ｄ図は、加算の連続としての出力ＺおよびＷを示し
、第５ｅ図は加算の連続としての出力Ｗを示す。第５ｆ
図は、部分的加算が偶数ビットおよび奇数ビットで表す
ことによって証明させることを示している。第５ｇ図は
、Ｗの演算に対応する方法を示す（スロットルの出力２
を得るために同様の方法が履行される）。

すでに明らかにされたように、−殻内加算器／減算器（
偶数および奇数タイプの両方）の入力のビット対の偶数
ビットおよび奇数ビットは、異なる２進加重を有するが
、同時に処理される。すでに示したように入力および制
御信号を適切に同期させる偶数および奇数加算器／減算
器のカスケード結合を使用することによって、どのよう
な演算スロットルにも満足を得ることが可能である。「
最終」加算器は、偶数加算器と同じであるが、符号延長
は行わない。

最終加算器の「丸め」入力に注意すべきであり、これは
最終加算の最初のキャリーを形成する。加算の丸めを行
うために、最初のキャリーは、適当な時点でいつでも１
に等しくあるべきである。

丸め＝ビット＃　１ｄｉＳｙ　−”＝　（Ｓｖ−”　）
　１を確認することは容易であり、したがって最初のキ
ャリーエキヤリ−（１＋　（Ｓ　２−”）　１＝（３２
””） すなわち丸めを行うためには、最後の加算の最初のキャ
リーが最後の偶数加算器の出力信号列の適当なビットか
ら生じればよい（最終ブロックの前の最後の加算器が奇
数加算器である場合、推論は同じである）。

夕［−並夕Ｕ　　・・　　　　４ 偶数ビットに動作する回路部分のみについて説明するが
、奇数ビットに対する動作も同様である。プロセッサＤ
ＣＴに入り、そこから出るワードが１６ビットで表され
る場合を想定する。第６ａ図は、直列−並列−直列変換
器を形成する基本的な要素の原理を示し、これは２つの
マトリックス対（マトリックスｌａ、マトリックスｌｂ
）および（マトリックス２ａ、マトリックス２ｂ）から
なり、マトリックス１ａはデータを並列にロードするが
、マトリックス１ｂはデータを直列にロードする（マト
リックス２ａおよびマトリックス２ｂは直列−並列変換
において同様に動作する）。

この２つのマトリックス対はそれぞれ次のように動作す
る。

−ａ）並列ビットをもつワードの８つの偶数ビットを偶
数ビットの直列信号列に変換する（マトリックスｌａ、
マトリックスｌｂ）。事実、可変人力量は並列フォーマ
ットで書かれており、したがってＯＣＴ演算を行う前に
直列フォーマラットに変換しなければならない。さらに
詳しくは、８つの連続するワードの各々について８つの
並列ビットがマトリックス１ａに入り、この動作の終端
で８つのワードが直列ビットの形態で連続して出力に送
られる。マトリックスｌｂは、マトリックス１ａの動作
時間にわたって交互に同様の動作を行う。

−ｂ）直列ビットの偶数ビットの列を偶数ビットの直列
信号列に変換する。（マトリックス２ａ。

マトリックス２ｂ）。事実、ブロックＤＣＴＣ（第１図
）の可変出力量は直列フォーマットで書かれており、し
たがって出力に送られる前に並列フォーマラットに変換
しなければならない。さらに詳しくは、直列ビットの形
態の８つのワードの各々について８つの並列ビットがマ
トリックス２ａに連続して入り、この動作の終端で８つ
のワードが並列ビットの形態で連続して出力に送られる
。マトリックス２ｂは、マトリックス２ａの動作時間に
わたって交互に同様の動作を行う。

４つのマトリックスの各要素は、選択入力を有するフリ
ッププロップであり、その選択入力は１６のクロックス
トロークに等しい時間を有する適当な制御信号、とくに −（マトリックスｌａ、マトリックスｌｂ）のための制
御信号「Ｃ」 ＝（マトリックス２ａ、マトリックス２ｂ）のための制
御信号ｒＤＪ　。

たとえば、（マトリックスｌａ、マトリックスｔｂ）の
対について、 Ｃ＝０についてニ ーマトリックスｌａは８つの入力ワードの各々について
８つの並列データを入力でロードする。

−マトリックス１ｂは８つのワードの８つの直列データ
Ｃ前の半期−Ｃ＝ｔにおいてロードされた）を出力でア
ンロードする。

Ｃ＝１についてニ ーマトリックスｌａは８つのワードの８つの直列データ
（前の半期−Ｃ＝１においてロードされた）を出力でア
ンロードする。

−マトリックス１ｂは８つの入力ワードの各々について
８つの並列データを入力でロードする。

（マトリックス２ａ、マトリックス２ｂ）の対は、信号
りによって制御され、（マトリックス１ａ、マトリック
スｌｂ）とは反対の動作を行う。

ＤＣＴ演算に導入される遅延は、一般にＮ＊８十Ｋに等
しく、したがってＤはに個のクロックストロークのＣに
対して遅延（および否定）される。

ＤＣＴ演算に導入される遅延がＮ＊８　（Ｋ＝０）に等
しい場合、上記の動作を行わせるために単独のマトリッ
クス対（マトリックスｌａ、マトリックスｌｂ）を使用
することが可能である。と（にマトリックス１ａおよび
マトリックス１ｂによって行われる動作を単独マトリッ
クス１に結合することが考えられ、同様にマトリックス
１ｂおよびマトリックス２ａによって行われる動作を単
独マトリックス１に結合することが考えられる。このよ
うな構成が第６ｂ図に示され、その動作原理はつぎのと
おりである。

Ｃ＝０についてニ ーマトリックス１は入力で並列データをロードし、同時
にＣ（Ｃ＝１）の先行する半期に直列にロードされたデ
ータの並列出力を得る。

−マトリックス２は入力で直列データをロードし、同時
にＣ（Ｃ＝Ｏ）の先行する半期に並列にロードされたデ
ータの直列出力を得る。

Ｃ＝１についてニ ーマトリックス２は入力で並列データをロードし、同時
にＣ（Ｃ；＝１）の先行する半期に直列にロードされた
データの並列出力を得る。

−マトリックス１は入力で直列データをロードし、同時
にＣ（Ｃ＝０）の先行する半期に並列にロードされたデ
ータの直列出力を得る。

この方法では、この構造のすべての要素が常に動作して
おり、２元ＯＣＴ　　（ＤＣＴＲ，ＭＥＭＣＧ、Ｄ（１
：ＴＣのカスケード）の演算時間が８つのクロックスト
ロークの倍数でなされることで可能となることに注意す
るべきである。２つのマトリックス（マトリックスｌ、
マトリックス２）は交互に動作する。すなわち並列ビッ
トの８つのワードが一方のマトリックスに入力および出
力されるとき、他方のマトリックスには直列ビットの８
つのワードが同時に入力および出力される。これら２つ
のマトリックスは、時間的に連続して入力または出力さ
れる８つのワードについて上記の方法の一方で動作する
（ワードが並列ビットからなっている場合。直列ビット
からなっている場合はその逆）。

Ｎ　メモリ　ＭＥＭＣＧ ブロックＭＥＭＣＧは、１元変換の下流で８＊８のサン
プルのマトリックスの行および列を交換し、ついでマト
リックスの交差を行う。直列−並列−直列変換器につい
て述べたのと同様に、偶数ビットに対して動作する単独
回路部分について説明する。この構成は奇数ビット用に
ついても同様である。基本的にはその動作原理はＰＡＲ
ＳＥＲＧの原理と同じであり、その主要要素はマトリッ
クス対（第７ａ図）である。マトリックスの各要素は選
択入力を有する一般的なメモリ要素であり、その選択入
力は、１２８のクロックストロークに等しい期間を有す
る適当な制御信号によって制御される。

入力信号列は直列の形態のもので、マトリックスの８つ
のベクトルを形成する（各ベクトルは８要素によって形
成され、−殻内なベクトルの各要素は８つの可変偶数ビ
ットによって形成される）。

第７ａ図を参照する。

Ｃ＝０についてニ ーマトリックス１はベクトルｖ１・・・ｖ８をロードし
、一方マトリックス２は、Ｃ（Ｃ＝１）の先行する半期
にロードされた８つのベクトルＷ１・・・Ｗ８をアンロ
ードする。

一マトリックス２はベクトルＷ！”　・・・Ｗ８Ｔをロ
ードし、一方マトリックス１は、Ｃ（Ｃ＝０）の先行す
る半期にロードされた８つのベクトルＶｌ’　・・・Ｖ
８”をアンロードする。

２つのマトリックスは、単独の構造の理解のために異な
る方法で示されている。同様にＰＡＲＳＥＲＧに関連し
て述べたことは、すべての要素が常に動作する形態を有
する単独マトリックスの要求を満足する。

一〇＝０のとき、ベクトルＶｌ・・・Ｖ８がロードされ
、同時にＣ（Ｃ＝１）の先行する半期にロードされたベ
クトルＷ１・・・Ｗ８がアンロードされる。

−Ｃ＝１のとき、ベクトルＷｌ”　・・・Ｗ８Ｔがロー
ドされ、同時にＣ（Ｃ＝０５の先行する半期にロードさ
れた８つのベクトルＶｌ”　・・・ＶＢ２がアンロード
される。

ＤＣＴ演算は、スケーリングなしに行われるが、通常Ｄ
ＣＴデータは伝送を許容するために精密に減少される。

したがって変換係数に対するシフトを行う要素を挿入す
るのが有利であり、とくに２−ｎ７６倍（ここでｎは整
数）するスケーラの使用が有利である。

この選択の理由は次のとおりである。

−ハードウェアの単純化。

−係数２−ｎ／ａを使ってシフトの割合が一定になるこ
と。

受信時には非変換を行う前にＯＣＴ係数を２−１１／８
倍する逆スケーラを使用しなければならない。

２−””＝２−Ｉ’ｌｌ／＠　＊　２−ｎ２　、　ｎ　
＝＝　Ｑ　・、　−１２７ここで ｎ１＝０・・・７ ｎ２：０・・・１５ すなわち一定の係数（２−／ａ、ｎ１＝１・・・７）に
よる乗算および単純なシフトによって伝送側でシフトが
行われる。第８ａ図は伝送側の２つのシフト列を示す。

受信側における理想的な反転動作が第８ｂ図に示される
。１４の一定被乗数係数（伝送側では２−ｎ／ａ、受信
側では２　ｌ／１１、ｎ＝０・・・７）をもつことによ
る欠点をな（すために、受信側でのシフトは以下の方法
でなされる。

２ｎ／・＝　２　””＊　２−”−”””　、　ｎ　＋
　＃　０２１”　＝　２　”、　ｎ　＋≠０ 第８ａおよび８ｂ図において、伝送側および受信側にお
いて乗算器およびシフターが配置される順序に違いがあ
ることに注意すべきである。伝送側では変換信号の係数
は「下向きＪ　　（２−／１１による乗算）にシフトさ
れ、したがって精度を低下させずにまず２１′１、つい
で２−＋′″による乗算を行ごとが必要である。受信側
では変換された信号の係数は「上向き」にシフトされね
ばならず、つぎニマずシフ　１’　２　”’　％ツイテ
２−”−”””　！Ｌ：Ｊ：６乗算を行うことが必要で
ある。

【図面の簡単な説明】

第１図は本発明の一実施例における２元ＤＣＴプロセッ
サのブロック図、第２図は直列のビット対に働く基本的
加算器／減算器の構成を示すブロック図、第３ａ図は第
２図の分解図、第３ｂ図は時間に対する加算のダイアグ
ラム、第４ａ図は第２図に示した回路の内部構造を示す
ブロック図、第４ｂ図は加算対時間のダイヤグラム、第
５ａ〜５ｆ図は演算スロットルを示す説明図、第６ａ図
は直列−並列−直列変換器の原理を示す説明図、第６ｂ
図は他の直列−並列−直列変換器の原理を示す説明図、
第７ａ図はマトリックス対を示すブロック図、第７ｂ図
は他のマトリックス対を示すブロック図、第８ａ、８ｂ
図は伝送側の２つのシフト列を示すブロック図である。

Claims (9)

【特許請求の範囲】
1. （１）２つの１元変換の形態の下で直交しかつ分離可能
   な性質を有する次元Ｍ＊Ｍの２元変換を行うための、高
   速演算プロセスの存在するシステムであって、前記シス
   テムは、並列ビットの形態で書かれ、各々が２Ｍビット
   の最大長を有する入力および出力ワードに対して動作す
   るもので、２Ｍビットの長さを有するワードの形態で表
   された可変データに作用する加算器、減算器および乗算
   器を内部に備え、前記可変データ間の加算および減算動
   作および一定係数による前記可変データの乗算動作が、
   直列の形態のビットのＭ対の形態で示されるデータにつ
   いて行われ、かつ並列ビットを有するワードの形態の入
   力および出力ワードの速度が内部データを表すビット対
   の速度に等しくなるように行われるシステム。
2. （２）時間的に直列に分布されたビット対の形態で表さ
   れた可変量の加算および減算動作、および定数による前
   記可変量の乗算動作を行うために、時間的に直列に分布
   されたビット対の形態で再び表された可変量が単独タイ
   プの２つの演算要素で使用され、その一方は２つの可変
   量の加算または減算およびこれにつづく２＾−＾ｍ（こ
   こでｍは偶数の整数で、ｍ≧０）による乗算を行うのに
   適したものであり、他方の演算要素は２つの可変量の加
   算または減算およびこれにつづく２＾−＾ｍ（ここでｍ
   は奇数の整数で、ｍ≧０）による乗算を行うのに適した
   ものであり、さらに前記両演算要素は、第２の演算要素
   がそれから出るビット対の各々のビットにクロック期間
   を与えるための遅延要素を有していることのみで相違し
   ていることを特徴とする請求項１記載のシステム。
3. （３）行われる変換が次元Ｍ＊Ｍ（ここでＭは２の累乗
   に等しい）の余弦における独立変換である請求項２記載
   のシステム。
4. （４）前記２元変換が次元８＊８を有し、かつ前記可変
   データが１６ビットの精度で内部的に表される請求項３
   記載のシステム。
5. （５）実施例および図面に示したシステム。
6. （６）請求項１から５のいづれか１項に記載のシステム
   を実行するための回路であつて、−並列ビットの形態の
   入力ワードを、時間的に直列に分布されたビット対によ
   って表されるワードの形態に変換する手段、 −Ｍ＊Ｍデータのブロックの行に１元変換を適用して前
   記データを時間的に直列に分布された形態に処理する手
   段、 −Ｍ＊Ｍデータのブロックの要素の行を列に転換する手
   段、 −前記データブロックＭ＊Ｍの列について１元変換を行
   う手段、 −直列ビット対から並列ビットの形態のワードへの変換
   を行う手段、 を備えた回路。
7. （７）入力インターフェース、入力ワードについては並
   列ビットの形態から、直列ビット対によって表されるワ
   ードの形態に、出力ワードについてはその逆に変換する
   入力ワードの変換器、１元ＤＣＴ変換のための第１の演
   算器、１元変換のための第２の演算器、および出力ワー
   ドのためのスケーリング装置を備えていることを特徴と
   する、シリシウム基板上に設けられた請求項６記載の回
   路。
8. （８）第３ａおよび４ａ図に示した加算および減算装置
   が使用された請求項６または７記載の回路。
9. （９）実施例および図面に示された回路。