KR100936242B1

KR100936242B1 - Ｏｆｄｍ를 위한 ｆｆｔ/ｉｆｆｔ 듀얼모드 장치 및 그제어방법

Info

Publication number: KR100936242B1
Application number: KR1020070108940A
Authority: KR
Inventors: 김선희; 김도훈; 김용성; 조진웅
Original assignee: 전자부품연구원
Priority date: 2007-10-29
Filing date: 2007-10-29
Publication date: 2010-01-12
Also published as: KR20090043210A

Abstract

본 발명은 OFDM를 위한 FFT/IFFT 듀얼모드 장치 및 그 제어방법에 대하여 개시한다. 본 발명은 각각 한 쌍의 실수부 및 허수부로 구성된 2N(0 ≤ N, 정수)개의 데이터를 M개씩 병렬로 입력받아 고속 푸리에 변환 모드에서 N개의 홀수 번째 데이터와 N개의 짝수 번째 데이터를 구분하여 출력하고, 역고속 푸리에 변환 모드에서 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터의 실수부와 허수부를 바꿔서 출력하는 입력 버퍼 멀티플렉서와, 상기 N개의 홀수 번째 데이터 및 상기 N개의 짝수 번째 데이터를 각각 입력받아 고속 푸리에 변환하는 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서와, 상기 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서 출력을 각각 버터플라이 연산하는 제1 및 제2 라딕스-4 버터플라이부와, 상기 고속 푸리에 변환 모드에서 상기 제1 및 제2 라딕스-4 버터플라이부 출력을 정렬하여 2N개의 데이터를 출력하고, 상기 역고속 푸리에 변환 모드에서 상기 정렬한 2N개의 데이터의 실수부와 허수부를 교환하여 출력하는 출력 버퍼 멀티플렉서와, 상기 고속 푸리에 변환 모드 또는 역고속 푸리에 변환 모드를 제어하는 제어부를 포함하는 점에 그 특징이 있다.

본 발명에 따른 OFDM를 위한 FFT/IFFT 듀얼모드 장치 및 그 제어방법은 DIT(Decimation In Time) 방식을 적용한 2N-포인트 고속 푸리에 변환을 M개씩 병렬로 처리하여 시간 지연이 적고, 시스템 동작속도가 낮아 하드웨어 구현 및 제어가 용이하고 성능이 우수하다.

OFDM, FFT/IFFT 듀얼모드, FFT 프로세서, 버터플라이 연산, 트위들 펙터

Description

ＯＦＤＭ를 위한 ＦＦＴ/ＩＦＦＴ 듀얼모드 장치 및 그 제어방법 { Apparatus providing FFT/IFFT for OFDM by Dual Mode and the Controlling Method thereof }

본 발명은 OFDM를 위한 FFT/IFFT 듀얼모드 장치 및 그 제어방법에 관한 것으로, 특히 2N개의 데이터를 M개씩 병렬로 DIT(Decimation In Time) 고속 푸리에 변환 연산하여 시간 지연이 적고, 하드웨어 구현 및 제어가 용이하며, 성능이 우수한 OFDM를 위한 FFT/IFFT 듀얼모드 장치 및 그 제어방법에 관한 것이다.

OFDM(Othogonal Frequency Division Multiplexing)은 고속 전송률을 가지는 데이터를 낮은 전송률을 가지는 많은 수의 데이터열로 나누고 이들을 다수의 부반송파를 사용하여 동시에 전송하는 방식이다.

이때, 이러한 부반송파를 만들어 데이터를 싣는 과정을 IFFT(Inverse Fast Fourier Transform 이하, 역고속 푸리에 변환)/ 그 반대의 과정을 FFT(Fast Fourier Transform 이하, 고속 푸리에 변환)이라 한다.

상세하게는, OFDM의 송신단에서는 여러 개의 부반송파에 데이터를 싣기 위해 IFFT 연산하며, 수신단에서는 여러 개의 부반송파에서 데이터를 얻기 위해 FFT 연 산한다.

송신단은 역고속 푸리에 변환 연산결과에 제로 페딩(Zero Padding) 또는 GI(Guard Interval)을 삽입한 다음, DAC(Digital to Analog Converter)(미도시), LPF(Low Pass Filter)를 통한 저주파 필터링 및 주파수 천이 과정을 수행한다.

이때, LPF는 신호를 원하는 반송주파수에 실어 보내기 위해 소정의 주파수 간격으로 반복되는 OFDM 신호 중 기저대역 신호성분만을 추출한다.

한편, LPF의 천이대역이 반복되는 OFDM 주파수 스펙트럼 간격보다 넓으면 잡음이 발생할 수 있어, LPF 설계에서 천이대역의 알맞은 설정은 매우 중요하다.

그런데, OFDM 주파수 반복 스펙트럼 간격이 너무 좁으면 LPF 구현이 힘들뿐만 아리라, 정확한 필터링을 보장하기도 어렵다는 문제가 있다.

이를 방지하기 위하여 IFFT 연산에서 N-포인트 데이터에 N-포인트 '0'을 삽입하여 반복되는 주파수 스펙트럼들 간의 간격을 넓힘으로써 문제를 해결하는 방법이 사용되고 있다. 이 경우에는 송신단 IFFT 프로세서는 N개의 "0"과 N개의 데이터로 구성된 2N-포인트로 연산하고 수신단 FFT 프로세서는 N-포인트로 연산하는 구조가 된다.

이와 같이, OFDM 시스템은 송신단에 2N-포인트 IFFT 프로세서를, 수신단에 N-포인트 FFT 프로세서를 조합하여 사용하는 경우가 빈번하다.

그러나, 이 같은 조합은 2N-포인트 FFT 프로세서를 적용하는 경우보다 성능이 떨어지며, N-포인트 FFT 프로세서와 2N-포인트 FFT 프로세서를 각각 별도로 설계해야 하므로 설계가 어렵고 구현 비용도 증대되는 문제점이 있었다.

이러한 문제를 해결하기 위하여, 2N-포인트 IFFT 연산시 N-포인트 FFT 연산을 동시에 두 번 수행하도록 하여, 2N-포인트 IFFT 프로세서와 N-포인트 FFT 프로세서를 하나의 프로세서로 구현함으로써 하드웨어의 낭비를 줄이고, 2N-포인트 연산시 N-포인트 FFT 연산을 동시에 두 번 수행하여 수신기의 성능을 향상시킨 장치가 제안된 바 있다.

도 1은 대한민국특허 출원번호 10-2004-0088768에 개시된 종래기술에 따른 2N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치를 도시한 블록도이다. 도 1에 도시된 바와 같이, 종래 기술에 따른 2N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치는 제어부(210)로부터 제어신호 '0'을 입력받으면 2N개의 데이터를 입력받아 버터플라이 연산을 수행하는 버터플라이 연산부(220); 제어부(210)로부터 제어신호'0'을 입력받으면 버터플라이 연산부(220) 결과값을 각각 입력받아 N개씩 나누어 출력하는 한편, 제어부(210)로부터 제어신호 '1'을 입력받으면 서로 다른 N개의 데이터를 각각 출력하는 제 1, 2 먹스(MUX)(230, 240); 및 상기 제어부(210)의 제어하에 상기 제 1, 2 먹스(MUX)(230, 240)의 출력값을 N-포인트 FFT 연산 처리하여 각각 출력하는 제 1, 2 N-포인트 FFT 프로세서(250, 260)로 구성된다.

그러나, 종래기술에 따른 2N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치는 DIF(Decimation In Frequency) 방식을 적용한 고속 푸리에 변환을 레이턴시(Latency)가 크고, 직렬 데이터 처리로 인해 시스템 속도에 맞게 하드웨어를 구현하기도 어렵다는 문제가 있다.

종래기술의 문헌정보

[문헌1] 대한민국 특허 출원번호 10-2004-0088768

본 발명은 2N개의 데이터를 M개씩 병렬로 DIT(Decimation In Time) 고속 푸리에 변환 연산하여 시간 지연이 적고, 하드웨어 구현 및 제어가 용이하며, 성능이 우수한 OFDM를 위한 FFT/IFFT 듀얼모드 장치 및 그 제어방법을 제공함에 그 목적이 있다.

전술한 목적을 달성하기 위해서 본 발명에 따른 OFDM를 위한 FFT/IFFT 듀얼모드 장치는, 각각 한 쌍의 실수부 및 허수부로 구성된 2N(0 ≤ N, 정수)개의 데이터를 M개씩 병렬로 입력받아 고속 푸리에 변환 모드에서 N개의 홀수 번째 데이터와 N개의 짝수 번째 데이터를 구분하여 출력하고, 역고속 푸리에 변환 모드에서 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터의 실수부와 허수부를 바꿔서 출력하는 입력 버퍼 멀티플렉서와, 상기 N개의 홀수 번째 데이터 및 상기 N개의 짝수 번째 데이터를 각각 입력받아 고속 푸리에 변환하는 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서와, 상기 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서 출력을 각각 버터플라이 연산하는 제1 및 제2 라딕스-4 버터플라이부와, 상기 고속 푸리에 변환 모드에서 상기 제1 및 제2 라딕스-4 버터플라이부 출력을 정렬하여 2N개의 데이터를 출력하고, 상기 역고속 푸리에 변환 모드에서 상기 정렬한 2N개의 데이터의 실수부와 허수부를 교환하여 출력하는 출력 버퍼 멀티플렉서와, 상기 고속 푸리에 변환 모드 또는 역고속 푸리에 변환 모드를 제어하는 제어부를 포함하는 점에 그 특징이 있다.

여기서, 상기 입력 버퍼 멀티플렉서, 상기 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서, 제1 및 제2 라딕스-4 버터플라이부 및 상기 출력 버퍼 멀티플렉서는, DIT 방식으로 연산한다.

그리고, 입력 버퍼 멀티플렉서는 상기 고속 푸리에 변환 모드에서 2N개의 M-병렬 데이터 입력을 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터로 분할/정렬하여 출력하고, 상기 역고속 푸리에 변환 모드에서 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터의 실수부와 허수부를 교환하여 출력하는 멀티플렉서와, 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터를 소정의 개수 분할하여 임시 저장하는 (M-2)개의 FIFO(First In First Out)를 포함하고, 상기 (M-2)개의 FIFO는 소정의 개수 데이터가 저장되면 이를 출력한다.

또한, 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서에는 M/2(0 ≤ M, 정수)개씩 데이터가 병렬로 입력되며, 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서는 소정의 라딕스-4 모듈을 포함한다.

여기서, 라딕스-4 모듈은 입력을 버터플라이 연산하는 라딕스-4 버터플라이부와, 상기 라딕스-4 버터플라이부 출력과 트위들 팩터를 곱하는 (M/2-1)개의 곱셈부와, 상기 라딕스-4 버터플라이부 출력 및 상기 곱셈부 출력을 정렬하는 코뮤테이터를 포함한다.

이때, 코뮤테이터는 입력의 순서를 교환하는 스위치와, 상기 코뮤테이터 입력을 정렬에 필요한 시간만큼 지연하는 지연부와, 상기 코뮤테이터 출력을 정렬에 필요한 시간만큼 지연하는 지연부를 포함한다.

또한, 출력 버퍼 멀티플렉서는 상기 고속 푸리에 변환 모드에서 상기 N개의 홀수 번째 데이터 및 상기 N개의 짝수 번째 데이터를 M개씩 병렬로 2N개 정렬하여 출력하고, 상기 역고속 푸리에 변환 모드에서 M개씩 병렬로 된 2N개 데이터의 실수부와 허수부를 교환하여 출력하는 멀티플렉서와, M개씩 병렬로 된 2N개 데이터를 소정의 개수 분할하여 임시 저장하는 (M-2)개의 FIFO를 포함하고, 상기 (M-2)개의 FIFO는 소정의 개수 데이터가 저장되면 이를 출력한다.

본 발명의 다른 특징에 따른, (a) 고속 푸리에 변환 모드 또는 역고속 푸리에 변환 모드를 설정하는 단계와, (b) 상기 설정한 모드가 고속 푸리에 변환 모드이면, 2N개의 입력 데이터를 N개의 짝수 번째 데이터와 N개의 홀수 번째 데이터로 구분 및 정렬하는 단계와, (c) 상기 N개의 짝수 번째 데이터 및 N개의 홀수 번째 데이터를 N-포인트 라딕스-4 고속 푸리에 변환하는 단계와, (d) 상기 N-포인트 라딕스-4 고속 푸리에 변환한 N개의 짝수 번째 데이터 및 N개의 홀수 번째 데이터를 2N개의 데이터로 정렬하여 출력하는 단계를 포함하는 점에 그 특징이 있는 OFDM를 위한 FFT/IFFT 듀얼모드 장치 제어 방법이 제공된다.

이때, 상기 (a)단계에서 설정된 모드가 역고속 푸리에 변환 모드이면, 상기 (b)단계 또는 상기 (d)단계의 정렬 이전에, 상기 데이터의 실수부와 허수부를 서로 교환하는 단계를 더 포함한다.

여기서, (c)단계는 (c-1) 소정 횟수 번 라딕스-4 고속 푸리에 변환을 수행하는 단계이며, (c-1)단계에서 하나의 상기 라딕스-4 고속 푸리에 변환을 수행하는 단계는, (c-2) 상기 N개의 홀수 번째 데이터 및 상기 N개의 짝수 번째 데이터를 각각 버터플라이 연산하는 단계와, (c-3) 상기 버터플라이 연산한 데이터를 트위들 팩터와 곱셈하는 단계와, (c-4) 상기 버터플라이 연산한 데이터 및 상기 곱셈한 데이터를 정렬하는 단계를 포함하는 것이 바람직하다.

본 발명에 따른 OFDM를 위한 FFT/IFFT 듀얼모드 장치 및 그 제어방법은 2N개의 데이터를 M개씩 병렬로 2N-포인트 DIT(Decimation In Time) 방식 고속 푸리에 변환 연산하여 시간 지연이 적고, 하드웨어 구현 및 제어가 용이하며, 성능이 우수하다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예에서는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.

도 2 내지 도 3은 본 발명의 일실시예에 따른 OFDM를 위한 FFT/IFFT 듀얼모드 장치를 도시한 블록도이다. 도 3은 N = 128인 경우의 실시예이며, 도 2 및 도 3에서 M = 8인 경우의 실시예이다.

도 2에 도시된 바와 같이, OFDM를 위한 FFT/IFFT 듀얼모드 장치는 2N(0 ≤ N, 정수) 개의 데이터를 입력받아 고속 푸리에 변환 모드에서 N개의 홀수 번째 데이터와 N개의 짝수 번째 데이터를 구분하여 출력하고, 역고속 푸리에 변환 모드에 서 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터의 실수부와 허수부를 바꿔서 출력하는 입력 버퍼 멀티플렉서(210)와, 상기 N개의 홀수 번째 데이터 및 상기 N개의 짝수 번째 데이터를 각각 입력받아 고속 푸리에 변환하는 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서(220, 230)와, 상기 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서(220, 230) 출력을 각각 버터플라이 연산하는 제1 및 제2 라딕스-4 버터플라이부(240, 250)와, 상기 고속 푸리에 변환 모드에서 상기 라딕스-4 버터플라이부(240, 250) 출력을 정렬하여 2N개의 데이터를 출력하고, 상기 역고속 푸리에 변환 모드에서 상기 2N개의 데이터의 실수부와 허수부를 바꿔서 출력하는 상기 출력 버퍼 멀티플렉서(260)와, 상기 고속 푸리에 변환 모드 또는 역고속 푸리에 변환 모드를 제어하는 제어부(270)로 구성된다.

입력 버퍼 멀티플렉서(210)는 2N(0 ≤ N, 정수) 개의 데이터를 입력받아 고속 푸리에 변환 모드에서는 N개의 홀수 번째 데이터와 N개의 짝수 번째 데이터를 구분하여 출력하고, 역고속 푸리에 변환 모드에서는 N개의 정렬한 데이터의 실수부와 허수부를 바꿔서 출력하는 멀티플렉서(미도시)와 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터를 소정의 개수 분할하여 임시 저장하는 (M-2)개의 FIFO(미도시)로 구성된다.

이때, 입력 버퍼 멀티플렉서(210)의 2N(0 ≤ N, 정수) 개의 데이터는 M(0 ≤ M, 정수)개씩 병렬로 입력되는데, 각 비트는 각각 실수부와 허수부 한 쌍으로 구성되므로 실제로는 2M 개의 입력이 존재한다고 볼 수 있다.

예컨대, N=128 이고 M=8이면 입력 버퍼 멀티플렉서(210)의 각 입력은 도 3에 도시된 바와 같이 M=8 개의 입력이 각각

,

를 순차적으로 입력받고, 내부 멀티플렉서(미도시)가 이를 재정렬하여 (M-2)=6개의 FIFO(미도시)로 임시 저장한 후 출력한다.

상세하게는, 6개의 FIFO(미도시)는 각각

,

를 저장하고,

와

가 입력되면 이를 출력한다.

제1 N-포인트 라딕스-4 FFT 프로세서(220)는 N개의 짝수 번째 데이터를 입력받아 N-포인트 고속 푸리에 변환한다.

제2 N-포인트 라딕스-4 FFT 프로세서(230)는 N개의 홀수 번째 데이터를 입력받아 N-포인트 고속 푸리에 변환한다.

제1 라딕스-4 버터플라이부(240)는 고속 푸리에 변환된 N개의 짝수 번째 데이터와 N개의 홀수 번째 데이터를 버터플라이 연산한다.

제2 라딕스-4 버터플라이부(250)는 고속 푸리에 변환된 N개의 홀수 번째 데이터와 N개의 짝수 번째 데이터를 버터플라이 연산한다.

출력 버퍼 멀티플렉서(260)는 N개의 제1 라딕스-4 버터플라이부(240)의 출력 및 N개의 제2 라딕스-4 버터플라이부(250)의 출력을 입력받아 순서를 재정렬하여 2N개의 데이터를 출력한다.

출력 버퍼 멀티플렉서(260)는 M개씩 병렬로 입력되는 2N개의 데이터를 소정의 개수 분할하여 임시 저장하는 (M-2)개의 FIFO(미도시)와 고속 푸리에 변환 모드에서 2N개의 정렬된 데이터를 그대로 출력하고, 상기 역고속 푸리에 변환 모드에서 2N개의 정렬된 데이터의 실수부와 허수부를 교환하여 출력하는 멀티플렉서(미도시)로 구성된다.

제어부(270)는 고속 푸리에 변환 모드 또는 역고속 푸리에 변환 모드에 따라 fft_ifft_mode 신호를 제어하여 입력 버퍼 멀티플렉서(210) 및 출력 버퍼 멀티플렉서(260)를 제어한다.

예컨대, fft_ifft_mode 신호가 0이면 입력 버퍼 멀티플렉서(210) 및 출력 버퍼 멀티플렉서(260)를 고속 푸리에 변환 모드로 동작하도록 제어하고, fft_ifft_mode 신호가 1이면 입력 버퍼 멀티플렉서(210) 및 출력 버퍼 멀티플렉서(260)를 역고속 푸리에 변환 모드로 동작하도록 제어한다.

도 4 및 도 5는 본 발명의 일실시예에 따른 128-포인트 라딕스-4 FFT 프로세서를 도시한 블록도이다. 도 4에 도시된 바와 같이, 128-포인트 라딕스-4 FFT 프로세서는 3개의 라딕스-4 모듈(410, 420, 430)을 포함하며, 도 5에 도시된 바와 같 이, 각 라딕스-4 모듈(410, 420, 430)은 입력을 버터플라이 연산하는 라딕스-4 버터플라이부(510)와, 상기 라딕스-4 버터플라이부(510) 출력과 트위들 팩터를 곱하는 3개의 곱셈부(521, 522, 523)와, 상기 라딕스-4 버터플라이부(510) 출력 및 상기 곱셈부(521, 522, 523) 출력을 정렬하는 코뮤테이터(530)로 구성된다.

라딕스-4 버터플라이부(510)는 N개의 데이터를 4개씩 병렬로 입력받아 버터플라이 연산하다.

곱셈부(521, 522, 523)는 라딕스-4 버터플라이부(510)의 출력과 트위들 팩터를 입력받아 이에 대한 곱셈 연산한 결과를 출력한다.

여기서, 트위들 팩터(Twiddle Factor)는 시간 신호를 주파수 신호로 변환하거나 주파수 신호를 시간 신호로 변환하기 위해 사용되는 주기함수이다.

코뮤테이터(530)는 입력을 지연하는 지연부(미도시)와 입력의 순서를 교환하는 스위치(미도시)와 출력을 지연하는 지연부(미도시)로 구성되며, 각 라딕스-4 모듈(410, 420, 430)에 포함된 코뮤테이터(530)의 구성은 조금씩 다를 수 있다.

전술한 바와 같이, 128-포인트 라딕스-4 FFT 프로세서(220, 230)는 버터플라이 연산, 트위들 팩터와 곱셈연산, 지연 또는 정렬 등을 수행하여 고속 푸리에 변환 연산한 결과를 출력한다.

도 6은 본 발명의 일실시예에 따른 OFDM를 위한 FFT/IFFT 듀얼모드 장치 제어 방법을 도시한 흐름도이다. 이하, 도 6을 참조하여 설명한다.

먼저, 고속 푸리에 변환 모드 또는 역고속 푸리에 변환 모드를 설정한다(S600).

설정된 모드가 고속 푸리에 변환 모드이면(S610), 2N개의 입력 데이터를 N개의 짝수 번째 데이터와 N개의 홀수 번째 데이터로 구분/정렬하여 출력한다(S620).

설정된 모드가 역고속 푸리에 변환 모드이면(S610), 2N개의 입력 데이터의 실수부와 허수부를 교환한 다음(S670), N개의 짝수 번째 데이터와 N개의 홀수 번째 데이터로 구분/정렬하여 출력한다(S620).

이어서, N개의 짝수 번째 데이터 및 N개의 홀수 번째 데이터를 N-포인트 라딕스-4 고속 푸리에 변환 프로세서로 고속 푸리에 변환한다(S630).

여기서, N-포인트 라딕스-4 고속 푸리에 변환 프로세서는 버터플라이 연산, 트위들 팩터와 곱셈 연산, 지연 및 정렬 등을 통하여 입력을 고속 푸리에 변환 연산한 결과를 출력한다.

그 다음으로, 라딕스-4 버터플라이 연산을 수행하여 완전한 2N-포인트 라딕스-4 고속 푸리에 변환을 수행한다(S640).

설정된 모드가 고속 푸리에 변환 모드이면(S650), N개의 짝수 번째 데이터 및 N개의 홀수 번째 데이터를 2N개의 데이터로 재정렬하여 출력한다(S660).

설정된 모드가 역고속 푸리에 변환 모드이면(S650), N개의 짝수 번째 데이터 및 N개의 홀수 번째 데이터의 실수부와 허수부를 교환한 다음(S680) 2N개의 데이터로 재정렬하여 출력한다(S660).

이상, 바람직한 실시예 및 첨부 도면을 통해 본 발명의 구성에 대하여 설명하였다. 그러나, 이는 예시에 불과한 것으로서 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 본 기술 분야의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것인바, 본 발명의 진정한 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 종래기술에 따른 2N-포인트 및 N-포인트 FFT/IFFT 듀얼모드 장치를 도시한 블록도.

도 2 내지 도 3은 본 발명에 따른 OFDM를 위한 FFT/IFFT 듀얼모드 장치를 도시한 블록도.

도 4 및 도 5는 본 발명에 따른 128-포인트 라딕스-4 FFT 프로세서를 도시한 블록도.

도 6은 본 발명에 따른 OFDM를 위한 FFT/IFFT 듀얼모드 장치 제어 방법을 도시한 흐름도.

<도면의 주요부분에 대한 설명 >

210: 입력 버퍼 멀티플렉서 220: 제 N-포인트 라딕스-4 FFT 프로세서

260: 출력 버퍼 멀티플렉서 230: 제 N-포인트 라딕스-4 FFT 프로세서

240: 제1 라딕스-4 버터플라이부 270: 제어부

250: 제2 라딕스-4 버터플라이부

Claims

각각 한 쌍의 실수부 및 허수부로 구성된 2N(0 ≤ N, 정수)개의 데이터를 M개씩 병렬로 입력받아 고속 푸리에 변환 모드에서 N개의 홀수 번째 데이터와 N개의 짝수 번째 데이터를 구분하여 출력하고, 역고속 푸리에 변환 모드에서 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터의 실수부와 허수부를 바꿔서 출력하는 입력 버퍼 멀티플렉서와,

상기 N개의 홀수 번째 데이터 및 상기 N개의 짝수 번째 데이터를 각각 입력받아 고속 푸리에 변환하는 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서와,

상기 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서 출력을 각각 버터플라이 연산하는 제1 및 제2 라딕스-4 버터플라이부와,

상기 고속 푸리에 변환 모드에서 상기 제1 및 제2 라딕스-4 버터플라이부 출력을 정렬하여 2N개의 데이터를 출력하고, 상기 역고속 푸리에 변환 모드에서 상기 정렬한 2N개의 데이터의 실수부와 허수부를 교환하여 출력하는 출력 버퍼 멀티플렉서와,

상기 고속 푸리에 변환 모드 또는 역고속 푸리에 변환 모드를 제어하는 제어부

를 포함하는 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치.
제1항에 있어서, 상기 입력 버퍼 멀티플렉서, 상기 제1 및 제2 N-포인트 라 딕스-4 FFT 프로세서, 제1 및 제2 라딕스-4 버터플라이부 및 상기 출력 버퍼 멀티플렉서는,

DIT 방식의 고속 푸리에 변환 연산하는 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치.
제1항에 있어서, 상기 입력 버퍼 멀티플렉서는,

상기 고속 푸리에 변환 모드에서 M개씩 병렬로 들어오는 2N개의 데이터 입력을 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터로 분할 및 정렬하여 출력하고, 상기 역고속 푸리에 변환 모드에서 상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터의 실수부와 허수부를 교환하여 출력하는 멀티플렉서와,

상기 N개의 홀수 번째 데이터와 상기 N개의 짝수 번째 데이터를 소정의 개수 분할하여 임시 저장하는 (M-2)개의 FIFO를 포함하고,

상기 (M-2)개의 FIFO는 소정의 개수 데이터가 저장되면 이를 출력하는 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치.
제1항에 있어서, 상기 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서의 입력은,

M/2(0 ≤ M, 정수) 병렬 데이터인 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치.
제1항에 있어서, 제1 및 제2 N-포인트 라딕스-4 FFT 프로세서는,

소정의 라딕스-4 모듈을 포함하는 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치.
제5항에 있어서, 상기 라딕스-4 모듈은,

입력을 버터플라이 연산하는 라딕스-4 버터플라이부와,

상기 라딕스-4 버터플라이부 출력과 트위들 팩터를 곱하는 (M/2-1)개의 곱셈부와,

상기 라딕스-4 버터플라이부 출력 및 상기 곱셈부 출력을 정렬하는 코뮤테이터

를 포함하는 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치.
제6항에 있어서, 상기 코뮤테이터는,

입력의 순서를 교환하는 스위치와,

상기 코뮤테이터 입력을 정렬에 필요한 시간만큼 지연하는 지연부와,

상기 코뮤테이터 출력을 정렬에 필요한 시간만큼 지연하는 지연부

를 포함하는 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치.
제1항에 있어서, 상기 출력 버퍼 멀티플렉서는,

상기 고속 푸리에 변환 모드에서 상기 제1 및 제2 라딕스-4 버터플라이부의 출력인 N개의 홀수 번째 데이터 및 N개의 짝수 번째 데이터를 M개씩 병렬 데이터로 정렬하여 출력하고, 상기 역고속 푸리에 변환 모드에서 상기 M개씩 병렬로 정렬한 2N개의 데이터를 실수부와 허수부를 교환하여 출력하는 멀티플렉서와,

M개씩 병렬로 정렬한 2N개의 데이터를 소정의 개수 분할하여 임시 저장하는 (M-2)개의 FIFO를 포함하고,

상기 (M-2)개의 FIFO는 소정의 개수 데이터가 저장되면 이를 출력하는 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치.
(a) 고속 푸리에 변환 모드 또는 역고속 푸리에 변환 모드를 설정하는 단계와,

(b) 상기 설정한 모드가 고속 푸리에 변환 모드이면, 2N개의 입력 데이터를 N개의 짝수 번째 데이터와 N개의 홀수 번째 데이터로 구분 및 정렬하는 단계와,

(c) 상기 N개의 짝수 번째 데이터 및 N개의 홀수 번째 데이터를 N-포인트 라딕스-4 고속 푸리에 변환하는 단계와,

(d) 상기 N-포인트 라딕스-4 고속 푸리에 변환한 N개의 짝수 번째 데이터 및 N개의 홀수 번째 데이터를 2N개의 데이터로 정렬하여 출력하는 단계

를 포함하는 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치 제어 방법.
제9항에 있어서, 상기 (a)단계에서 설정된 모드가 역고속 푸리에 변환 모드 이면, 상기 (b)단계 또는 상기 (d)단계의 정렬 이전에,

상기 데이터의 실수부와 허수부를 서로 교환하는 단계

를 더 포함하는 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치 제어 방법.
제9항에 있어서, 상기 (c)단계는,

(c-1) 소정 횟수 번 라딕스-4 고속 푸리에 변환을 수행하는 단계인 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치 제어 방법.
제11항에 있어서, 상기 (c-1)단계에서 하나의 상기 라딕스-4 고속 푸리에 변환을 수행하는 단계는,

(c-2) 상기 N개의 홀수 번째 데이터 및 상기 N개의 짝수 번째 데이터를 각각 버터플라이 연산하는 단계와,

(c-3) 상기 버터플라이 연산한 데이터를 트위들 팩터와 곱셈하는 단계와,

(c-4) 상기 버터플라이 연산한 데이터 및 상기 곱셈한 데이터를 정렬하는 단계

를 포함하는 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치 제어 방법.
제9항 내지 제12항 중 어느 한 항에 있어서, 상기 N개의 짝수 번째 데이터 및 상기 N개의 홀수 번째 데이터는,

M/2개의 병렬 데이터인 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치 제어 방법.
제9항 내지 제12항 중 어느 한 항에 있어서, 상기 2N개의 데이터는,

M(0 ≤ M, 정수)개의 병렬 데이터인 것을 특징으로 하는 OFDM를 위한 FFT/IFFT 듀얼모드 장치 제어 방법.