JPS5840671A - ２重誤り訂正符号の誤り位置解読回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は２重誤り位置を解読する回路に関し、特に少な
い回路量てランダムな２重シンボル誤りの誤り位置を解
読する回路に関している。

磁気ファイル等のファイル装置のデータ信頼性を向上す
るために、しばしば単一シンボルを訂正するリードソロ
モン（Ｒｅａｄ　Ｓｏｌｏｍｏｎ）符号等の誤り訂正符
号が用いられている。

データ信頼性をより向上させるためにランダムな２重シ
ンボル誤りを訂正する誤り訂正符号を蒙層するのが望ま
しいが、２重誤り訂正符号の欠点のひとつは誤り位置を
解読する回路の規模が大きくなる点にある。ひとつのシ
ンボルは一般にｍビットで表わされ、このようなシンボ
ルの誤りを訂正するｋは符号内での誤り位置と誤りパタ
ーンを解読する必要がある。復号に際してはまず誤り位
置を解読し、ついで得られた誤り位置を用いて誤りパタ
ーンを解飲する方法が取られる。２重シンボル誤り訂正
符号の誤り位置解読回路は従来から知られているが、こ
の方法は誤り位置に関する２次方程式の係数を求め、つ
いでこの２次方程式を解くという方法を採っているため
に復号遅延が大赤く、しかも回路規模が大きくなる欠点
を有していた。

復号遅延を小さくするためには誤り位置に関する２次方
程式を立てずに直接的に誤り位置を解読する方法が必要
であるが、このような方法はこれまで知られていなかっ
た。

従って本発明の目的は、２重シンボル誤りを訂正する符
号に対して、誤り位置の２次方程式を立てずに直接的に
誤り位置を解読する回路を提供するにある。

本発明の誤り位置読解回路は、誤り位置の２次方程式を
立てずに直接的に誤り位置を解読するのて、復号遅延が
小さく、しかも、回路量が少ないという特徴を有してお
り、特に符号をインタリーブして用いる場合に適してい
る。

本発明の２重誤り訂正符号の誤り位置解読回路は、任意
の整数ｍで定義されるガロワ体ＧＦ（２ｍ）の要素αｉ
を用いて構成される２重シンボル誤り　“訂正符号のパ
リティ検査行列Ｈ に従って符号化されたｍシンボルの符号語におけるラン
ダムな２重シンボル誤りの誤り位置を解読する回路を提
供する。ここでｍ＝２ｍ−１で、ひとつのシンボルは並
列のｍビットである。ｎシンボルの符号語の中の４シン
ボルが検査用で、ｎ−４シンボルが情報用である。

本発明の誤り位置解読回路は前記検査行列Ｈの第１行、
第２行、第３行及び第４行に対応するシンドロームＳ０
、Ｓ１、Ｓ２及びＳ３を生成するシンドローム生成回路
と、前記シンドロームＳ０、Ｓ１、Ｓ２及びＳ３の間の
排他的０凰すなわちＳ０■Ｓ１、Ｓ２■Ｓ２及びＳ２■
Ｓ３をとる回路と、前記排他的ＯＲＳ０■Ｓ１＝αｐ、
Ｓ１■Ｓ２＝αｒ及びＳ２■Ｓ３＝αｑをそれぞれ整数
ｐ、２ｒ及びｑに変換する第１、第２及び第３の論理変
換回路と、前記第１及び嬉３の論ｍ蛮換回路の出力ｐと
ｑを加算する加算器と、前記加算器の出力ｐ＋ｑと、前
記第２の論履変換翳路の出力２ｒとをｍｏｄｎにおいて
比較する比較器から構成される。

実施例を説明する前に本発明の原理について記述する。

本発明において、シンドロームＳ０、Ｓ１、Ｓ２及びＳ
３は前記パリティ検査行列Ｈに従って生成ξれる。すな
わち、ｄ０、ｄ１、………、ｄｎ−１を受信されたｍシ
ンボルの符号語（シンボルｄ１はｍビット）とすると、
シンドロームは下式に従つて生成される。

ここで■は排他的ＯＲを示す。ｉ番目のシンボルに誤り
パターンｅｉ、ｊ番目に誤りパターンｅｊの誤りが生じ
るものとするとシンドロームは誤りパターンｅｉ，ｅｊ
を用いて下式のように表わされる。

上記シンドロームＳ０、Ｓ１，Ｓ２及びＳ３はそれぞれ
、１、α１、α２及びα３をフィードバック係数に持つ
シンドローム・レジスタに符号シンポルｄｎ−１、ｄｎ
−２、……、ｄ１及びｄ０をこの順に入力することによ
って生成される。

本発明においては、シンドロームを生成後に誤り位置を
解読するためにシンドローム−レジスタをさらにシフト
する。

式（２）で表わされる２重シンボル誤りを仮定すれば、
シンドローム・レジスタをｋ回シフト後のシンドローム
（シンドローム・レジスタの内容）Ｓ０、Ｓ１、Ｓ２及
びＳ３は Ｓ０＝ｅｉ■ｅｊ Ｓ１＝ｅｉαｉ＋ｋ■ｅｊαｊ＋ｋ Ｓ２＝ｅｉα２（ｉ＋ｋ）■ｅｊα２（ｊ＋ｋ）　（３
）Ｓ３＝ｅｉα３（ｉ＋ｋ）■ｅｊα３（ｊ＋ｋ）とな
る。誤り位置を解読するためには、上記シンドロームの
開の排他的ＯＲすなわち　Ｓ０■Ｓ１、Ｓ１■Ｓ２及び
Ｓ２■Ｓ３をとり、 Ｌ＝（Ｓ０■Ｓ１）（Ｓ２■Ｓ３）■（Ｓ１■Ｓ２）２
を計算する。

ここで、（Ｓ１■Ｓ２）２は （Ｓ１■Ｓ２）２＝（ｅｉαｉ＋ｋ■ｅｊαｊ＋ｋ■ｅ
ｉα２（ｉ＋ｋ）■ｅｊα２（ｊ＋ｋ））２＝（ｅｉα
ｉ＋ｋ（１■αｉ＋ｋ）■ｅｊαｊ＋ｋ（１■αｊ＋ｋ
））２＝ｅ２ｉα２（ｉ＋ｋ）（１■α２（ｉ＋ｋ）■
ｅ２ｊα２（ｊ＋ｋ）（１■α２（ｊ＋ｋ））。

また（Ｓ０■Ｓ１）（Ｓ２■Ｓ３）は、（Ｓ０■Ｓ１）
（Ｓ２■Ｓ３）＝（ｅｉ■ｅｊ■ｅｉαｉ＋ｋ■ｅｊα
ｊ＋ｋ）×（ｅｉα２（ｉ＋ｋ）■ｅｊα２（ｊ＋ｋ）
■ｅｉα３（ｉ＋ｋ）■ｅｊα３（ｊ＋ｋ））＝〔ｅｉ
・（１■αｉ＋ｋ）■ｅｊ・（１■αｊ＋ｋ）〕×〔ｅ
ｉα２（ｉ＋ｋ）（１■αｉ＋ｋ）■ｅｊα２（ｊ＋ｋ
）（１■ａｊｊ＋ｋ）〕＝ｅ２ｉα２（ｉ＋ｋ）（１■
α３（ｉ＋ｋ）■ｅ２ｊα２（ｊ＋ｋ）（１■α３（ｊ
＋ｋ））■ｅｉｅｊα２（ｊ＋ｋ）（１■αｉ＋ｋ）（
１■αｊ＋ｋ）■ｅｉｅｊα（ｉ＋ｋ）（１■α（ｉ＋
ｋ）（１■αｊ＋ｋ）。

よってＬ＝（Ｓ０■Ｓ１）（Ｓ２＋Ｓ３）■（Ｓ１＋Ｓ
２）２＝ｅｉｅｊ（１■αｉ＋ｋ）（１■αｊ＋ｋ）（
α２（ｉ＋ｋ）■α２（ｊ＋ｋ））ここで上式りにおい
て、２重誤りを仮定しているからｉ≠ｊである。従って
α２（ｉ＋ｋ）■α１（ｊ＋ｋ）である。Ｌ＝０となる
のは１■αｉ＋ｋ又は１■αｊ＋ｋにおいてである。換
言すれば、αｉ＋ｋ＝１又はαｊ＋ｋ＝１の時誤ってＬ
＝０となる。

ここでａｎ＝αｎ＝１（ｍ＝２ｍ−１）であるから、ｉ
＋ｋ＝ｎ又はｊ＋ｋ＝ｎの時に誤ってＬ＝０となる。

すなわち、シンドローム・レジスタをｋ回シフトした時
にＬ＝０となれば誤り位置ｉ（又はｊ）はｉ（又はｊ）
＝ｎ−ｋで与えられる。

本発明の原理は以上の通りであるが、本発明においては
さらに回路的に工夫をこらして誤り位置解読回路の回路
量を低減することを図っている。

すなわち前記Ｌ＝（Ｓ０■Ｓ１）（Ｓ０■Ｓ０）■（Ｓ
１■Ｓ２）２の中には（Ｓ０■Ｓ２）と（Ｓ２■Ｓ０）
のガロワ体ＧＦ（２ｍ）の上ての乗算が含まれており、
これを実行する乗算器はかなりの回路量となる。乗算器
の使用を回避するために本発明ては以下のように工夫し
ている。

Ｌ＝（Ｓ０■Ｓ１）（Ｓ２■Ｓ３）■（Ｓ１■Ｓ０）２
において各項（Ｓ０■Ｓ１）、（Ｓ２■Ｓ０）及び（Ｓ
１■Ｓ２）３はそれぞれガロワ体ＧＦ（２ｍ）の要素で
表わされる。すんわちＳ０■Ｓ１＝αｐ、Ｓ２■Ｓ３＝
αｑ及びＳ１■ Ｓ２＝αｒとすれば、ＬはＬ＝αｐ＋
ｑ■α３ｒで表わされる。

このＬにおいてＬ＝０となるのはｍｏｄｎにおいて　ｐ
＋ｑ＝２ｒとなる時である。この点に着目すればまずＳ
０■Ｓ１、Ｓ２■Ｓ３及びＳ１■Ｓ３を次のようにべき
に変換する。

ここで、２ｒ（ｍｏｄｎ）は２ｒ をｍで割った時の剰余に変換することを意味する。

次いでｐとｑのｍｏｄｎにおける加算ｐ＋ｑ（ｍｏｄｍ
）を行い、２ｒ（ｍｏｄｎ）と等しいかどうかのチェッ
クを行う。すなわち、 ｐ＋ｑ（ｍｏｄｍ）＝２ｒ（ｍｏｄん）　（５）が成立
するかどうかのチェックを行う。式（５）が成立する時
に限ってＬ＝０となるから、式（５）の検査によって誤
り位置を解読できる。

すなわち、シンドローム・レジスタをｋ回シフトした時
にｐ＋ｑ（ｍｏｄ　ｍ）と２ｒ（ｍｏｄ　ｎ）が一致し
たとすれば、誤り位置ｉ（又はｊ）はｉ（又はｊ）＝ｎ
−ｋで与えられる。

以下図面を参照して本発明を説明する。

第１図は本発明の２重シンボル誤りの誤り位置を解読す
る回路のブロック図である。第１図において回路１０〜
１３はそれぞれｍビットのシンドローム・レジスタて、
回路２０、２１、２２はそれぞれガロワ体ＧＦ（２ｍ）
の要素α１、α２、α３を乗算する回路である。

但し、αはＧＦ（２ｍ）の原始元である。回路１〜７は
それぞれｍビットの排他的ＯＲ回路である。

図において、排他的ＯＲ１とレジスタ１０はシンドロー
ムＳ０の生成回路を構成し、排他的ＯＲ２とレジスタ１
１及びα１乗算回路２０がシンドロームＳ１の生成回路
を構成する。また、排他的ＯＲ３とレジスタ１２及びａ
３乗算回路２１がシンドロームＳ０の生成回路を構成し
、排他的ＯＲ４とレジスタ１３及びα３乗算回路２２が
Ｓ０の生成回路を構成している。叉排他他的ＯＲ回路１
〜４に入力する信号線１００はデータ入力線てあって、
受信シンボル（並列のｍビツト）を入力するのに用いる
。

信号線２００はシンドロームレジスタ１０〜１３にクロ
ック信号を供給する線である。ひとつのデータシンボル
（ｍビット）を信号線１００を介して入力するとともに
信号線２００を介してクロックを加えることによって、
データがシンドロームレジスタに取り込まれる。前述し
た式（１）に則して云えば、　データシンボルｄｎ−１
（ｄｎ−１はｍビット）を信号線１００を介して入力す
るとともに信号線２００を介してクロックを加える。

次にデータシンボルｄｎ−２について同様なオペレーシ
ョンを行う。

以下同様にしてデータシンボルｄ０までオペレーション
を行うとレジスタ１０、１１、１２及び１３の内容は式
（１）で表わされたシンドロームＳ０、Ｓ１、Ｓ２、及
びＳ３となる。

生成されたシンドロームＳ０、Ｓ１、Ｓ２及びＳ３から
誤り位置を解読するためには、入力信号線１００上のデ
ータを０に保持したまま信号線２００を介してシンドロ
ーム・レジスタ１０〜１３にクロツクを加える。クロッ
クをｋ回加えるとレジスタ１０〜１３の内容は式（３）
で表わされるシンドロームＳ０〜Ｓｎとなる。

排他的ＯＲ回路５はシンドロームＳ０とＳ１の排他的Ｏ
ＲＳ０■Ｓ１を生成する。同様に回路６及び７はそれぞ
れ排他的０ＲＳ１■Ｓ２及びＳ２■Ｓ３を生成する。

生成ＳれたＳ０■Ｓ１、Ｓ２ΦＳ３及びＳ■Ｓ１はそれ
ぞれ論理変換回路３０、３１及び３２に入力される。

論理変換回路３０、３１及び３２は式（４）に従ってＳ
０■Ｓ１、Ｓ１■Ｓ２及びＳ２■Ｓ３をそれぞれ整数ｐ
、２ｒ（ｍｏｄ　ｎ）及びｑに変換する。

回路４０は得られた整数ｐとｑとをｍｏｄ　ｎにおいて
加算する回路である。

従って回路４０の出力はｐ＋ｑ（ｍｏｄ　ｎ）となる。

回路５０は前記ｐ＋ｑ（ｍｏｄ　ｎ）と２ｒ（ｍｏｄ　
ｎ）を比較し、一致すれば出力信号線３００を論理１に
する比較回路である。回路６０は誤り位置を表示するた
めのカウンタであって、シンドローム・レジスタに加え
られるクロックをカウントする。

前述したように、シンドローム生成後、誤り位置を解読
するためにシンドローム・レジスタにクロックを加える
。このクロックはカウンタ６０にも同時に加えられる。

ｋ回目のクロック時刻にｐ＋ｑ（ｍｏｄｍ）と２ｒ（ｍ
ｏｄ　ｎ）が一致したとすれば、比較器５０の出力３０
０が論理１となり誤り位置が求まったことを指示する。

この時のカウンタ６０の内容（出力）はｋである。

このカウント値ｋから、誤り位置ｉ（又はｊ）が式ｉ（
又はｊ）＝ｍ−ｋを用いて求められる。

以下にふいてｍ＝４すなわちＧＦ（２４）で定義される
符号に対して第１図のα１乗算回路加、α２乗算回路２
１、α３乗算回路２２及び変換回路３０〜３２の構成方
法を説明する。ｍ＝４より、この符号の符号長ｍは１５
（＝２４−１）シンボルとなるＯここてひとつのシンボ
ルは４ピツトである。また、検査シンボル数は４シンボ
ルで、情報シンボル款は１１である。

ガロワ体ＧＦ（２４）におけるαｉ（ｉ＝０〜１４）は
α０、α１、α２及びα３の線形結合、すなわちαｉ＝
ａ０α０■ａｉα１■ａ２α２■α３α３で表わされる
。ここでａｉ＝０又は１である。換言すればガロワ体の
要素αｉとバイナリ・ベクトル（ａ０ａ１ａ２ａ３）は
１対１に対応している。

第２図は原始多項式Ｇ（Ｘ）＝Ｘ４＋Ｘ＋１を法とする
カロワ体ＧＦ（２４）について考えたとき、ベクトル（
ａ０ａ１ａ２ａ３）とαｉ対応を示している。

例えばベクトル（０１０１）はα２に対応している。

第１図におけるα１乗算回路加は入力ベクトル（ａ０ａ
１ａ２ａ３）にαを掛けてベクトル（ｂ０ｂ１ｂ２ｂ３
）を出力する回路である。

入力ベクトルはガロワ体の上ではａ０α０■ａ１α１■
ａ２α２■ａ３α３と表わされるから、これにαを掛け
たａ０α１■ａ１α２■ａ２α３■ａ３α４かｂ０α０
■ｂ１α１■ｂ２α２■ｂ３α３に等しい。

すなわち、 ｂ０α０■ｂ１α１■ｂ２α２■ｂ３α３＝ａ０α１■
ａ１α２■ａ２α３■ａ３α４ である。第２図よりα４＝α０■α１であるからｂ０α
０■ｂ１α１■ｂ２α２■ｂ３α３＝ａ２α０■（ａ０
■ａ２）α１■ａ２α２■ａ０α３。

よってｂ０＝ａ２、ｂ２＝ａ０■ａ３、ｂ２＝ａ１、ｂ
３＝ａ２となる。

第３図は上記に対応する第１図のα１乗算回路２０を具
体的に排他的ＯＲ回路７０を用いて構成したブロック図
である。

第４図は第１図におけるα２乗算回路２１を具体的にし
たブロック図であり、第３図のα１乗算回路を２段カス
ケード接続して構成される。

第５図は同様に第１図のα３乗算回路２２を具体的にし
たブロック図であり、第３のα１乗算回路を３段カスケ
ード接続して構成される。

次に第１図における変換回路３０〜３２は以下のように
構成される。回路３０〜３２は式（４）に従って変換を
行う。

変換回路３０は入力αｐを出刃ｐに変換するが、実際に
は４ビツトの入力ベクトル（ａ０ａ１ａ２ａ３）を出力
ベクトル（ｂ０ｂ１ｂ２ｂ３）に変換する回路である。

すなわち、ガロワ体の要素ａｐ＝０α０■ａ１α１■ａ
２α２■ａ３α３から２進数ｐ＝ｂ０２０＋ｂ１２１＋
ｂ２２２＋ｂ３２３への変換に対応して、（ａ０ａ１ａ
２ａ３）を（ｂ０ｂ１ｂ２ｂ３）に変換する。

例えば、α１１＝ａ１α１■ａ２α２■ａ３α３すなわ
ち（ａ０ａ１ａ２ａ３）＝（０１１１）は１１＝２０＋
２１＋２２すなわち（ｂ０ｂ１ｂ２ｂ３）＝（１１０１
）に変換される。

第６図は以上の変換を行うための対応表を示す。

従って第１図の変換回路３０は第６図の変換を行うよう
に構成すれば良く、このような１絡は既存の読出専用メ
モリ（ＲＯＭ）を用いて容易に実施できる。すなわち（
ａ０ａ１ａ２ａ３）をＲＯＭのアドレスとして、このア
ドレスに対応するデータ（ｂ０ｂ１ｂ２ｂ３）を格納し
ておけば良い。第１図の変換回路３２はαｑをｑに変換
する回路であるから、第６図の変換表を用いて同様に構
成できる。

すなわち、回路３０と３２は同一回路で良い。第１図の
変換回路３１はαｒを２ｒ（ｍｏｄ　ｎ）に変換する。

ここで本実施例の場合ｎ＝１５である。

この変換において例えばｒ＝１１とするとα１１は整数
７に変換される。２ｒ＝２２＝１５Ｘ１＋７から２２ｍ
ｏｄ１５＝７が導びかれるからである。すなわち、ガロ
ア体の要素ａｒ＝ａ０α０■ａ１α１■ａ２α２■ａ３
α３から２進数２ｒ（ｍｏｄ１５）＝ｂ０２０＋ｂ１２
１＋ｂ２２２＋ｂ３２３への変換に対応して（ａ０ａ１
ａ２ａ３）が（ｂ０ｂ１ｂ２ｂ３）に変換される。ｒ＝
１１に対する前記の例ではα１１＝α１＋α２＋α３が
２ｒ（ｍｏｄ　１５）＝７＝２０＋２１＋２２に変換さ
れるので、（ａ０ａ１ａ２ａ３）＝（０１１１）が（ｂ
０ｂ１ｂ２ｂ３）＝（１１１０）にして、（ａ０ａ１ａ
２ａ３）を（ｂ０ｂ１ｂ２ｂ３）に変換するテーブルを
示す。第１図の変換回路３１は第７図の変換を行うよう
に構成すれば良く、このような回路は既存の読出し専用
メモリを用いて容易に実施できる。

第１図におけるｍｏｄ　ｎ（この場合ｎ＝１５）の加算
回路４０は前記変換器３０及３２の出力をｍｏｄ１５に
おいて加算する。

第８図はｍｏｄ１５の加算回路の構成を示すプロック図
である。

第１図における加算回路４０は４ビットのバイナリ入力
を加算する全加算器であり、図における４ビット入力ａ
０ａ１ａ２ａ３と他の４ビット入力ａ０′ａ１′ａ２′
ａ３′を加算して、加算結果ｃ０ｃ１ｃ２ｃ３を出力す
る。ｍｏｄ１５の加算器を構成するために、図のように
加算器の桁上げ（ｃａｒｒｙ）出力Ｃと桁借り（Ｂｏｒ
ｒｏｗ）入力Ｂを接続し、循環桁上げ（ｅｎｄ−ａｒｏ
ｕｎｄ　ｃａｒｒｙ）構成にしておく。　４ビツトの入
力ａ０ａ１ａ２ａ３には変換回路３０の出力Ｐか入力し
、入力ａ０′ａ１′ａ２′ａ３′には変換回路３２の出
力ｑを入力する。循環桁上げ構成によって出力Ｃ０Ｃ１
Ｃ２Ｃ３には加算結果ｐ＋ｑ（ｍｏｄ１５）が出力され
る。

以上のように、本発明による誤り位置回路はシンドロー
ム生成回路の他に、３個のｍビットの排他的ＯＲ回路、
３個の読出し専用メモリ（ＲＯＭ）、１個のｍビット加
算器及びｍビットの誤りの比較器より構成でき、極めて
少ない回路量でかつ誤り位置方程式を立てずに直接的に
２重シンボル誤り位置を高速解読でき本発明の目的を充
分に達成できる。

【図面の簡単な説明】

第１図は本発明による誤り位置解読回路の一実施例を示
すブロック図、第２図はガロワ体ＧＦ２４）の要素αｉ
とバイナリ・ベクトルとの対応表を示す図、第３図はα
１乗算回路のブロック図、第４図はα２乗算回路ブロッ
ク図、第５図はα３乗算回路ブロック図、第６図はαｐ
をＰに変換を示す図、第７図はαｒを２ｒに変換 を示す図、第８図はｍｏｄ１５の加算を行う循環桁上げ
加算器のブロック図である。 図において１、２、３、４、５、６、７は排他的ＯＲ回
路、１０、１１、１２、１３はシンドロームレジスタ、
２０、２１、２２はα１、α２、α３乗算回路をそれぞ
れ示す。３０、３１、３２は変換回路、４０はｍｏｄｎ
の加算回路、５０は比較器をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 任意の整数ｍで定義されるカロワ体ＧＦ（２ｍ）の要素
   α１を用いて構成される２重シンホル誤り訂正符号のパ
   リティ検査行列 に従って符号化された符号語から、前記検査行列の第１
   行、２行、３行及び４行に対応し、てシンドロームＳ０
   、Ｓ１、Ｓ２及びＳ４を生成するシンドローム生成回路
   と、前記シンドロームＳ０■Ｓ１、Ｓ１■Ｓ２及びＳ２
   ■Ｓ３の間の排他的ＯＲすなわちＳ０■Ｓ１、Ｓ１■Ｓ
   ２及びＳ２■Ｓ３をとる回路と、前記排他的ＯＲＳ０■
   Ｓ１（＝αｐ）、Ｓ１■Ｓ２（＝αｒ）及びＳ２■Ｓ３
   （＝αｑ）をそれぞれ整数ｐ、２ｒ及びｑに変換する第
   １、第２及び第３の論理変換回路と、前記第１及び第３
   の論理変換回路の出力ｐとｑを加算する加算器と、前記
   加算器の出力ｐ＋ｑと前記第２の論理変換回路の出力２
   ｒとをｍｏｄｎにおいて比較する比較器とから構成され
   る２重誤り訂正符号誤り位置解読回路。