JPS58144952A

JPS58144952A - ２重バイト誤り訂正回路

Info

Publication number: JPS58144952A
Application number: JP57028325A
Authority: JP
Inventors: Toshio Horiguchi; 敏男堀口
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-02-24
Filing date: 1982-02-24
Publication date: 1983-08-29
Also published as: JPH0361210B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は２重バイト誤りを訂正する回路（こ関し、特に
少ない回路量でランダムな２重バイト誤りを高速に訂正
する回路に関する。

磁気ファイル勢のファイル装置のデータ信頼性を向上す
るためにしばしば単一バイト誤りを訂正するリード・ソ
ロモン（Ｒｅａｌ　−８ｏ１ｏｍｏｎ　）符号やｂ　＠
接ＷＡり訂正符号が用いられている。磁気媒体よりもエ
ラーレートの悪い媒体を用いる場合又はデータ信Ｎ度を
より向上させるためにはランダムな２重バイト誤りを訂
正する能力をもつリード・ソロモン符号を用いるのが望
ましい。しっ）しながら、２重バイト誤り訂正の欠点の
ひとつは・糾ったバイトの位置と誤り′パターンを解読
する回路の規模が大きくなる点にある。

ひとつのバイトは一般にｍビットで表わされ、このよう
なバイトの誤りを訂正するには符号内での誤り位置と誤
りパターンを解読する必要がある。

解読（ｆｒＪＩ号）に際してはまず、シンドロームから
誤り位置を計算し、ついで得られた誤り位置を用いて誤
りパターンを計算する方法が柑いられる。

を取るので復号過程が複雑となる欠点をもっ〇（ステ、
プｌ）シンドロームから誤りバイト位置に関する２次方
程式、すなわちエラー・ロケ−シラン多項式（ｅｒｒｏ
ｒ　１ｏｃａｔｉｏｎ　ｐｏｌｙｎｏｍｉａｌ　）の係
数を求める。

（ステ、プ２ニエラー・ロケーション多項式の２つの根
を求める。この根は誤りバイト位置を表わす。

（ステップ３）求められた２つの誤り位置とシンドロー
ムとから％誤り位置に対応する２つの誤りパターンを求
める。

このため従来の２貞バイトーり訂正を含む復号くなる欠
点を有していた。ここで、復号遅延時間とはデータ・ブ
ロックの受信の終了時点から訂正されたデータの転送を
開始するまでの時間である。

ファイル装置においてはデータはバイト単位にシリアル
に転送される。受信データ・ブロックはバッファ・メモ
リに一置貯えられた後に誤りを訂正され、ついで上位装
置に転送される。

従来の２重バイト誤り訂正方法では、データ・ブロック
の受信終了時間から前記ステップ１．２及び３を実行し
、バッファ・メモリに貯えられたデータの誤りを訂正し
てから上位装置に転送するので復号遅延時間が大きくな
る◎特にバースト誤り訂正のために２重バイト誤り訂正
リード・ソロモン符号を複数個インタリーブする際には
、この復号遅延時間が力）なり大きくなり実用上問題と
なる。

復号遅延時間を小さくするためにはエラー・ロケアシ曹
ン多項式を立てずにシンドロームｙ＋＞うａ域的に誤り
位置とパターンを求める方法が必要であるが、このよう
な方法はこれまで知られていなかった。

従って本発明の目的は２重バイト誤り訂正リード・ソロ
モン符号に対して、エラー・ロケーシ。

ン多項式を立てずに直接的に誤り位置とパターンを求め
る誤り訂正回ｗｒを提供することにある。

本発明の２重バイト誤り訂正回路はデータ・ブロックの
受信終了後、エラー・ロケーション多項式を立てること
なしにバッファメモリからデータ・バイトを読み出し、
娯りを訂正しながら上位装置にデータ・バイトを転送す
るので復号遅延時間はゼロである。又、一つ訂正回路の
回路量も少い。

さらに、符号を複数１−インタリーブするのに適した構
造を持つ。

本発明の２重バイト誤り訂正回路は、任意の整数ｍで定
義されるガロワ１＋ＧＦ（２”）の原始元αを用いて構
成される２重バイト誤り訂正リード・ソロモン符号のパ
リティ検査行夕ＩＪＨ１（四人下４蕾白　）に従ってデータを符号化するシステムにおいて。

ｎバイトの受信符号ブロックにランダムに生起した２ｎ
バイトＩＩＩりを訂正する復号回路を提供する。

ここでｒｌ　！　２”　−１で、バイトはｍビットで表
わされる。ここでｎバイトのプロ、りの中の４バイトが
検査バイトでｓ　　（”　　４）バイトが情報バイトで
ある。

本発明の復号回路は前記検査行列Ｈの第１行。

第２行、−幕３行及び第４行に対応するシンドローム８
．．８．．８．及びＳ３を生成するシンドローム生成回
路と、前記シンドロームの間の排他的０Ｒ８ｏｅ８１．
８ｔｅＢ８２及び８ｘｔＥ）ａｘ　ヲトる回路と、前記
排他的０ＲＡｏ＝８ｏ６９８ｔｔム１−８ＩＧ３８ｚ及
びＡｚ＝８ｚｅ８、ｔｃ関Ｌ　ｒ　Ａｏ　ＡｚｅＡｓ　
”−０ヲ検出Ｔ　ルＣト−とよって誤りパターンを求め
る論理回路とからｍａされる。

実施例を説明する前に本発明の原理について説明する。

本発明に８いて、シンドロームＳ０，８．。

Ｓ２及びＳ３は前記パリティ検査行列Ｈに従って生成さ
れる。すなわち％　ｂ、、ｂ２．・・・・・・・・・、
ｂ、を受゛信されたｎバイトの符号語（バイ１−ｂ−ば
ｍビット）とすると、シンドロームは下式に従って生成
されるここで、■は排他的ＯＲを示す。１番目のバイトｂ１に
誤りパターンＣ１％Ｊ番目のバイトｂ、に娯すハターン
ｅｊの一つが生じたとするとシンドロームは下式のよう
に表わされる。但・しｅｉ＋　’＋０　＋Ｊ’ｉ（’＋
　”ｊＪ＊上記シンドロームＳｏ、８１ｒ８ｘ及びＳ３はそれぞれ
α’（＝１）、Ｃ１，Ｃ２及びＣ３をフィートノくツク
係−数に持つシンドローム・レジスタにバイトｂ、。

ｂ＠−１？・・・・・・、　ｂ、、ｂ、をこの願に入力
することｌこよって生成される。

本発明においては、シンドローム生成後に誤り位置を探
すためにシンドローム・レジスタをさらにシフトする。

式（２）で表わされる２重シンボル誤りを仮定すれば、
ｋ回シフト後のシンドローム（シンドローム・レジスタ
の内容）　ｓ、、ｓ、、ｓ２及びＳ３は次式で表わされ
る。

上記シンドロームの間の排他的Ｏ凡、すなわちＡｏ＝８
ｏｅ８１＋ＡＡ１−８１ｅ８及びＡ、＝８．ΦＳ、は下
式Ｃｒ　ｔ’、　Ｌ　＝　ＡｇＡ２ｅＡ１”と定義すれ
ば、シフト回数ｋがｋ　＝　ｎ　−ｓ又はに＝ｎ−Ｌｊ
の１＆＃だけＬ＝０となることが以下のようにして分る
。Ｌ　＝ＡｏＡ。

ｅＡｔ　ＥＣ前式（４１Ｅ代入Ｔｎ、ば、Ｌぽ次の式（
５ｊ　テｆｉわされる。

Ｌ＝ｅ４ｅ３　（１，１，。ｉ＋ｋ）　（１＠ａｉ十ｋ
）　（（！ｊｌ　（１十ｋ　＞（Ｂａ２（ｊ十にり　°
（５）ここで、ｉＮｊであるからα”””ｅａ２（ｊ十
ｋ）４０　Ｔ！ある。Ｌ＝０となるのは１Φα叶１＝０
又はｌｅαｊ＋に＝０の時だけである。換ｔｒればα叶
ｋ　＝を又はα１＋′に；１の時に限ってＬ＝０となる
。ここでα１＝α’＝１であるから、ｉ　＋　ｋ　＝　
ｎ又はｊ＋に＝ｎの時、すなわちに＝ｎ−ｉ及びｋ　＝
　ｎ　−ｊの時に限り１＝＝０となる。ｉ＋に＝ｎ（又
はｊ十に＝ｎ）の時にＬ＝０°となることは次のように
も理解できるＯ　ｉ＋にミｎの時は前人（４）において
１８α１＋に＝０であるからＡ（１、ＡＩ、Ａ２は次の
ようになる。

Ａｏ　＝　ｅ）　Ｑ　１　ｆｔ１”＋ｋ）ＡＪ　＝　ｅ
Ｊ（１（ｆ３ａ”’　）　αｊ＋ｋＡ２　＝　ｅＪ（ｌ
Φαｊ＋ｋ）Ｃ３（出）この時、明らかにＡｏＡｓ＝Ａ
１”＝ｅノ”（ｌｅａけｋ）２・Ｃ２（ｊ＋ｋ）である
から、　Ｌ　ｗ　Ａｏ　−Ａ２ｆｆ３ＡＪ”　＝Ｏテア
６０以上より、バイト位置１とｊ＃ｃａりが生じていれ
ばシンドローム・レジスタを（ｎ−ｉ）回及び＜ｎ＝＞
回シフトした時にＬ＝０（！−なることが示された。こ
こで、ｎバイトのバッファ・メモリ（シフト・レジスタ
）を用意してｊ６き、ｎバイトの受信データ・バイトｂ
ｍ＊ｂａ　ｌｔ・旧・・＊　ｂ２＠ｂ１をシンドローム
・レジスタに入°カすると同時にバッファ・メモリにも
入力するものとする。そして。

誤り訂正のためにシンドローム・レジスタをシフトする
と同時にバッファ・メモリに貯えられているデー　タＥ
　シフト出方するものとする◎バッファ。

メモリからはデータバイトｂｍ＠ｂｍ−１ｇ・・・・・
・＋ｂ１がこの順にシフト出力される。従って、（ｎ−
ｋ）回目のシフトでバッファ・メモリからはデータ・バ
イトｂｋが出力される。

いまｓ　　ｉｓ目のデータｂ、とｊ番目のデータｂ。

に誤りがあるとすれば（１〉ｊ入　（ｎ−ｉ）回目のシ
フトでｔ＝ｇとなり、同時にバッファ・メモリカ）らデ
ータバーｒ）ｂｊが出力される。さらに（ｎ−ｊ）回目
のシフトでＬ＝０となり、バッファ・メモリｌｆｉらデ
ータバイトｂＪが出力されることＩこなる。すなわち、
誤りのあるバイトがバッファ・メモリカ）ら出力された
時点で丁度Ｌ＝ｏとなる口従って、Ｌ；０となるバイト
に対する誤りパターンを求めれば誤りを訂正できる。

一すパターンは下式で求められる。

ｅ　＝　５ｏｅＡｏ”　（ＡｏｅＡｘ　）→　　　　　
　　　　（６）ｉ番目のバイトｂ１こ誤りパターンｅ４
．ｊ査目のバイｌ−ｂ、に誤りパターンｅＪか生じてい
れば、ｋ回目のシフト（ｋ＝ｎ−りでＬ＝０となり、こ
この時、誤りパターンＣは下式のようにｅｌに等しくな
る。

ｅ　＝　５ｏ６９Ａｏ”　（ＡｏｅＡｔ　）−”　＝　
ｅ　Ｉ（８）又、この時バッファ・メモリからはバイト
ｂＩが出力されているから、バイトｂ、の誤りはＪｅｅ
ｌで訂正される。

１番目のバイトｂＪの誤りパターンｅ３ｆｃ対しても両
式（７）　、　（８）と同様な式が成立し、バイトｂ１
の誤りが訂正される。ここで、誤りパターンｅを計算す
る式は式（６）以外にも存在し、飼えばｅ＝ｓｏｅＡｏ
　（ｌｅ仄「Ｕ）−”、ｅｓ＝８．ｏｅＡｏ（１ｅＡ２
．Ａ１１）−１等でも計算できるが、式（６）の計算方
法が最も容易と考えられる。

以上のように２重バイト誤りに対して、誤り位置はＬ　
＝　ＡｏＡ２（９＾８−ｏにより、誤りパターンはｅ＝
ｓｏｅＡｏ”　（Ａｏ＠Ａｌ）−によって求められる。

前記り及びｅによって単一バイト誤りも訂正できること
を以下で示す。いま、ｉ番目のバイトｂＩに誤りパター
ンｅ４の誤りが生じたとするとシンドローム５ｏ−Ｓ３
は下式で表わされる。

シンドローム・レジスタをに回シフトするとシンドロー
ムはとなる。Ａｇ、Ａｌ−詠２はであるから、任意のシフト画数ｋに対してＬ＝Ａ。

４ｅん２＝０である。又、娯すパターンｅなａｏｅん２
（ＡｏｅＡｌ　）−１はｉ　十ｋ　％　ｎに対してはｅ
＝０．１−４−に＝ｎに対してはｅ＝ｅＩとなる。すな
わち、任意のシフト回数ｋに対してＬ＝ｏであるが、ｋ
％ｎ−ｉの時はｅ＝０であるから訂正ミスは生じない。

又、ｋ＝ｎ−１の時はｅ＝ｅｌとなり誤りが正しく訂正
される。

従って、単一バイト誤りが２重バイト誤りと同様に正し
く訂正されることが示された。

以上のように本発明では受信データ・バイトからシンド
ロームを生成するとともにバッファ・メモリに受信デー
タを格納し、誤り訂正時にはシンドローム・レジスタを
シフトするとともにバッファ・メモリη）らデータ・バ
イトをシフト出力しながら誤っているバイトを訂正でき
る。換言すれば、データを転送しながら誤りを訂正する
。

従って、データの受信終了後、即時的にデータの転送が
可能であるから、復号遅延はゼロと煮えられる。これは
本発明の一特徴であって・、誤りロケーシロン多項式を
立ててから誤り訂正を行う従来の方式では復号遅延はゼ
ロとすることはできない〇以下図面を用いて本発明を説明する。

第１−は不発明の実施例を示すブロック図である。図に
おいて回路１〜４はそれぞれｍビットのレジスタ（シン
ドローム・レジスタ）で、回１３２０〜２２はそれぞれ
カロワ体ＧＦ（２”）の要素α１゜α２．及びα３を乗
算Ｔる回路である。但し、αはＧＦ　（２°）の原始元
である。回路５〜１２はそれぞｎｍビットの排他的ＯＲ
１回路である。図において排他的０托向路５とレジスタ
１はシンドロームＳｏの生成回路を、排他的ＯｋＬ回路
６とレジススタ３及びα　乗算回路２１はシンドローム
Ｓ２の生成回ＴＮｒを、排他的ＯＲ回路８とレジスタ４
及びα３米算回路２２はシンドロームＳ３の生成回路を
構成している。

回１４１３はｎバイトのデータを貯えるバッファメモリ
（シフト・レジスタ）である。ことでｎ；２１−１であ
り、バイトはｍビットである。ｎバイトのデータは第１
図人力ｉＩｄを介してＦｌｌｌ記各シンドローム生成回
路とバッファ・メモリ１３に入力する。シンドローム・
レジスタ１〜４及びバッファ・メモリ１３のシフト・ク
ロックは第１図における信号線Ｃ４こよって供給される
。データ・バイトｂＩ（ｍビット）を信号＠ｄに入力す
るととも、信号１１！ｃにシフト・クロックを加えるこ
とによって、データ・バイトｂ、がシンドローム・レジ
スタとバッファ・メモリに取り込まわる前記式（１）に
則して云えば、最初にデータバイトｂ１１を人力すると
ともにシフト・クロックを入力する。次にデータ・パイ
Ｆｂｓ−１について同様のオペレーションを行うＧ以下
同様にしてデータ・パイ）ｂｘまでオペレージ冒ンを行
うとレジスタ１〜４の８谷は式（１）又は（２）で表わ
されるシンドロームＳ、−Ｓ３となる。１ｇ１図におけ
る排他的ＯＲ回路９の出力信号Ａｏ＝Ｓｏｅ８ｔ％排他
的ＯＲ回絡１０の出力信号Ａｘ−８ｘｅ８２及び排他的
ＯＲ回路１１の出力値＋４　Ａｘ　＝　Ｓ　ｚｅＥ３　
ｓ　ｔｊ　ＪＡり位置検＃ｆ１５回路１４に入力する０
鎮り位置検出回路１４は信号ＡＯ，ＡＩ及びＡ２が条件
Ｌ　＝　ＡＯＡ、２ΦＡ１＝０を満たす時に出力信号ｇ
５ニー理ｌ、すなわちｇ＝ｉとする。出力信号ｇは＠１
図のゲート回路１６のゲート信号として働く。

＠１図の誤りパターン解読回路１５は信号ＡＯ、Ａｌ及
び８．力）ら誤すパターンＣをｅ＝ｓ□ΦＡｏ”（Ａｏ
Ｇ３ＡＩ）’に則しで生成し出力する。前記ゲート信号
ｇと誤りパターン信号ｅはゲート回路１６に入力する。

ゲート回路１６．はゲート信号ｇが論理１の時その出力
ｆをｆ＝ｅとし、ゲート信号１ｇが論理０の時は出力ｆ
をｆ−０とする通常のＡＮＤ回路で構成される。排他的
ＯＲ回路１２はバッファ・メモＩＪ　１３の出力信号す
とゲート回路１６の出力信号ｆの排他的ＯＲをとり信号
ｈ＝ｂ＄ｆを出力する。排他的０凡１２の前記出力りは
誤りが訂正されたデータ・バイトを供給する。第１図に
おいて、シンドローム５ｏ−８３の生成が終了した後％
娯り、１正を行うｌこはシフト・クロックを信号線Ｃに
入力すれば良い。ｋ着目のシフト・クロックでシンドロ
ーム・レジスタ１，２．３及び４の８谷は式（３）で表
わされるシンドロームとナリ、バッファ・メモリ１３の
出力すにはデータ・パイＦｂａ−ｋが出力される。

もし、データ・バイトｂａ−ｋに誤りがあれば、誤り位
置検出回路１４の出力信号ｇが論理ｌとなると同時に、
誤りパターン解読回路１５の出力信号ｅがデータ・バイ
トｂｌＩ−にの誤りパターンｅａ−に＃優しくなり、デ
ータパイ）　ｂ、、　０）誤りが排他的０Ｒ１２を介し
て訂正される。

以下においてｍ＝４、すなわちガロワ棒ＧＦ（２４）で
定義される。リード・ンロモン符号に対する不発明の誤
り訂正回路の構成を説明Ｔる。

ｍ＝４よりこの符号の符号長ｎは１５　（＝２’−１）
である。ここで１バイトは４ビツトを表わす０ｎ＝１５
バイトの中の４バイトは検査バイトで残り１１バイトは
情報バイトである。

原始多項式Ｐ（ｘ）＝Ｘ’＋Ｘ　＋　１を法とするカロ
ワ体ＧＦ　（２’）を考えれば、ガロワ体ＧＦ（２’）
の１６個の要素０．α０（＝１）−α１α２　・・・・
・・・・・α　（但しα　＝ａ　）はａＩ２図のように
４ヒ゛ツトのバイナリ・ベクトル（ａｉｌｌａｌａｚａ
ａ）で茨わされる。

例えば、図のようにα’＝（０１０１）である。第２図
の対応を示す図は以下のように構成される。

ガロワ体ＧＦ　（２’）の任意の要素α１はα’＝（１
０００）α”＝（０１００）、α”＝（００１０）及び
α”＝（０００１）の線形結合、すなわちα１＝ａｏα
’ｅａｓα１Φａ２α２ｅａｚａ”＝　（ａ６ａｌａ２
ａ３　）で表わされる。ここで、原始元αが多環式Ｐ　
（ｘ）の根であること力）らＰ（ａ）＝１＠　ａ　ｅ　
ａ’　＝０　テア６　ｏ　Ｊ、　ッＴ　（！’　＝ｃ１
０ｅｃｌ”＝ｒ　（１１００）。

又、例えば、Ｃ９はａ”＝ｃ１’　・Ｃ１’　・ａ”ｅ　（ａ％殉り２ａ１
＝　（ａ’ｅａ”　）α’＝＝α１Φα”＝　（０１０
１）。

第１図におけるα　乗算回路２０は４′ビツト入力（ａ
ｏａｌａｚａｓ）にＣ１を乗算した結果（ｂ６ｂｌｌ）
ｚｂｓ）を出力する回路である。

ここで、（ｂ＠ｂ１ｂｚｂｓ　）＝α”　（ａＯａｌａ２ａ３）
＠Ｘａ”　（ａ６ａ’Φａｘ（Ｅ”Ｃ８４”ｅｉａｓα
３）＝　ａｏＱ’ｅａｌａ”ｅａ４３Φａｓａ４ｚ　Ｂ６ａ
”＠ａ１ａ’６３ａ２α”のａｓ　（ａ’＠ａ１）−ａ
３ａ０ｅ（Ａ６　Ａ３　）　ａ”ｅａ＊ａ％　ａ２ａ”
であるから、ｂｅ−ａ　ｓ　、　１ａｘ−１ａｖａｓ　
、ｂ２ｚａｌ　、ｂ３＝ａ２となる。

ｓｇ３図は上式に対応する第１図のα１乗算回路２０を
具体的に排他的０凡回路３ｏを用いて構成したブロック
図である口第４図はＩＩＩ図におけるｅｔａ乗算回路２１を具体的
に構成したブロック図であり％第３図のα１乗算回路を
２段カスケード接続して構成される。

Ｃ５図は同様に第１図のα８乗算回路２２を具体的にし
たブロック図であり、第３図のα１乗算回路を３段カス
ケード接続して構成される。

次に第１ＩＩにおける誤り位置検出囲路１４の構成につ
いて説明する・この回路は既に説明したように入力Ａｏ
、ム！及びム８の間に条件ＡｏＡ、＠Ａ□ζ０が成立す
る時だけ出力ｇを論１１ＨＣＴる回路である―条件ム０
＾ｘｅＡａ”−０１１次Ｑ）　（１２ｍ　）　〜（１２
ｂ）の式と等価である◎ ＡｏＡｘ　ｅＡｌ”　ｍ　Ｏ（１２ａ）５ｅＡｚ＊Ｏ（
１２ｂ） ”＠”＝０　　　　（４２ａ）ＡＩ　　　Ａ４従って、誤り位置検出回路１４は上式（１２ｊｌ）〜（
１２ｄ　）のいづｎを用いても実現できる。以下では（
１２ａ）の兼件判定を用いた場合の回路槽“成について
説明する。

Ｃ６図は条件Ａ６　Ａ２　ｗＡ４　”を用いた娯り位置
検出回路１４のブロック図を示Ｔ０第６図において回路
４０は入力信号’Ａ６とＡ２とをガロワ体ＧＦ（２”）
の上で乗算、してＡｏ−Ａ２を出力する回路であり、回
路４１は入力信号ＡｌをＧＦ　（２’）の上で２乗して
ＡＩ２を出力する回路である。ここで、入力Ａ（１、Ａ
Ｉ　、Ａ２及び出力Ａ６−Ａ４　、Ａｌ　”はそれぞれ
４ビ、トである。回路４２は回路４ｏの出力信号Ａｏ−
４と回路４１の出力信号Ａ１２との排他的ＯＲをとり、
ＡＯ−Ａｇ　（９Ａ１　”を出力する・４ビツトの排他
的ＯＲｉｇ１ｗＩである０回路４３は一路４２の出力信
号Ａ（１−ＡＨ＠ＡＨ”の全てのビットがゼロであるこ
とＡｚ’ＩＩＪｋ！２＝　０の時だけ出力信号ｇを論理
ｌとする。

前記ＧＦ　（２’）上の乗算回路４０はＡＮＤ及び排他
的ＯＲ回路から成るランダム・ロジック回路又は既存の
プログラム可能なＲ？）Ｍ（！ｊ−ド・オンリ・メモリ
）等のメモリ素子を用いて実現できる。

特に本実施例の場合、入力Ａ・とＡ２がそｎぞれ４ビ、
ドで、出カム＠Ａ２が４ビツトであるから、回路４０は
８１ビット・アドレス人力／４ビツト出力（２５６語×
８ビット）のＲＯＭ１個で実現できる。几５Ｍを用いる
場合にはＡ（１をｉ’ＬＯＭの上位４ビツト・アドレス
に、１１をＢＫ）Ｍの下位４ビ、ト・アドレスに入力し
、対応するアドレス°ロケーシ冒ンに積Ａ・・ＡＨを格
納しておけば良し）。

第７図は前記ＲＯＭのアドレスと出力の対応を示す図で
ある０図のようにＲＯｂｋＤアドレス入力がＡｏ−Ｃ９
，Ａ２−Ｃ１ならばＡ（１・人冨禦α　　が出力され、
Ａ・又はＡ、が０ならば人０・ム３鳳０が出力される０
以上のようなアドレスと出力の対応は９２図に示すＣ１
とベクトル（ａ（１ｍｌａｘａｓ）の対応を用いてｓ成
で＊る。例えｌ！　Ａｏ＝１”　＝　（１０１０）　　
、　Ａ２＝ａ”ｗｘ　（０１１１）　ｆＬ　ラバＡｏ　
−Ａ２＝ａ”十”′に＝ａ”十’＝ａ’ｚ（１１００）
である力）ら、ＲＯｂｋＤアドレス入力Ａ６＝（１０１
０）、Ａｚ＝（０１１１）に対応する出力はＡ・・Ａ２
−（１１００）である。以上のようにａｘ４の場合、乗
算回路４０は８ビツト・アドレス人力／４ビ、ト・デー
タ出力（２５６語×４ビット）の几、ＯＭ　１個で実現
できる。一般にＧＦ　（２”）上の乗算囲路４０は２ｍ
ピッ“トノ・、アドレス入力／ｍ・ビ、ト出力（２１語
×ｍビット）のＲＯＭ　１個で実現できる。市販のプロ
グラム可能なＲ，ＯＭとしては２５６語×８ビット、１
０２４飴×８ビツト、−４−ｅ）４０９６飴×８ビツト
が入手ＯＴ能であるから、これらの几ＯＭを１偵用いて
それぞれＧＦ　（２’）。

ＧＦ（２’）ＡびＧＦ（２’）の乗算回路を実現できる
。ｍ〉７であるＧＦ’　（２−）乗算回路は、７′″２
”−ｄＸｍビットＲＯ跡入手できないので、ＲＯＭ１個
では実現できない。この場合、複数個のＲＯＭを用いる
か又はランダム・ロジックでＧＦ（２″）乗算回路を構
成する必鋏がある。

排他的ＯＲ回路から成るランダム・ロジックで構成した
場合のプロプ°り図を示す。ＧＦ　（２’）乗算回路４
０の入力Ａ・と４をそれぞれ（ａ６ａ１ａ。

ａｘ）　ｔ　（ｂｏｂｓｂｚｂｓ）で表わし、積出力Ａ
Ｉ）　ＡＨを（ｃｏｃｗｃｘｃｍ　）で表わせば、積（
Ｃ＠ＣＩＣ３Ｃ３）は次のように表現される。

（ＣＱＣＩＣｊＣ３）　ｚ　（ａ（ＨａｌａｆｉＪ　）
　・（ｂｌｂｌｂｌｂ３　）冨（＄１０５Ｅ袖ａ１α賜
ａ−へ３３α３）・（ｂｏｂｘｂｇｂｓ　） −Ｊｌ＠−α”　（ｂｌｂ１ｂｘｂａ　）ｅａｔ　・ａ
　　（ｂｏｂｓｂｚｂｓ　）Φｍｇ−ａ　　（ｂｌｂｔ
ｂｚｂｓ）６１！１ｓ・ａ　　（ｂｌｂｌｂｌｂ３　）上式は入力
（ｂｏｂｘｂ寞ｂｓ）　＞らａ’　（−ｂ６ｂｔｂｚｂ
ｓ　）メ α”　（ｂ（、ｂ、ｂ、ｂｌ　）　、　ａ”　（ｂｌＪ
ｂ３ｂ、　）及びａＮ　（ｂ。

ｂｌｂ＝ｂｓ）　ｆ生成し、それぞｎａａ＊、ａｓ、ａ
ｘ及びａＢとのＡＮＤを取り、さらに排他的０８を取れ
ば積（ｃｏｃｓｃｘｃｍ）が生成されることを示してい
る◎従りてｓ　ＧＦ　（ｚ’）乗算回路４０は第８図の
ようにα１乗算回路５２，５３及び５４、ムＮＤグー）
５５，５６．５７及び５８と排他的ＯＲ回路５９を用い
て構成される。α乗算回路５２，５３及び５４は第３図
のα乗算回路と同一のものである。

第９図は第６図におけるＯＦ　（２’）２乗回路４１の
ブロック図を示す。２乗回路４１における４ビツトの入
力信号Ａｌと出力信号ＡＩ　”を、ベクトルテ表わＬＡ
”−（ａｏａｘａｘａｓ）　　、Ａｌζ（ｂｌｂ。

ｂ冨ｂｊ’）とＴればｂＯ−’−ｂｓはｂＱ＝Ｊ＠ｅａ
　！　、　ｂｌ−Ｊｌ！　＃ｂｌＷａｌΦ”ｌｅｂｍ＝
ａｍで表わすｎ　６　ｏ　ｆ　’ｊ　ｔ）　チ％（ｂｌ
ｂ１ｂ１ｂＢ）　＝　（ａ６ａｌａ２ａ３）”±　（ａ
ｄ１０ｅａ＊α”ｅａｚα〜Ｂａｇα句ａ３αう２＝ａ
ｏα’ｅａ１α”ｅａｔα４Φａ３α６であり、α−α
０Φα１及びα６幀？Φα３であるから、（ｂｏｂｘｂ
ｚｂｘ　）　ｚａ６ａ０Φａｔｄ”ｅａ友（（Ｘ’ｅＸ
”　）　ｅａｍ　（α拳り＝　（ａｏｅａＪ　α’ｅａ
２α１ｅ　（ａ菫Φａ少ａ３日８，１．α１−（（ａｏ
Φａ２）　Ａ２（ａｌｅａｓ）　ａｌ）であるｏ　ヨッ
Ｔ　ｂｏ＝旬ｅｌｚ、ｂ１ｇ＝幻、ｂｇ＝ａｔｅａｓ及
びｂ＠ｗａｇが成り立つ。従ってＧＦ　（２’）　２乗
回路４１は第９ｋＪのように排他的ＯＲ回路５０　、５
１を用いて構成さｎる。

一般にＧＦ　（２”）２乗回路も以上のように排他的Ｏ
Ｒ回路を用いて構成される。

又、ＧＦ　（２’）　２乗回路４１は４ビツト・アドレ
ス入力／４ビツト出力（１６語×４ビ、ト）の枢ル嗜用
いても構成できる。すなわち、アドレス入力がム１ｗｍ
Ｃ１’の時はん−α　を出力し、アドレス入力がＡ１−
〇の時は４”ｍ□を出力するようにＲＯＭ′ｆプログラ
ムしておけば良い。例えばアドレス入力が人ＩＭα１１
雪（０１１１）の時はＡ−；α電α１叶７ｚａ’ｗ　（
１１０１）を出力するようにＲＯＭをプログラムしてお
（。

以上のように第１図の誤り位置検出回路１４は構成され
る。次に＄１１１！１における誤りパターン解読回路１
５の構成を説明する。畝りパターン解読回路１５は式（
６）、すなわちｅ　−８ｏ（ｊｉｊＡｏ”　（ＡｏｅＡ
ｌ　）−１に則して構成できる二からＧＦ（’２’）の上でＡｏ”（ムｏｅＡｘ　）−”
を計算する回路であり１回路６１は４ビツトの排他的Ｏ
Ｒ回路である。

第１１図は前記回路６０の構成を示す。回路６０は入力
Ａ、とＡｌから出力Ａｓ”　（ＡｏｅＡｌ）−”を計算
する回路であるから、＠１１図のように入力ＡＯとＡｌ
の排他的Ｏ凡Ａｌ）ΦＡ１をとる回路７１、前記排他的
０ＲＡｏｅＡ１のＧＦ　（２’）における逆元（Ａｏｅ
Ａｌ）−”を求める回路７２、Ａ（１の２乗＾２を求め
る回＃１ｔ７０及び前記Ａｏ２と（ＡｏｅＡｓ　）−１
とをＧＦ　（２’）において乗算する乗算回路７３とか
ら構成される。ここで、２乗回路７０は第９図のＧＦ　
（２’）の２乗回路と同一構成であり、乗算回路７３は
第８図の乗算回路と同一構成である。

ＡｏｅＡｓの逆元（ＡｏｅＡｘ　）−”　’ｅ求める回
路７２はランダム・ロジック又は２’＃Ｘ４ピツトのＲ
ＯＭで、構成されるが、ランダム・ロジックを用いると
回路量が多くなるのでＲＯＭを用いるのが望談しい。

ＲＯＭを用いる場合にはアドレス入力がＡｌ）ψ人！＝
α−の時は（Ａ（１（９ＡＩ　）−１＝α−一α１５−
ｐを出力するようにＲＯＭをプログラムしておく。例え
ばアドレス入力力Ａ０ΦＡｌ　−＜１１：　’−（００
１１）の時は（ＡｏｅＡｔ　）−’＝α　＝α＝（０１
０１）が出力される。又、アドレス入力がＡｏｅＡｌｍ
　Ｏ−（００００）の時は（ＡｏｅＡｌ）−’＝　Ｏ−
（００００）を出力するようにＲＯＭをプログラムして
おく。ＡＩ”　（ＡｏｅＡｌ）−１を求める回路６０は
以上のように構成されるが、他の方法でも構成できる。

回路６０の入力Ａ、とＡ１はいづれも４ビツトであり、
また出力Ａｏ”　（ＡｏｅＡｘ　）−”も４ビツトであ
るから、回路６０は８ビ、ト・アドレス人力／４ビツト
出力（２”語Ｘ４ビット）の８６Ｍ１個で実現できる。

すなわち、Ａ、をＲＯＭアトＩレスの上位４ビツトに入
力し、Ａｔｆ下位４ビットに入力し、対応するアドレス
・ロケーションにＡＯ”　（Ａ６ｅ４　）−’を格納し
ておけば良い。

＠１２図はこのＲＯＭのアドレス入力と出力の対応を示
す図である。図のようにょうにアドレス人力Ａ６又はム
１が０の時、又はＡ、　＝Ａ、の時は０を時は、アドレ
ス人力ム＝ｇ’、Ａ、鎗α”　（ｐ＃ｑ）に対応してＡ
ｏ　（ＡｏΦＡ、）＝α　（α姻）　を出力するように
ＲＯＭをプログラムしておく。飼えば、アドレス入力が
Ａｏ＝α”＝（１０１０）、Ａｔ＝α！！唸（０１１１
）の時はＡ６２（ＡｇｅＡｌ　）　”　＝α１６（α８
ｅα１１）ｗｇ　（！　７　’　＝α９であるからＡＩ
２（ＡｏｅＡｔ）−’α’＝（０１０１）を出力する。

以上のように第１図の誤りパターン検出回路１５は構成
される。

以上の説明から分るように本発明の２重バイト誤り訂正
回路は、比較的少ない回路量で、η）つ誤りロケーショ
ン多項式を立てずに直接的に２重バイト畝りを訂正でき
るので本発明の目的を十分に達成できる・

【図面の簡単な説明】

＠１図は本＠明による２］ｉパイ・ト誤り訂正回路の一
実施例を示すブロック内、第２図はガロワ体ＧＦ　（２
’）の要素α１とバイナリ・ベクトルとの対応を示す図
、第３図はα１乗算回路のブロック図、第４図はα乗算
回路のブロック図、！５図はα　乗算回路のブロック図
、第６図は誤り位置検出口−のブロック図、第７図は前
記誤り位置検出回路に使用されるＧＦ　（２’）の上で
の乗算回路を読出し専用メモリを用いて実施する場合゛
のメモリのアドレスと出力の対応を示す図、第８図はＧ
Ｆ　（２’）の上での乗算回路の構成を示すブロック図
、Ｉ！９図はＧＦ　（２’）の上での２乗回路の構成を
示すブロック図、１ｆｌｌＯ図は誤りパターン解読回路
のブロック図、＠１１図は入力Ａ。とＡＩ　９）らＧＦ　（２’）の上でＡ６２（ＡｇｅＡ
ｌ　）−”を計算する回路の構成を示すブロック図、第
１２図は入力ＡｏとＡＩからＧＦ　（２’）の上でＡｏ
”　（Ａｏ”Ａ１）”−’を計算する回路を胱出し専用
メモリを用いて実施する場合のメモリのアドレスと出力
の対応を出す図である・図−９おいて１．２，３．４はシンドローム・レジスタ
、５　、６　、７　、８　、９　、１０，１１，１２，
３０゜４２．５０，５１，５９，６１，７１は排他的Ｏ
Ｒ回路、２０．２１．２２はα１．α３．α３乗算回路
をそｎぞれ示す。１３はバッファ・メモリ、１４は誤り
位置検出回路、１５は誤りパターン解読回路、１６はＡ
ＮＤゲート回路、４０はＧＦ（２）の上での乗算回路、
４１は（ＪＦ　（２’）の上での２乗回路。４３はＮＯＲ４ｇ回路をそれぞれ示す。５２，５３．５
４はａ１乗算回路、５５，５６，５７．５８はＡＮＤゲ
ート回路、６０はＧＦ　（２’）の上でＡＯ”　（Ａｏ
６１１Ａｌ）−１を計算する回路、７０はＯＦ　（２’
）の上での２乗回路、７２はＧＦ　（２’）の上での逆
光回路、７３はＧＦ　（２’）の上での乗算回路をそれ
ぞれ示す。第２口ｔ　３目矛４日オ　５　胆矛　６　国オフ図オ　８　のｔ９　旧３θ オ　１０１ｔＩＩ　　ＩＤ才　１２　　起

Claims

【特許請求の範囲】任意の整数ｍで定義されるガロワ体ＧＦ　（２°・）の
原始元α、を用いて構成される２重／＜イト誤り訂正符
号のパ、リティ検査行列− ２重バイト勝り訂正回路において、前“記符号化データ
を受信し、＊信データ・バイト力）ら前記検査行列の＃
！ｌＨ，２行、３行及び４行に対応してシンドロームＳ
。、Ｓ□、Ｓ２及びＳ３を生成するシンドローム生成回
路と、前記シンドロームの間の排他的ＯＲＴ：ｌｏ　；
ｂ　Ｓｏ＠８＊　、５１ｅＳｚ及びＳ２ΦＳ３をとる回
ｓと、ｔ’ｒ’＋１紀Ｗ他ＦＪＯＲテＪ６ル５ｏｅ８＋
　、８１ｅ８２゜８２ｅ８３ｉＣ関して（５ｏｅ８ｘ　
）　・（８ｚｅＳｓ　）　ｅ　（Ｓｌｅ８ｇ）　２＝０
を検出し誤りバイトの位置と誤りパターンを求める論理
回路とから成る２重バイト誤り訂正回路。