JPH03283803A - ディジタル包絡線生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は変調波の包絡線をディジタル処理により生成す
るディジタル包絡線生成装置に関する。

本発明は、電力増幅器のバイアス制御のたうに変調波の
包絡線を生成する装置として利用するに適する。

本発明は１．互いに直交する包絡線成分の二乗値とその
加算値の平方根とを別々のメモリテーブルで求めること
により、一つのメモリテーブルから直接に包絡線を求め
る場合に比較してメモリ量を削減するものである。

〔従来の技術〕

線形変調波を高い電力効率で送信する装置として、ドレ
イン電圧制御形線形送信装置が知られている。ドレイン
電圧制御形線形送信装置は、変調波の包絡線信号により
ドレイン・バイアス電圧を制御することにより、電力増
幅器を飽和状態で動作させて高い電力効率を得るもので
ある。

本願発明者らは、このような線形送信装置において、ド
レイン制御に用いる変調波の包絡線をディジタル処理に
より求める技術について発明し、すでに特許出願した（
特願平１−１６８７２３、以下「先の出願」という）。

この装置では、変調波の包絡線について、変調波の同相
包絡線成分と直交包絡線成分とから、ベースバンド帯域
のディジタル演算処理により得ている。

同相包絡線成分と直交包絡線成分とをそれぞれＩ　（ｔ
）、Ｑ　（ｔ）とすると、このＩ　（ｔ）、Ｑ　（ｔ）
で直交変調された変調波の包絡線信号Ｒ（ｔ）は、Ｒ（
ｔ）＝　ＣＩ　（ｔ）”　＋　Ｑ（ｔ）’　）　１／２
（１）で表される。この演算を行うためには、数値演算
プロセッサを用いる方法と、読み出し専用メモリ等ヲ用
いたメモリテーブルによる方法とがある。

読み出し専用メモリを用いた包絡線生成装置の例を第８
図に示す。

包絡線生成装置として読み出し専用メモリを用いた場合
には、そのアドレス入力に、それぞれＮビットで量子化
表現されたＩ　Ｃｔ）、Ｑ　（ｔ）を入力する。

このとき、例えば、Ｉ（ｔ）をアドレス八〇〜ＡＨ−１
に入力し、Ｑ（ｔ）をア、ドレスＡ　Ｈ＝　Ａ　２　Ｈ
−１に入力する。読み出し専用メモリには（１）式に基
づいて計算されたＲ　（ｔ）の値が書き込まれており、
Ｉ　（ｔ）、Ｑ（ｔ）が入力されると、それに対応する
アドレスに書き込まれているＲ　（ｔ）の値を出力する
。このようにして、Ｉ　（ｔ）、Ｑ　（ｔ）から変調波
の包絡線信号Ｒ（ｔ）を生成することができる。

〔発明が解決しようとする課題〕

しかし、包絡線生成装置として読み出し専用メモリを用
いると、高精度に包絡線を生成するためにはメモリ量が
増大する問題があった。

すなわち、Ｉ　（ｔ）、Ｑ　（ｔ）のビット数がそれぞ
れＮであり、包絡線のビット数をＭとすると、読み出し
専用メモリのアドレス値が２°Ｘ　２　Ｉｌｌそれぞれ
のアドレスにＭビットのメモリが必要となり、総メモリ
量として２’　Ｘ２’　ＸＭビットが必要となる。

Ｎ＝８、Ｍ＝１０の場合であれば、必要な総メモリ量は
６４０にビットであるが、Ｉ　（ｔ）、Ｑ　（ｔ）の精
度をそれぞれ２ビット高めてＮ＝１０とすると、さらに
２２Ｘ２２＝１６倍のメモリ量が必要となり、総メモリ
量は１０Ｍビットとなる。このような大容量のメモリは
現状では１チツプＬＳＩ化が困・難であり、複数のＬＳ
Ｉメモリで構成しなければならない。このため、非常に
コストが高くなるとともに、小型化の妨げになっていた
。

本発明は、このような課題を解決し、変調波の包絡線を
高精度かつ低メモリ量で生成できるディジタル包絡線生
成装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明のディジダル包絡線生成装置は、二乗演算と平方
根演算を行うため、入力値に対する出力値があらかじめ
書き込まれたメモリテーブルをそれぞれ用いることを特
徴とする。入力値はこのメモリテーブルのアドレス値と
して与えられ、対応する出力値が読み出される。

平方根演算のためのメモリテーブルは、その入力ビット
数が二乗演算めためのメモリテーブルの出力ビット数よ
り小さい値に設定され、二乗加算値を２進数表示したと
きの有効桁数を判別する有効桁数判別回路と、判別され
た有効桁数：′一応じてあらかじめ定められた０以上の
整数ｎにより２ｎビット分だけ二乗加算値を上位桁にシ
フトさせる第一の桁シフト回路と、この第一の桁シフト
回路によるシフト量に対応して平方根演算用メモリテー
ブルの出力値をｎビット分だけ下位桁にシフトさせる第
二の桁シフト回路とを備えることが望ましい。

〔作　用〕

包絡線信号Ｒ（ｔ）は、（］、）式に示したように、同
相および直交の二つの包絡線成分Ｉ　（ｔ）、Ｑ　（ｔ
）の二乗和の平方根として求められる。そこで、二つの
メモリテーブルによりＩ　（ｔ）、Ｑ　（ｔ）のそれぞ
れの二乗値を求め、これをディジタル加算した後に、さ
らに別のメモリテーブルにより平方根を求める。

ここで、Ｉ（ｔ）、Ｑ（ｔ）のビット数をそれぞれＮ１
出力される包絡線のビット数をＭとすると、精度を保つ
ためには、包絡線成分の二乗値に２Ｎビット、加算値に
２Ｎ＋１ビットが必要となる。加算値をそのまま平方根
演算のためのメモリテーブルのアドレス入力とすると、
それだけで２２％″ｌ　ｘ　Ｍビットのメモリ量が必要
となる。これでは、一つのメモリテーブルで包絡線を求
めるために必要なメモリ量２２　Ｎ　Ｘ　Ｍの二倍とな
ってしまう。

そこで、平方根演算の入力ビット数を減らす。

包絡線の振幅が零またはそれに近い値となる可能性がな
い場合には、平方根演算の入力ビットのうち下位ビット
を減らす。これにより、必要なメモリ量が大幅に削減さ
れるが、精度の低下はそれほど大きくはない。この場合
にはまた、二乗演算出力のビット数を削減し、そのため
のメモリ量を減らすことができる。

包絡線の振幅が零またはそれに近い値になる可能性のあ
るときには、二乗加算値の有効桁数が小さくなり、平方
根の精度が低下してしまう。そこで、二乗加算値の桁を
上位にシフトさせ、その値に対する平方根を求袷たのち
にその桁を下位にシフトさせる。２進数表示したときの
桁を１桁上位にシフトさせることは、その値を二倍した
ことに相当する。したがって、２ｎ桁上位にシフトさせ
ることは２２″倍することになる。また、そのときの平
方根は、元の値の平方根に２２″の平方根すなわち２″
を掛けた値となる。したがって、これを２進数表示でｎ
桁だけ下位にシフトさせれば、入力ビット数が少なくて
も、精度よく元の値の平方値が得られる。

〔実施例〕

第１図は本発明第一実施例のディジタル包絡線生成装置
を示すブロック構成図である。

この実施例装置は、入力端子１．２に入力される互いに
直交する包絡線成分のそれぞれの二乗値を求める二乗演
算手段として二乗演算ＲＯＭ３．４を備え、この二乗演
算ＲＯＭ３．４から出力される二つの二乗値を加算する
加算手段としてディジタル加算器５を備え、このディジ
タル加算器５の出力する二乗加算値の平方根を求める平
方根演算手段として平方根演算ＲＯＭ８を備える。

ここで本実施例の特徴とするところは、二乗演算ＲＯＭ
３．４および平方根演算ＲＯＭ８は入力値に対する出力
値があらかじめ書き込まれたメモリテーブルを記憶し、
入力値をこのメモリテーブルのアドレス値として与える
ことにある。

さらに本実施例では、平方根演算ＲＯＭ８はその入力ビ
ット数が二乗演算ＲＯＭ３．４の出力ビット数より小さ
い値に設定され、加算手段の出力値を２進数表示したと
きの有効桁数を判別する有効桁数判別回路６と、判別さ
れた有効桁数に応じてあらかじｔ定められた０以上の整
数ｎにより２ｎビット分だけディジタル加算器５出力値
を上位桁にシフトさせる第一の桁シフト回路７と、この
第一の桁シフト回路７によるシフト量に対応シて平方根
演算ＲＯＭ８の出力値をｎビット分だけ下位桁にシフト
させる第二の桁シフト回路９とを備える。

入力端子１．２には、それぞれ同相包絡線成分Ｉ　（ｔ
）、直交包絡線成分Ｑ　（ｔ）が入力される。二乗演算
ＲＯＭ３．４は、それぞれＩ　（ｔ）、Ｑ　（ｔ）をア
ドレス入力とし、あらかし約書き込まれている二乗演算
結果を出力する。ディジタル加算器５は、二乗演算ＲＯ
Ｍ３．４の出力を加算し、加算出力を有効桁数判別回路
６と桁シフト回路７とに供給する。

有効桁数判別回路６は、有効桁数ｍを判別するため、デ
ィジタル加算器５の出力について、最上位ビットから「
０」が連続している桁数を調べる。

例えば、ディジタル加算器５の出力フォーマットがＪビ
ットで、出力値が最上位ビットから連続してに桁にわた
り「０」であるとすると、有効桁数ｍ＝ＣＪ−ｋ〕とな
る。

桁シフト回路７は、桁数ｋが奇数であればｋから１を引
いた桁数、偶数であればそのままｋだけ、ディジタル加
算器５の出力を上位へ桁シフトさせる。すわなち、桁シ
フト回路７でシフトする桁数は偶数となる。この値を２
ｎとし、ｋと２ｎとの関係を式で表すと、 ２ｎ＝２ｘｌＮＴ（ｋ／２） となる。ここで、ＩＮＴ（ｘ）はＸの整数部を表す。

平方根演算ＲＯＭ８は、桁シフト回路７の出力のうち最
上位ビットからし桁をアドレス入力とし、このアナログ
入力に応じてあらかじめ書き込まれている平方根演算結
果を出力する。この出力は桁シフト回路９に供給される
。

桁シフト回路９は、桁シフト回路７による桁数のシフト
が２ｎのとき、平方根演算ＲＯＭ８の出力を下位へ１桁
だけシフトさせ、出力端子１σに出力する。

このようにして出力端子１０には、 ＣＩ　（ｔ）”　＋　Ｑ（ｔ）２１　′７２が得られる
。

第２図は具体的な演算例を示す。

この例では、ディジタル加算器５の出力が９ビットであ
り、ｒ　０ＯＯＯＯ１００ＩＪを出力したとする。

このとき有効桁数判別回路６は、まず、上位５桁は有効
桁ではないと判別する。この桁数は奇数なので、桁シフ
ト回路７は、１を引いた桁数すなわち４桁だけ、ディジ
タル加算器５の出力を上位にシフトさせる。この結果、
平方根演算ＲＯＭ８にはｒ　０１００１００ＯＯＪが入
力される。この入力に対する平方根演算結果はｒ　０Ｏ
ＯＯＯＩ１００Ｊであり、これが平方根演算ＲＯＭ８か
ら出力される。

桁シフト回路９では、有効桁数判別回路６の判別結果に
より、平方根演算ＲＯＭ８の入力が４桁上位にシフトし
ていたことがわかっているので、この半分の桁数である
２桁分だけ桁を下位にシフトさせ、ｒ　０００００００
１１Ｊを出力する。この結果、桁シフト回路９の出力に
は、ディジタル加算器５の出力を直接平方根演算したと
きと同じ結果が得られる。

ところで、Ｉ　（ｔ）、Ｑ（ｔ）の量子化ビット数をそ
れぞれＮとすると、二乗演算ＲＯＭ３．４の出力で入力
側と同じ精度を保つためには、出力が二乗値であること
を考慮すると、それぞれ２Ｎビットが必要である。この
とき、精度を保ちながら二乗演算ＲＯＭ３．４の出力を
加算するためには、ディジタル加算器５の出力ビット数
として２Ｎ＋１ビットが必要となる。したがって、桁シ
フトを行わないとすると、平方根演算ＲＯＭ８の入力ビ
ット数りもＬ＝２Ｎ＋１ビット必要となる。しかし、桁
シフトを行うことにより、Ｌの値を［２Ｎ＋１）より小
さくできる。この原理について以下に説明する。

第３図は平方根演算の入力出力関係を示す。

平方根演算の場合、入力Ｘが比較的小さいときには、Ｘ
の変化量ΔＸに対するｙの変化量Δｙ１は大きい。逆に
、入力Ｘが比較的大きいときには、Ｘの変化量に対する
ｙの変化量Δｙ２は小さい。

したがって、Ｘの値が小さい場合には量子化によるわず
かな誤差ΔＸが出力に大きな誤差を与えるが、Ｘの値が
大きい場合には、量子化による誤差ΔＸによる出力の誤
差は小さい。

このことを第１図に示した実施例にあてはめると、上位
の桁が「１」であるような大きい二乗加算値が平方根演
算ＲＯＭ８に入力される場合は、平方根演算の入力にお
いて下位の桁を無視しても出力精度を保つことは可能で
、入力ビット数りを［２Ｎ＋１］よりも減らすことがで
きる。

これに対して平方根ＲＯＭ８に入力される二乗加算値が
小さいときには、出力精度を保つためには下位の桁を無
視することはできない。しかし、入力値が小さいときに
は上位の桁が「０」であるため、その「０」を省くこと
ができる。すなわち、「０」の桁数分（「０」の桁数が
奇数の場合にはその桁数から１引、いた数分）だけ二乗
加算値の桁を上位にシフトさせ、シフト後の値の上位Ｌ
ビット（この場合はＬ＜２Ｎ＋１”）を用いて平方根演
算を行う。この演算結果を演算前にシフトさせた桁数の
半分の桁数だけ下位にシフトさせれば、シフト前の二乗
加算値に対する平方根が十分な精度で得られる。

第４図は桁シフトの効果を表す図である。ここでは、［
：２Ｎ＋１：］−９、Ｌ＝５としている。

ディジタル加算器５の出力がｒ　００００１１００１．
のとき、桁シフトしない場合には、上位５桁の「０００
０１Ｊが平方根演算ＲＯＭ８に入力される。平方根演算
ＲＯＭ８の出力を７ビットとすると、その出力はｒ　０
ＯＯＯ１００Ｊとなる。

これに対して桁シフトを行う場合には、上位に４桁シフ
トして、ｒ　１１００１．が平方根演算ＲＯＭ８に入力
される。このときの出力はｒ　００１０１００４となり
、下位に２桁シフトすることにより「００００１０１Ｊ
となる。したがって、桁シフトしない場合に比べて出力
における誤差が小さくなる。

このようにして、出力精度を落とすことなく、平方根演
算ＲＯＭ８の入力ビット数りをＣ２Ｎ士１〕より減らす
ことができ、平方根演算ＲＯＭ８のメモリ量を減らすこ
とが可能となる。

この実施例は、一つのメモリテーブルで包絡線を求める
場合に比較すると、Ｌビットの加算器やシフトレジスタ
等が必要となるが、例えば１０ビット程度の加算器の回
路規模は２００ゲ一ト程度であり、ＲＯＭの回路規模に
比べると無視できる程に小さく、３個のＲＯＭと併せて
容易に１チツプＬＳＩとすることができる。

第５図は本発明第二実施例のディジタル包絡線生成装置
を示すブロック構成図である。

包絡線振幅が零または零に近い値をとることがないとあ
らかじ約わかっている場合には、第一実施例における有
効桁数判別回路６および桁シフト回路７．９は不要とな
る。すなわち、桁シフト動作を行わなくても精度よく包
絡線を生成できる。

ここで、Ｉ　（ｔ）、Ｑ　（ｔ）のビット数Ｎを１０と
し、二乗演算ＲＯＭ３．４の出力ビット数を２Ｎの半分
の１０とし、平方根演算ＲＯＭ８の出力ビット数Ｍを１
０とした場合について説明する。

二乗演算ＲＯＭ３．４の出力ビット数を１０ビットとし
ているので、ディジタル加算器５の人カビ７）数も同じ
＜１０ビットとなる。ディジタル加算器５の出力ビット
数は、加算による桁上がりを考慮し、入力ビット数に１
ビット加えた１１ビットとなる。このときのメモリ量は
、二乗演算ＲＯＭ３．４がそれぞれ１０にビット、平方
根演算ＲＯＭ８が２０にビット、合計で４０にビットと
なる。

第６図は包絡線出力のスペクトル例を示し、（ａ）が比
較例、ら）が上述したメモリ構成の実施例により得られ
たスペクトルである。この例では、包絡線振幅が零にな
ることのない変調波として、π／４シフトＱＰＳＫ変調
波（ロールオフ率０．５）を用いた。

第６図（ａ）に示した比較例は、６００にビットのメモ
リを使用し、一つのメモリテーブルで包絡線成分から直
接に包絡線を求めたものである。Ｉ　（ｔ）、Ｑ（ｔ）
のビット数Ｎはｂ）に示す実施例に比較して２ビット少
ない８ビットであり、出力ビット数Ｍは実施例と同じ１
０ビットとした。

第６図に示したように、第二実施例は、従来に比較して
メモリ量が１／１５であるにもかかわらず、１　（ｔ）
、Ｑ（ｔ）のビット数Ｎを大きくできるため、量子化雑
音レベルで約３ｄＢの改善が得られる。

第７図は本発明第三実施例のディジタル包絡線生成装置
を示すブロック構成図である。

この実施例装置は、■（ｔ）、Ｑ　（ｔ）に対して別個
の二乗演算ＲＯＭ３．４を使用するのではなく、二乗演
算ＲＯＭ１２を時分割で使用することが第一実施例と異
なる。第一実施例における二乗演算ＲＯＭ３．４は、全
く同一のデータを記憶している。

そこで、これを−個にし、Ｉ　（ｔ）、Ｑ　（ｔ）に対
する演算を時分割で行うことにくより、メモリ量を更に
減らすことができる。

すなわち、入力端子１．２から入力されたＩ　（ｔ）、
Ｑ　（ｔ）を入力選択回路１１により選択し、二乗演ｗ
Ｒ○Ｍ１２の出力を出力選択回路１３により選択するこ
とにより、二乗演算ＲＯＭ１２を時分割で使用する。

入力選択は、Ｉ　（ｔ）、Ｑ　（ｔｌをその二倍の周波
数で交互にサンプリングする。また、出力選択はラッチ
回路等を用いることにより実施できる。

〔発明の効果〕

以上説明したように、本発明のディジタル包絡線生成装
置は、変調波の包絡線を高精度かつ低メモリ量で生成す
ることができる。このため、この装置を集積化した場合
には、チップサイズを小型化することができ、さらに低
コスト化および低消費電力化を実現できる。

本発明のディジタル包絡線生成装置は、ドレイン電圧制
御形線形送信装置に用いて、装置金体を小型化、低コス
ト化、低消費電力化できる効果がある。

【図面の簡単な説明】

第１図は本発明第一実施例ディジタル包絡線生成装置の
ブロック構成図。 第２図は演算例を示す図。 第３図は平方根演算の入力出力関係を示す図。 第４図は桁シフトの効果を表す図。 第５図は本発明第二実施例ディジタル包絡線生成装置の
ブロック構成図。 第６図は包絡線スペクトルの一例を示す図。 第７図は本発明第三実施例ディジタル包絡線生成製蓋の
ブロック構成図。 第８図は従来例ディジタル包絡線生成装置のブロック構
成図。 １．２・・・入力端子、３．４．１２・・・二乗演算Ｒ
ＯＭ、５・・・ディジタル加算器、６・・・有効桁数判
別回路、７．９・・・桁シフト回路、訃・・平方根演算
ＲＯＭ１１０・・・出力端子、１１・・・入力選択回路
、１３・・・出力選択回路。

Claims (1)

1. 【特許請求の範囲】 １、互いに直交する包絡線成分のそれぞれの二乗値を求
   める二乗演算手段と、 この二乗演算手段から出力される二つの二乗値を加算す
   る加算手段と、 この加算手段の出力する二乗加算値の平方根を求める平
   方根演算手段と を備えたディジタル包絡線生成装置において、前記二乗
   演算手段と前記平方根演算手段とは入力値に対する出力
   値があらかじめ書き込まれたメモリテーブルをそれぞれ
   含み、 入力値をこのメモリテーブルのアドレス値として与えて
   このメモリテーブルを読み出す手段を備えた ことを特徴とするディジタル包絡線生成装置。 ２、平方根演算手段のメモリテーブルはその入力ビット
   数が二乗演算手段のメモリテーブルの出力ビット数より
   小さい値に設定され、 加算手段の出力値を２進数表示したときの有効桁数を判
   別する有効桁数判別回路と、 判別された有効桁数に応じてあらかじめ定められた０以
   上の整数ｎにより２ｎビット分だけ前記加算手段の出力
   値を上位桁にシフトさせる第一の桁シフト回路と、 この第一の桁シフト回路によるシフト量に対応して前記
   平方根演算手段の出力値をｎビット分だけ下位桁にシフ
   トさせる第二の桁シフト回路とを備えた請求項１記載の
   ディジタル包絡線生成装置。