JPS6298996A - クロマ信号位相補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分封） 本発明はビデオ処理方式においてカラー信号の位相の補
正を可能にするための回路に関してオシ、よシ詳細には
、ビデオデータ路にクロマ位相情報を挿入し、引き続い
てクロマ位相情報を回復するための回路に関している。

（発明の概要〕 本発明は、クロマライン形式ｆｔ：＝ｉｉｆｔ別し、こ
のライン形式情報全ビデオ信号に挿入しかつビデオ信号
から引き続いて上記ライン形式情′４を抽出して出力局
基準の位相と整合するようにクロマサブキャリアの位相
を選択することｋ　ｏＴ化にするための手段を含んだ信
号処理方式のためのビデオ信号補正回路に関している。

（従来技術の説明〉 現在公知のビデオ信号処理方式は、一般的と、ビデオ信
号を記憶するための主メモリとビデオ信号の処理の間に
生じる時間軸あるいは周波数誤差を補正するためのタイ
ミング菊正回ｆｆ１ｌｌｌｆｆｉ用している。このよう
な時間的おるいは周波数的な誤差はビデオ信号及びその
結果としてのテレビジョン画像を悪化させてしまう。

比較的に複雑な回路を組み込んでいるビデオ信号処理方
式で経験する他の問題はテレビジョン画像のカラー表示
に悪影響を及ぼすカラー不安定性でるる。

米国において、テレビジョン信号処理方式は、各継続し
た水平ラインが逆位相のサブキャリア信号によって特徴
づけられ、従って、このようなフォーマット’ｌ使用す
る時に２つの異なったライン形式が存在するようなＮＴ
ＳＣ規準フ規準フォーマツトナ使用このＮＴＳＣ方式で
は、ビデオテープレコーダの出力に生じるクロマ信号が
テレビジョン画像の正しいカラーを保障するために局基
準信号の位相と一致しなければならないことが必要であ
る。テレビジョン記録方式はカラー補正のためのクロマ
処理器及び欠陥ビデオ信号を補償するためのドロップア
ウト補償器を含む時間軸補正回路網を用いる。時間軸補
正方式は適切なカラー補正及びテレビジョン画像の正し
いカラーを与えるために比較される入来サブキャリア位
相及び出力サブキャリア位相の識別を必要とする。

４つの異なったライン形式となる４つの異なつたサブキ
ャリア位相の水平ライン音用いるＰＡＬ、規準フォーマ
ットを使用する国においては、これらライン形式のそれ
ぞれの識別は適切なカラー補正のために必要とされる。

従来の方式において、クロマンイン形式を識別するため
−の回路は、一般的に、主メモリ及び時間軸補正器（Ｔ
ＢＣ）回路に先だった段に置かれる。しかしながら、従
来技術の方式に対し相当の改良を有する最近開発された
ＴＢＣ方式では、カラー補正は時間軸補正が達成された
後にクロマライン形式情報を使用してビデオ信号全処理
する時に効果的に達成されるという事が発見された。時
間軸補正後に少ない回路でクロマ位相補正を達成するこ
とが所望される。

（発明が解決すべき問題点） 本発明は、時間軸補正誤差が取り除かれた後にカラー画
像安定度が達成されるようなりロマ位相補正を含む時間
軸補正方式における上述した種々の欠点を解決する。こ
の目的のために、本発明は附加的なデータビットのオー
バーヘッドのための必要性を除去して最少量の回路でＴ
ＨＣの基準側で使用するためのタイミング補正及び主メ
モリ機能によシ必要とされるライン形式識別信号を与え
るための手段を提供する。

（これら問題点ｔ−Ｓ決するための手段）本発明に従っ
て作られるテレビジョンＶＴＲ再生方式において、カラ
ー補正はタイミング補正処理及び主メモリに先だって入
来ビデオデータを各水平ラインの有効画像期間の終シに
おいてデジタル語の形のライン形式情報としてクロマ位
相をエンコードすることによって達成される。

このデジタル語により識別されるクロマライン形式情報
はメモリの出力に与えられ、各ラインを識別するために
抽出され、それによってクロマ信号の位相補正が同じチ
ャンネルにおける時間軸補正の後に達成される。

（発明の作用） ＮＴＳＣ及びＰＡＬテレビジョン方式において、クロマ
信号の位相は各水平ラインに対し継続して相違している
。ＮＴＳＣ方式の水平ラインは２つの異なった形式のラ
インから成る４つの異なったフィールドのシーケンスに
おいて生じ、これに対しＰＡＬ方式は４つ異なった形式
のラインを有する８フイールドシーケンスを用いる。ク
ロマ信号位相補正は主メモリの下流で必要とされるため
に、クロマライン形式基準のカラー信号を適切に処理す
ることができるようにするためにライン形式を識別する
ために必要とされる。

Ｈ／２及びＨ／４及び識別信号（第２Ｃ，２Ｄ図）とし
て表わされるライン形式信号はＮＴＳＣ及びＰＡＬ　７
オーマツ）ＴＶ方式において使用されるような水平同期
パルス周波数の７及びτをそれぞれ表わす。以下の記載
は主ＫＮＴＳＣ方式において使用されるようなＨ／２＃
別信号の使用に向けられるが、本発明は同様Ｈ／４及び
Ｈ／２ａ別信号が使用されるＰＡＬ方弐にも応用可能で
ある。

さらに、ヘリカル走査ＶＴＲＪが記録ビデオ情報の再生
につｈての特殊効果（スローモーション、ファーストモ
ーション、スチルフレーム等）全形成するように動作せ
しめられるかあるいはテ−ノが高速でシャトル操作され
るような表示のために記録ビデオを再生するために動作
せしめられる時に、テープの送り速度は記録情報の再生
の閾に変えられ、可動再生ヘッドの位置はそれを再生さ
れているビデオ情報の記録トラックと整合するように維
持するために制御される。

従って、ＶＴＲの特殊効果及びシャトルモードに対シ、
往々テレビジョンフィールドの記録トラック金繰シ返す
かあるいはスキップすることが必要とされる。本発明の
ライン形式挿入技術は動作モードにかかわらずメモリの
基準側に適切なライン形式の識別情報を与える。

（発明の実施例） 第１図においてアナログビデオ入力信号（第２Ａ図）は
端子１１で記録テープから得られる。

このオフテープすなわちテープからのビデオデータ信号
はアナログ対デジタル変換器１０においてデジタル形に
変換され、タイミング補正回路９及びマルチプレクサ手
段１２に与えられる。

タイミング補正回路９はライン２４のテープ２Ｆｓｃ及
び４　Ｆｓｃクロック及びライン２６の基準２　Ｆｓｃ
及び４　Ｆｓｃクロックによって基本的に制御される４
ラインメモリから構成されてもよい。

ビデオデータ信号は水平ラインに対応する選択された数
のサンプルのブロックでテープ２　Ｆｓｃ及び４　Ｆｓ
ｃクロックによりタイミング補正回路９に書き込まれる
。データが複合カラーテレビジョン信号の各水平ライン
間隔の始めに生じるカラー同期バーストから与えられる
タイミングを持って回路９にテープ速度で書き込まれる
ために、データはカラーサブキャリア位相誤差に対して
もまた他のタイミング誤差に対しても補正されない。サ
ブキャリア位相誤差を除去するために、タイミング補正
回路９に記憶されたデータは一定でかつ安定な周波数及
び位相基準２Ｆｓｃ及び４　Ｆｓｃクロックによって決
定される時間で読み出される。従って、回路９は基準ク
ロック信号に従って得られたビデオ信号データを再び時
間法めするように動く。

この再び時間法めされたビデオ信号はマルチプレクサ手
段１２に供給される。この手段１２はまたオフテープタ
イミング信号として働くように入来するビデオ信号から
取り出されたクロマライン形式識別信号（テープ）　ａ
／２．１（／４　Ｋ−もｌする。マルチプレクサ１２は
ライン識別器１３から「テープ」Ｈ／２及びＨ／４識別
信号を受は入れるため「選択」命令（第３図にはさらに
「挿入語」及び「ドロップアウト」信号としても記載さ
れている）ＩＣ応じる。それによシ、マルチプレクサは
有効画家からテープライン形式を我わす対応するデジタ
ルクロマライン形式語に切り換える。

より詳細には、第５図はドロップアウトが生じた時に２
イン形式挿入及びドロップアウト挿入のために使用され
るマルチプレクサ手段１４の回路？示す。再時間決めさ
れたビデオデータサンプルが９ビツト胎の形でタイミン
グ補正回路９から供給された後に、それらはクロック信
号に２　ｋ’ｓｃ　、　　４　Ｆｓｃでバッファ２８．
３０によりそれらをクロッキングすることによって再位
相決めされる。バッファ２８．３０の出力と平行にビデ
オ母線に接続されてバッファ５２．５４が設けられてお
シ、これらはライン形式挿入回路を構成する。またドロ
ップアウト挿入回路を構成するバッファ５６．５８が最
初の２つの回路の出力と並列に接続されている。

これら３つの回路はこの点でとデオデータ母線に並列に
接続されているため、２Ｆｓｃビデオ母線クロツクの特
定のサンプル周期に対し、タイミング補正回路９のライ
ンメモリからのサンプル値出力、ライン形式を表わすサ
ンプル値あるいはドロップアウトの存在を表わすサンプ
ル値のいずれかを挿入すべきかどうかの選択を行なうこ
とが可能となる。どの値が特定のサンプル位置に挿入さ
れるかどうかの選択は第１図の「選択」信号を構成する
論理回路４０への入力信号即ち「挿入附」及び「ドロッ
プアウト」信号で行なわれる。この選択は、１つの回路
がビデオ母線へサンプルの通過を行なわせることを可能
としかつ他の２つの回路出力が５つの状態をとるように
することによって達成される。

「挿入語」信号は水平ラインの終了が生じたことを指示
するタイミング補正回路の読み出しアドレスカウンタ（
図示せず）から出力される。

この読み出しアドレスカウンタは、本質的に、１つの有
効画像ライン当りのサンプル数（この数はあらかじめロ
ードされかつＮ’ｒＳＣ，ＰＡＬカラー規準を反映する
）をカウントし、ついで水平ブランキング間隔の開始を
指示するキャリー信号を発生する。「挿入語」信号の低
論理レベルが選択されるかあるいはバッファ３２．３４
の出力を可能化してそのサンプル周期のビデオ母線にそ
れらの入力での論理レベルの値を挿入させる。これら挿
入される値は水平ラインの形式でらり、回路９のライン
メモリから次に読み出される。この情報は１５で示され
るようなメモリ制御モジュールによって開始せしめられ
、ライン識別器１３により「メモリ制御」信号Ｈ／２゜
Ｈ／４としてライン形式挿入回路に供給される。

これら信号は「挿入語」の時間に対応する正しい時間で
ビデオ母線に転送される。

ドロップアウト挿入回路のバッファ５６．５８はＮＡＮ
Ｄゲート４２の低論理レベル出力によシ可能化される。

バッファ５６．３８が可能化されると、それらはサンプ
ルがドロップアウトであることを示すように全てゼロ（
低論理レベル）の語をビデオ母線に挿入する。「ドロッ
プアウト」信号が２Ｆｓｃ速度で双安定囲路４４により
クロッキングされると、ＮＡＮＩ）ゲート４２の出力は
上記機能を可能化する。ドロップアウト期間はドロップ
アウト状態を有するビデオサンプルとして前に検出され
、上流の段の検出器によシ検出されてその特定の期間と
一致してタイミング補正回路９を介して転送される。従
って、ドロップアウト挿入回路はドロップアウト期間の
間両に記憶されたサンプル値に対しドロップアウト値を
交換する。ゲート４２は「挿入語」信号が存在しなけれ
ば「ドロップアウト」信号の時間で飴の挿入に対し可能
化される。

バック７２Ｂ、５０はＮＡＮＤゲート４６の出力が低論
理レベルである時にデータサンプルがそれらによりクロ
ッキングされるようにし、それにより装置の反転された
ＯＥ大入力可能化する。

バッファ２８．５０は、「挿入胎」信号も「ドロップア
ウト」信号も存在しなければｂ」能化される。そうでな
ければ、ＮＡＮＤゲート４６はバッファ２Ｂ、５０を無
能化する。

従って、ビデオデータ母線へのサンプル値の挿入の之め
の梗先方法がこの態様で構成される。

有効ビデオの終了を指示する「挿入語」信号は第１の優
先を有し、ライン形式識別がデータストリームに挿入さ
れるようにする。「ドロップアウト」信号は第２の優先
を有し、「挿入語」信号がなければ、ドロップアウト識
別サンプルがデータストリームに挿入されるようにする
。

そうでなければ（これが通常である）、「挿入語Ｊ及び
「ドロップアウト」信号の不存在のためデータサンプル
はデータストリームに挿入される。

クロマライン形式情報全表わすデジタル語を言むデジタ
ルビデオデータ信号は主メモリ１４に与えられる。この
メモリはビデオデータの１つのラインのブロックでデジ
タルビデオ信号とクロマ位相情報のデジタル語（ドロッ
プアウトが生じればドロップアウト胎とともにンとを記
憶する。メモリ制御回路１５は耽み出し／書き込み主メ
モｌＪ’を制弾し、かつこれはクロマ位相サンプルを含
む各ビデオラインの記憶語タイミング及び位置を制御す
るための読み出し及び舊き込み同期パルスを生じさせる
タイミング発生器を含んでいる。メモリ制御回路１５は
ビデオデータ信号とライン形式情報（もし存在すればド
ロップアウト語全も）をメモリ１４に通過させるための
書き込み及び読み出しプロセス用の抛々の列７行ストロ
ーブならひば制御信号と行／列アドレスとを与える。書
き込み及び読み出しプロセスはタイミングがとられ、そ
れにより水平及び垂直位相の誤り位置決めは主メモリ１
４の出力で補正され、基準信号と同期した時間州補正し
た信号が与えられる。

本発明によれは、時間軸補正されたビデオ信号はクロッ
キングされるランチ２０においてストローブされる。こ
のラッチ２０は主メモリ１４から読み出される記憶ライ
ン形式語の２つのビットを取り出す。１つのビットは２
つの異なったクロマライン形式全識別するためにＮＴＳ
Ｃ規準において使用され、２つのビットは４つのクロマ
ンイン形式を識別するためにＰＡＬ規準において使用さ
れる。クロッキングされるラッチ２０は谷水平ラインに
対してクロマ位相語のサンプル全ローディングすること
を可能にするために基準水平同期パルスＨｆｚ受ける。

ランチ２０はオフテープ信号の位相を有するＨ／２　（
ＮＴＳＣ）及びＨ／４　（ＰＡＬ　）識別信号を比較器
２２に供給する。この比較器２２は例えばＴＢＣの同期
発生器（図示せず）から安定な基準Ｈ／２．Ｈ／４信号
を受ける。オフテープ信号の論理レベルが基準信号と異
なっていれば、その差は比較器２２により検出され、制
御信号「デコード」Ｈ／２がカラー処理回路のエンコー
ダ／デコーダ１６に供給される。ＰＡＬ規準においては
、「デコード」Ｈ／２及び「デコード」Ｈ／４制御信号
がエンコーダ／デコーダ１６に供給される。このエンコ
ーダ／デコーダは制御信号に応じ、ルミナンス信号から
クロマを分離しついで一般的に公知の構成ノクロマイン
バータによシクロマ信号の位相反転してクロマ信号の位
相を基準信号の位相と整合させる。この反転クロマ信号
を含むビデオデータ信号はルミナンス信号に加えられ、
処理増幅器１８を通過せしめられる。他の実施例にあっ
ては、とデオデータは遅延せしめられかつ処理増幅器１
８に通過せしめられる前に局基準信号の位相と整合せし
められるようにするためにカラーサブキャリアサイクル
の半分すなわち１８０度だけシフトせしめられる。

比較器２２は「デコード／レコード」Ｈ／２市１］御信
号をドロップアウト補償器１７に供給してドロップアウ
ト補償に対して必要とされるＰＡＬ規準におけるＶ軸ス
イッチ方向を識別する。選択された論理レベルに応じて
、比較器２２は近接したラインのビデオのクロマ信号全
変更するＰＡＬ変更回路の基準位相を決定して、ドロッ
プアラトラ有するラインとして同じクロマ位相を供給す
る。

第４図は信号「テープ」Ｈ／２及び「テープ」Ｈ／４か
らの入来テープフィールドシーケンスを表わす形式情報
と基準信号「基準」Ｈ／２及び「基準」Ｈ／４からの所
望の出力基準フィールドシーケンスを表わすライン形式
情報とを受けるライン形式制御回路を示す。この回路は
本発明に従ってジイン形式及びフィールドシーケンス動
作を制御するためにＴＢＣの種々の要素に信号を供給す
る。

一般的に、このライン形式制御回路は２つの部分すなわ
ちｉｖｌ］ｍ４］信号発生部分とライン形式データ発生
部分とから成る。制御信号発生部分はＰＲＯ１’ｖｉ　
５　ｏによって制御され、データ発注部分はＦＲＯＭ　
８０によって制御される。データラッチ５２はメモリ制
御データ母線の書き込み部分に接続され、選択ライン８
１９で装置にデータ後を書き込む之めに一体的なマイク
ロプロセッサのための手段を与える。ラッチ５２のデー
タ出力ＤＯ−Ｄ４は入力ＡＤ−Ａ３ｉデコードするため
のメモリの特定の部分すなわちアドレスブロックを選択
するためにＦＲＯＭ　５０によって使用される。′！た
、データラインＤＯ−１）４は論理レベル全その０２人
力に与えるこ浜によってＦＲＯＭを活性化あるいは無能
化するビラトラ含んでいる。

この態様でマイクロプロセッサはＴＶｉ％準ＶＣ基づい
たデコーディングアルゴリズムヲ変化するためＫ　ＰＲ
ＯＭ　５０のあるデコード部分全選択する。ＴＶ規準は
オペレータにより設定され、システム及びメモリ回路（
図示せず）によってデコードされる。同様に、ＦＲＯＭ
ｇｏはそのアドレス人力Ｄ５−Ａ７に接続されるラッテ
５２からのデータラインＤ５−Ｄ７−ｉ有する。これら
のデータ入力は、データ入力をその他のアドレスライン
ＡＯ−Ａ３にデコードするためのＦ　ＲＯＭ　８　Ｌ］
のあるデコードブロックを選択する。

ライン形式制御回路のデータ発生部分は２つのＤ形双安
定回路８８及び８６を含んでいる。

これら回路ば２　Ｆｓｃクロックと同期したクロツキ゛
ングパルスを生じさせるようにテープ書き込みパルスを
受ける。回路８６のＱ出力からのパルスは双安定装置５
４及び８４への入来データのライン形式信号「テープＪ
Ｈ／２．「テープ」Ｈ／４全クロッキングする。このラ
イン形式情報はついで基準水平速度の書き込み可能化信
号によりラッチ８２ヘクロツキングされる。ラッチ８２
の出力ＱＯ及びＱｌはラッチ８２の２つの他のＤ入力に
接続される。従って、ＱＯ及びＱｌは現在の基準水平期
間の開始でのテープＨ／２及びＨ／４信号を表わし、Ｑ
２及びＱ３はそれらが前に１つの基準水平期間であった
ようなテープＨ／２及びテープＨ／４　ｉ表わす。ラッ
チ８２からの出力の２つの対はＦＲＯＭ　ｓ　ｏのため
のアドレスの４つのビットとして供給される。ＦＲＯＭ
８０は２つの組のデータ対「メモリ制御ＪＨ／２．Ｈ／
４を生じさせ、これらは２Ｆｓｃクロツクパルスと同期
せしめられるようにパンツ７７８において再クロッキン
グされた後にＰＲＯＭ　８０のＱＯ。

Ｑ１出力からタイミング補正回路９に出力される。

タイミング補正回路９はこれら２つの信号音それに一体
的なラインメモリの読み出しアドレスの２つ最大有意ビ
ットとして使用し、これらビットによってアドレスされ
る水平ラインのデータの前でデータストリームにこれら
コード化された信号を挿入する。この態様においてすべ
ての水平ラインはそれが上述したように主メモリ１４に
よりクロッキングされると、その形式についての情報に
続く。これら信号はライン形式比較器ＰＲＯＭ　ｓ　ｏ
のＡ１及びＡ４アドレス入力に対し利用可能なライン形
式を表わす「メモリ出力Ｊ　Ｈ／２．Ｈ／４信号となる
ように主メモリを通った後にデータストリームから抽出
される。

２８０Ｍ　５０のＡＯ及びＡ２人力に与えられる所望の
ライン形式信号「基準Ｊ　Ｈ／２．　）（／４と組み合
わせられて、これら信号は比収されかつライン形式制御
回路の利飾部分に口Ｊ拒化洛号を与える。「基準Ｊ　Ｈ
／２．Ｈ／４信号はＴＶ規準に対してＦＲＯＭ　５０に
よってデコードされた注にフィールドの所望の出カフー
ケンスを指示し、かつ［メモリ出力Ｊ　Ｈ／２．　Ｈ／
４信号はＴＶ規準に対してＦＲＯＭ　５−０によってデ
コードされた後に主メモリ１４からの笑顔のライン形式
出力を指示する。従って、ＦＲＯＭの信号ＱＯ−Ｑ５は
適切なフィールドシーケンスあるいはカラー補正が竹な
われることができるように所望のライン形式に実際のラ
イン形式が変化せしめられるような場合に行なわれなけ
ればならないある制御作用を指示する。

ＰＲＵＡ４５０の出力ＱＯ−Ｑ５ばぞれぞれ双安定回路
４５．５６．６０．７０．７２及び７４のＤ入力に与え
られる。これら制御信号はＴＢＣの種々の部分に対する
制御信号となるように特定の時間でクロッキングされる
。例えは、ＱＯ比出力ＮＡＮＤゲート４８からの１Ｈシ
フト信号出力となるようにＮＡＮＩ）ゲート４４の出力
によって双安定回路４５にクロッキングされる。Ｎ　Ａ
　Ｎ　Ｄゲート４４からのクロック信号はカラー処理器
工／コーダ／デコーダ１６が「動作指示」信号によって
表わされているように無能化されるかあるいは存在しな
ければシステム基準垂直信号「基準」■で生ぜせしめら
れる。これはカラー処理器が存在していないかあるいは
無能化されているならば垂直速度でライン形式比較器Ｐ
Ｒ（ＪＭ　５０の出力ＱＯを双安定回路４５にクロッキ
ングし、１水平ラインの遅延によって達成されるような
９０度のサブキャリア位相が必要な時に、ＰＡＬ及びＰ
ＡＬ−Ｍにおいてメモリ制御によりカラー補正モードに
対し必要とされるビデオデータのデータ路に１水平ライ
ン遅延を加える。カラー処理器エンコーダ／デコーダ１
６が存在してお９かつ可能化されているならば、カラー
補正に対する垂直タイミング制御は使用されない。この
出力はＮＡＮＤゲート４８によって発生される信号でア
シ、垂直タイミング制御器へのＩＨ７フトの信号である
。Ｎ　ＡＮＤゲート４８はマイクロプロセツｆ設定のラ
イン形式補正オン／オフ信号によって可能化される。

双安定回路５６はＮＡＮＤゲート５８の出力に１８０°
　「シフト」信号を生じさせるようにＮＡＮＤゲート７
６の出力によってクロッキングさｈる。双安定回路５６
のＤ入力は、カラー補正がカラーサブキャリア位相の１
８０°　のシフトを必要とすること全示すＰＲＯＭ　５
０のＱ１出力全受ける。この１８０’　　ｌ’−シフト
」信号は、ライン形式補正オン／オフ信号が高論理レベ
ルでゲート５８ｉ可能化するならば発生きれる。双安定
回路５６へのクロッキング信号は３つのサプキャ１ノア
サイクルだけ遅延された基準水平同期信号によりタイミ
ングが取られる。この信号は、存在しているカラー処理
器エンコーダ／デコーダ１６により可能化されるゲート
７６にょシ伝達される。同様に、双安定回路６０．７０
．７２　及び７４はＮ　Ａ　Ｎ　Ｄゲート７６の出力に
よりクロッキングされる。

双安定回路６０及び７Ｑの出力は、ＮＡＮＤゲート６２
，６６がそれぞれライン形式補正オン／゛オフ信号によ
り可能化されるならばカラー処理器カラー補正制呻信号
（「デコードＪ　Ｈ／２　、Ｈ／４信号）を生じさせる
。ライン形式補正が与えられなければ、「デコードＪ　
Ｈ／２，１（／４信号はそれぞれ排他的ＯＲゲート６４
及び６８により「メモリ出力Ｊ　Ｈ／２．　Ｈ／ａ信号
から直接とられる。ライン形式が補正のために必要とさ
れるならば、「メモリ出力Ｊ　Ｈ／２．　Ｈ／４信号は
ゲート６４及び６８によって反転される。カラー処理器
はこれらデコード信号をとり、処理槽′＠器１８にデー
タを与える前に主メモリ１４の入力データから力２−補
正信号を生じさせる。双安定回路７２及び７４は、カラ
ー処理器エンコーダ／デコーダ１６が存在するならば、
処理増幅器１８のためのデータシフト信号（「データシ
フト１８０°」及び「データシフト９ｏ０」信号）を生
じさせる。出力Ｑ４及びＱ５はそれぞれ、カラー処理器
が２８０Ｍ　５０からのライン形式及びカラーシーケン
スデータのためのビデオ母＠路（Ｃ行くデータ内に生じ
させるようなＡ１砥の形式にデコードする。

処理増幅器１８は工／コーダ／デコーダ１６からビデオ
を受け、その入来信号の同期及びバースト部分を放棄し
、これら信号制分を同期発生器から与えられた新たな同
期及びバーストで置換する。有効＃ｉＪｉ象は新たなバ
ーストと一致するカラー補正さｆ″したクロマ位相を有
する新たな同期及びパース）Ｋ加えられる。この組み合
わされた信号はＬ）／Ａ変換器に与えられ、量基準に正
確に時間合わせされた出力複合ビデオ信号を形成するよ
うに低域ろ彼される。

【図面の簡単な説明】 第１図はデジタルクロマ位相情報をビデオデータに挿入
するための回路のブロック図である。 第２Ａ−Ｄ図は水平同期及びバースト信号と記録された
テープから与えられる水平信号との闇の関係を示す鼓形
である。 第３図は第１図のマルチプレクサ手段の構成を示す図で
ある。 第４図はマルチプレクサ手段及び第１あの比較器と一体
のライン形式ｒｔｉＩＪ＠１回路の構成を示す図である
。 図テ、１０はＡ／Ｄ変侯回路、９はタイミング補正回路
、１２はマルチプレクサ回路、１３はオフテープライン
識別器、１４は主メモリ、１６は工／コーダ／デコーダ
、１７はドロップアウト補償器、１８は処理増巾器、２
ｏはクロッキングされるラッチ、２２は比較器を示す。

Claims (12)

【特許請求の範囲】
1. （１）水平同期パルスとクロマバースト信号とを有し、
   ビデオデータの継続した水平ラインが異なつたクロマ位
   相情報を有するようなビデオデータ信号を処理するため
   の回路において、基準ライン形成識別信号を与えるため
   の手段と、各水平ラインのクロマライン形式を識別する
   データをビデオデータ信号に挿入するための手段と、上
   記ビデオデータ信号のタイミング誤差を補正しかつビデ
   オデータ信号とともにこのライン形式情報を記憶するた
   めのタイミング補正／主メモリ手段と、この再時間決め
   されたライン形式情報を基準ライン形式識別信号と比較
   してライン形式制御信号を生じさせるための手段と、上
   記ライン形式制御信号に応じてクロマ信号の位相を選択
   するための手段とを含んだことを特徴とする上記回路。
2. （２）特許請求の範囲第１項記載の回路において、上記
   挿入手段は各継続した水平ラインのクロマライン形式を
   表わすデジタル語を発生するための手段を含んだことを
   特徴とする上記回路。
3. （３）特許請求の範囲第２項記載の回路において、上記
   挿入手段は、さらに、上記語発生手段に接続されて上記
   ビデオデータ信号に上記語を挿入するためのマルチプレ
   クサ手段を含んだことを特徴とする上記回路。
4. （４）特許請求の範囲第１項記載の回路において、上記
   クロマ信号位相選択手段は上記主メモリ手段の後で上記
   ビデオデータ信号を受けかつ上記ライン形式制御信号に
   応じて上記クロマ信号位相を選択するためのカラー処理
   回路を含んだことを特徴とする上記回路。
5. （５）特許請求の範囲第４項記載の回路において、上記
   主メモリ手段に接続されてこの主メモリ手段に記憶され
   かつ読み出される上記ライン形式語を取り出すためのク
   ロツキングされるラツチ回路と、このクロツキングされ
   るラツチ回路に接続されて上記基準ライン形式識別信号
   に応じて上記ライン形式制御信号を発生するための比較
   器手段とを含んだことを特徴とする上記回路。
6. （６）特許請求の範囲第５項記載の回路において、上記
   比較器手段に接続されて上記ライン形式制御信号に応じ
   て欠陥ビデオデータ信号を補償するためのドロツプアウ
   ト補償器手段を含んだことを特徴とする上記回路。
7. （７）特許請求の範囲第２項記載の回路において、上記
   タイミング補正／主メモリ手段は入来ビデオデータ関連
   タイミングを備えたビデオデータ信号を受けかつ基準関
   連タイミングを備えたビデオデータ信号を上記挿入手段
   に供給するためのタイミング補正器回路を含んだことを
   特徴とする上記回路。
8. （８）特許請求の範囲第２項記載の回路において、上記
   挿入手段は水平ラインの有効画像の終了において上記ビ
   デオデータ信号に上記デジタル語を挿入するようになつ
   ており、上記比較手段は上記主メモリ手段を通過した後
   に上記ビデオデータ信号から上記デジタル語を抽出する
   ための手段を含んでいることを特徴とする上記回路。
9. （９）主メモリにより処理されているビデオデータ信号
   のクロマライン形式を識別するための回路において、上
   記ビデオデータ信号の上記クロマライン形式を表わすデ
   ジタル語を挿入するために上記ビデオデータ信号を受け
   るようになつた手段と、上記主メモリを含んでいて水平
   ラインの有効ビデオデータの終了において上記ビデオデ
   ータ信号の上記デジタル語を記憶するための手段と、上
   記主メモリの後の上記デジタル語を基準ライン形式識別
   信号と比較して制御信号を与えるための手段と、上記制
   御手段に応じて要求される上記クロマライン形式を選択
   するための手段とを含んだことを特徴とする上記回路。
10. （１０）特許請求の範囲第９項記載の回路において、各
    ラインの上記クロマライン形式を識別しかつそれに対応
    するデジタル語を発生するための手段を含んでおりかつ
    上記挿入手段は上記デジタル語を識別しかつ発生するた
    めの上記手段に接続されていることを特徴とする上記回
    路。
11. （１１）特許請求の範囲第１０項記載の回路において、
    挿入語信号を与えるための手段を含んでおり、上記挿入
    手段は上記ビデオデータ信号及び上記デジタル語を受け
    て上記挿入語信号に応じて上記ビデオデータ信号の有効
    画像の終了において上記デジタル語を挿入するためのマ
    ルチプレクサ手段を含んだことを特徴とする上記回路。
12. （１２）特許請求の範囲第１０項記載の回路において、
    上記組み合わせられた信号か上記主メモリを通つた後に
    上記ビデオデータ信号に挿入されている上記デジタル語
    を取り出すための手段を含んでおり、上記比較手段はこ
    の取り出し手段に接続されていることを特徴とする上記
    回路。