JP2001268525A

JP2001268525A - タイムベースコレクタ回路

Info

Publication number: JP2001268525A
Application number: JP2000079843A
Authority: JP
Inventors: Takeshi Yokogawa; 猛横川
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2000-03-22
Filing date: 2000-03-22
Publication date: 2001-09-28

Abstract

(57)【要約】【課題】チャンネル切替えおよび複数の映像ソース切替
えによって発生する入力映像信号の垂直同期外れによっ
て、水平同期ＰＬＬ回路のＰＬＬ再引き込み完了までに
取り込む映像信号が乱れて出力映像信号が乱れてしまう
のを阻止するタイムベースコレクタ回路を提供する。【解決手段】入力端子１からのアナログ入力映像信号か
ら同期分離回路１３により垂直同期信号ＶＳＹＮＣを抜
き出し、そのパルス幅およびパルス間隔を垂直同期パル
ス幅チェック回路１5および垂直同期パルス間隔チェッ
ク回路１６によりチェックし、異常を検出すると、２フ
ィールド分の映像信号を蓄えているフィールドメモリ７
の該当フィールドの書き込みを中止する。そして、正常
な他方のフィールドだけから映像を取り出すことによ
り、常に乱れのない映像信号を映像出力端子１１から出
力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル映像記録機
器、特にアナログＶＴＲ機器で再生された映像ソースを
デジタル映像記録機器に録画する際のタイムベースコレ
クタ（時間軸補正）回路に関する。

【０００２】

【従来の技術】一般的に、ＶＨＳビデオおよび８ミリビ
デオ等のＶＴＲ（ビデオテープレコーダ）機器では、磁
気テープ等の記録媒体にアナログ方式で記録されている
映像信号を読み出した時に、回転磁気ヘッドの回転ムラ
やテープの走行ムラによって、ジッタを持った映像信号
になり、左右に細かく揺れる等の不安定な映像になる。
この不安定な映像を安定化させるために、タイムベース
コレクタという映像信号の時間軸補正技術が開発され放
送局等で広く使用されている。

【０００３】一方、デジタル映像記録機器では、磁気テ
ープ等の記録媒体にデジタル映像データが記録されてい
る。そのため、再生時には上述の如き不安定な映像信号
が出力されることはなく、時間軸補正技術は特に必要で
はない。しかし、デジタル映像記録機器へアナログ映像
を記録する場合には、アナログ信号がジッタを持つよう
な不安定な信号であると、デジタル変換した際にデジタ
ルデータの欠落等が発生してしまう。特に、ＭＰＥＧ
（Moving Picture Experts Group:動画像圧縮）方式
で映像データを圧縮して記録するデジタル映像記録機器
では、１フレーム（１画面）単位での映像圧縮を行う。
そのため、１フレーム中のデータ数が一定でなければ正
常に映像データを圧縮することができなくなる。そこ
で、データの欠落等を生じないよう安定化を図る必要が
生じ、そのための手段として、タイムベースコレクタ技
術が必要になる。

【０００４】図５は、従来のタイムベースコレクタの構
成を示すブロック図である。この従来のタイムベースコ
レクタ回路は、入力端子１、Ｙ／Ｃ（輝度信号／色信
号）分離回路２、デジタル入力データフォーマット回路
３、Ａ／Ｄ（アナログ・デジタル）変換回路４、水平同
期ＰＬＬ（位相ロックループ）クロック生成回路５、メ
モリライト（書き込み）制御回路６、フィールドメモリ
７、メモリリード（読み出し）制御回路８、基準クロッ
ク生成回路９、デジタル出力データフォーマット回路１
０、映像出力端子１１およびクロック出力端子１２によ
り構成される。尚、デジタル入力データフォーマット回
路３、Ａ／Ｄ変換回路４および水平同期ＰＬＬクロック
生成回路５は、ＮＴＳＣデコーダを構成する。

【０００５】入力端子１に入力されるアナログ映像信号
は、Ｙ／Ｃ分離回路２で輝度信号（Ｙa）と色差信号
（Ｃ）に分離され、Ａ／Ｄ変換回路４でそれぞれデジタ
ルデータに変換される。デジタル入力データフォーマッ
ト回路３では、Ａ／Ｄ変換回路４でデジタル化された輝
度データ（Ｙ）と色差データ（Ｃb／Ｃr）を決まったフ
ォーマットのデータパターンに成形する。一般には、Ｃ
ＣＩＲ６０１／６５６フォーマット等が使用される。水
平同期ＰＬＬクロック生成回路５では、Ａ／Ｄ変換回路
４でデジタル化された輝度データ（Ｙ）の水平同期パタ
ーンに同期（ロック）したＰＬＬ回路（図示せず）で、
フィールドメモリ７へ映像データを書き込むための書込
クロック（ＷＣＬＫ）を生成する。垂直同期信号に比べ
水平同期信号は、そのサイクルが１／２６２．５と短い
ため、ＰＬＬ回路で補正するサイクルが短くなり、映像
信号の変動に対して追従性が高くなる。そこで、この水
平同期ＰＬＬ方式が使用されるのが一般的である。

【０００６】メモリライト制御回路６では、デジタル入
力データフォーマット回路３で成形された定型デジタル
データのフレームの先頭を示すコードを検出する。そし
て、定型デジタルデータの映像そのものを示すデータ部
を検出する。水平同期ＰＬＬクロック生成回路５で生成
された書込クロックＷＣＬＫに同期したメモリ書込制御
信号（ライトリセットおよびライトイネーブル等）を生
成し、デジタル入力データフォーマット回路３から出力
されるデジタル映像データをフィールドメモリ７へ書き
込む。

【０００７】一方、基準クロック生成回路９では、安定
した読出クロック（ＲＣＬＫ）を生成し、メモリリード
制御回路８へ送る。メモリリード制御回路８では、読出
クロック（ＲＣＬＫ）に同期したメモリ読出制御信号
（リードリセット、リードイネーブルおよびアウトプッ
トイネーブル等）を生成し、フィールドメモリ７から映
像デ―タを読み出す。フィールドメモリ７から読み出さ
れた映像データは、デジタル出力データフォーマット回
路１０で定型のデジタルデータパターンに成形され、映
像出力端子１１から出力される。この映像出力端子１１
から出力される映像データは、基準クロック生成回路９
で生成される安定したクロックに同期したデータである
ので、入力されるアナログ映像信号のジッタ等に影響さ
れることなく安定した映像信号になる。

【０００８】

【発明が解決しようとする課題】一般に、市販されてい
るアナログ映像デコーダ（アナログ映像信号をデジタル
データへ変換するＩＣ（半導体集積回路）、日本国内で
はＮＴＳＣ方式の映像信号であり、以下ＮＴＳＣデコー
ダという）では、上述したＡ／Ｄ変換回路、水平同期Ｐ
ＬＬクロック生成回路、デジタル入力データフォーマッ
ト回路が１チップに組み込まれている。そして、入力映
像信号に同期したクロックおよびデジタル映像データを
出力する。入力映像信号の同期が外れた場合には、水平
同期ＰＬＬ回路で同期が外れたことを検出すると、一旦
ＰＬＬ回路をリセットし、新たな映像信号の同期信号か
らＰＬＬ制御をし直すという方法で同期化が図られる。

【０００９】次に、図６は、チューナのチャンネル切替
え時や複数の映像ソースの切替え時に発生する垂直同期
外れの発生のイメージを示す。図６（ａ）は入力映像Ａ
であり、（ｂ）は入力信号Ｂであり、（ｃ）は図６
（ａ）および（ｂ）の入力映像ＡおよびＢを切替えた入
力映像である。この場合には、矢印で示す期間中に同期
外れを生じる。例えば、ＴＶチューナのチャンネル切替
えによって起こる映像信号の同期外れは、単発的な同期
外れである。この映像信号の同期外れに対して、水平同
期ＰＬＬ回路によって、フィールドメモリ７への書き込
みクロックに直ぐに追従し同期化が図られる。ところ
が、入力映像信号の垂直同期外れに対しては、同期外れ
を検出して新たな映像信号から垂直方向の同期信号を検
出し同期合わせを行うまでに、数フレーム分の時間を要
する。そのため、その間、同期補正されていない同期外
れしたままの映像信号がＡ／Ｄ変換され、デジタル映像
データとなってフィールドメモリ７へ出力されてしま
う。

【００１０】即ち、本来は映像そのものを示すデータが
ある筈の位置（図６のＶＳＹＮＣ−Ｃの位置）に、垂直
同期信号が発生する。この時の映像信号は、輝度レベル
および色レベル共に最低の状態、即ち真っ黒を示す映像
信号になっている。ＮＴＳＣデコーダでは、垂直同期信
号がこの位置に発生しても、直ぐに同期が外れたことを
認識できない。次に、垂直同期信号が発生する筈の位置
（図６のＶＳＹＮＣ−Ｄの位置）で、垂直同期信号が発
生しないことから、初めて同期外れが起きたことを検出
することになる。その後、切替え後の新しい映像信号か
ら改めて同期合わせを行うため、この間に数フレームの
時間が生じてしまう。この再同期合わせの間、ＶＳＹＮ
Ｃ−Ｃの位置の垂直同期信号は、単なる映像データの一
種として取り込み、フィールドメモリに書き込んでしま
う。そのため、タイムベースコレクタ（ＴＢＣ）回路を
追加した映像は、本来は画面の外に位置する筈の映像
が、画面の中程に黒い帯として出て映像が乱れてしまう
という問題がある。

【００１１】次に、図７は、ＶＨＳビデオおよび８ミリ
ビデオ等のアナログテープ記録映像機器における特殊再
生（サーチおよびスチル等）を行った時の垂直同期外れ
の発生のイメージを示す。図７（ａ）は通常再生、
（ｂ）は早送り再生および（ｃ）は逆戻し再生信号を示
す。ＶＨＳビデオおよび８ミリビデオ等のアナログテー
プ記録映像機器における特殊再生時には、垂直同期信号
の同期外れが連続して発生する。早送りサーチ再生の場
合（図７（ｂ））には、垂直同期信号の間隔が短くな
る。逆戻しサーチ再生の場合（図７（ｃ））には、垂直
同期信号の間隔が長くなる。ここで、早送りサーチ再生
の映像信号が入力された場合には、ＴＶ（テレビジョ
ン）チューナのチャンネル切替え時に比べて垂直同期信
号のずれ幅が少ない。そのため、同期外れを検出して、
新たな映像信号から垂直同期信号を検出して同期合わせ
を行うまでに１〜２フレーム程度と少ない時間で同期合
わせが可能である。しかし、連続して同期外れが起きる
ために、取り込み初めの奇数フィールドは、正常に見え
る。映像の下の方は、垂直同期信号がずれているため、
その部分が黒い帯状の映像として有効画面内に現れてく
る。また、次の偶数フィールドの最初の映像が黒い帯状
の更に下の部分に現れてしまうこともある。これは、サ
ーチスピードが速くなればなるほど垂直同期信号のずれ
方が大きくなってくるためである。この後、同期合わせ
が完了し、新たな映像が取り込まれ、またずれるという
動作を１〜２フレーム間隔で繰り返す。このため、映像
が上下に振動しながら早送りサーチ映像が映し出される
という乱れた映像になってしまうという問題もある。

【００１２】

【発明の目的】従って、本発明の目的は、種々の映像ソ
ースからの映像信号が入力されるデジタル映像記録機器
において、これら種々の映像信号の切替え時や、ＶＨＳ
および８ミリビデオ等のテープ記録映像機器の特殊再生
時に発生する映像信号の同期のずれに対して、安定した
映像を取り込むタイムベースコレクタ回路を提供するこ
とである。

【００１３】

【課題を解決するための手段】本発明によるタイムベー
スコレクタ回路は、入力コンポジット映像信号をＹ／Ｃ
分離回路で輝度信号および色信号に分離し、Ａ／Ｄ変換
回路でデジタル信号に変換し、このＡ／Ｄ変換回路で変
換されたデジタル輝度データからの水平同期信号に同期
したクロックにより生成されたメモリライト信号により
デジタル入力データフォーマット回路からの定型デジタ
ル映像データをフィールドメモリに格納し、このフィー
ルドメモリを基準クロック生成回路からの基準クロック
に基づくメモリリード信号により読み出す回路であっ
て、上述した入力コンポジット映像信号から垂直同期信
号を分離する同期分離回路およびこの垂直同期分離回路
で分離された垂直同期信号パルスをチェックし、フレー
ムメモリの書き込みおよび読み出しを行うメモリライト
信号およびメモリリード信号を制御する垂直同期パルス
チェック回路を備える。

【００１４】本発明のタイムベースコレクタ回路の好適
実施形態例によると、垂直同期パルスチェック回路は、
夫々垂直同期パルスのパルス幅およびパルス間隔をチェ
ックする垂直同期パルス幅チェック回路および垂直同期
パルス間隔チェック回路を含む。この垂直同期パルス間
隔チェック回路は、フィールドメモリへのメモリライト
信号を生成するメモリライト制御回路にメモリ書込停止
要求信号を出力する。また、この垂直同期パルス間隔チ
ェック回路は、フィールドメモリへのメモリリード信号
を生成するメモリリード制御回路に片フィールド読出要
求信号を出力する。更に、フィールドメモリから読み出
された映像データを定型デジタルデータに成形するデジ
タル出力データフォーマット回路を備え、このデジタル
出力データフォーマット回路に垂直同期パルス間隔チェ
ック回路から出力映像ミュート要求信号等を出力する。

【００１５】

【発明の実施の形態】以下、本発明によるタイムベース
コレクタ回路の好適実施形態例の構成および動作を、添
付図を参照して詳細に説明する。

【００１６】図１は、本発明によるタイムベースコレク
タ回路の好適実施形態例の構成を示すブロック図であ
る。図１のタイムベースコレクタ回路において、上述し
た図５のタイムベースコレクタ回路に対応する構成要素
には同様の参照符号を使用することとする。このタイム
ベースコレクタ回路は、入力端子１、Ｙ／Ｃ分離回路
２、デジタル入力データフォーマット回路３、Ａ／Ｄ変
換回路４、水平同期ＰＬＬクロック生成回路５、メモリ
ライト制御回路６、フィールドメモリ７、メモリリード
制御回路８、基準クロック生成回路９、デジタル出力デ
ータフォーマット回路１０、映像出力端子１１、クロッ
ク出力端子１２、同期分離回路１３、垂直同期検出回路
１４、垂直同期パルス幅チェック回路１５および垂直同
期パルス間隔チェック回路１６により構成される。この
タイムベースコレクタ回路においても、従来技術と同様
に、デジタル入力データフォーマット回路３、Ａ／Ｄ変
換回路４および水平同期ＰＬＬ回路５は、ＮＴＳＣデコ
ーダとしてＩＣ化されるのが一般的である。

【００１７】入力端子１には、アナログコンポジット
（複合）映像信号が入力される。Ｙ／Ｃ分離回路２は、
入力端子１に入力されたアナログコンポジット映像信号
をアナログ輝度信号（Ｙa）およびアナログ色差信号
（Ｃ）に分離する。Ａ／Ｄ変換回路４は、Ｙ／Ｃ分離回
路２で分離されたアナログ輝度信号（Ｙa）およびアナ
ログ色差信号（Ｃ）をそれぞれデジタル映像データに変
換する。デジタル入力データフォーマット回路３は、Ａ
／Ｄ変換回路４でデジタル化された輝度データ（Ｙ）と
色差データ（Ｃb／Ｃr）を、例えばＣＣＩＲ６５６フォ
ーマット（以下、Ｄ１信号という）のデジタル映像デー
タに成形する。水平同期ＰＬＬクロック生成回路５は、
Ａ／Ｄ変換回路３でデジタル化された輝度データ（Ｙ）
に基づき水平同期ＰＬＬクロック回路５により入力映像
信号に同期した書き込みクロック（ＷＣＬＫ）を生成し
て、後述するメモリライト制御回路６に出力する。

【００１８】メモリライト制御回路６は、デジタル入力
データフォーマット回路３で成形されたＤ１信号および
水平同期ＰＬＬクロック生成回路５で生成されたクロッ
クＷＣＬＫに基づき、Ｄ１信号内の有効映像データを後
述のフィールドメモリ７に書き込むための制御信号を生
成する。フィールドメモリ７は、デジタル入力データフ
ォーマット３から出力されるフォ−マット（定型）デジ
タルデータを格納するメモリである。メモリリード制御
回路８は、フィールドメモリ７に書き込まれている有効
映像データを読み出すための制御信号を生成する。基準
クロック生成回路９は、メモリリード制御回路８で生成
されるメモリリード制御信号に基づき固定（基準）クロ
ックＲＣＬＫを生成する。デジタル出力データフォーマ
ット回路１０は、フィールドメモリ７から読み出した有
効映像データをＤ１信号に成形する。

【００１９】映像出力端子１１は、デジタル出力データ
フォーマット回路１０で成形したＤ１信号を出力する端
子である。クロック出力端子１２は、基準クロック生成
回路９で生成した固定クロックＲＣＬＫと同じシステム
クロックＳＹＳＣＬＫを出力する端子である。同期分離
回路１３は、入力端子１に入力されたアナログコンポジ
ット映像信号から垂直同期信号ＶＳＹＮＣを分離・生成
する。垂直同期検出回路１４は、同期分離回路１３で分
離・生成された垂直同期信号（ＶＳＹＮＣパルス）を検
出する。垂直同期パルス幅チェック回路１５は、垂直同
期検出回路１４で検出した垂直同期信号（ＶＳＹＮＣパ
ルス）のパルス幅をチェックする。垂直同期パルス間隔
チェック回路１６は、垂直同期パルス幅チェック回路１
５によるパルス幅チェックで合格となった垂直同期信号
（ＶＳＹＮＣパルス）のパルス間隔をチェックする垂直
同期パルス間隔チェック回路である。

【００２０】次に、図２は、図１に示す本発明によるタ
イムベースコレクタ回路の動作を示すフローチャートで
ある。また、図３は、図１に示すタイムベースコレクタ
回路のチューナのチャンネル切替え又は複数の入力ソー
スの切替え時に発生する垂直同期外れ検出時の動作を示
すタイミングチャートである。図４は、図１に示すタイ
ムベースコレクタ回路におけるＶＨＳビデオの特殊再生
映像入力時に発生する垂直同期外れ検出時の動作を示す
タイミングチャートである。

【００２１】本発明のタイムベースコレクタ回路では、
アナログ映像信号にＮＴＳＣ方式コンポジット映像信号
を、デジタル映像データにＤ１フォーマットを、メモリ
にＦＩＦＯ（先入れ先出し）型フィールドメモリを使用
した場合について説明する。しかし、本発明はこれに限
るものではない。Ｙ／Ｃ分離回路２は、当業者にとって
よく知られており、また、本発明とは直接関係しないの
で、その詳細な構成については省略する。

【００２２】以下、図１に示すタイムベースコレクタ回
路の動作を説明する。入力端子１に入力されるアナログ
映像信号は、Ｙ／Ｃ分離回路２で輝度信号（Ｙa）と色
差信号（Ｃ）に分離され、Ａ／Ｄ変換回路４でそれぞれ
デジタルデータに変換される。デジタル入力データフォ
ーマット回路３では、Ａ／Ｄ変換回路４でデジタル化さ
れた輝度データ（Ｙ）と色差データ（Ｃb／Ｃr）を決ま
ったフォーマットのデータパターンに成形する。一般
に、ＣＣＩＲ６０１／６５６フォーマット等が使用され
ている。水平同期ＰＬＬクロック生成回路５は、Ａ／Ｄ
変換回路４でデジタル化された輝度データ（Ｙ）の水平
同期パターンに同期（ロック）したＰＬＬ回路で、フィ
ールドメモリ７へ映像データを書き込むための書込クロ
ック（ＷＣＬＫ）を生成する。垂直同期信号に比べ水平
同期信号は、そのサイクルが１／２６２．５と短いた
め、ＰＬＬ回路で補正するサイクルが短くなる。そこ
で、映像信号の変動に対して追従性が高くなるので、一
般に、この水平同期ＰＬＬ方式が使用されている。

【００２３】メモリライト制御回路６は、デジタル入力
データフォーマット回路３で成形された定型デジタルデ
ータのフレームの先頭を示すコードを検出して、定型デ
ジタルデータの映像そのものを示すデータ部を検出す
る。水平同期ＰＬＬクロック生成回路５で生成された書
込クロックＷＣＬＫに同期したメモリ書込制御信号（ラ
イトリセットおよびライトイネーブル等）を生成し、映
像データをフィールドメモリ７へ書き込む。

【００２４】一方、基準クロック生成回路９は、安定し
た読出クロック（ＲＣＬＫ）を生成し、メモリリード制
御回路８へ送る。メモリリード制御回路８は、読出クロ
ック（ＲＣＬＫ）に同期したメモリ読出制御信号（リー
ドリセット、リードイネーブルおよびアウトプットイネ
ーブル等）を生成し、フィールドメモリ７から映像デ―
タを読み出す。フィールドメモリ７から読み出された映
像データは、デジタル出力データフォーマット回路１０
で定型のデジタルデータパターンに成形され、映像出力
端子１１から出力される。

【００２５】上述の動作と独立並行して、入力端子１か
ら入力されるアナログコンポジット映像信号が同期分離
回路１３に入力される。この映像信号から垂直同期信号
ＶＳＹＮＣを分離して垂直同期検出回路１４へ送る。こ
こで、垂直同期信号ＶＳＹＮＣは、ローアクティブのパ
ルス信号として説明する。先ず、この回路動作を開始す
る（図２のステップａ）。垂直同期検出回路１４は、同
期分離回路１３により分離・生成された垂直同期信号Ｖ
ＳＹＮＣの立ち下がりを検出し、垂直同期パルス幅チェ
ック回路１５へ立ち下がり検出信号を送る（図２のステ
ップｂ）。この信号を受けた垂直同期パルス幅チェック
回路１５は、この信号をトリガとして、パルス幅をチェ
ックするためのカウンタを起動させ、パルス幅をチェッ
クする（図２のステップｃ）。この垂直同期パルス幅チ
ェック回路１５は、正常時のパルス、ＶＨＳ特殊再生時
のパルスおよびノイズのいずれかを判定する。

【００２６】入力された垂直同期信号ＶＳＹＮＣのパル
ス幅が規定値より小さい場合には、このパルスはノイズ
による異常パルスと判断し、垂直同期パルス間隔チェッ
ク回路１６へは何も送信せず、次の垂直同期信号（ＶＳ
ＹＮＣパルス）検出を待つ（図２のステップｄ）。入力
された垂直同期信号ＶＳＹＮＣのパルス幅が規定値範囲
内であることを検出した場合には、この映像はノーマル
な映像である旨を示す信号および垂直同期信号ＶＳＹＮ
Ｃを垂直同期パルス間隔チェック回路１６へ送る（図２
のステップｅ）。また、入力された垂直同期信号ＶＳＹ
ＮＣのパルス幅が規定値を超えて幅広いパルスであるこ
とを検出した場合には、この映像信号はＶＨＳビデオの
特殊再生時の映像である旨を示す信号および垂直同期信
号ＶＳＹＮＣを垂直同期パルス間隔チェック回路１６へ
送る（図２のステップｅ）。垂直同期パルス間隔チェッ
ク回路１６は、垂直同期パルス幅チェック回路１５から
の報告内容、即ちパルス幅が標準か広いかによって次の
２通りの動作を行う。

【００２７】先ず、垂直同期信号ＶＳＹＮＣがノーマル
（通常）幅の映像であることを示す映像信号を受けた場
合の動作を説明する。送られてきた垂直同期信号（ＶＳ
ＹＮＣパルス）の立ち上がりを検出し、それをトリガと
してカウンタ（図示せず）を起動させ、次の垂直同期信
号ＶＳＹＮＣパルスの立ち上がりまでの間隔をチェック
する。入力されている映像信号はノーマルな映像信号で
あるので、この時の同期外れは、チューナのチャンネル
切替えおよび複数の入力ソースの切替え時に発生する単
発的な同期外れである。従って、垂直同期パルス間隔の
チェックは１回のみ行う（図２のステップｆ、ｇおよび
ｈ）。ノーマルパルス幅のパルス間隔チェックの結果、
間隔に異常が認められない場合には、チューナのチャン
ネル切替えおよび複数映像ソースの切替え等は発生して
いない。ここでは、入力映像データをそのままフィール
ドメモリ７へ取り込む。また、フィールドメモリ７から
読み出したデータをデジタル出力データフォーマット回
路１０で成形して映像出力端子１１に出力する（図２の
ステップｉおよび図３のＶＳＹＮＣ−ＡからＶＳＹＮＣ
−Ｂの場合）。

【００２８】また、ノーマルパルス幅のパルス間隔チェ
ックの結果、間隔に異常が認められた場合には、チュー
ナのチャンネル切替えおよび複数映像ソースの切替えが
発生したことを認識する（図２のステップｊおよび図３
のＶＳＹＮＣ−ＢからＶＳＹＮＣ−Ｃの場合）。垂直同
期信号ＶＳＹＮＣ−Ｃパルスの立ち上がり検出時に、パ
ルス間隔が短いことを検出すると、フィールドメモリ７
への書込を停止させるメモリ書込停止要求信号WriteSto
p_REQをメモリライト制御回路６へ出力する。また、同
時に誤ってフィールドメモリ７に書き込んでしまった乱
れた映像データを出力しないように、映像ミュートをか
ける出力映像ミュート要求信号BlackBack_REQをデジタ
ル出力データフォーマット回路１０へ出力する。上述し
たWriteStop_REQ信号を受けたメモリライト制御回路６
は、直ちにフィールドメモリ７へのライト（書き込み）
動作を停止する。

【００２９】一方、上述したBlackBack_REQ信号を受け
たデジタル出力データフォーマット回路１０では、それ
まで出力していたフィールドメモリ７からの読み出しデ
ータを直ちに、内部で生成する黒データに差し替えて、
Ｄ１信号を成形して出力する（図２のステップｋ）。垂
直同期パルス間隔チェック回路１６では、WriteStop_RE
Q信号およびBlackBack_REQ信号を出力した後、１０フレ
ームを計数し、この計数終了後、回路内部をリセットす
る。リセットした後は、メモリライト制御回路６で、デ
ジタル入力データフォーマット回路３で成形された定型
デジタルデータのフレームの先頭を示すコードを検出し
て、映像の取り込みを開始する。同様に、垂直同期検出
回路１４は、フレームの先頭に位置する垂直同期信号Ｖ
ＳＹＮＣの検出を開始する。

【００３０】次に、ＶＨＳビデオの特殊再生時の映像で
ある旨を示す信号を受けた場合の動作を説明する。送ら
れてきた垂直同期信号ＶＳＹＮＣパルスの立ち上がりを
検出し、それをトリガとしてカウンタを起動させ、次の
垂直同期信号ＶＳＹＮＣパルスの立ち上がりまでの間隔
をチェックする。入力されている映像信号は、ＶＨＳビ
デオの特殊再生時の映像信号であり、この時の同期外れ
は連続して発生するものであるから、垂直同期パルス間
隔のチェックは連続２回行う（図２のステップｌ、ｍお
よびｎ）。ワイドパルス幅のパルス間隔チェックの結
果、間隔に異常が認められなかった場合には、ＶＨＳビ
デオのスロー再生又はスチル再生での映像であることを
認識し、メモリ書込停止要求信号WriteStop_REQは出さ
ず、片フィールド読出要求信号Still_EachFieldRead_RE
Qをメモリリード制御回路８およびデジタル出力データ
フォーマット回路１０へ出力する。メモリライト制御回
路６は、WriteStop_REQ信号を受けていないので、フィ
ールドメモリ７への書込はそのまま継続する。EachFiel
dRead_REQ信号を受けたメモリリード制御回路８は、フ
ィールドメモリ７から奇数フィールド側データの読み出
し時はそのまま奇数フィールドデータを読み出し、偶数
フォールド側データの読み出し時も、奇数フィールドデ
ータを読み出す。

【００３１】また、Still_EachFieldRead_REQ信号を受
けたデジタル出力データフォーマット回路１０は、フィ
ールドメモリ７から読み出されたデータをＤ１信号に成
形して出力する（図２ステップｏ）。ワイドパルス幅の
パルス間隔チェックの結果、１回目のチェックで間隔に
異常が認められた場合には、１回目エラー検出フラグを
立て、連続して次の間隔チェックを行う（図２ステップ
ｐ）。２回目の間隔チェックで異常が検出されなかった
場合、１回目の異常検出は無効とし、１回目エラー検出
フラグをクリアして再度チェックを開始する。ＶＨＳビ
デオのサーチ再生においては、早送りサーチ再生および
逆戻しサーチ再生があり、早送り時は垂直同期信号ＶＳ
ＹＮＣの間隔が狭くない、逆戻し時は垂直同期信号ＶＳ
ＹＮＣの間隔が広くなる。

【００３２】垂直同期信号ＶＳＹＮＣの間隔が狭いと映
像が上方向にずれてゆき、逆に間隔が広いと映像が下方
向にずれてゆく。そこで、ワイドパルス幅のパルス間隔
チェック時には、垂直同期信号ＶＳＹＮＣの間隔の長短
も同時にチェックする（図２のステップｑ）。２回目の
間隔チェックで異常で且つ間隔が狭いことを検出した場
合には、１回目エラー検出フラグと合わせて連続異常発
生を検出、ＶＨＳビデオの早送りサーチ再生であること
を認識し、メモリライト制御回路６へメモリ書込停止要
求信号WriteStop_REQを、メモリリード制御回路８へ片
フィールド読出要求信号EachFieldRead_REQを出力す
る。

【００３３】また、早送りサーチ時の上方向へのデータ
ずれを補正するため、デジタル出力データフォーマット
回路１０へ早送りサーチ検出信号FF_MODEを出力する。
メモリ書込停止要求信号WriteStop_REQを受けたメモリ
ライト制御信号６は、フィールドメモリ７への書き込み
を停止する。そして、片フィールド読出要求信号EachFi
eldRead_REQを受けたメモリリード制御回路８は、フィ
ールドメモリ７から奇数フィールド側データの読み出し
時にはそのまま奇数フィールドデータを読み出し、偶数
フォールド側データの読み出し時にも、奇数フィールド
データを読み出す。早送りサーチ検出信号ＦＦ_ＭＯＤ
Ｅを受けたデジタル出力データフォーマット回路１０
は、上方向にずれているフィールドメモリ７からの読み
出しデータを全体に下方向にずらす。ずらした結果、画
面上部に位置するラインの映像データが不定状態になっ
てしまうため、この部分を黒映像データでマスクする。
これに合わせて、映像のバランスを保つため、画面下部
に位置するラインも黒映像データでマスクをかける（図
２のステップｒ）。

【００３４】２回目の間隔チェックで異常で且つ間隔が
長いことを検出した場合には、１回目エラー検出フラグ
と合わせて連続異常発生を検出、ＶＨＳビデオの逆戻し
サーチ再生であることを認識し、メモリライト制御回路
６へメモリ書込停止要求信号WriteStop_REQを、メモリ
リード制御回路８へ片フィールド読出要求信号EachFiel
dRead_REQを出力する。また、逆戻しサーチ時の下方向
へのデータずれを補正するため、デジタル出力データフ
ォーマット回路１０へ逆戻しサーチ検出信号ＲＥＶ_Ｍ
ＯＤＥを出力する。メモリ書込停止要求信号WriteStop_
REQを受けたメモリライト制御信号６は、フィールドメ
モリ７への書き込みを停止する。片フィールド読出要求
信号EachFieldRead_REQを受けたメモリリード制御回路
８は、フィールドメモリ７から奇数フィールド側データ
の読み出し時には、そのまま奇数フィールドデータを読
み出し、偶数フォールド側データの読み出し時にも、奇
数フィールドデータを読み出す。逆戻しサーチ検出信号
ＲＥＶ_ＭＯＤＥを受けたデジタル出力データフォーマ
ット回路１０は、下方向にずれているフィールドメモリ
７からの読み出しデータを全体に上方向にずらす。ずら
した結果、画面下部に位置するラインの映像データが不
定状態になってしまうため、この部分を黒映像データで
マスクする。これに合わせて、映像のバランスを保つた
め、画面上部に位置するラインも黒映像データでマスク
をかける（図２のステップｓ）。

【００３５】以上、本発明によるタイムベースコレクタ
回路の好適実施形態例の構成および動作を詳述した。し
かし、斯かる実施形態例は、本発明の例示に過ぎず、何
ら本発明を限定するものではない。本発明の要旨を逸脱
することなく、特定用途に応じて種々の変形変更が可能
であること、当業者には容易に理解できよう。

【００３６】

【発明の効果】以上説明したように、本発明のタイムベ
ースコレクタ回路によれば、入力される映像信号の垂直
同期信号ＶＳＹＮＣを垂直同期検出回路、垂直同期パル
スは場チェック回路および垂直同期パルス間隔チェック
回路により直接監視する。そして、垂直同期信号ＶＳＹ
ＮＣの間隔の異常をチェックすることにより、チューナ
のチャンネル切替えおよびＶＨＳビデオの特殊再生にお
ける垂直同期外れが発生した場合に、取り込む映像信号
が乱れる前に垂直同期信号外れを検出し且つ入力される
映像ソースの動作モードを認識する。これにより、それ
ぞれの動作モードに合わせて、入力映像を補正すること
で乱れた映像をフィールドメモリに取り込むことなく安
定した映像を出力することを可能にするという実用上の
顕著な効果を有する。

【図面の簡単な説明】

【図１】本発明によるタイムベースコレクタ回路の好適
実施形態例の構成を示すブロック図である。

【図２】図１に示すタイムベースコレクタ回路の動作を
示すタイミングチャートである。

【図３】図１に示すタイムベースコレクタ回路のチュー
ナのチャンネル切替え又は複数の入力ソースの切替え時
に発生する垂直同期外れの検出時の動作を示すタイミン
グチャートである。

【図４】図１に示すタイムベースコレクタ回路のＶＨＳ
ビデオの特殊再生映像の入力時に発生する垂直同期外れ
検出時の動作を示すタイミングチャートである。

【図５】従来技術のタイムベースコレクタ回路のブロッ
ク図である。

【図６】チューナのチャンネル切替え又は複数の入力ソ
ースの切替え時に発生する垂直同期外れを示すタイミン
グチャートである。

【図７】ＶＨＳビデオの特殊再生映像入力時に発生する
垂直同期はずれを示すタイミングチャートである。

【符号の説明】

１入力端子２Ｙ／Ｃ分離回路３デジタル入力データフォーマット回路４Ａ／Ｄ変換回路５水平同期ＰＬＬクロック生成回路６メモリライト制御回路７フィールドメモリ８メモリリード制御回路９基準クロック生成回路１０デジタル出力データフォーマット回路１１映像出力端子１２クロック出力端子１３同期分離回路１４垂直同期検出回路１５垂直同期パルス幅チェック回路１６垂直同期パルス間隔チェック回路

Claims

【特許請求の範囲】

【請求項１】入力コンポジット映像信号をＹ／Ｃ分離回
路で輝度信号および色信号に分離し、Ａ／Ｄ変換回路で
デジタル信号に変換し、デジタル入力データフォーマッ
ト回路で定型フォーマットのデジタル映像データを生成
し、前記Ａ／Ｄ変換回路で変換されたデジタル輝度デー
タからの水平同期信号に同期したクロックにより生成さ
れたメモリライト信号により前記デジタル入力データフ
ォーマット回路からの定型デジタル映像データをフィー
ルドメモリに格納し、該フィールドメモリを基準クロッ
ク生成回路からの基準クロックに基づくメモリリード信
号により読み出すタイムベースコレクタ回路において、前記入力コンポジット映像信号から垂直同期信号を分離
する同期分離回路および該垂直同期信号分離回路で分離
された垂直同期信号パルスをチェックし、前記フィール
ドメモリの書き込みおよび読み出しを行う前記メモリラ
イト信号および前記メモリリード信号を制御する垂直同
期パルスチェック回路を備えることを特徴とするタイム
ベースコレクタ回路。
【請求項２】前記垂直同期パルスチェック回路は、夫々
前記垂直同期パルスのパルス幅およびパルス間隔をチェ
ックする垂直同期パルス幅チェック回路および垂直同期
パルス間隔チェック回路を含むことを特徴とする請求項
１に記載のタイムベースコレクタ回路。
【請求項３】前記垂直同期パルス間隔チェック回路は、
前記フィールドメモリへの前記メモリライト信号を生成
するメモリライト制御回路にメモリ書込停止要求信号を
出力することを特徴とする請求項２に記載のタイムベー
スコレクタ回路。
【請求項４】前記垂直同期パルス間隔チェック回路は、
前記フィールドメモリへの前記メモリリード信号を生成
するメモリリード制御回路に片フィールド読出要求信号
を出力することを特徴とする請求項２又は３に記載のタ
イムベースコレクタ回路。
【請求項５】前記フィールドメモリから読み出された映
像データを定型デジタルデータに成形するデジタル出力
データフォーマット回路を備え、該デジタル出力データ
フォーマット回路に前記垂直同期パルス間隔チェック回
路から出力映像ミュート要求信号等を出力することを特
徴とする請求項２、３又は４に記載のタイムベースコレ
クタ回路。