JP2008079064A - 映像信号処理装置、 - Google Patents

Abstract

【課題】所定期間以上同期信号を検出できなくなった場合でも出力される映像を破綻させない。
【解決手段】水平同期信号及び垂直同期信号が含まれる映像信号が入力されデジタルデータとして出力する制御手段と、それぞれ１フレーム分のデータを交互に書き込まれるとともに読み出される第１及び第２のバッファとを有し、制御手段は、第２のバッファに正常にデータを書き込めない場合には、第２のバッファに１フレーム分の正常なデータが格納されるまで、第１のバッファに格納されている正常なデータを出力する。
【選択図】図２

Description

本発明は、入力された水平同期信号及び垂直同期信号が含まれる映像信号をデコードして出力する映像信号処理装置、及び、この映像信号処理装置を利用した録画再生システムに関する。

映像信号をデコードして出力する映像信号処理装置に入力される映像信号に含まれる水平同期信号及び垂直同期信号は、その映像信号の規格に応じて単位時間あたりの本数および周期が規定されている。しかしながら、例えば映像信号の伝送路において映像信号が劣化したり、映像信号処理装置の動作が不安定になることにより、周期にゆれが生じる場合がある。周期にゆれが生じると、映像信号処理装置から出力される映像信号が表示される際に表示が乱れてしまう場合がある。

そこで、例えば、特許文献１に開示されている映像信号処理装置によれば、同期信号のゆれが所定の閾値以下であれば、このゆれに応じて映像信号の出力を制御することにより、出力された映像信号が表示される際の乱れを防ぐ技術が開示されている。

特開２００３−４６８０５号公報

しかしながら、特許文献１記載の映像信号処理装置では、同期信号のゆれが所定の閾値を越えた場合、すなわち、映像信号処理装置が閾値を超えた所定期間以上同期信号を検出できなくなった場合には、映像信号処理装置の動作は破綻してしまう。

そこで、本発明は、所定期間以上同期信号を検出できなくなった場合でも出力される映像が破綻しない映像信号処理装置を提供することを目的とする。

本発明の第１の映像信号処理装置は、水平同期信号及び垂直同期信号が含まれる映像信号が入力されるとともに、前記映像信号をデジタルデータとして出力する制御手段と、前記制御手段にてデコードされた前記映像信号のデータをそれぞれ１フレーム分格納可能であり、前記制御手段により１フレーム分の正常なデータが交互に書き込まれるとともに読み出される第１及び第２のバッファとを有し、前記制御手段は、前記第１のバッファに１フレーム分のデータが正常に格納されている場合であって、前記第２のバッファに正常にデータを書き込めない場合には、前記第２のバッファに１フレーム分の正常なデータが格納されるまで、前記第１のバッファに格納されているデータを出力することを特徴とする。

本発明の第２の映像信号処理装置は、水平同期信号及び垂直同期信号が含まれるインタレース方式の映像信号が入力されるとともに、前記映像信号をデジタルデータとして出力する制御手段と、前記制御手段にてデコードされた前記映像信号のデータをそれぞれ１フィールド分格納可能であり、前記制御手段により１フィールド分の正常なデータが順番に書き込まれるとともに読み出される第１、第２、第３及び第４のバッファとを有し、前記制御手段は、前記第１及び第２のバッファに、連続する１奇数フィールド及び１偶数フィールドのデータが正常に格納されている場合であって、前記第３または第４のバッファに正常にデータを書き込めない場合には、前記第３または第４のバッファに１フィールド分の正常なデータが格納されるまで、前記第１または第２のバッファに格納されているデータを出力することを特徴とする。

本発明によれば、所定期間以上同期信号を検出できなくなった場合でも出力される映像の乱れをなくし、所定の同期信号受信後に正常な映像の出力をすることができる。

以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。

まず、図１を参照して、本発明の第１の実施の形態の映像信号処理装置１０の構成について説明する。図１は、本実施の形態の映像信号処理装置１０の構成を説明するためのブロック図である。

図１を参照すると、映像信号処理装置１０は、入力された水平同期信号及び垂直同期信号が含まれるアナログ映像信号、例えばＮＴＳＣ信号、をデコードし、デジタル化してデジタルデータ（デジタル映像信号）を出力する。映像信号処理装置１０は、制御部１１、メモリ（フレームバッファ）１２、及び、メモリ（フレームバッファ）１３を有する。

制御部１１は、例えばＬＳＩで構成され、制御部１１に接続されるメモリ１２およびメモリ１３を後述するとおり制御するとともに、入力されたアナログ映像信号をデコードし、デジタル化してデジタルデータを出力する。

メモリ１２及びメモリ１３は、例えばＤＲＡＭで構成され、それぞれが、少なくとも１フレーム分の画像データを蓄積可能な容量を持ち、それぞれフレームバッファとして使用される。なお、本実施の形態では、メモリ１２およびメモリ１３は物理的に異なるメモリであるが、これに限定されることはなく、つまり、物理的に分かれていなくてもよく、また、物理的に２枚のみで構成しなくともよく、要するに、論理的に２枚で構成されればよい。

次に、本実施の形態の映像信号処理装置１０の動作について説明する。まず、制御部１１は、入力されるアナログ映像信号をデコードしてデジタル化し、デジタルデータを生成しながら、１フレーム分のデジタルデータをフレームバッファ１２、または、フレームバッファ１３に書き込む。フレームバッファ１２にデジタルデータが書き込まれている間はフレームバッファ１３のデータが出力され、逆にフレームバッファ１３に書き込まれている間はフレームバッファ１２のデータが出力される。こうしてフレームバッファは、制御部１１により、デジタルデータの入力と出力とを交互に制御される。

次に図２を参照してこの動作を詳細に説明する。図２は、本実施の形態の映像信号処理装置１０の動作の詳細を説明するための流れ図である。

図２を参照すると、制御部１１は、フレームバッファ１２にデジタルデータを書き込む際、まず、フレームバッファ１２へデータを書き込むためのアドレスポインタをクリア（初期化）する（ステップＳ１）。

続いて、制御部１１は、フレームバッファ１２にデータを１フレーム分、書き込む。詳細には、制御部１１は、まず、フレームバッファ１２に、１ライン分のデータを書き込み、次に、水平同期信号を検出すると、アドレスポインタを次のラインへ移動し、次の１ライン分のデータを書き込む。この繰り返しにより、制御部１１は、規定のライン数のデータ、すなわち、１フレーム分のデータをフレームバッファ１２に書き込む（ステップＳ２、及び、ステップＳ３）。

制御部１１は、ステップＳ３において、規定ライン数のデータをフレームバッファ１２に書き込み終え、垂直同期信号を検出すると、正常なフレームの画像データが、フレームバッファ１２に書き込まれたものと判断する。そして、制御部１１は、次のフレームのデータを、フレームバッファ１３に書き込むために、データを書き込むバッファをフレームバッファ１２からフレームバッファ１３に切り替える（ステップＳ４）。この後、制御部１１の動作はステップＳ２に戻る。ただし、制御部１１の動作がステップＳ２に戻ったあと、制御部１１が制御するフレームバッファは、もちろんフレームバッファ１３であり、こうして、制御部１１が、再度、ステップＳ４の処理を行う際には、制御部１１は、フレームバッファ１３からフレームバッファ１２にデータを書き込むバッファを切り替える。このように、フレームバッファ１２及びフレームバッファ１３は、制御部１１の制御の元、交互に使用される。

なお、ステップＳ３において、制御部１１が、正常なフレームのデータをフレームバッファに書き込んだ場合、すなわち、規定ライン数のデータをフレームバッファに書き込み終え、垂直同期信号を検出した場合には、制御部１１は、このフレームバッファに蓄積されたフレーム画像を出力する。

次にステップＳ３において、制御部１１が、一定期間以上、水平同期信号も垂直同期信号も検出しない場合について説明する。なお、ここでは、フレームバッファ１２には既に正常なフレームの画像が蓄積され、且つ、出力しており、制御部１１は、フレームバッファ１３へのデータの書き込みをしている場合について説明する。

ステップＳ３において、制御部１１が、一定期間以上、水平同期信号も垂直同期信号も検出しない場合、且つ、規定ライン数のデータをフレームバッファ１３に書き込んでいない場合、制御部１１は、フレームバッファ１３のアドレスポインタの進行を停止する（ステップＳ５）。その後、制御部１１には、データ自体は入力されるが、制御部１１は、このデータを、垂直同期信号を検出する（ステップＳ６）まで破棄する。なお、制御部１１は、フレームバッファ１３に後述するように正常なフレーム画像が蓄積され出力可能になるまで、フレームバッファ１２に蓄積されている正常なフレーム画像を出力し続ける。

ここで、ステップＳ６にて、制御部１１が、垂直同期信号を検出した場合には、制御部１１の処理は、ステップＳ１へと戻る。この際、制御部１１が、ステップＳ１にて制御するフレームバッファは、フレームバッファ１３である。すなわち、制御部１１は、ステップＳ５にて停止していたフレームバッファ１３アドレスポインタをクリアして（ステップＳ１）、その後のステップの処理をする。

また、ステップＳ３にて、制御部１１がフレームバッファ１３に書き込んだデータが、規定ライン数に満たない場合であって、制御部１１が、所定期間内に、垂直同期信号を検出した場合には、制御部１１は、ステップＳ１へと戻り、フレームバッファ１３を制御する（ステップＳ７）。

上述した実施の形態によれば、制御部１１にて水平同期信号や垂直同期信号を検出できなくなった場合でも、最小で１フレーム分のデータを破棄することのみで、乱れたフレーム画像データを出力することを防止することができる。

次に、本発明の第２の実施の形態の映像信号処理装置について説明する。本実施の形態は、ＮＴＳＣ信号のようなインタレース方式の映像を出力する場合に有効である。

本実施の形態は、奇数フィールド及び偶数フィールドのそれぞれにフレームバッファを２つ用いる点が上述した第１の実施の形態と異なる。つまり本実施の形態の映像信号処理装置は、制御部、奇数フィールド用の第１のフレームバッファ、偶数フィールド用の第２のフレームバッファ、奇数フィールド用の第３のフレームバッファ、及び、偶数フィールド用の第４のフレームバッファを有し、制御部は第１ないし第４のフレームバッファを制御する。なお、奇数フィールド用の第１のフレームバッファ及び偶数フィールド用の第２のフレームバッファに蓄積されたデータで１フレームを形成し、奇数フィールド用の第３のフレームバッファ及び偶数フィールド用の第４のフレームバッファに蓄積されたデータで１フレームを形成するものである。

まず、制御部が、水平同期信号と垂直同期信号を異常なく検出している場合には、制御部は、通常、奇数フィールド用の第１のフレームバッファ、偶数フィールド用の第２のフレームバッファ、奇数フィールド用の第３のフレームバッファ、偶数フィールド用の第４のフレームバッファの順にデータを蓄積する。そして、制御部は、それぞれのフレームバッファに蓄積された画像データを所定のタイミングで出力するが、その動作の詳細については、上述した第１の実施の形態のステップＳ１ないしステップＳ４の動作に準じているので詳細な説明を省略する。

次に、奇数フィールド用の第１のフレームバッファ及び偶数フィールド用の第２のフレームバッファに正常な画像データが蓄積されている場合（上述した第１の実施の形態におけるフレームバッファ１２に正常なフレームデータが蓄積されている場合に相当する。）であって、制御部が、偶数フィールド用の第４のフレームバッファへデータを書き込んでいる途中で、所定期間、水平同期信号及び垂直同期信号の検出をできなかった場合、且つ、書き込んだデータが規定ライン数のデータに満たない場合における映像信号処理装置の動作について説明する。

この場合、制御部は、偶数フィールド用の第４のフレームバッファのアドレスポインタの進行を停止する（上述した第１の実施の形態におけるステップＳ５の処理に相当する。）。

このとき、正常なデータが、奇数フィールド用の第３のフレームバッファ及び偶数フィールド用の第４のフレームバッファに蓄積されるまで、制御部は、奇数フィールド用の第１のフレームバッファ、又は、偶数フィールド用の第２のフレームバッファの正常画像を出力し続ける。両フィールドを出力しない理由は、両フィールドを、奇数フィールド、偶数フィールド、奇数フィールドの順に出力していった場合、２回目以降に出力される奇数フィールドは偶数フィールドから時間的に絵が戻ることになり、絵が小刻みに振動しているように出力されてしまうからである。このような事態を防ぐため、制御部が片フィールド画像のみを出力する事で出力画像の乱れを防ぐことが効果的である。

なお、制御部は、偶数フィールド用の第４のフレームバッファのアドレスポインタの進行を停止している際、次の垂直同期信号を検出するまでは、入力されたデータを破棄する。

次に、制御部が、垂直同期信号を検出した場合（上述した第１の実施の形態のステップＳ６に相当する。）、制御部は、奇数フィールド用の第３のフレームバッファ、偶数フィールド用の第４のフレームバッファの順に通常どおりデータを書き込んで行く。

なお、制御部が偶数フィールド用の第４のフレームバッファに書き込んだデータが、規定ライン数に満たない場合であって、制御部が、所定期間内に、垂直同期信号を検出した場合には、制御部は、奇数フィールド用の第３のフレームバッファを制御する（上述した第１の実施の形態のステップＳ７に相当する）。

このように、本実施の形態では、制御部にて水平同期信号や垂直同期信号を検出できなくなった場合でも、最小で１フレーム分（２フィールド分）のデータを破棄するのみで乱れたフレーム画像データを出力することを防止することができる。

次に、図３を参照して、上述した第１及び第２の実施の形態の映像信号処理装置の応用例を説明する。図３は、第１及び第２の実施の形態の映像信号処理装置を録画再生システムを備えた情報処理システムに適用する例を説明するためのブロック図である。

図３を参照すると、上述した第１及び第２の実施の形態の映像信号処理装置は、以下に説明する録画再生システム３０を備えた情報処理システム２０に適用できる。

情報処理システム２０は、録画再生システム３０と表示装置４０とを有する。録画再生システム３０は、例えばパーソナルコンピュータやハードディスクレコーダで構成され、表示装置４０は、例えばＨＤＴＶで構成される。録画再生システム３０は、アナログ映像信号を受信し、映像信号を表示装置４０に出力するものであり、表示装置４０は入力された映像信号を表示する。

録画再生システム３０についてさらに詳細に説明する。アナログ映像信号はＴＶチューナ３１を介して、上述した第１または第２の実施の形態の映像信号処理装置３２に入力され、映像信号処理装置３２は、デジタル化された映像データをエンコーダＬＳＩ３３に出力する。エンコーダＬＳＩ３３は、ワークメモリ３４を利用し、入力された映像データを、MPEG-2やＨ.264などの方式により圧縮エンコードする。圧縮された映像データは、ハードディスク３５などの記録媒体に蓄積される。

ハードディスク３５に蓄積された圧縮された映像データは、デコーダＬＳＩ３６にて伸張され、映像信号を表示装置４０に出力する。

第１の実施の形態の映像信号処理装置の構成を説明するためのブロック図である。 第１の実施の形態の映像信号処理装置の動作の詳細を説明するための流れ図である。 第１及び第２の実施の形態の映像信号処理装置を、録画再生システムを備えた情報処理システムに適用する例を説明するためのブロック図である。

符号の説明

１０ 映像信号処理装置
１１ 制御部
１２ メモリ（フレームバッファ）
１３ メモリ（フレームバッファ）
２０ 情報処理システム
３０ 録画再生システム
３１ ＴＶチューナ
３２ 映像信号処理装置
３３ エンコーダＬＳＩ
３４ ワークメモリ
３５ ハードディスク
３６ デコーダＬＳＩ
３７ ワークメモリ
４０ 表示装置

Claims (6)

1. 水平同期信号及び垂直同期信号が含まれる映像信号が入力されるとともに、前記映像信号をデジタルデータとして出力する制御手段と、
   前記制御手段にてデコードされた前記映像信号のデータをそれぞれ１フレーム分格納可能であり、前記制御手段により１フレーム分の正常なデータが交互に書き込まれるとともに読み出される第１及び第２のバッファとを有し、
   前記制御手段は、前記第１のバッファに１フレーム分のデータが正常に格納されている場合であって、前記第２のバッファに正常にデータを書き込めない場合には、前記第２のバッファに１フレーム分の正常なデータが格納されるまで、前記第１のバッファに格納されているデータを出力することを特徴とする映像信号処理装置。
2. 前記制御手段が、前記第２のバッファに正常にデータを書き込めず、前記第１のバッファに格納されているデータを出力している場合に、垂直同期信号を検出した場合には、前記第２のバッファへのデータの書き込みを開始することを特徴とする請求項１記載の映像信号処理装置。
3. 水平同期信号及び垂直同期信号が含まれるインタレース方式の映像信号が入力されるとともに、前記映像信号をデジタルデータとして出力する制御手段と、
   前記制御手段にてデコードされた前記映像信号のデータをそれぞれ１フィールド分格納可能であり、前記制御手段により１フィールド分の正常なデータが順番に書き込まれるとともに読み出される第１、第２、第３及び第４のバッファとを有し、
   前記制御手段は、前記第１及び第２のバッファに、連続する１奇数フィールド及び１偶数フィールドのデータが正常に格納されている場合であって、前記第３または第４のバッファに正常にデータを書き込めない場合には、前記第３または第４のバッファに１フィールド分の正常なデータが格納されるまで、前記第１または第２のバッファに格納されているデータを出力することを特徴とする映像信号処理装置。
4. 前記制御手段が、前記第３または第４のバッファに正常にデータを書き込めず、前記第１または第２のバッファに格納されているデータを出力している場合に、垂直同期信号を検出した場合には、前記第３のバッファへのデータの書き込みを開始することを特徴とする請求項３記載の映像信号処理装置。
5. 水平同期信号及び垂直同期信号が含まれる映像信号を受信して出力するＴＶチューナと、前記映像信号をデジタル化してデジタルデータとして出力する映像信号処理装置と、前記デジタルデータを圧縮エンコードして圧縮された前記デジタルデータを出力するエンコーダとを有し、
   前記映像信号処理装置は、前記映像信号が入力されるとともに、前記映像信号をデジタルデータとして出力する制御手段と、前記制御手段にてデコードされた前記映像信号のデータをそれぞれ１フレーム分格納可能であり、前記制御手段により１フレーム分の正常なデータが交互に書き込まれるとともに読み出される第１及び第２のバッファとを有し、
   前記制御手段は、前記第１のバッファに１フレーム分のデータが正常に格納されている場合であって、前記第２のバッファに正常にデータを書き込めない場合には、前記第２のバッファに１フレーム分の正常なデータが格納されるまで、前記第１のバッファに格納されているデータを出力することを特徴とする情報処理システム。
6. 水平同期信号及び垂直同期信号が含まれるインタレース方式の映像信号を受信して出力するＴＶチューナと、前記映像信号をデジタル化してデジタルデータとして出力する映像信号処理装置と、前記デジタルデータを圧縮エンコードして圧縮された前記デジタルデータを出力するエンコーダとを有し、
   前記映像信号処理装置は、前記映像信号が入力されるとともに、前記映像信号をデジタルデータとして出力する制御手段と、前記制御手段にてデコードされた前記映像信号のデータをそれぞれ１フィールド分格納可能であり、前記制御手段により１フィールド分の正常なデータが順番に書き込まれるとともに読み出される第１、第２、第３及び第４のバッファとを有し、
   前記制御手段は、前記第１及び第２のバッファに、連続する１奇数フィールド及び１偶数フィールドのデータが正常に格納されている場合であって、前記第３または第４のバッファに正常にデータを書き込めない場合には、前記第３または第４のバッファに１フィールド分の正常なデータが格納されるまで、前記第１または第２のバッファに格納されているデータを出力することを特徴とする情報処理システム。

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