JP2006050660A - ビデオ信号処理装置 - Google Patents

Abstract

【課題】
ＭＰＥＧ２エンコーダ等の画像圧縮回路に、非標準信号が入力された場合に、画像がフリーズしたりあるいはブロックノイズを発生する等の不具合を解決する。
【解決手段】
時間軸補正回路１５は、入力信号をメモリ６に格納し、入力信号のＶ同期から所定時間だけ遅れたタイミングで読み出す。そのため、入力フィールド毎に読み出し同期発生回路９をリセットする。リセット位置は読み出しＶ同期から３Ｈないし１０Ｈだけ先行する位置とする。入力信号がノンインターレース信号であるか、フィールド長が標準値からずれているかを検出し、同期信号のｏｄｄ／ｅｖｅｎ順序や同期タイミングを補正する。また、入力信号が非標準信号の場合は、
画像圧縮回路１６，１７を通過させないで出力できるように切換スイッチ１８を設ける。
【選択図】 図１

Description

本発明は、入力したビデオ信号に時間軸補正を施して出力するビデオ信号処理装置に係り、特にビデオ信号を画像圧縮する場合に好適なビデオ信号処理装置に関する。

従来の家庭用ＶＴＲの再生信号処理において、入力信号の時間軸変動を補正するため時間軸補正回路（以下、ＴＢＣと略す）が用いられている。ＴＢＣは入力信号の時間軸変動とほぼ同じ時間軸変動を持った書き込み制御信号に基づきメモリに書き込みを行い、標準信号の同期信号周期とほぼ同期した読み出し制御信号に基づきメモリから読み出しを行うことにより、時間軸誤差を補正するものである。この技術は、例えば日本放送協会編「ホームビデオ技術」１１５頁に記載される。

図２は、従来のＴＢＣのブロック図の一例を示す。端子１から入力された再生ビデオ信号はＡ／Ｄ変換器２でデジタル変換され、同期分離回路４、ならびにラインメモリ６へ入力される。同期分離回路４では入力信号の同期信号を検出し、これと同期した複合同期信号パルスｃｓｙｎｃを生成する。ｃｓｙｎｃはパルス発生回路５に入力され、水平同期信号パルスｈｓｙｎｃが生成される。ｈｓｙｎｃは書き込み制御回路７に入力され、Ａ／Ｄ変換器２の出力はクランプ回路３でクランプ処理が施された後でメモリ６へ格納される。一方同期発生回路９は、標準信号に同期した標準複合同期信号ｔｓｙｎｃを発生する。ｔｓｙｎｃは読み出し制御回路８に入力され、メモリに格納されたデータは標準信号とほぼ同期した周期で読み出される。これよりメモリ６からは、ビデオ信号の時間軸変動が補正された状態で出力される。

前述のＴＢＣ動作は、時間軸誤差を含む入力信号と時間軸誤差を補正した出力信号の周期のずれ分をメモリ６の容量で吸収するものである。入力信号の平均的な周期が標準信号の周期に一致していない場合には、そのずれ量が徐々に累積されていき、これをメモリ６の容量で吸収しきれなくなると、ＴＢＣ動作が破綻をきたす。

この問題を回避するための一つの方法を以下に示す。同期発生回路９はｔｓｙｎｃの垂直同期信号部を示すＶ補正パルスを発生し、端子２２より出力する。これで回転シリンダの制御を行う。すなわちサーボ部は、再生信号の１フィールドが回転シリンダの半周期になるように制御を行っているが、さらに、上記のＶ補正パルスの周期に回転シリンダの回転周期を合わせるように制御を行う。この制御により、端子１から入力される入力信号のフィールド周期はｔｓｙｎｃとほぼ一致するため、その入力信号の平均周期は標準信号の周期と一致してずれ量が蓄積することはない。このようなＶ補正パルスによる回転シリンダの制御を、サーボ帰還と呼ぶ。

また、時間軸補正回路を画像圧縮データを生成する画像圧縮回路に接続したビデオ信号処理装置は、「ＤＶＤ−ＲＷを用いたＤＶＤレコーダの開発；映像情報メディア学会技術報告、１９９９年１１月２４日」の図２のＤＶＤレコーダブロックに発表されている。この図において、ＭＰＥＧ１／２ ＶｉｄｅｏＥｎｃｏｄｅｒの前段にＴＢＣが設けられているが、ここでのＴＢＣの動作に関しては記載されていない。

日本放送協会編「ホームビデオ技術」 映像情報メディア学会技術報告、１９９９年１１月２４日「ＤＶＤ−ＲＷを用いたＤＶＤレコーダの開発」

ＭＰＥＧ２等の画像圧縮技術の規格は、標準信号入力を想定して作られた規格であり、この規格に準拠したＭＰＥＧ２エンコーダ等の画像圧縮回路は、標準信号入力を前提として動作する。よって、非標準信号が入力された場合には、画像がフリーズしたり、あるいはブロックノイズを発生する等の不具合を生じるという問題がある。

これを解決するため、画像圧縮回路の前段に前記した時間軸補正回路ＴＢＣを設けて非標準信号の持つジッターを抑圧するという手法が考えられる。しかしながら、入力信号の平均周期にずれがあった場合には、もはや前述の従来ＴＢＣ方式におけるサーボ帰還という手法を適用することはできない。なぜなら、サーボ帰還は再生中の回転シリンダを制御して入力する再生信号の周期を調整する場合には有効であるが、記録時の入力信号の周期は、ＴＶ放送を例に取って説明すれば、放送局の設備で決まっている周期であって、これに対して前述のサーボ帰還の手法を施して周期を変化させることは不可能である。

本発明の目的は、上記従来技術の課題を解決し、画像圧縮回路への入力信号を標準信号に近い形態にして処理する時間軸補正機能を有し、ノンインターレース信号やフィールド長が標準と異なるような非標準信号が入力された場合にも好適に処理できるビデオ信号処理装置を提供することである。

上記課題を解決するため、本発明のビデオ信号処理装置は、入力する第１のビデオ信号を書き込むメモリーと、メモリーから読み出した第２のビデオ信号をデータ圧縮する圧縮回路と、圧縮信号をデータ伸長して第３のビデオ信号を生成する伸長回路とを備え、第１のビデオ信号から第１の同期情報を分離する同期分離回路と、メモリーへの書き込みと読み出しを制御する書き込みおよび読み出し制御回路と、第１または第２のビデオ信号のいずれか一方、あるいは第３のビデオ信号を選択して出力する切換スイッチと、第１の同期情報に基づいて切換スイッチの選択を制御するスイッチ制御回路とを設ける構成とした。

ここに第１の同期情報から、第１のビデオ信号がインターレース信号かノンインターレース信号かを判別するフィールド判別回路を備え、スイッチ制御回路は、フィールド判別回路の判別結果に基づいて切換スイッチの切換制御を行う。また第１の同期情報からフィールド長を検出するフィールド長検出回路を備え、スイッチ制御回路は、フィールド長の値に基づいて切換スイッチの切換制御を行う。

さらに本発明のビデオ信号処理装置は、入力する第１のビデオ信号をメモリーに書き込み、メモリから第２のビデオ信号として読み出すものであって、第１のビデオ信号から第１の同期情報を分離する同期分離回路と、第１の同期情報に基づいてメモリーへの書き込み制御する書き込み制御回路と、第２の同期情報を発生する同期発生回路と、第２の同期情報に基づいてメモリーからの読み出しを制御する読み出し制御回路とを備え、同期発生回路は、第１の同期情報に含まれる垂直同期波形の前縁から所定の遅延時間Ｔｄだけ遅れた位置に、垂直同期波形の前縁を有する第２の同期情報を発生する構成とした。

そのため、第１の同期情報に含まれる垂直同期タイミング情報から所定の遅延時間Ｔｄ１だけ遅れて、第２の同期情報発生回路にリセットをかける。同期発生回路は、フィールドに１カ所の不連続点を含む同期信号を発生し、この不連続点から３Ｈないし１０Ｈ（Ｈは水平同期期間）だけ遅れた位置に垂直同期情報を含む第２の同期情報を発生する。

また第１の同期情報から第１のビデオ信号がインターレース信号かノンインターレース信号かを判別するフィールド判別回路を有し、同期発生回路は、フィールド判別回路の判別結果に基いて、第２の同期情報として、ｏｄｄ同期情報もしくはｅｖｅｎ同期情報を選択して発生する。また第１の同期情報から第１のビデオ信号のフィールド長を検出するフィールド長検出回路を有し、同期発生回路は、フィールド長の値に基づき、遅延時間Ｔｄ１を補正して第２の同期情報を発生する。

本発明によれば、画像圧縮回路への入力信号を標準信号に近い形態にして処理する時間軸補正機能を有し、ノンインターレース信号やフィールド長が標準と異なるような非標準信号が入力された場合にも好適に処理できるビデオ信号処理装置を提供することができる。

以下、本発明によるビデオ信号処理装置の一実施形態について説明する。図１は、本発明によるビデオ信号処理装置のブロック図を示す。端子１から入力されたビデオ信号はＡ／Ｄ変換器２でデジタル変換され、クランプ回路３でクランプ処理が施され、同期分離回路４、ならびにメモリ６へ入力される。同期分離回路４では入力信号の同期信号を検出し、概ね入力信号の同期信号と同期した複合同期信号パルス（以下、ｃｓｙｎｃと呼ぶ）が生成される。ｃｓｙｎｃはパルス発生回路５に入力され、等化パルスの除去などが行われ、水平同期信号パルス（以下、ｈｓｙｎｃと呼ぶ）が生成される。ｈｓｙｎｃは書き込み制御回路７に入力され、これに基づきラインメモリへのデータ格納位置を示す書き込みアドレスが発生される。また、書き込みアドレスはｈｓｙｎｃをトリガとしてリセットされる。

同期発生回路９では、カウンタで所定の値をカウントすることによって、標準信号の同期信号とほぼ同期した標準複合同期信号（以下、ｔｓｙｎｃと呼ぶ）を発生する。ｔｓｙｎｃは読み出し制御回路８に入力され、ｔｓｙｎｃに基づきメモリに格納されたデータを標準信号とほぼ同期した間隔で読み出すように読み出しアドレスが発生される。メモリ６への書き込みは時間軸変動をもったｈｓｙｎｃをトリガとして書き込み制御が行われ、時間軸変動を含まないｔｓｙｎｃをトリガとして読み出し制御が行われるため、メモリ６から出力されたビデオ信号は時間軸変動が補正された状態で出力される。同期付加回路１０において、同期発生回路９で生成したｔｓｙｎｃをメモリ６から読み出した信号に付加し、Ｄ／Ａ変換器１１でアナログ変換して端子１２から出力する。破線１５で囲まれた部分が、ＴＢＣブロックである。

本発明では、ＴＢＣブロック１５において、フィールド判別回路１３と、フィールド長検出回路１４を追加している。また、パルス発生回路５から発生されるリセットパルスｒｅｓｅｔを、同期発生回路９に入力している。

ＴＢＣブロック１５で処理された信号は、ＭＰＥＧ２エンコーダ１６、ＭＰＥＧ２デコーダ１７へ送られ、またストレージ部１９で記録再生される。

以下、動作について説明する。パルス発生回路５では、ｃｓｙｎｃの垂直同期信号タイミングを検出して、この検出された垂直タイミング情報に基づいて、１フィールドに１回、特定のタイミングで、リセットパルスｒｅｓｅｔを発生する。同期発生回路９では、ｒｅｓｅｔタイミングでｔｓｙｎｃの位相がリセットされる。この動作によって、ｃｓｙｎｃとｔｓｙｎｃの位相関係（両者の垂直同期信号のタイミング）が１フィールドに１回、所定の遅延時間Ｔｄを有する位相関係にリセットされる、すなわち、メモリー６の入出力信号間で蓄積された位相差が、１フィールドに１回解消される。

入力信号側の位相にｔｓｙｎｃ側の位相を追従させる形で位相差を吸収していくので、入力信号の１フィールドあたりのライン数が異なる場合でもフィールドの周期は一致する。ただし、ｔｓｙｎｃの位相にリセットをかけた瞬間は、同期発生回路９から出力される同期信号波形に不連続点が生じるため、映像の不連続（以下、スキューと略す）を生じるという問題がある。

次に、ｔｓｙｎｃの位相リセットのタイミングについて説明する。図４にリセットパルス発生のタイミング図の一例を示す。図４において、ラインメモリの容量を約２Ｈと仮定して、入力信号がラインメモリに書き込まれ、読み出される時間差を平均で約１Ｈとして作図しているが、ラインメモリの容量がさらに大きな場合には、この時間差Ｔｒｐも大きくなる。リセットタイミングでは、前記のごとく、スキューが発生してしまうため、有効映像期間内で行うとＴＶ画面上にスキューによる画像の乱れが見えてしまう。ｔｓｙｎｃの位相リセットを有効映像期間外で行うことで、この問題が解決する。具体的なリセット位置としては、図４の出力信号の垂直同期信号部前縁ｔ２から時間Ｔｄ２（３Ｈ以上１０Ｈ以下）先行した位置（図中、ｔ３とｔ４の間の範囲）に設定するのが望ましい。ｔ３よりも早いタイミングだとテレビモニタ上の画面下部にスキュー部が見えてくる虞があり、ｔ４よりも遅いと垂直同期信号部の等化パルス挿入期間にスキューが生じ、テレビの垂直帰線動作に支障をきたす虞がある。

次に、前記リセットパルスｒｅｓｅｔの発生方法について説明する。図５にｒｅｓｅｔ発生方法の例を示す。同期分離回路４から出力されたｃｓｙｎｃをもとに、パルス発生回路５の内部で垂直同期信号位置を検出し、垂直同期信号の前縁に概ね一致したタイミングのパルスＶＤを生成する。このタイミングから時間Ｔｄ１だけ遅延させて、前記のリセットタイミングにｒｅｓｅｔを発生させる。遅延時間Ｔｄ１としては、１フィールド弱に設定するのが最も短く、ＴＢＣの応答を早くする上では好ましい設定である。

ところが、端子１からの入力信号として、家庭用ＶＴＲ（対向ヘッドのヘリカルスキャン方式）の再生信号が入力された場合、Ｔｄ１が１フィールド弱では以下に示す問題がある。図６のヘリカルスキャン方式のトラックパタンとヘッド構成の一例図に示すように、２つの対向したヘッドが、トラックＡをＣＨ１ヘッド、トラックＢをＣＨ２ヘッドというように交互に磁気テープ上のトラックをトレースし、記録データを読みとっていくため、片方のヘッドに着目すると、２フィールド毎に、データを読みとっていくことになる。ここで、ＣＨ１及びＣＨ２のヘッドが完全に１８０°対向していれば、両者のヘッド切り替えタイミングは丁度１フィールドごとに行われるが、実際には取り付け位置の誤差等で正確に対向しているわけではないので、ＣＨ１で再生されフィールド長とＣＨ２で再生されるフィールド長は、通例、多少のずれがある。この場合、前述のＴｄ１を１フィールド弱とするのは、相異なるヘッドに対してリセットパルスを作用させる動作になるため、ｒｅｓｅｔ位置が所望のタイミングからずれてしまい好ましくない。よって、この場合はＴｄ１を２フィールド弱に設定して、ＶＤの検出とｒｅｓｅｔの発生が同一ヘッドに対して行われるのが望ましい。このときの遅延時間Ｔｄ（＝Ｔｄ１＋Ｔｄ２）の一例を、図４に示すような入出力信号波形の場合で説明する。入力信号の垂直同期波形の前縁から１Ｈ遅れた時刻ｔ２に出力信号の垂直同期波形の前縁が位置しているが、この図は、便宜上、入力信号からｍフィールド（ｍは整数）分遅れた出力信号を、同一図面上に表記しているもので、Ｔｄ１が２フィールド弱の場合には、ｍ＝２となる。よって、このときのＴｄの値は、２フィールド＋１Ｈとなる。ところが、前述のように、図４ではラインメモリの容量を約２Ｈと仮定して作図して、入力信号がラインメモリに書き込まれ、読み出される時間差Ｔｒｐ（≧０）を平均で約１Ｈとして作図して、このときのＴｄ＝２フィールド＋Ｔｒｐが前述の値となっているが、これは一例であって、メモリの容量を変えることで、上記時間差Ｔｒｐは変化する。Ｔｒｐの上限は厳密には存在しないが、２フィールドを超えるような容量を用いる場合には、むしろＴｄ１を４フィールド弱に設定して、メモリ容量を小さく抑えるのが得策なので、現実にはＴｒｐ＜２フィールドが適する。よってＴｄは、２フィールド≦Ｔｄ＜４フィールド が適する。ちなみに、Ｔｄ１を３フィールド弱に設定した場合は、前述の１フィールド弱に設定した場合と同様に、相異なるヘッドに対してリセットパルスを作用させる動作になるため不適である。

ところで、家庭用ＶＴＲの特殊再生信号が端子１から入力された場合には、図３に一例を示すようなヘッド軌跡をたどるため、１フィールドの周期が標準信号とは異なる値となる。具体的には、早送りサーチ時はフィールド周期が短くなり、巻き戻しサーチ時は長くなる。ＶＤからＴｄ１だけ遅延させてリセットパルスを発生させる第１の発生方法ではＴｄ１の周期をこれに合わせて増減させてやらないと、リセットパルスのタイミングがずれてしまう。この問題を解決するために、図１では、フィールド長検出回路にてｃｓｙｎｃのフィールド内のライン数をカウントして、フィールド長情報ｆｌｄを発生し、パルス発生回路５に送る。パルス発生回路５では、ｆｌｄに基づいて、Ｔｄ１の量を可変させる。これにより、ＴＢＣ出力信号に付加される同期信号のフィールド周期も、入力信号のフィールド長に追従して可変してくれる。

さらに言えば、フィールド長切換の効果はＴｄ１だけ遅れて作用するため、入力信号のフィールド長がＴｄ１よりも短い周期で変動している場合、例えば、家庭用ＶＴＲの通常再生信号が入力された場合などには、正しい追従ができず、弊害を生じる虞がある。従って、実用上は、ＶＴＲの通常再生時に生じる程度のフィールド長ずれでは、Ｔｄ１の量を固定で動作させ、ＶＴＲのサーチ画ではＴｄ１の量を可変で動作させるのが望ましい。最近の家庭用ＶＴＲにおいて、通常再生画のフィールド長ずれは±０．２Ｈ程度であり、サーチ画のフィールド長ずれは、１０Ｈ程度以上である製品が多いので、フィールド長ずれ量のしきい値Ｔｔｈを０．５Ｈから８Ｈ位の範囲に設定するのが望ましい。ずれ量がＴｔｈより小さい場合にはＴｄ１固定、大きい場合にはＴｄ１可変で動作させることで、前記問題は解決される。この解決手法は、標準信号のフィールド長に対して、入力信号が短い場合と長い場合の双方に適用できるものであることは言うまでもない。

また、同期発生回路９では、端子１から入力される信号がｏｄｄフィールドのときにはｏｄｄフィールド用の同期信号を、端子１から入力される信号がｅｖｅｎフィールドのときにはｅｖｅｎフィールド用の同期信号を付加しないと正しい画像が再現されない。これを解決するために、図１では、フィールド判別回路１３でｏｄｄ／ｅｖｅｎの判定を行い、その結果をｏｄｄ信号（ｏｄｄフィールド時ハイレベル、ｅｖｅｎフィールド時ローレベル）として同期発生回路９に伝え、入力信号のｏｄｄ／ｅｖｅｎに一致した同期信号を付加している。

一方、家庭用ＶＴＲのメニュー画面やゲームの画面等は、ノンインターレース信号（ｏｄｄ固定あるいはｅｖｅｎ固定）の構造で作られている場合が多い。ノンインターレース信号が端子１から入力された場合には、ＴＢＣ出力の同期も前述の動作により、ｏｄｄ固定あるいはｅｖｅｎ固定で同期付加を行うことで対応できる。図１のスイッチ１８で同期付加回路１０の出力、すなわちＴＢＣ出力が選択されている場合は、この動作で問題は無い。

ところが、スイッチ１８でＭＰＥＧデコーダ１７の出力が選択されている場合には以下の問題がある。図１で、同期付加回路１０の出力は、ＭＰＥＧ２エンコーダ１６にも入力され、圧縮画像に変換される。この圧縮画像は、ストレージ部１９での記録再生を介してＭＰＥＧ２デコーダ１７に入力され、復号されてスイッチ１８に入力される。この信号経路で、圧縮画像の記録再生が実現され、ＴＢＣブロック１５は画像圧縮回路であるＭＰＥＧ２エンコーダの前段に配置されて、非標準信号の持つジッターを抑圧するという効果的な働きをする。ここで、ＭＰＥＧ２エンコーダ１６は、一般に、入力信号がインターレース信号であることを前提に、画像圧縮処理のアルゴリズムが構成されており、ノンインターレース信号が入力された場合には、処理が破綻をきたし、出力画のフリーズやブロックノイズの発生等の問題を生じてしまう。この問題を解決するために、スイッチ１８でＭＰＥＧ２デコーダ１７の出力信号が選択されている場合で、かつ、端子１からノンインターレース信号が入力された場合には、フィールド判別回路１３からのｏｄｄ出力を固定せずに、自走でｏｄｄ／ｅｖｅｎフィールドがフィールド毎に交互に繰り返すようにｏｄｄ出力させる。その結果、ＴＢＣ出力信号は、インターレース信号として出力され、ＭＰＥＧ２エンコーダでの処理が破綻をきたすのを回避できる。厳密な画質で言えば、ノンインタレース信号として入力されてきた画像を、インターレース信号として出力するので、片方のフィールドの表示位置が１ライン分ずれて表示された画像となり、斜め線が少しギザギザする等の画質劣化を伴うが、画像がフリーズする、あるいはブロックノイズを発生する等の顕著な弊害に比べると、はるかに軽微な劣化であり、実用上有効な解決策である。

画像圧縮／復号が正常に行われているかどうかをモニターする機能として、ストレージ部１９での記録再生を介さずに、ＭＰＥＧ２エンコーダ１６の出力を、リアルタイムでＭＰＥＧ２デコーダ１７で復号してスイッチ１８を介して出力する場合がある（以下、デジタルモニターと略す）。この場合も同様に前述の解決策（自走のインターレース同期信号を付加する策）が有効である。

前述のデジタルモニターに対して、他方、画像圧縮／復号処理を通さない経路のモニター（以下アナログモニターと略す）が存在し、図１では、同期付加回路１０の出力がスイッチ１８で選択されたときの経路がこれに相当する。またはアナログモニターとして、メモリ６に入力する前の信号を選択してもよい。アナログモニターとデジタルモニターの両方を備えた機器での操作方法の一例として、図１では、操作釦２１を経由してユーザーがどちらか一方のモニターを選択し、この情報をマイコン２０を介して、スイッチ１８を制御してモニター画を選択切換するという手法をとっている。ここで、マイコン２０には、さらにフィールド判別２０からのノンインターレース情報ｉｎｔと、フィールド長検出回路１４からのフィールド長情報ｆｌｄが入力され、ノンインターレース信号やフィールド長が標準で無い信号が入力された場合には、ユーザーがデジタルモニターを選択していても、強制的にアナログモニターに切り換える処理を行うという手法も有効である。この処理を行うことで、デジタルモニター画像における画質劣化をユーザーに見せないような対策が実現できる。

以上のように、本実施形態では、画像圧縮回路の前段にＴＢＣを設けて、画像圧縮回路への入力信号を標準信号に近い形態にして処理するシステムを構成でき、さらに、ノンインターレース信号やフィールド長が標準と異なるような信号が入力された場合にも対応できるビデオ信号処理装置が実現できる。

本発明によるビデオ信号処理装置の一実施形態を示すブロック図である。 従来のビデオ信号処理装置の一例を示すブロック図である。 ヘリカルスキャンＶＴＲにおける特殊再生時のヘッド軌跡の一例を示す図である。 図１におけるｒｅｓｅｔパルスの発生タイミングの一例を示す図である。 図１におけるのｒｅｓｅｔパルスの発生方法の一例を示す図である。 ヘリカルスキャンＶＴＲにおけるトラックパタンとヘッド構成の対応を示す図である。

符号の説明

１，１２，２２…端子、２…Ａ／Ｄ変換器、３…クランプ回路、４…同期分離回路、５…パルス発生回路、６…メモリ、７…書込制御回路、８…読出制御回路、９…同期発生回路、１０…同期付加回路、１１…Ｄ／Ａ変換器、１３…フィールド判別回路、１４…フィールド長検出回路、１５…ＴＢＣブロック、１６…ＭＰＥＧ２エンコーダ、１７…ＭＰＥＧ２デコーダ、１８…スイッチ、１９…ストレージ部、２０…マイコン、２１…操作釦

Claims (17)

1. 入力する第１のビデオ信号を書き込むメモリーと、
   該メモリーから読み出した第２のビデオ信号をデータ圧縮する圧縮回路と、
   該圧縮信号をデータ伸長して第３のビデオ信号を生成する伸長回路とを備えるビデオ信号処理装置において、
   前記第１のビデオ信号から第１の同期情報を分離する同期分離回路と、
   前記メモリーへの書き込みと読み出しを制御する書き込みおよび読み出し制御回路と、
   前記第１または第２のビデオ信号のいずれか一方、あるいは前記第３のビデオ信号を選択して出力する切換スイッチと、
   前記第１の同期情報に基づいて該切換スイッチの選択を制御するスイッチ制御回路とを設けたことを特徴とするビデオ信号処理装置。
2. 請求項１記載のビデオ信号処理装置において、
   前記第１の同期情報から、前記第１のビデオ信号がインターレース信号かノンインターレース信号かを判別するフィールド判別回路を備え、
   前記スイッチ制御回路は、該フィールド判別回路の判別結果に基づいて前記切換スイッチの切換制御を行うことを特徴とするビデオ信号処理装置。
3. 請求項１記載のビデオ信号処理装置において、
   前記第１の同期情報からフィールド長Ｔｆ１を検出するフィールド長検出回路を備え、
   前記スイッチ制御回路は、該フィールド長Ｔｆ１の値に基づいて前記切換スイッチの切換制御を行うことを特徴とするビデオ信号処理装置。
4. 請求項３記載のビデオ信号処理装置において、
   前記フィールド長検出回路で検出された前記第１の同期情報のフィールド長Ｔｆ１と、標準信号のフィールド長Ｔｆ０との差Ｔｆ（＝Ｔｆ１−Ｔｆ０）の絶対値が、しきい値Ｔｔｈよりも大きい場合には、前記スイッチ制御回路は、前記第１または第２のビデオ信号のいずれか一方を選択するよう制御することを特徴とするビデオ信号処理装置。
5. 請求項４記載のビデオ信号処理装置において、
   前記しきい値Ｔｔｈを、
   ０．５Ｈ≦Ｔｔｈ≦８Ｈ（Ｈは水平走査期間）
   の範囲に設定したことを特徴とするビデオ信号処理装置。
6. 入力する第１のビデオ信号をメモリーに書き込み、該メモリから第２のビデオ信号として読み出すビデオ信号処理装置において、
   前記第１のビデオ信号から第１の同期情報を分離する同期分離回路と、
   該第１の同期情報に基づいて前記メモリーへの書き込み制御する書き込み制御回路と、
   第２の同期情報を発生する同期発生回路と、
   該第２の同期情報に基づいて前記メモリーからの読み出しを制御する読み出し制御回路とを備え、
   前記同期発生回路は、前記第１の同期情報に含まれる垂直同期波形の前縁から所定の遅延時間Ｔｄだけ遅れた位置に、垂直同期波形の前縁を有する前記第２の同期情報を発生することを特徴とするビデオ信号処理装置。
7. 請求項６記載のビデオ信号処理装置において、
   前記同期発生回路は、前記第１の同期情報に含まれる垂直同期波形の前縁から所定の遅延時間Ｔｄ１だけ遅れた位置に同期波形の不連続点を有し、該不連続点から所定の遅延時間Ｔｄ２だけ遅れた位置に垂直同期波形の前縁を有する前記第２の同期情報を発生することを特徴とするビデオ信号処理装置。
8. 請求項７記載のビデオ信号処理装置において、
   前記遅延時間Ｔｄ２を、
   ３Ｈ≦Ｔｄ２≦１０Ｈ （Ｈは水平走査周期）
   に設定したことを特徴とするビデオ信号処理装置。
9. 請求項６乃至８のいずれか１項に記載のビデオ信号処理装置において、
   前記遅延時間Ｔｄ（＝Ｔｄ１＋Ｔｄ２）を、
   ２Ｔｆ１≦Ｔｄ＜４Ｔｆ１ （Ｔｆ１は前記第１の同期情報のフィールド長）
   に設定したことを特徴とするビデオ信号処理装置。
10. 請求項７乃至９のいずれか１項に記載のビデオ信号処理装置において、
    前記第１の同期情報に含まれる垂直同期タイミング情報から前記遅延時間Ｔｄ１だけ遅延して１フィールド毎にリセットパルスを発生するリセット回路を備え、
    前記同期波形の不連続点は、該リセットパルスにより前記第２の同期情報の位相をリセットすることで生成されることを特徴とするビデオ信号処理装置。
11. 請求項６乃至８のいずれか１項に記載のビデオ信号処理装置において、
    前記第１の同期情報から前記第１のビデオ信号がインターレース信号かノンインターレース信号かを判別するフィールド判別回路を有し、
    前記同期発生回路は、該フィールド判別回路の判別結果に基いて、前記第２の同期情報として、ｏｄｄ同期情報もしくはｅｖｅｎ同期情報を選択して発生する
    ことを特徴とするビデオ信号処理装置。
12. 請求項１１記載のビデオ信号処理装置において、
    前記フィールド判別回路がインターレース信号と判別した場合には、前記同期発生回路は、前記第１の同期情報のｏｄｄ／ｅｖｅｎに一致させてｏｄｄ同期情報とｅｖｅｎ同期情報を交互に発生することを特徴とするビデオ信号処理装置。
13. 請求項１１記載のビデオ信号処理装置において、
    前記フィールド判別回路がノンインターレース信号と判別した場合には、前記同期発生回路は、フィールド毎にｏｄｄ同期情報とｅｖｅｎ同期情報を交互に発生することを特徴とするビデオ信号処理装置。
14. 請求項７または８記載のビデオ信号処理装置において、
    前記第１の同期情報のフィールド長Ｔｆｌを検出するフィールド長検出回路を有し、
    前記同期発生回路は、該フィールド長Ｔｆｌの値に基づき、前記遅延時間Ｔｄ１を補正して前記第２の同期情報を発生することを特徴とするビデオ信号処理装置。
15. 請求項１４記載のビデオ信号処理装置において、
    前記フィールド長検出回路で検出された該第１の同期情報のフィールド長Ｔｆ１と、標準信号のフィールド長Ｔｆ０との差Ｔｆ（＝Ｔｆ１−Ｔｆ０）の絶対値を求め、
    差Ｔｆの絶対値がしきい値Ｔｔｈよりも大きい場合には、前記遅延時間を可変とし、差Ｔｆの絶対値がしきい値Ｔｔｈよりも小さい場合には、前記遅延時間を固定とすることを特徴とするビデオ信号処理装置。
16. 請求項１５記載のビデオ信号処理装置において、
    前記しきい値Ｔｔｈを、
    ０．５Ｈ≦Ｔｔｈ≦８Ｈ（Ｈは水平走査周期）
    の範囲に設定したことを特徴とするビデオ信号処理装置。
17. 請求項１乃至５のいずれか１項に記載のビデオ信号処理装置において、
    前記圧縮回路でデータ圧縮された信号を記憶するストレージ部を設けたことを特徴とするビデオ信号処理装置。
    
    

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