JP2002189456A - 液晶表示装置 - Google Patents

液晶表示装置

Info

Publication number
JP2002189456A
JP2002189456A JP2000387892A JP2000387892A JP2002189456A JP 2002189456 A JP2002189456 A JP 2002189456A JP 2000387892 A JP2000387892 A JP 2000387892A JP 2000387892 A JP2000387892 A JP 2000387892A JP 2002189456 A JP2002189456 A JP 2002189456A
Authority
JP
Japan
Prior art keywords
data
liquid crystal
signal
crystal display
supplied
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000387892A
Other languages
English (en)
Inventor
Kazuhiro Nukiyama
和宏 抜山
Takahide Ito
高英 伊藤
Hiroshi Yamazaki
浩 山崎
Yasutake Furukoshi
靖武 古越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2000387892A priority Critical patent/JP2002189456A/ja
Priority to US10/015,065 priority patent/US20020118152A1/en
Priority to TW090131154A priority patent/TW554326B/zh
Priority to KR1020010081029A priority patent/KR20020059233A/ko
Publication of JP2002189456A publication Critical patent/JP2002189456A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

(57)【要約】 【課題】 品質の良い画像を確実に表示すると共に、コ
スト及び回路規模が低減された液晶表示装置を提供す
る。 【解決手段】 供給されたクロック信号に応じて画像表
示データを取り込むと共に、該画像表示データに応じて
液晶パネル２１に画像を表示させるデータ駆動部１９を
含む液晶表示装置であって、画像表示データの変化パタ
ーンを検出し、検出された変化パターンに応じてクロッ
ク信号と画像表示データとの位相関係を調整するコント
ローラ１１を備えたことを特徴とする液晶表示装置を提
供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
するものである。
【０００２】
【従来の技術】従来より液晶表示装置は、パーソナルコ
ンピュータ（ＰＣ）等のモニタに用いられているが、近
年におけるＰＣの普及に伴い、市場ではモニタの大型化
や高精細化が望まれている。これにより、画像を表示す
る液晶表示部を拡大して各種の駆動回路を高性能化する
必要がある。
【０００３】図１は、従来の液晶表示装置の構成を示す
図である。図１に示されるように、従来の液晶表示装置
はタイミングコントローラ２が設けられた制御回路基板
１と、ゲート駆動部３と、液晶駆動回路Ｍ１〜Ｍ１０が
設けられたデータ基板４を含むデータ駆動部５と、表示
部６とを備える。ここで、ゲート駆動部３及び各液晶駆
動回路Ｍ１〜Ｍ１０はタイミングコントローラ２に接続
される。
【０００４】上記のような構成を有する液晶表示装置で
は、タイミングコントローラ２から各液晶駆動回路Ｍ１
〜Ｍ１０へ画像データが伝送される。そして、各液晶駆
動回路Ｍ１〜Ｍ１０は、受信した画像データをマトリク
ス状に配置された表示画素からなる表示部６へ出力す
る。
【０００５】図２は、図１に示されたタイミングコント
ローラ２から液晶駆動回路Ｍ１〜Ｍ１０へ供給されるク
ロック信号CLKの遅延量を比較した波形図である。ここ
で、各液晶駆動回路Ｍ１〜Ｍ１０へはタイミングコント
ローラ２から画像データ信号DATAが供給され、各液晶駆
動回路Ｍ１〜Ｍ１０は供給されるクロック信号CLKがロ
ウレベル（Ｌ）からハイレベル（Ｈ）へ遷移するいわゆ
る立ち上がりのタイミングにおいて該画像データ信号DA
TAをラッチする。
【０００６】そして、図２（ａ）に示されるように、タ
イミングコントローラ２からの配線長が最も短い液晶駆
動回路Ｍ１では、例えば時刻Ｔ２において該画像データ
信号DATAがラッチされ、時刻Ｔ１から時刻Ｔ２までの時
間がセットアップ時間ＳＴ、時刻Ｔ２から時刻Ｔ３まで
の時間がホールド時間ＨＴとされる。
【０００７】このとき、他の液晶駆動回路Ｍ２〜Ｍ１０
は、タイミングコントローラ２からの配線長が液晶駆動
回路Ｍ１の該配線長より長いため、例えば液晶駆動回路
Ｍ５や液晶駆動回路Ｍ１０では、図２（ｂ）及び図２
（ｃ）に示されるように、上記クロック信号CLKはそれ
ぞれ遅延時間Ｄ１，Ｄ２だけ遅延する。従って、液晶駆
動回路Ｍ５では時刻Ｔ２より遅延時間Ｄ１だけ後の時刻
Ｔ４で画像データ信号DATAがラッチされ、液晶駆動回路
Ｍ１０では時刻Ｔ２より遅延時間Ｄ２だけ後の時刻Ｔ５
において画像データ信号DATAがラッチされる。
【０００８】このことから、図２（ｂ）及び図２（ｃ）
に示されるように、タイミングコントローラ２からの配
線長が長くなるほど、液晶駆動回路における該画像デー
タ信号DATAのセットアップ時間が長くなると共にホール
ド時間が短くなるため、所望のセットアップ時間及びホ
ールド時間を確保できずタイミングエラーを発生させて
しまうという問題があった。
【０００９】特に、薄膜トランジスタ（ＴＦＴ）を用い
た液晶パネルに画像を表示する液晶表示装置では、液晶
駆動回路Ｍ１〜Ｍ１０に含まれたドライバに供給される
画像データ信号DATAとクロック信号CLKの周波数が最も
高いため、両信号のタイミング制御には困難性がある。
また、この場合タイミングコントローラ２からの配線長
に応じたインピーダンスとタイミングコントローラ２の
駆動能力との兼ね合いによっては上記両信号の波形が大
きく鈍ると共に、伝送時間に差異を生じることがある。
【００１０】そしてこのような場合には、タイミングコ
ントローラ２から出力される画像データ信号DATAとクロ
ック信号CLKのタイミングが適切であっても上記のよう
にセットアップ時間ＳＴとホールド時間ＨＴのどちらか
が足りなくなる場合がある。
【００１１】ここで、従来においては特開平７−３１１
５６１号公報に開示されるように、クロック信号CK又は
データ信号の遅延をコントローラ内部で調節したり、あ
るいは伝送線にバッファやダンピング抵抗、ビーズ、プ
ルアップ抵抗やプルダウン抵抗等を挿入することによっ
てタイミング調整を図っていた。
【００１２】しかしながら、上記のように、配設された
位置が異なる各ドライバにおいては、タイミングコント
ローラからの配線長の相違により伝送経路におけるイン
ピーダンスが大きく異なり、反射の影響も大きくなるた
め上記タイミング調整が困難になっているという問題が
ある。
【００１３】また、近年は液晶表示装置の大画面化及び
高精細化が進んできている。このため、表示容量の増加
によりデータ転送速度が増加すると共に、大画面化によ
り各データラインの配線長が長くなる。従って、配線長
が長くなることによりインピーダンスが増加するため、
伝送される信号がロウレベルからハイレベル、あるいは
ハイレベルからロウレベルへ遷移するために要する時間
が長くなる一方、データ転送速度が増加するため、伝送
される信号が１クロック周期内で十分にロウレベルまた
はハイレベルに達しにくくなるという問題がある。
【００１４】さらに、インタフェースの仕様において、
液晶のリフレッシュレート（フレーム周波数）として60
Hzや75Hzなどの広い周波数帯で動作を保証する場合、す
なわちクロック周波数について広い周波数帯で動作を保
証しなければならない場合には、クロック信号の周波数
により該クロック信号や各画像データ信号の振幅が変化
することになる。
【００１５】そして、図３（ａ）に示されるように、画
像データ信号DATAの振幅が接地電圧GNDと電源電圧Vccと
の間に収まる程小さい場合には、１クロックおきにデー
タが変わるパターンでは、数クロック同じデータが続
いてからデータが変わるパターンに比べてデータのレ
ベルが速く切り替わるため、ホールド時間ＨＴが減少す
るという問題がある。
【００１６】具体的には、例えばクロック信号CLKが全
振幅の70％の大きさとなってから画像データ信号DATAが
同じく全振幅の30％の大きさとなるまでの期間をロウレ
ベル（Ｌ）のホールド時間とすれば、図３に示されるよ
うに、パターンの画像データ信号DATAに対するホール
ド時間ＨＴ１は時刻Ｔ１から時刻Ｔ２までの時間となる
ため、パターンの画像データ信号DATAに対するホール
ド時間ＨＴ２となる時刻Ｔ１から時刻Ｔ３までの時間よ
り減少してしまう。
【００１７】また、画像データ信号DATAの振幅が、図３
（ａ）に示されるように、電源電圧の大きさを持つハイ
レベル（Ｈ）や接地電圧の大きさを持つロウレベル
（Ｌ）を越える程大きくなる場合には、１クロックおき
にデータが変わるパターンでは、数クロック同じデー
タが続いてからデータが変わるパターンに比べてセッ
トアップ時間ＳＴが減少するという問題がある。
【００１８】具体的には、例えばクロック信号CLKが全
振幅の30％の大きさとなってから画像データ信号DATAが
全振幅の70％の大きさとなるまでの期間をハイレベル
（Ｈ）のセットアップ時間とすれば、図３に示されるよ
うに、パターンの画像データ信号DATAに対するセット
アップ時間ＳＴ１は、パターンの画像データ信号DATA
に対するセットアップ時間ＳＴ２より減少してしまう。
【００１９】また、近年における液晶表示装置では、表
示画像の高画質化に伴い階調−輝度特性の最適化が求め
られている。ここで、各液晶駆動回路Ｍ１〜Ｍ１０に含
まれた従来の液晶駆動ドライバの内部回路は、図４に示
されるように、外部から外部基準電圧V1〜V10を入力
し、該ドライバ内部の分割抵抗により、必要な階調レベ
ル毎の基準階調電圧V1D〜V16Dを作成する。そして、Ｄ
／Ａコンバータ７はラッチされた画像データ信号をＤ／
Ａ変換することにより駆動電圧を決定し、該駆動電圧を
出力アンプ８でバッファしたうえで出力する。
【００２０】ここで、表示階調数の増加に伴いドライバ
内部で作成される基準電圧数も増大するが、ドライバ内
部の分割抵抗比が液晶パネルの階調−輝度特性に合致し
ている場合には外部から基準電圧を入力する必要はない
ものの、実際には該分割抵抗比は各ドライバメーカ間で
統一されておらず、また液晶パネルの特性により階調−
輝度特性が変動するため、外部から階調基準電圧V1〜V1
0を入力して該特性を補正する方法が一般的に採用され
ている。
【００２１】また、上記のように階調数の増大に伴い基
準電圧レベル数が増加し、微妙な階調レベルの補正を行
うには多数の補正電圧を入力することが必要となる。従
って、外部からの補正基準電圧の入力数が増加すること
で駆動ドライバの入力端子数が増加し、所定の端子数に
収まらなくなるため、駆動ドライバのパッケージ（ＴＡ
Ｂ等）形状を大きくする必要が生じる。
【００２２】しかしながら、近年は表示階調レベル数の
増加により表示データ信号数が増加したため、入力端子
数を増加するのは難しい状況になっている。このため、
図４に示されるように、中間レベルに対応するノードは
ドライバ内部回路１０の中でオープン状態とし、外部に
該ノードを引き出さない構成としているが、液晶特性が
変化した場合等は補正しなければならない階調が外部に
取り出されていないために最適化できず、階調−輝度特
性の悪化や表示品質の低下を招くという問題があった。
【００２３】一方、近年の液晶表示装置は高精彩化、狭
額縁化、及び薄型化が進み、表示領域外に位置する駆動
回路の縮小化が必須である。図５は、従来の液晶表示装
置に含まれたデータ駆動部５の構成を示す図であり、図
６は図５に示されたデータ駆動部５の動作を示すタイミ
ングチャートである。図５に示されるように、従来のデ
ータ駆動部５は、第一データドライバＭ１ｄと第二デー
タドライバＭ２ｄ、第三データドライバＭ３ｄ及び第十
データドライバＭ１０ｄを含む。ここで、第一データド
ライバＭ１ｄと第二データドライバＭ２ｄ、第三データ
ドライバＭ３ｄ及び第十データドライバＭ１０ｄはそれ
ぞれ液晶駆動回路Ｍ１〜Ｍ１０に含まれる。
【００２４】また、従来の液晶表示装置ではタイミング
コントローラ２がパーソナルコンピュータ（ＰＣ）本体
から供給される表示データ（図６（ｂ））を取り込む。
そして、タイミングコントローラ２はデータドライバの
駆動に必要な有効データ開始信号（図６（ｃ））を第一
データドライバＭ１ｄへ供給し、入力されるデータを取
りこむためのクロック信号CLK（図６（ａ））とデータ
ドライバに書き込んだデータを液晶パネルへ出力するた
めのラッチ信号LP（図６（ｄ））、書き込み電圧の交流
駆動信号POL（図６（ｅ））及び基準電源を、データ信
号と共に第一データドライバＭ１ｄから第十データドラ
イバＭ１０ｄまでの各データドライバへ供給する。
【００２５】従って、ドライバへはＰＣ本体から供給さ
れる表示データの他に、ドライバ制御用の信号を供給し
て液晶パネルへ所定の画像を表示させることが必須であ
るため、たとえ小規模であれタイミングコントローラが
必要であるため、液晶表示装置が形成される集積回路の
規模を縮小化することが困難であるという問題がある。
【００２６】
【発明が解決しようとする課題】本発明は、上述の問題
を解消するためになされたもので、品質の良い画像を確
実に表示すると共に、コスト及び回路規模が低減された
液晶表示装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】上記の目的は、供給され
たクロック信号に応じて画像表示データを取り込むと共
に、画像表示データに応じて液晶表示手段に画像を表示
させるデータ駆動手段を含む液晶表示装置であって、画
像表示データの変化パターンを検出し、検出された変化
パターンに応じてクロック信号と画像表示データとの位
相関係を調整する制御手段を備えたことを特徴とする液
晶表示装置を提供することによって達成される。このよ
うな手段によれば、画像表示データの変化パターンによ
る取り込みタイミングの変動を回避することができる。
【００２８】ここで、上記制御手段は、画像表示データ
の変化パターンを検出するパターン検出手段と、パター
ン検出手段により検出された変化パターンに応じて、ク
ロック信号と画像表示データとの位相関係を調整する位
相調整手段とを含むものとすることができる。
【００２９】また、上記液晶表示装置は、クロック信号
の周波数を検出する周波数検出手段をさらに備え、位相
調整手段は、パターン検出手段により検出された変化パ
ターンと周波数検出手段により検出された周波数に応じ
て、クロック信号と画像表示データとの位相関係を調整
するものとすることができる。このような手段によれ
ば、位相調整手段は画像表示データの変化パターン及び
クロック信号の周波数に応じて両信号の位相を調整する
ため、より精度良く両信号を所定の位相関係とすること
ができる。
【００３０】また、本発明の目的は、供給された基準電
圧に応じて生成された階調電圧を有する複数の階調電圧
ノードを有し、階調電圧に応じて液晶表示手段に画像を
表示させるデータ駆動手段を含む液晶表示装置であっ
て、供給された第一の制御信号に応じて基準電圧の供給
先とする階調電圧ノードを選択する選択手段を備えたこ
とを特徴とする液晶表示装置を提供することによって達
成される。このような手段によれば、選択手段によって
基準電圧の供給先を変えることができるため、階調電圧
を容易に調整することができる。
【００３１】また、データ駆動手段は、供給される第二
の制御信号に応じて、データ駆動手段へ転送されたデー
タ信号を基準電圧として取り込むことにより、生成する
階調電圧の自由度を高めることができる。
【００３２】また、本発明の目的は、クロック信号と同
期して供給された画像表示データに応じて液晶表示手段
へ画像を表示させる複数のデータ駆動手段と、複数のデ
ータ駆動手段へクロック信号及び画像表示データを供給
する制御手段とを含む液晶表示装置であって、複数のデ
ータ駆動手段の各々に内蔵され、制御手段から供給され
たクロック信号と画像表示データとを所定の位相関係と
するタイミング補正手段を備えたことを特徴とする液晶
表示装置を提供することによって達成される。このよう
な手段によれば、配設される位置によらず、各データ駆
動手段に供給されるクロック信号と画像表示データを容
易に所定の位相関係とすることができる。
【００３３】ここで、制御手段は、データ駆動手段への
信号伝送時間を検出し、検出された信号伝送時間に応じ
て補正信号を生成してタイミング補正手段へ供給すると
共に、タイミング補正手段は、供給された補正信号に応
じてクロック信号と画像表示データとを所定の位相関係
とするものとすれば、正確かつ確実に各データ駆動手段
に供給されるクロック信号と画像表示データを所定の位
相関係とすることができる。
【００３４】ここでまた、制御手段は、複数のタイミン
グ補正手段へ共通のモニタ用データ信号を供給し、各々
のタイミング補正手段は、供給されたモニタ用データ信
号とクロック信号との位相差を検出することによって、
クロック信号と画像表示データとを所定の位相関係とす
ることによっても、正確かつ確実に各データ駆動手段に
供給されるクロック信号と画像表示データを所定の位相
関係とすることができる。
【００３５】また、本発明の目的は、供給される制御信
号によって、画像表示データに応じた画像を液晶表示手
段へ表示させるデータ駆動手段を含む液晶表示装置であ
って、データ駆動手段に内蔵され、データ駆動手段の外
部から供給される外部信号に応じて制御信号を生成する
制御信号生成手段を備えたことを特徴とする液晶表示装
置を提供することにより達成される。このような手段に
よれば、上記制御信号を生成するための回路を別途備え
る必要が回避される。
【００３６】また、本発明の目的は、画像を表示する液
晶表示手段を含む液晶表示装置であって、供給された画
像表示データの中から液晶表示手段による画像表示の対
象とする画像表示データを決定する有効表示信号に応じ
て画像表示データを順次取り込み、取り込んだ画像表示
データに対応した画像を液晶表示手段へ表示させるデー
タ駆動手段を備えたことを特徴とする液晶表示装置を提
供することにより達成される。このような手段によれ
ば、データ駆動手段は画像表示データを取り込むタイミ
ングを決定する制御信号によらず、画像表示データを適
切なタイミングで取り込むことができる。
【００３７】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一又は相当部分を示す。 ［実施の形態１］図７は、本発明の実施の形態１に係る
液晶表示装置の構成を示すブロック図である。図７に示
されるように、本発明の実施の形態１に係る液晶表示装
置は、コントローラ１１と基準電圧作成部１３、電源電
圧作成部１５、ゲート駆動部１７、データ駆動部１９、
及び液晶パネル２１を備えるものである。
【００３８】ここで、コントローラ１１は供給された入
力信号に応じて種々の制御信号を生成し、ゲート駆動部
１７及びデータ駆動部１９へ供給する。また、電源電圧
作成部１５には外部電源電圧が供給される。また、基準
電圧作成部１３は電源電圧作成部１５に接続され、作成
した基準電圧を液晶駆動のためにデータ駆動部１９へ供
給する。また、電源電圧作成部１５は供給された外部電
源電圧に応じて内部電源電圧を生成し、生成された内部
電源電圧を基準電圧作成部１３とゲート駆動部１７及び
データ駆動部１９へ供給する。そして、ゲート駆動部１
７及びデータ駆動部１９は、コントローラ１１から供給
された制御信号に応じて液晶パネル２１へ画像を表示す
る。
【００３９】ここで、上記のような構成を有する本発明
の実施の形態１に係る液晶表示装置においては、データ
信号（表示データ）のレベルの違いに応じてセットアッ
プ時間及びホールド時間を補正する回路がコントローラ
１１に備えられる。以下において、このような回路につ
いて説明する。
【００４０】セットアップ時間及びホールド時間を補正
するには、コントローラ１１の出力部でデータ信号又は
クロック信号を遅延させる方法が容易である。ここで、
補正が必要なパターンは、コントローラ１１へ入力され
たデータ信号より検出する。この場合、クロック信号に
同期して変化するデータについて１クロックおきにデー
タが変化する信号と、数クロック同じデータが続いてか
らデータが変化している信号の数を比較し、どちらが多
いかを検出する。
【００４１】具体的には、３クロック期間分のデータ信
号を、Ｈ−Ｌ−ＨあるいはＬ−Ｈ−Ｌと１クロック毎に
データが変化する第一のパターン、Ｌ−Ｌ−Ｈあるいは
Ｈ−Ｈ−Ｌと２クロック期間同一データが続いて変化す
る第二のパターン、Ｌ−Ｌ−ＬあるいはＨ−Ｈ−Ｈ、Ｈ
−Ｌ−Ｌ、Ｌ−Ｈ−Ｈと該当するクロック信号に応じた
変化をしない第三のパターンの３つに分類し、以下のよ
うに上記第一のパターンを持ったデータ信号又はクロッ
ク信号を遅延させる。
【００４２】まず、上記第一のパターンを持ったデータ
信号がハイレベル又はロウレベルに達しないためホール
ド時間が足りなくなる場合（ケース（ａ））は、該デー
タ信号を所定時間遅延させることによりホールド時間を
補正する。
【００４３】一方、上記第一のパターンを持ったデータ
信号がハイレベル又はロウレベルを超えるためセットア
ップ時間が足りなくなる場合（ケース（ｂ））には、第
一のパターンを持ったデータ信号の数が上記第二のパタ
ーンを持ったデータ信号の数以上であるか否かに応じて
クロック信号及び第二のパターンを持ったデータ信号を
遅延させ、第一のパターンを持ったデータ信号のセット
アップ時間を補正する。なおこの際、第二のパターンを
持ったデータ信号とクロック信号の遅延量は同じものと
される。
【００４４】また、クロック信号の周波数が変化した場
合、第一のパターンを持ったデータ信号は、その波形が
ケース（ａ）に当てはまるかケース（ｂ）に当てはま
り、あるいはちょうどＨまたはＬレベルに到達する。そ
こで、コントローラ１１は、検出されたクロック信号の
周波数が予め区分けされた周波数領域のいずれに属する
かに応じて、上記ケース（ａ）またはケース（ｂ）、あ
るいはいずれでもない場合が生じていることを識別し、
ホールド時間やセットアップ時間を補正する。以下にお
いて、具体的に説明する。
【００４５】図８は、図７に示されたコントローラ１１
に含まれたコントローラ内部回路２３の構成を示すブロ
ック図である。図８に示されるように、コントローラ内
部回路２３はデータタイプ検出回路２５ａ〜２５ｃとク
ロック周波数検出回路２７、ディレイモード選択回路２
９、及びディレイ選択回路３１ａ〜３１ｄを備える。
【００４６】ここで、データタイプ検出回路２５ａ〜２
５ｃには信号CLEAR及び対応するデータ信号ID00〜IDXX
が供給され、データタイプ検出回路２５ａ〜２５ｃとク
ロック周波数検出回路２７にはクロック信号ICLKが供給
される。また、クロック周波数検出回路２７はダミーク
ロック信号IDMYCKと信号CLR及び信号FEが供給される。
【００４７】また、ディレイモード選択回路２９はデー
タタイプ検出回路２５ａ〜２５ｃとクロック周波数検出
回路２７に接続され、ディレイ選択回路３１ａ〜３１ｄ
はそれぞれディレイモード選択回路２９に接続される。
そして、ディレイ選択回路３１ａ〜３１ｃはそれぞれ対
応するデータ信号ID00〜IDXXが供給され、対応するデー
タ信号OD00〜ODXXを出力する。また、ディレイ選択回路
３１ｄはクロック信号ICLKが供給され、クロック信号OC
LKを出力する。
【００４８】図９は、図８に示されたデータタイプ検出
回路２５ａの構成を示す回路図である。なお、図８に示
されたデータタイプ検出回路２５ｂ〜２５ｃは、共に図
９に示されたデータタイプ検出回路２５ａと同様な構成
を有する。図８に示されるように、データタイプ検出回
路２５ａは、ディレイフリップフロップ（ＤＦＦ）３３
〜３５と排他的ＯＲ回路３６〜３８、ＡＮＤ回路３９，
４０、排他的ＮＯＲ回路４１，４２とを含む。
【００４９】ここで、ＤＦＦ３３〜３５は直列接続さ
れ、ＤＦＦ３３のＤ端子にはデータ信号ID00が、CLK端
子にはクロック信号ICLKが供給され、CLRN端子にはリセ
ット動作を実行するための信号CLEARが供給される。ま
た、排他的ＯＲ回路３６にはＤＦＦ３３の出力信号とＤ
ＦＦ３４の出力信号が供給され、排他的ＯＲ回路３７に
はＤＦＦ３４の出力信号とＤＦＦ３５の出力信号が供給
される。また、排他的ＯＲ回路３８にはＤＦＦ３３の出
力信号とＤＦＦ３４の出力信号が供給され、排他的ＮＯ
Ｒ回路４１にはＤＦＦ３４の出力信号とＤＦＦ３５の出
力信号が供給される。そして、排他的ＮＯＲ回路４２は
ＤＦＦ３３の出力信号とＤＦＦ３４の出力信号が供給さ
れ、データタイプ検出信号DOTP3を出力する。
【００５０】また、ＡＮＤ回路３９は排他的ＯＲ回路３
６，３７に接続されデータタイプ検出信号DOTP1を出力
し、ＡＮＤ回路４０は排他的ＯＲ回路３８と排他的ＮＯ
Ｒ回路４１に接続されデータタイプ検出信号DOTP2を出
力する。
【００５１】上記のような構成を有するデータタイプ検
出回路２５ａでは、供給されるデータ信号ID00がＨ−Ｌ
−Ｈ、またはＬ−Ｈ−Ｌと１クロック毎に変化する場合
にはデータタイプ検出信号DOTP1がハイレベルに遷移
し、供給されるデータ信号ID00がＨ−Ｈ−Ｌ、またはＬ
−Ｌ−Ｈと２クロック以上同一データが連続し、その後
に変化している場合にはデータタイプ検出信号DOTP2が
ハイレベルに遷移し、供給されるデータ信号ID00が変化
していない場合にはデータタイプ検出信号DOTP3がハイ
レベルに遷移する。
【００５２】図１０は、図８に示されたクロック周波数
検出回路２７の構成を示す回路図である。図１０に示さ
れるように、クロック周波数検出回路２７はカウンタ４
３，４４と反転回路４５，４６，９９，１００、ＡＮＤ
回路４７，４８，１０１、及びＪＫフリップフロップ
（ＪＫＦＦ）４９，５０を含む。
【００５３】ここで、カウンタ４３，４４は、LDN端子
にダミークロック信号IDMYCKが供給され、CLRN端子には
フレーム毎に初期状態に戻すための信号CLRが供給さ
れ、CLK端子にクロック信号ICLKが供給される。ここ
で、ダミークロック信号IDMYCKは、抵抗やコンデンサと
シュミットトリガを含む発振回路が例えば２ＭＨｚの周
波数で発振することにより生成される。
【００５４】また、カウンタ４４のCIN端子はカウンタ
４３のCT端子に接続される。一方、ＡＮＤ回路４７はカ
ウンタ４３のQC端子及びQD端子と、カウンタ４４のQA端
子及びQB端子に接続される。また、反転回路４５はカウ
ンタ４３のQC端子に接続され、反転回路４６はカウンタ
４３のQD端子に接続される。そして、ＡＮＤ回路４８は
カウンタ４３のQB端子及び反転回路４５と、カウンタ４
４のQA端子及びQB端子と反転回路４６に接続される。
【００５５】また、ＪＫＦＦ４９はそのJ端子がＡＮＤ
回路４７に接続され、CLK端子にクロック信号ICLKが供
給され、CLRN端子に信号CLRが供給され、フレームブラ
ンキング期間に１クロック期間活性化されるパルス状の
信号FEがK端子へ供給され、PRN端子に電源電圧VCCが供
給され、Q端子から信号Ｓ１を出力する。同様に、ＪＫ
ＦＦ５０はそのJ端子がＡＮＤ回路４８に接続され、CLK
端子にクロック信号ICLKが供給され、CLRN端子に信号CL
Rが供給され、K端子に信号FEが供給され、PRN端子に電
源電圧VCCが供給され、Q端子から信号Ｓ２を出力する。
【００５６】また、反転回路９９はＪＫＦＦ４９のQ端
子に接続され、ＡＮＤ回路１０１は反転回路９９とＪＫ
ＦＦ５０のQ端子に接続される。そして、ＡＮＤ回路１
０１は信号Ｓ３を出力する。また、反転回路１００はＪ
ＫＦＦ５０のQ端子に接続され、信号Ｓ４を出力する。
【００５７】上記において、カウンタ４３，４４は、供
給されたダミークロック信号IDMYCKがハイレベルの期間
（例えば１μｓ）におけるクロック信号ICLKのクロック
数をカウントする。
【００５８】従って、クロック周波数検出回路２７は供
給されるデータ信号ID00〜IDXXが、１クロックおきに変
化してハイレベルまたはロウレベルに達しないケース
（ａ）となるか、ハイレベルまたはロウレベルを超える
ケース（ｂ）となるかを判別する。そして、周波数が高
い場合は信号Ｓ１が活性化されてケース（ａ）と判別さ
れ、周波数が低い場合は信号Ｓ４が活性化されてケース
（ｂ）と判別される。なお、図８に示されたコントロー
ラ内部回路２３にクロック周波数検出回路２７を設ける
ことなく、ディレイモード選択回路２９へ外部から直接
上記ケース（ａ）またはケース（ｂ）を識別する信号を
供給するようにしてもよい。また、周波数の該判定結果
はフレーム毎に更新される。
【００５９】図１１は、図８に示されたディレイモード
選択回路２９に含まれたディレイモード選択回路ユニッ
ト２９ｕの構成を示す回路図である。なお、図８に示さ
れたディレイモード選択回路２９は、データタイプ検出
回路２５ａ〜２５ｃにおいて生成される各データタイプ
検出信号DOTP1，DOTP2，DOTP3に対応して、同じ構成を
有するディレイモード選択回路ユニット２９ｕを３つ含
む。
【００６０】図１１に示されるように、ディレイモード
選択回路ユニット２９ｕは、ＡＮＤ回路５１，５２と反
転回路５３を含む。ここで、ＡＮＤ回路５１にはデータ
タイプ検出信号DOTP1と信号Ｓ１が供給され、反転回路
５３にはデータタイプ検出信号DOTP1が供給される。ま
た、ＡＮＤ回路５２は反転回路５３に接続されると共
に、信号Ｓ４を入力する。
【００６１】このような構成を有するディレイモード選
択回路ユニット２９ｕを含むディレイモード選択回路２
９は、データタイプ検出回路２５ａ〜２５ｃにより判別
されたデータのパターンとクロック周波数検出回路２７
により判別された周波数に応じて、どのデータ信号ある
いはクロック信号を遅延させるかを判別し選択信号DL00
を出力する。
【００６２】図１２は、図８に示されたディレイ選択回
路３１ａの構成を示す回路図である。なお、図８に示さ
れたディレイ選択回路３１ｂ〜３１ｄは、共に図１２に
示されたディレイ選択回路３１ａと同様な構成を有す
る。
【００６３】図１２に示されるように、ディレイ選択回
路３１ａは、遅延バッファ５５とマルチプレクサ５７を
含む。そして、遅延バッファ５５にはデータ信号ID00が
供給され、マルチプレクサ５７のA端子は遅延バッファ
５５に接続される。また、マルチプレクサ５７はS端子
から選択信号DL00を入力し、B端子からデータ信号ID00
を入力し、Y端子から信号OD00を出力する。
【００６４】上記のような構成を有するディレイ選択回
路３１ａは、ディレイモード選択回路２９で生成された
選択信号DL00に応じてデータ信号ID00を遅延させる。な
お、ディレイ選択回路３１ｄは、ディレイモード選択回
路２９で生成された選択信号に応じてクロック信号ICLK
を遅延させ、クロック信号OCLKを出力する。
【００６５】従って、ディレイ選択回路３１ａは、クロ
ック周波数に応じて遅延させる信号を選択することにな
る。ここで具体的には、ディレイ選択回路３１ａ〜３１
ｄは、例えばクロック周波数が６０ＭＨｚ以上の場合に
は第一のパターンを持ったデータ信号のみを遅延させ、
クロック周波数が５０ＭＨｚ未満の場合には第一のパタ
ーン以外のパターンを有するデータ信号とクロック信号
を遅延させ、クロック周波数が５０〜６０ＭＨｚである
場合には適切な周波数であるとしていずれの信号も遅延
させないこととする。
【００６６】以下において、入力されるクロック信号の
周波数が５４ＭＨｚ、６７．５ＭＨｚ又は４３ＭＨｚで
ある場合を例にとり具体的に説明する。ここで、１クロ
ック毎に論理レベルが切り替わるパターンを有するデー
タの典型例が図１４に示される。図１４（ａ）は２ピク
セル縦縞パターンを示し、図１４（ｂ）は２ピクセル市
松パターンを示す。
【００６７】そして、ここでは該データの波形は、クロ
ック周波数が５４ＭＨｚのときちょうど該振幅の最大及
び最小がそれぞれＨレベル（電源電圧レベル）及びＬレ
ベル（接地電圧レベル）に達するように調整されたとす
る。このとき、クロック周波数が６７．５ＭＨｚである
と、振幅の最大及び最小がそれぞれ電源電圧レベル及び
接地電圧レベルに達しないこととなり上記ケース（ａ）
となる。
【００６８】一方、図１０に示されたクロック周波数検
出回路２７へ周波数が２ＭＨｚでデューティー比が５０
％のダミークロック信号IDMYCKが供給され、クロック信
号ICLKの周波数が５４ＭＨｚであれば、信号Ｓ１はロウ
レベル、信号Ｓ２はハイレベルとなり信号Ｓ３はハイレ
ベルとなる。そして、この場合にはデータ信号及びクロ
ック信号のいずれも遅延させることなくそのままのタイ
ミングで出力させる。
【００６９】次に、入力されるクロック信号の周波数が
６７ＭＨｚであれば、上記信号Ｓ１のみがハイレベルと
なる。このとき、図１２に示されたディレイ選択回路は
データ信号ID00〜IDXXにおいて第一のパターンを持った
データ信号を遅延させ、該データ信号ID00〜IDXXとクロ
ック信号ICLKとの位相を図１３に示されるような関係と
する。すなわち、図１３に示される位相関係において
は、時刻Ｔ１から時刻Ｔ２までがロウデータのホールド
時間ＨＴとされ、時刻Ｔ３から時刻Ｔ４までがハイデー
タのセットアップ時間ＳＴとされる。なお、この場合に
は１クロックおきにデータが変わるパターンと、数ク
ロック同じデータが続いてからデータが変わるパターン
との双方において、上記ホールド時間ＨＴおよびセッ
トアップ時間ＳＴは一致したものとされる。
【００７０】従って、上記ホールド時間ＨＴ及びセット
アップ時間ＳＴをそれぞれ、該タイミング補正を行わな
い場合におけるホールド時間ＨＴ１及びセットアップ時
間ＳＴ１より大きくすることができる。
【００７１】また、クロック周波数が４３ＭＨｚの場合
には、上記信号Ｓ１，Ｓ２がロウレベルで信号Ｓ４がハ
イレベルとなる。そして、このときは上記ケース（ｂ）
に相当するため、図１２に示されたディレイ選択回路は
データ信号ID00〜IDXXにおいて第一のパターンを持たな
いデータ信号とクロック信号を、第一のパターンを持っ
た該データと同じ位相となるよう同じ時間遅延させる。
【００７２】以上より、上記のようなコントローラ内部
回路２３を備えた本発明の実施の形態１に係る液晶表示
装置によれば、５４ＭＨｚや６７．５ＭＨｚあるいは４
３ＭＨｚといった異なるクロック周波数に対して、クロ
ック信号やデータ信号を選択的に遅延させることによ
り、セットアップ時間やホールド時間を最適値とするこ
とができるため、クロック周波数によらずデータを確実
に取り込み、信頼性の高い画像表示を実現することがで
きる。
【００７３】次に、図７に示されたデータ駆動部１９に
ついて説明する。図１５は、データ駆動部１９を構成す
るドライバに含まれたドライバ内部回路５９の構成を示
す図である。図１５に示されるように、本実施の形態１
に係るドライバ内部回路５９は、図４に示されたドライ
バ内部回路１０と同様な構成を有するが、外部から供給
される選択信号により切り替えられるアナログのスイッ
チＳＷ１〜ＳＷ４をさらに備える点で相違するものであ
る。
【００７４】ここで例えば、スイッチＳＷ１の一端には
外部基準電圧Ｖ２が供給され、他の第一端は分割抵抗Ｒ
１と分割抵抗Ｒ２の中間ノードに接続され、他の第二端
は分割抵抗Ｒ２と分割抵抗Ｒ３の中間ノードに接続され
る。従って、選択信号に応じて外部基準電圧Ｖ２が上記
他の第一端または第二端へ供給される。
【００７５】また、スイッチＳＷ２の一端には外部基準
電圧Ｖ５が供給され、他の第一端は分割抵抗Ｒ５と分割
抵抗Ｒ６の中間ノードに接続され、他の第二端は分割抵
抗Ｒ６と分割抵抗Ｒ７の中間ノードに接続される。同様
に、スイッチＳＷ３の一端には外部基準電圧Ｖ８が供給
され、他の第一端は分割抵抗Ｒ８と分割抵抗Ｒ９の中間
ノードに接続され、他の第二端は分割抵抗Ｒ９と分割抵
抗Ｒ１０の中間ノードに接続される。そして、スイッチ
ＳＷ４の一端には外部基準電圧Ｖ１１が供給され、他の
第一端は分割抵抗Ｒ１２と分割抵抗Ｒ１３の中間ノード
に接続され、他の第二端は分割抵抗Ｒ１３と分割抵抗Ｒ
１４の中間ノードに接続される。
【００７６】ここで、上記スイッチＳＷ１〜ＳＷ４の動
作は、以下の表１に整理される。
【００７７】
【表１】 すなわち、上記表１に示されるように、例えばスイッチ
ＳＷ１はハイレベル（Ｈ）の選択信号が供給された場合
には、外部基準電圧Ｖ２を基準階調電圧V2Dを有するノ
ードへ供給し、ロウレベル（Ｌ）の選択信号が供給され
た場合には、外部基準電圧Ｖ２を基準階調電圧V3Dを有
するノードへ供給する。
【００７８】なお、図１５に示された外部基準電圧Ｖ１
〜Ｖ１２は、階調電圧を補正するために外部から供給す
る電圧であり、これらの電圧と分割抵抗Ｒ１〜Ｒ１４に
応じて基準階調電圧V1D〜V16Dが生成される。また、分
割抵抗Ｒ１〜Ｒ１４はさらに必要な階調レベル数に細分
割されることにより、階調レベルに応じた数の基準電圧
が生成され、Ｄ／Ａコンバータ７に供給される。
【００７９】図１６は、図１５に示されたドライバ内部
回路５９の作用を説明する図であり、液晶パネルの電圧
−透過率特性を示す。ここで、図１６（ａ）及び図１６
（ｂ）はそれぞれ異なる特性を示し、図１６（ａ）のグ
ラフにおいては基準階調電圧V2D，V7D近傍でそれぞれ非
直線的となっている。従って、このような場合には基準
階調電圧V2D，V7Dを補正する必要がある。
【００８０】また同様に、図１６（ｂ）のグラフにおい
ては基準階調電圧V3D，V6D近傍でそれぞれ非直線的とな
っているため、基準階調電圧V3D，V6Dを調整する必要が
ある。従って、本実施の形態１に係るドライバ内部回路
５９は、液晶パネル２１の特性によって補正対象とする
基準階調電圧を切り替えることにより、液晶パネル２１
の特性が変化した場合であっても常に最適な中間レベル
の階調電圧をＤ／Ａコンバータ７へ供給することができ
る。
【００８１】図１７は、図１５に示されたドライバ内部
回路５９を含むデータドライバを備えたデータ駆動部１
９の構成を示すブロック図である。図１７に示されるよ
うに、データ駆動部１９は第一データドライバＤ１から
第ｎデータドライバＤｎまでのｎ個のデータドライバを
含み、各データドライバにはデータ信号DATAとクロック
信号CLK、ラッチ信号LP、外部基準電圧Ｖ１〜Ｖ１２か
らなる電圧Vref、及び選択信号IVrefが供給される。こ
こで、選択信号IVrefの論理レベルを外部において切り
替えることにより、上記のようにスイッチＳＷ１〜ＳＷ
４が制御され、データドライバ内部における階調レベル
が選択される。
【００８２】なお、上記データ信号DATAとクロック信号
CLK、ラッチ信号LP、及び選択信号IVrefはコントローラ
１１により生成され、外部基準電圧Ｖ１〜Ｖ１２からな
る電圧Vrefは基準電圧作成部１３により生成される。
【００８３】ここで、上記データ駆動部１９の代わり
に、図１８に示されたデータ駆動部１９ａとすることが
できる。すなわち、データ駆動部１９ａは第一データド
ライバＤｄ１から第ｎデータドライバＤｄｎまでのｎ個
のデータドライバを含み、各データドライバにはコント
ローラ１１からさらに信号LVrefが供給される。そし
て、各データドライバは、供給された信号LVrefがハイ
レベルとなった場合にデータ信号DATAから選択データを
取り込み、該選択データを上記電圧Vrefとして用いるこ
とによって複雑な画像特性の切り替えを実現できる。な
お、該切り替えは動作中において実行してもよい。
【００８４】図１９は図７に示されたコントローラ１１
の構成を示す図である。図１９に示されるように、コン
トローラ１１はデータバッファ６１とVrefバッファ６
２、データセレクタ６３、ライトパルス作成部６４、ド
ライバタイミング信号作成部６５、及びＡＮＤ回路６６
を備える。そして、データセレクタ６３はデータバッフ
ァ６１とVrefバッファ６２及びＡＮＤ回路６６に接続さ
れ、ＡＮＤ回路６６はライトパルス作成部６４とドライ
バタイミング信号作成部６５に接続される。また、ドラ
イバタイミング信号作成部６５はライトパルス作成部６
４に接続される。
【００８５】以下において、上記のような構成を有する
コントローラ１１の動作を図２０のタイミングチャート
を参照しつつ説明する。まず、図２０（ａ）に示される
ように、時刻Ｔ１においてライトパルス作成部６４に供
給される信号VrefWRが活性化されると、図２０（ｂ）に
示されるように、ライトパルス作成部６４は時刻Ｔ１か
らハイレベルの信号Ｓｃを出力する。なお、信号Ｓｃ
は、液晶パネル２１に表示するデータの帰線期間が終わ
り、ドライバタイミング信号作成部６５から信号Resが
供給される時刻Ｔ３においてロウレベルに遷移される。
【００８６】また、ドライバタイミング信号作成部６５
は、図２０（ｃ）に示される該帰線期間を示す信号Ｓｄ
をＡＮＤ回路６６へ供給する。これより、図２０（ｄ）
に示されるように、時刻Ｔ２と時刻Ｔ３の間においてＡ
ＮＤ回路６６からハイレベルの信号LVrefがデータセレ
クタ６３に供給される。
【００８７】ここで、データ信号DATAはデータバッファ
６１を通り信号Ｓａとしてデータセレクタ６３へ供給さ
れる。また、基準電圧を選択するための選択信号VREF1
〜VREF3はVrefバッファ６２を通り信号Ｓｂとしてデー
タセレクタ６３へ供給される。そして、データセレクタ
６３はＡＮＤ回路６６から供給される上記信号LVrefに
より制御され、信号LVrefがロウレベルのときは信号Ｓ
ａを、ハイレベルのときは信号Ｓｂを選択してデータバ
スへ出力する。
【００８８】従って、データセレクタ６３は、信号LVre
fがハイレベルとなる時刻Ｔ２から時刻Ｔ３までの間に
おいて、図２０（ｅ）に示される選択データをデータバ
スへ供給する。これより上記のように、図１８に示され
た各データドライバは、供給されたハイレベルの信号LV
refに応じて該選択データを取り込むことができる。
【００８９】以上より、本実施の形態１に係る液晶表示
装置によれば、表示画像の階調−輝度特性を容易に切り
換えることができるため、少ない数の補正基準電圧を入
力することによっても液晶パネル２１に応じた最適な内
部階調レベルを実現することができ、高品質な画像を表
示することができる。［実施の形態２］図２１は、本発
明の実施の形態２に係る液晶表示装置の構成を示す図で
ある。図２１に示されるように、本実施の形態２に係る
液晶表示装置は、図１に示された従来の液晶表示装置と
同様な構成を有するが、タイミングコントローラ７２が
形成された制御回路基板７１と、液晶駆動回路Ｍ１ａ〜
Ｍ１０ａが形成されたデータ基板６７について相違する
ものである。
【００９０】本実施の形態２に係る液晶表示装置は、タ
イミングコントローラ７２から各液晶駆動回路Ｍ１ａ〜
Ｍ１０ａへクロック信号が伝送される際に生じる遅延に
起因したタイミングエラーをなくすため、配置される位
置に応じて異なる遅延時間が予め設定された液晶駆動回
路Ｍ１ａ〜Ｍ１０ａを備えるものである。
【００９１】すなわち、例えばクロック信号CLKとデー
タ信号DATAが図２（ｂ）に示された位相関係にあるとき
は、液晶駆動回路Ｍ５ａで時間Ｄ１だけデータ信号DATA
を遅延させ、図２（ｃ）に示された位相関係にあるとき
は、液晶駆動回路Ｍ１０ａで時間Ｄ２だけデータ信号DA
TAを遅延させるよう予め遅延時間を補正しておく。これ
により、液晶駆動回路Ｍ５ａ，Ｍ１０ａにおけるセット
アップ時間ＳＴ及びホールド時間ＨＴを、図２（ａ）に
示された液晶駆動回路Ｍ１ａと等しくすることができ、
各液晶駆動回路Ｍ１ａ，Ｍ５ａ，Ｍ１０ａにおいて同一
のタイミングでデータ信号DATAをラッチすることができ
る。
【００９２】また、上記遅延時間は、液晶駆動回路Ｍ１
ａ〜Ｍ１０ａが配置された後にデータ基板６７上で設定
できるようにしてもよく、あるいはタイミングコントロ
ーラ７２から出力される配置位置を示す信号を受けとる
ことによって各液晶駆動回路Ｍ１ａ〜Ｍ１０ａが遅延時
間を補正するようにしてもよい。
【００９３】また、タイミングコントローラ７２が各液
晶駆動回路Ｍ１ａ〜Ｍ１０ａへモニタ用データ信号を伝
送し、各液晶駆動回路Ｍ１ａ〜Ｍ１０ａは入力されるク
ロック信号と該モニタ用データ信号との間における位相
差を算出することにより、自動的に遅延量を補正するよ
うにしてもよい。
【００９４】ここで、図２２（ａ）は、液晶駆動回路Ｍ
１ａにおいて、クロック信号CLKがロウレベルからハイ
レベルへ遷移する（立ち上がる）時刻Ｔ１に立ち上がる
よう、上記モニタ用データ信号DATAmを同期させた場合
を示すタイミングチャートである。また、図２２（ｂ）
は、液晶駆動回路Ｍ５ａにおける上記モニタ用データ信
号DATAmとクロック信号CLKとの位相関係を示すタイミン
グチャートであり、図２２（ａ）に示された液晶駆動回
路Ｍ１ａの場合に比してクロック信号CLKが伝送に起因
して時間Ｄ３だけ遅延され、立ち上がりタイミングが時
刻Ｔ２となることが示される。なお、上記モニタ用デー
タ信号DATAmは、一水平周期につき一度ハイレベルとな
るパルス信号とされる。
【００９５】そして、上記のように各液晶駆動回路Ｍ１
ａ〜Ｍ１０ａは、モニタ用データ信号DATAmと入力され
るクロック信号CLKの両立ち上がりタイミングを比較す
ることによってクロック信号CLKの遅延時間を算出し、
算出された該遅延時間に応じてデータ信号DATAの取り込
みタイミングを補正する。
【００９６】以下において、より具体的に説明する。図
２３は、図２１に示された各液晶駆動回路Ｍ１ａ〜Ｍ１
０ａに含まれる遅延回路の構成を示す図である。図２３
に示されるように、この遅延回路は直列接続されたセレ
クタＳＬ１〜ＳＬ３と遅延素子Ｙ１〜Ｙ３を含む。ここ
で、遅延素子Ｙ１〜Ｙ３はそれぞれA端子へ供給される
信号を遅延させB端子へ供給する遅延素子であり、遅延
素子Ｙ１は入力された信号を１ｎｓ遅延させ、遅延素子
Ｙ２は入力された信号を２ｎｓ遅延させ、遅延素子Ｙ３
は入力された信号を４ｎｓ遅延させる。
【００９７】また、セレクタＳＬ１〜ＳＬ３の各S端子
にはそれぞれ遅延時間選択信号ＤＬ１〜ＤＬ３が供給さ
れる。そして、この遅延時間選択信号ＤＬ１〜ＤＬ３が
ハイレベルとされたときセレクタＳＬ１〜ＳＬ３はB端
子からデータ信号を入力し、ロウレベルとされたときセ
レクタＳＬ１〜ＳＬ３はA端子からデータ信号を入力す
る。
【００９８】ここで、例えば図２４（ａ）から図２４
（ｃ）に示されるように、液晶駆動回路Ｍ１ａと液晶駆
動回路Ｍ５ａとの間におけるクロック信号CLKの遅延時
間は２ｎｓであり、液晶駆動回路Ｍ１ａと液晶駆動回路
Ｍ１０ａとの間におけるクロック信号CLKの遅延時間は
４ｎｓとする。
【００９９】このとき、液晶駆動回路Ｍ５ａに含まれた
上記遅延回路へ遅延時間選択信号ＤＬ１〜ＤＬ３として
（Ｌ，Ｈ，Ｌ）の論理レベルを持った信号を供給するこ
とにより、セレクタＳＬ２のみがB端子からデータ信号
を入力する。従って、上記のようにセレクタＳＬ２は遅
延素子Ｙ２において該データ信号を２ｎｓ遅延させるた
め、クロック信号CLKとデータ信号DATAを図２４（ａ）
に示された位相関係とすることができる。
【０１００】また同様に、液晶駆動回路Ｍ１０ａに含ま
れた上記遅延回路へ遅延時間選択信号ＤＬ１〜ＤＬ３と
して（Ｌ，Ｌ，Ｈ）の論理レベルを持った信号を供給す
ることにより、セレクタＳＬ３のみがB端子からデータ
信号を入力する。従って、上記のようにセレクタＳＬ３
は遅延素子Ｙ３において該データ信号を４ｎｓ遅延させ
るため、クロック信号CLKとデータ信号DATAを図２４
（ａ）に示された位相関係とすることができる。
【０１０１】ここで、上記のような遅延時間選択信号Ｄ
Ｌ１〜ＤＬ３は、図２１に示されたタイミングコントロ
ーラ７２において生成し、あるいはデータ基板６７上で
選択設定することにより、該遅延回路へ供給することが
できる。以下において、より具体的に説明する。
【０１０２】図２５は、図２１に示された制御回路基板
７１と液晶駆動回路Ｍ１ａ〜Ｍ３ａの構成を示す図であ
る。図２５に示されるように、制御回路基板７１上には
カウンタＣ１〜Ｃ３と信号発生器７３及び基準クロック
発生器７５が設けられる。ここで、信号発生器７３はク
ロック信号CLKと同じ周波数のパルス波を発生し、基準
クロック発生器７５は遅延時間を算出するために使用す
る基準クロック信号を発生する。また、カウンタＣ１〜
Ｃ３は液晶駆動回路Ｍ１ａ〜Ｍ３ａの個数と同じ数だけ
設けられ、それぞれ信号発生器７３と基準クロック発生
器７５に接続される。
【０１０３】一方、図２５に示されるように、各液晶駆
動回路Ｍ１ａ〜Ｍ３ａには図２３に示された上記遅延回
路の他に遅延時間を制御する遅延制御部ＤＣ１〜ＤＣ３
が内設され、各遅延制御部ＤＣ１〜ＤＣ３はセレクタＳ
Ｌ１〜ＳＬ３に接続されると共に、信号発生器７３とカ
ウンタＣ１〜Ｃ３に接続される。
【０１０４】上記のような構成を有する液晶表示装置に
おいては、まず信号発生器７３で発生されたパルス波が
各液晶駆動回路Ｍ１ａ〜Ｍ３ａに含まれた遅延制御部Ｄ
Ｃ１〜ＤＣ３へ伝送される。そして、図２６に示される
ように、各遅延制御部ＤＣ１〜ＤＣ３は供給されたパル
ス波Pinをそのままパルス波PoutとしてカウンタＣ１〜
Ｃ３へ出力する。なお、このようなパルス波Poutの伝送
はいわゆる反射に似た現象であることから以下において
は「反射」と指称する。
【０１０５】すると、制御回路基板７１に形成されたカ
ウンタＣ１〜Ｃ３はそれぞれ、該反射により供給された
パルス波Poutの最初の立ち上がりを検出すると共に、該
検出タイミングと信号発生器７３で発生された第一番目
のパルス波の立ち上がりタイミングとの間において基準
クロック発生器７５から供給された基準クロック信号の
パルス数をカウントする。そして、カウンタＣ１〜Ｃ３
は該カウント数に応じて、それぞれ遅延時間選択信号Ｄ
Ｌ１〜ＤＬ３として使用される信号ＳＣ１〜Ｓ Ｃ３を対
応する遅延制御部ＤＣ１〜ＤＣ３へ伝送し、各遅延制御
部ＤＣ１〜ＤＣ３は供給された信号ＳＣ１〜ＳＣ３（遅
延時間選択信号ＤＬ１〜ＤＬ３）をセレクタＳＬ１〜Ｓ
Ｌ３へ供給する。
【０１０６】ここで例えば、カウンタＣ１へ信号発生器
７３から図２７（ａ）に示される発生パルスが供給さ
れ、かつ基準クロック発生器７５から図２７（ｂ）に示
される基準クロック信号が供給される場合において、遅
延制御部ＤＣ１から図２７（ｃ）に示されたパルス波Po
utが供給された場合には、カウンタＣ１はパルス波Pout
の発生パルスに対する遅延時間Ｔａ内で基準クロック信
号の立ち上がりが５回生じていることをカウントする。
従って、この場合にはカウンタＣ１は該カウント数に応
じて上記信号ＳＣ１を生成し、遅延制御部ＤＣ１は信号
ＳＣ１として供給された（Ｈ，Ｌ，Ｈ）の論理レベルを
持つ遅延時間選択信号ＤＬ１〜ＤＬ３をセレクタＳＬ１
〜ＳＬ３へ供給する。
【０１０７】なお同様に、各遅延制御部ＤＣ１〜ＤＣ３
へ上記信号ＳＣ１〜ＳＣ３の代わりに各液晶駆動回路Ｍ
１ａ〜Ｍ１０ａが配設された位置を示す位置情報を供給
し、遅延制御部ＤＣ１〜ＤＣ３は供給された該位置情報
に応じて上記遅延時間選択信号ＤＬ１〜ＤＬ３を生成し
てセレクタＳＬ１〜ＳＬ３へ供給するようにすることも
できる。
【０１０８】また、本発明の実施の形態２に係る液晶駆
動回路Ｍ１ａ〜Ｍ１０ａは、図２８に示された遅延回路
を備えるようにしてもよい。すなわち、図２８に示され
るように、この遅延回路は、同じ構成からなる４つのセ
レクタＳＬ１〜ＳＬ４と、遅延素子Ｙ１〜Ｙ４とＪＫフ
リップフロップ（ＪＫＦＦ）７７、排他的ＯＲ回路７
９、ＡＮＤ回路８１、及びカウンタ８３を含む。ここ
で、セレクタＳＬ１〜ＳＬ４は直列接続され、各遅延素
子Ｙ１〜Ｙ４はそれぞれセレクタＳＬ１〜ＳＬ４のB端
子に入力される信号を遅延させる。また、セレクタＳＬ
１〜ＳＬ４の各S端子は共にカウンタ８３の出力ノード
に接続される。なお、遅延素子Ｙ４は入力された信号を
８ｎｓ遅延させるものとされる。
【０１０９】一方、ＪＫＦＦ７７のCK端子にはタイミン
グコントローラ７２からモニタ用データ信号DATAmが供
給される。また、排他的ＯＲ回路７９の第一の入力ノー
ドにはクロック信号CLKが供給され、第二の入力ノード
はＪＫＦＦ７７のQ端子に接続される。また、ＡＮＤ回
路８１の第一の入力ノードには読み出し用クロック信号
RCKが供給されると共に、第二の入力ノードは排他的Ｏ
Ｒ回路７９に接続される。なお、読み出し用クロック信
号RCKはモニタ用データ信号DATAmと同期したクロック信
号とされる。
【０１１０】そして、カウンタ８３の第一の入力ノード
にはこの読み出し用クロック信号RCKが供給されると共
に、第二の入力ノードはＡＮＤ回路８１の出力ノードに
接続される。
【０１１１】上記のような構成を有する遅延回路におい
て、ＪＫＦＦ７７のCK端子には液晶駆動回路Ｍ１ａでク
ロック信号CLKと同期するモニタ用データ信号DATAmが供
給され、J端子にはハイレベルの電源電圧が供給され、K
端子にはロウレベルの接地電圧が供給される。これよ
り、Q端子から出力される信号とクロック信号CLKを入力
する排他的ＯＲ回路７９からは、クロック信号CLKの遅
延時間においてのみハイレベルとなる信号が出力され
る。そして、ＡＮＤ回路８１はこの信号と読み出し用ク
ロック信号RCKとの論理積を演算することにより、クロ
ック信号CLKがハイレベルとなった時点でロウレベルに
不活性化される信号ＳＤＴを生成しカウンタ８３へ供給
する。
【０１１２】これにより、カウンタ８３は供給された信
号ＳＤＴがハイレベルの期間において入力された読み出
し用クロック信号RCKのクロック数をカウントすると共
に、カウントされた数に応じて上記カウンタＣ１〜Ｃ３
と同様に遅延時間選択信号ＤＬ１〜ＤＬ４を生成し、セ
レクタＳＬ４へ供給する。
【０１１３】従って、図２８に示された遅延回路は、図
２９（ａ）から図２９（ｃ）に示されるように、いずれ
の液晶駆動回路Ｍ５ａ，Ｍ１０ａにおいてもモニタ用デ
ータ信号DATAmを基準としてクロック信号CLKの遅延時間
DT1，DT2を検出し、該遅延時間DT1，DT2に応じてデータ
信号DATAを遅延させるため、クロック信号CLKとデータ
信号DATAの位相関係を図２９（ａ）に示された液晶駆動
回路Ｍ１ａにおける該位相関係と同じものとすることが
できる。
【０１１４】以上より、本発明の実施の形態２に係る液
晶表示装置によれば、異なる位置に配設された液晶駆動
回路Ｍ１ａ〜Ｍ１０ａへ供給されるデータ信号DATAとク
ロック信号CLKの位相のずれを補正することができるた
め、各液晶駆動回路Ｍ１ａ〜Ｍ１０ａにおいて同一のタ
イミングでデータ信号DATAをラッチし、所望のセットア
ップ時間及びホールド時間を得ることができる。これよ
り、該データ信号DATAに応じた画像を表示部６へ確実に
表示することができる。 ［実施の形態３］本発明の実施の形態３に係る液晶表示
装置は、上記実施の形態１及び２に係る液晶表示装置と
同様な構成を有するが、後述するデータ駆動部が上記実
施の形態１に係るコントローラ１１あるいは実施の形態
２に係るタイミングコントローラ７２により生成される
各種の制御信号をすべて、外部から供給されるイネーブ
ル信号等に基づいて作成することにより、該コントロー
ラ１１やタイミングコントローラ７２を不要とするもの
である。
【０１１５】図３０は、本発明の実施の形態３に係るデ
ータ駆動部１９ｃの構成を示すブロック図である。図３
０に示されるように、データ駆動部１９ｃは並設された
第一データドライバｄ１と第二データドライバｄ２、第
三データドライバｄ３及び第ｎデータドライバｄｎとを
含む。そして、各データドライバへはデータ信号DATAと
クロック信号CLK、イネーブル信号ENAB、及び基準電源
電圧が例えばパーソナルコンピュータ（ＰＣ）等の外部
装置から供給される。
【０１１６】ここでイネーブル信号ENABは、液晶表示装
置に入力されたデータ信号のうち有効表示データすなわ
ち液晶パネルへ実際に表示するデータを指定する信号で
あり、基準電源電圧は液晶表示装置の外部から供給され
た電圧が液晶駆動用にレベルシフトされることにより生
成されると共に、液晶駆動波形を生成するために使用さ
れる電圧である。
【０１１７】図３１は、図３０に示されたデータ駆動部
１９ｃへ供給される各信号を示すタイミングチャートで
ある。ここで、各データドライバは、図３１（ａ）に示
されたクロック信号CLKの論理レベルがハイレベル
（Ｈ）からロウレベル（Ｌ）へ遷移するいわゆる立ち下
がりタイミング（立ち下がりエッジ）において、図３１
（ｂ）に示されたデータ信号DATAを取り込む。なお、上
記クロック信号CLKとデータ信号DATAとの位相関係は、
両信号を供給する上記ＰＣ等の外部装置により一定の関
係に保持される。
【０１１８】また、図３１（ｃ）に示されるように、イ
ネーブル信号ENABは時刻Ｔ１から時刻Ｔ２の間において
ハイレベルとなり、該期間が表示データ有効期間すなわ
ち液晶表示装置に入力されたデータ信号DATAのうち液晶
パネルへ実際に表示するデータ部分を示す。
【０１１９】ここで、各データドライバは、上記クロッ
ク信号CLKとデータ信号DATA及びイネーブル信号ENABに
応じて、図３２（ａ）に示されたラッチ信号LPや図３２
（ｂ）に示された交流駆動信号POLを生成する。なお、
上記ラッチ信号LPは、一般に各データドライバへ入力さ
れたデータ信号DATAをラッチするシフトレジスタへ書き
込まれたデータ信号DATAを液晶パネルに出力するための
出力用のラッチ回路へ移行する際のスイッチングを制御
する信号であり、交流駆動信号POLは液晶パネルに供給
する液晶駆動電圧を交流制御するためレベルシフト回路
（図示していない）へ供給される信号である。
【０１２０】これにより、液晶表示装置に外部から供給
されるクロック信号CLKとデータ信号DATA及びイネーブ
ル信号ENABをそのまま直接各データドライバへ供給する
ことができる。以下において、より具体的に説明する。
【０１２１】図３３は、図３０に示された各データドラ
イバに含まれ、上記ラッチ信号LP及び交流駆動信号POL
を生成する制御信号生成回路を示す図である。図３３に
示されるように、この制御信号生成回路は反転回路８５
とディレイフリップフロップ（ＤＦＦ）８６〜８８、Ａ
ＮＤ回路８９、バイナリーカウンタ９１、第一デコーダ
９２、第二デコーダ９３、及びＪＫフリップフロップ
（ＪＫＦＦ）９４を含む。
【０１２２】ここで、ＤＦＦ８６には反転回路８５によ
り反転されたイネーブル信号ENABとデータ信号DATA及び
クロック信号CLKが供給され、ＤＦＦ８７には反転回路
８５により反転されたイネーブル信号ENABとクロック信
号CLKが供給され、ＡＮＤ回路８９の二つの入力ノード
はそれぞれＤＦＦ８６のQ端子とＤＦＦ８７の/Q端子に
接続される。
【０１２３】また、ＤＦＦ８８とバイナリーカウンタ９
１はＡＮＤ回路８９の出力ノードに接続される。そし
て、ＤＦＦ８８の/Q端子と入力端子が接続され、Q端子
からは交流駆動信号POLが出力される。
【０１２４】一方、バイナリーカウンタ９１とＪＫＦＦ
９４にはクロック信号CLKが供給されると共に、第一デ
コーダ９２及び第二デコーダ９３は共にバイナリーカウ
ンタ９１に接続される。また、ＪＫＦＦ９４は第一デコ
ーダ９２及び第二デコーダ９３に接続され、ラッチ信号
LPを出力する。
【０１２５】なお、上記反転回路８５とＤＦＦ８６，８
７及びＡＮＤ回路８９は、イネーブル信号ENABがハイレ
ベルからロウレベルへ遷移するタイミング（いわゆる立
ち下がりエッジ）を検出する回路を構成する。
【０１２６】ここで、バイナリーカウンタ９１はＡＮＤ
回路８９から供給された信号に応じて動作を開始すると
共に、生成したカウント信号を第一及び第二デコーダ９
２，９３へ供給する。そして、第一及び第二デコーダ９
２，９３は供給されたカウント信号をデコードし、ＪＫ
ＦＦ９４へ供給する。
【０１２７】また、本実施の形態３に係るデータ駆動部
は、図３４に示されたドライバ回路１０３を備えたもの
とすることができる。ここで、図３４に示されるよう
に、ドライバ回路１０３は直列接続されたフリップフロ
ップ（ＦＦ）９５〜９８を含む。そして、各ＦＦ９５〜
９８にはクロック信号CLKが供給されると共に、各EN端
子にはイネーブル信号ENABが供給される。また、ＦＦ９
５にはデータ信号DATAが供給される。
【０１２８】このような構成を有するドライバ回路１０
３は、イネーブル信号ENABがハイレベルのときに各ＦＦ
９５〜９８がデータ信号DATAを順次取り込み、各ＦＦ９
５〜９８の出力ノードから液晶パネル２１へ該データ信
号DATAを供給する。従って、上記のようなドライバ回路
１０３をデータ駆動部に備えることにより、データ取り
込みタイミングを決定するため従来の液晶表示装置にお
けるデータドライバへ供給されていたデータスタート信
号は不要となる。
【０１２９】以上より、本発明の実施の形態３に係る液
晶表示装置によれば、従来のデータドライバへ供給され
ていた上記データスタート信号とラッチ信号LP及び交流
駆動信号POLが不要となり、イネーブル信号ENABのみを
データドライバへ供給すれば足りることとなる。
【０１３０】従って、該イネーブル信号ENAB等に応じて
上記データスタート信号等の制御信号を生成するコント
ローラ（タイミングコントローラ）が不要とされるた
め、パーソナルコンピュータ（ＰＣ）等からクロック信
号CLKとデータ信号DATA及びイネーブル信号ENABをデー
タ駆動部へ直接供給することにより液晶パネルへの画像
表示を実行することができ、回路規模及びコストが低減
された液晶表示装置を提供することができる。 （付記１）供給されたクロック信号に応じて画像表示デ
ータを取り込むと共に、前記画像表示データに応じて液
晶表示手段に画像を表示させるデータ駆動手段を含む液
晶表示装置であって、前記画像表示データの変化パター
ンを検出し、検出された前記変化パターンに応じて前記
クロック信号と前記画像表示データとの位相関係を調整
する制御手段を備えたことを特徴とする液晶表示装置。 （付記２）前記制御手段は、前記画像表示データの変化
パターンを検出するパターン検出手段と、前記パターン
検出手段により検出された前記変化パターンに応じて、
前記クロック信号と前記画像表示データとの位相関係を
調整する位相調整手段とを含む付記１に記載の液晶表示
装置。 （付記３）前記パターン検出手段は、前記クロック信号
の３クロック期間分の前記画像表示データを前記変化パ
ターンの検出対象とする付記２に記載の液晶表示装置。 （付記４）前記位相調整手段は、前記クロック信号の１
クロック毎に論理レベルが変化する前記画像表示データ
のみを遅延させる付記２に記載の液晶表示装置。 （付記５）前記位相調整手段は、前記クロック信号を遅
延させる付記２に記載の液晶表示装置。 （付記６）前記クロック信号の周波数を検出する周波数
検出手段をさらに備え、前記位相調整手段は、前記パタ
ーン検出手段により検出された前記変化パターンと前記
周波数検出手段により検出された前記周波数に応じて、
前記クロック信号と前記画像表示データとの位相関係を
調整する付記２に記載の液晶表示装置。 （付記７）供給された基準電圧に応じて生成された階調
電圧を有する複数の階調電圧ノードを有し、前記階調電
圧に応じて液晶表示手段に画像を表示させるデータ駆動
手段を含む液晶表示装置であって、供給された第一の制
御信号に応じて前記基準電圧の供給先とする前記階調電
圧ノードを選択する選択手段を備えたことを特徴とする
液晶表示装置。 （付記８）前記選択手段は前記データ駆動手段に内蔵さ
れ、前記基準電圧は前記データ駆動手段の外部から供給
される付記７に記載の液晶表示装置。 （付記９）前記データ駆動手段は、供給される第二の制
御信号に応じて、前記データ駆動手段へ転送されたデー
タ信号を前記基準電圧として取り込む付記７に記載の液
晶表示装置。 （付記１０）クロック信号と同期して供給された画像表
示データに応じて液晶表示手段へ画像を表示させる複数
のデータ駆動手段と、前記複数のデータ駆動手段へ前記
クロック信号及び前記画像表示データを供給する制御手
段とを含む液晶表示装置であって、前記複数のデータ駆
動手段の各々に内蔵され、前記制御手段から供給された
前記クロック信号と前記画像表示データとを所定の位相
関係とするタイミング補正手段を備えたことを特徴とす
る液晶表示装置。 （付記１１）前記制御手段は、前記データ駆動手段への
信号伝送時間を検出し、検出された前記信号伝送時間に
応じて補正信号を生成して前記タイミング補正手段へ供
給すると共に、前記タイミング補正手段は、供給された
前記補正信号に応じて前記クロック信号と前記画像表示
データとを所定の位相関係とする付記１０に記載の液晶
表示装置。 （付記１２）前記制御手段は、複数の前記タイミング補
正手段へ共通のモニタ用データ信号を供給し、各々の前
記タイミング補正手段は、供給された前記モニタ用デー
タ信号と前記クロック信号との位相差を検出することに
よって、前記クロック信号と前記画像表示データとを所
定の位相関係とする付記１０に記載の液晶表示装置。 （付記１３）供給される制御信号によって、画像表示デ
ータに応じた画像を液晶表示手段へ表示させるデータ駆
動手段を含む液晶表示装置であって、前記データ駆動手
段に内蔵され、前記データ駆動手段の外部から供給され
る外部信号に応じて前記制御信号を生成する制御信号生
成手段を備えたことを特徴とする液晶表示装置。 （付記１４）前記外部信号は、前記データ駆動手段が前
記画像表示データを取り込むタイミングを決定するクロ
ック信号と、前記液晶表示手段による画像表示の対象と
する前記画像表示データを決定する有効表示信号である
付記１３に記載の液晶表示装置。 （付記１５）前記制御信号は、前記画像表示データを前
記液晶表示手段へ供給するためのラッチ回路へ格納する
ためのラッチ信号である付記１３に記載の液晶表示装
置。 （付記１６）前記制御信号は、前記液晶表示手段へ供給
する液晶駆動電圧を交流制御するための交流駆動信号で
ある付記１３に記載の液晶表示装置。 （付記１７）前記データ駆動手段は、前記液晶表示装置
の外部から供給された電圧が前記液晶表示手段を駆動す
るためにレベルシフトされた電圧を用いて、前記画像表
示データに応じた画像を前記液晶表示手段に表示させる
付記１３に記載の液晶表示装置。 （付記１８）画像を表示する液晶表示手段を含む液晶表
示装置であって、供給された画像表示データの中から前
記液晶表示手段による画像表示の対象とする前記画像表
示データを決定する有効表示信号に応じて前記画像表示
データを順次取り込み、取り込んだ前記画像表示データ
に対応した画像を前記液晶表示手段へ表示させるデータ
駆動手段を備えたことを特徴とする液晶表示装置。
【発明の効果】上述の如く、本発明に係る液晶表示装置
によれば、画像表示データの変化パターンによる取り込
みタイミングの変動を回避することができるため、所定
のセットアップ時間及びホールド時間を常に確保して、
信頼性の高い画像表示を実現することができる。
【０１３１】また、本発明に係る液晶表示装置によれ
ば、選択手段によって基準電圧の供給先を変え、階調電
圧を容易に調整することができるため、質の高い液晶画
像を表示することができる。
【０１３２】また、本発明に係る液晶表示装置によれ
ば、配設される位置によらず、各データ駆動手段に供給
されるクロック信号と画像表示データを容易に所定の位
相関係とすることができるため、複数のデータ駆動手段
におけるセットアップ時間とホールド時間を等しくする
ことにより、信頼性の高い画像表示を実現することがで
きる。
【０１３３】また、本発明に係る液晶表示装置によれ
ば、液晶表示手段に画像を表示させるための制御信号を
生成する回路を別途備える必要が回避されるため、コス
ト及び回路規模が低減された液晶表示装置を提供するこ
とができる。
【図面の簡単な説明】
【図１】従来の液晶表示装置の構成を示す図である。
【図２】図１に示されたタイミングコントローラから液
晶駆動回路へ供給されるクロック信号の遅延量を比較し
た波形図である。
【図３】従来の液晶表示装置における画像データ信号の
ラッチ動作を示す波形図である。
【図４】従来のドライバ内部回路の構成を示す図であ
る。
【図５】図１に示されたデータ駆動部の構成を示す図で
ある。
【図６】図５に示されたデータ駆動部の動作を示すタイ
ミングチャートである。
【図７】本発明の実施の形態１に係る液晶表示装置の構
成を示すブロック図である。
【図８】図７に示されたコントローラに含まれたコント
ローラ内部回路の構成を示すブロック図である。
【図９】図８に示されたデータタイプ検出回路の構成を
示す回路図である。
【図１０】図８に示されたクロック周波数検出回路の構
成を示す回路図である。
【図１１】図８に示されたディレイモード選択回路に含
まれたディレイモード選択回路ユニットの構成を示す回
路図である。
【図１２】図８に示されたディレイ選択回路の構成を示
す回路図である。
【図１３】本発明の実施の形態１に係る液晶表示装置の
動作を示す波形図である。
【図１４】本発明の実施の形態１に係る液晶表示装置の
動作を説明する図である。
【図１５】本発明の実施の形態１に係るドライバ内部回
路の構成を示す図である。
【図１６】図１５に示されたドライバ内部回路の作用を
説明する図である。
【図１７】図１５に示されたドライバ内部回路を含むデ
ータドライバを備えたデータ駆動部の構成例を示すブロ
ック図である。
【図１８】図１５に示されたドライバ内部回路を含むデ
ータドライバを備えたデータ駆動部の他の構成例を示す
ブロック図である。
【図１９】図７に示されたコントローラの構成を示すブ
ロック図である。
【図２０】図１８に示されたデータ駆動部を有する液晶
表示装置の動作を示すタイミングチャートである。
【図２１】本発明の実施の形態２に係る液晶表示装置の
構成を示す図である。
【図２２】本発明の実施の形態２に係る液晶表示装置の
動作を説明するタイミングチャートである。
【図２３】図２１に示された液晶駆動回路に含まれた遅
延回路の構成を示す図である。
【図２４】図２３に示された遅延回路の動作を説明する
タイミングチャートである。
【図２５】図２１に示された制御回路基板と液晶駆動回
路の構成を示す図である。
【図２６】図２５に示された遅延制御部の構成を示す拡
大図である。
【図２７】図２５に示された液晶表示装置の動作を示す
タイミングチャートである。
【図２８】本発明の実施の形態２に係る液晶駆動回路に
含まれた遅延回路の他の構成例を示す回路図である。
【図２９】図２８に示された遅延回路の動作を説明する
タイミングチャートである。
【図３０】本発明の実施の形態３に係るデータ駆動部の
構成を示すブロック図である。
【図３１】図３０に示されたデータ駆動部へ供給される
各信号を示すタイミングチャートである。
【図３２】図３０に示された各データドライバにおいて
生成されるラッチ信号と交流駆動信号を示すタイミング
チャートである。
【図３３】図３２に示されたラッチ信号と交流駆動信号
を生成する制御信号生成回路を示す図である。
【図３４】図３０に示されたデータ駆動部の構成を示す
回路図である。
【符号の説明】
１，７１ 制御回路基板 ２，７２ タイミングコントローラ ３ ゲート駆動部 ４，６７ データ基板 ５，６９ データ駆動部 ６ 表示部 ７ Ｄ／Ａコンバータ ８ 出力アンプ １０，５９ ドライバ内部回路 １１ コントローラ １３ 基準電圧作成部 １５ 電源電圧作成部 １７ ゲート駆動部 １９，１９ａ，１９ｃ データ駆動部 ２１ 液晶パネル ２３ コントローラ内部回路 ２５ａ〜２５ｃ データタイプ検出回路 ２７ クロック周波数検出回路 ２９ ディレイモード選択回路 ２９ｕ ディレイモード選択回路ユニット ３１ａ〜３１ｄ ディレイ選択回路 ３３〜３５，８６〜８８ ディレイフリップフロップ
（ＤＦＦ） ３６〜３８，７９ 排他的ＯＲ回路 ３９，４０，４７，４８，５１，５２，６６，８１，８
９，１０１ ＡＮＤ回路 ４１，４２ 排他的ＮＯＲ回路 ４３，４４，８３，Ｃ１〜Ｃ３ カウンタ ４５，４６，５３，８５，９９，１００ 反転回路 ４９，５０，７７，９４ ＪＫフリップフロップ（ＪＫ
ＦＦ） ５５ 遅延バッファ ５７ マルチプレクサ ６１ データバッファ ６２ Vrefバッファ ６３ データセレクタ ６４ ライトパルス作成部 ６５ ドライバタイミング信号作成部 ７３ 信号発生器 ７５ 基準クロック発生器 ９１ バイナリーカウンタ ９２ 第一デコーダ ９３ 第二デコーダ ９５〜９８ フリップフロップ（ＦＦ） １０３ ドライバ回路 Ｍ１〜Ｍ１０，Ｍ１ａ〜Ｍ１０ａ 液晶駆動回路 Ｍ１ｄ，Ｄ１，Ｄｄ１，ｄ１ 第一データドライバ Ｍ２ｄ，Ｄ２，Ｄｄ２，ｄ２ 第二データドライバ Ｍ３ｄ，Ｄ３，Ｄｄ３，ｄ３ 第三データドライバ Ｍ１０ｄ 第十データドライバ Ｄｎ，Ｄｄｎ，ｄｎ 第ｎデータドライバ ＳＷ１〜ＳＷ４ スイッチ Ｒ１〜Ｒ１４ 抵抗 ＳＬ１〜ＳＬ４ セレクタ Ｙ１〜Ｙ４ 遅延素子 ＤＣ１〜ＤＣ３ 遅延制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｍ (72)発明者 山崎 浩 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 古越 靖武 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H093 NC03 NC16 NC24 NC26 NC27 NC34 NC49 NC50 NC52 ND06 ND34 ND49 ND54 ND58 5C006 AA01 AA02 AA11 AA22 AC24 AF45 BB16 BC03 BC11 BC16 BF03 BF04 BF06 BF07 BF22 BF24 BF26 BF27 FA41 5C080 AA10 BB05 CC03 DD22 GG02 GG08 JJ02 JJ03 JJ04 JJ05 KK02 KK43

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 供給されたクロック信号に応じて画像表
    示データを取り込むと共に、前記画像表示データに応じ
    て液晶表示手段に画像を表示させるデータ駆動手段を含
    む液晶表示装置であって、 前記画像表示データの変化パターンを検出し、検出され
    た前記変化パターンに応じて前記クロック信号と前記画
    像表示データとの位相関係を調整する制御手段を備えた
    ことを特徴とする液晶表示装置。
  2. 【請求項２】 前記制御手段は、 前記画像表示データの変化パターンを検出するパターン
    検出手段と、 前記パターン検出手段により検出された前記変化パター
    ンに応じて、前記クロック信号と前記画像表示データと
    の位相関係を調整する位相調整手段とを含む請求項１に
    記載の液晶表示装置。
  3. 【請求項３】 前記クロック信号の周波数を検出する周
    波数検出手段をさらに備え、 前記位相調整手段は、前記パターン検出手段により検出
    された前記変化パターンと前記周波数検出手段により検
    出された前記周波数に応じて、前記クロック信号と前記
    画像表示データとの位相関係を調整する請求項２に記載
    の液晶表示装置。
  4. 【請求項４】 供給された基準電圧に応じて生成された
    階調電圧を有する複数の階調電圧ノードを有し、前記階
    調電圧に応じて液晶表示手段に画像を表示させるデータ
    駆動手段を含む液晶表示装置であって、 供給された第一の制御信号に応じて前記基準電圧の供給
    先とする前記階調電圧ノードを選択する選択手段を備え
    たことを特徴とする液晶表示装置。
  5. 【請求項５】 前記データ駆動手段は、供給される第二
    の制御信号に応じて、前記データ駆動手段へ転送された
    データ信号を前記基準電圧として取り込む請求項４に記
    載の液晶表示装置。
  6. 【請求項６】 クロック信号と同期して供給された画像
    表示データに応じて液晶表示手段へ画像を表示させる複
    数のデータ駆動手段と、前記複数のデータ駆動手段へ前
    記クロック信号及び前記画像表示データを供給する制御
    手段とを含む液晶表示装置であって、 前記複数のデータ駆動手段の各々に内蔵され、前記制御
    手段から供給された前記クロック信号と前記画像表示デ
    ータとを所定の位相関係とするタイミング補正手段を備
    えたことを特徴とする液晶表示装置。
  7. 【請求項７】 前記制御手段は、前記データ駆動手段へ
    の信号伝送時間を検出し、検出された前記信号伝送時間
    に応じて補正信号を生成して前記タイミング補正手段へ
    供給すると共に、 前記タイミング補正手段は、供給された前記補正信号に
    応じて前記クロック信号と前記画像表示データとを所定
    の位相関係とする請求項６に記載の液晶表示装置。
  8. 【請求項８】 前記制御手段は、複数の前記タイミング
    補正手段へ共通のモニタ用データ信号を供給し、 各々の前記タイミング補正手段は、供給された前記モニ
    タ用データ信号と前記クロック信号との位相差を検出す
    ることによって、前記クロック信号と前記画像表示デー
    タとを所定の位相関係とする請求項６に記載の液晶表示
    装置。
  9. 【請求項９】 供給される制御信号によって、画像表示
    データに応じた画像を液晶表示手段へ表示させるデータ
    駆動手段を含む液晶表示装置であって、 前記データ駆動手段に内蔵され、前記データ駆動手段の
    外部から供給される外部信号に応じて前記制御信号を生
    成する制御信号生成手段を備えたことを特徴とする液晶
    表示装置。
  10. 【請求項１０】 画像を表示する液晶表示手段を含む液
    晶表示装置であって、 供給された画像表示データの中から前記液晶表示手段に
    よる画像表示の対象とする前記画像表示データを決定す
    る有効表示信号に応じて前記画像表示データを順次取り
    込み、取り込んだ前記画像表示データに対応した画像を
    前記液晶表示手段へ表示させるデータ駆動手段を備えた
    ことを特徴とする液晶表示装置。
JP2000387892A 2000-12-20 2000-12-20 液晶表示装置 Pending JP2002189456A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000387892A JP2002189456A (ja) 2000-12-20 2000-12-20 液晶表示装置
US10/015,065 US20020118152A1 (en) 2000-12-20 2001-12-11 Liquid crystal display
TW090131154A TW554326B (en) 2000-12-20 2001-12-14 Liquid crystal display
KR1020010081029A KR20020059233A (ko) 2000-12-20 2001-12-19 액정표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000387892A JP2002189456A (ja) 2000-12-20 2000-12-20 液晶表示装置

Publications (1)

Publication Number Publication Date
JP2002189456A true JP2002189456A (ja) 2002-07-05

Family

ID=18854730

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000387892A Pending JP2002189456A (ja) 2000-12-20 2000-12-20 液晶表示装置

Country Status (4)

Country Link
US (1) US20020118152A1 (ja)
JP (1) JP2002189456A (ja)
KR (1) KR20020059233A (ja)
TW (1) TW554326B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005015534A1 (ja) * 2003-07-28 2005-02-17 Sony Corporation 遅延時間補正回路、ビデオデータ処理回路及びフラットディスプレイ装置
CN100442347C (zh) * 2003-07-28 2008-12-10 索尼株式会社 延迟时间校正电路、视频数据处理电路以及平板显示设备
KR20110062246A (ko) * 2009-12-03 2011-06-10 엘지디스플레이 주식회사 표시장치 및 이의 구동방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100884998B1 (ko) * 2007-08-29 2009-02-20 엘지디스플레이 주식회사 액정 표시 장치의 데이터 구동 장치 및 방법
KR102113628B1 (ko) * 2013-12-30 2020-05-21 엘지디스플레이 주식회사 표시장치용 구동회로
KR102167139B1 (ko) * 2014-09-17 2020-10-19 엘지디스플레이 주식회사 표시장치
US10366663B2 (en) * 2016-02-18 2019-07-30 Synaptics Incorporated Dithering a clock used to update a display to mitigate display artifacts

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6257835U (ja) * 1985-10-01 1987-04-10
JPH0814927B2 (ja) * 1991-11-01 1996-02-14 富士通株式会社 回転同期制御方式
JPH07311561A (ja) * 1994-05-16 1995-11-28 Sharp Corp 液晶表示駆動装置
EP0803856A4 (en) * 1995-10-16 1999-12-08 Toshiba Kk DISPLAY
JPH11219157A (ja) * 1998-02-04 1999-08-10 Matsushita Electric Ind Co Ltd サンプリングクロック制御装置
US6463109B1 (en) * 1998-08-25 2002-10-08 Vitesse Semiconductor Corporation Multiple channel adaptive data recovery system
US6178213B1 (en) * 1998-08-25 2001-01-23 Vitesse Semiconductor Corporation Adaptive data recovery system and methods
US6535193B1 (en) * 1998-10-02 2003-03-18 Canon Kabushiki Kaisha Display apparatus
JP3532117B2 (ja) * 1999-05-27 2004-05-31 シャープ株式会社 映像信号処理装置
JP2001034245A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 画像表示制御システム、画像信号発生装置および画像表示装置
JP4875248B2 (ja) * 2001-04-16 2012-02-15 ゲットナー・ファンデーション・エルエルシー 液晶表示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005015534A1 (ja) * 2003-07-28 2005-02-17 Sony Corporation 遅延時間補正回路、ビデオデータ処理回路及びフラットディスプレイ装置
CN100442347C (zh) * 2003-07-28 2008-12-10 索尼株式会社 延迟时间校正电路、视频数据处理电路以及平板显示设备
KR20110062246A (ko) * 2009-12-03 2011-06-10 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
KR101603238B1 (ko) * 2009-12-03 2016-03-14 엘지디스플레이 주식회사 표시장치 및 이의 구동방법

Also Published As

Publication number Publication date
US20020118152A1 (en) 2002-08-29
TW554326B (en) 2003-09-21
KR20020059233A (ko) 2002-07-12

Similar Documents

Publication Publication Date Title
JP4205120B2 (ja) 液晶表示装置及びその駆動方法
US10679546B2 (en) Timing controller, display apparatus having the same and signal processing method thereof
US20030098833A1 (en) Liquid crystal display apparatus operating at proper data supply timing
US8184085B2 (en) Liquid crystal display and method for driving the same
JP4694890B2 (ja) 液晶表示装置及び液晶表示パネル駆動方法
JP2008176269A (ja) 表示装置及びこの駆動方法
JP2003029717A (ja) 液晶表示制御回路
JP2009230103A (ja) 液晶表示装置、液晶パネル制御装置およびタイミング制御回路
US11635845B2 (en) Display driver, display device and method of driving display panel
JP2001356746A (ja) 表示装置の駆動方法及び駆動回路
JP2015184531A (ja) 表示パネルドライバ及び表示装置
KR20090123816A (ko) 디스플레이 디바이스, 디스플레이 패널 드라이버, 디스플레이 패널 구동 방법, 및 이미지 데이터를 디스플레이 패널 드라이버에 제공하는 방법
JP2010281957A (ja) 液晶パネルの駆動方法
US11127366B2 (en) Source driver and display device
US20150138259A1 (en) Driving device for driving display unit
JP2009109955A (ja) マトリクス表示装置用タイミングコントローラ、及びこれを採用した液晶表示装置
JP2002189456A (ja) 液晶表示装置
KR20040009815A (ko) 액정 표시 장치 및 그 구동 방법
US20110181570A1 (en) Display apparatus, display panel driver and display panel driving method
JP2005122062A (ja) 液晶表示装置
JP4243035B2 (ja) 表示装置の駆動方法及び駆動回路
US20160104414A1 (en) Display device and method of driving the same
JP2002297106A (ja) 表示装置の駆動方法及び駆動回路
CN114217703A (zh) 触控显示装置及其时序控制方法
JP5202084B2 (ja) タイミングコントローラ、画像信号線駆動回路および画像表示装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050712

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050713

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050722