JPH0795490A - インターレース・ディスプレイ装置の映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 フィールドの２度出しや間引きの場合でも、
フィールドのはめ込みずれを防止する。 【構成】 係数発生回路107 は、入力映像信号とディス
プレイ装置の両垂直同期信号125 ，127 に基づいて、デ
ィスプレイ装置の表示フィールドと映像メモリ102 の出
力フィールドの組み合せを判断し、第１，第２及び第３
の係数129 ，130，131 を発生する。第１の演算回路108
は、映像メモリ102 の出力122 に第１の係数129 を乗
算する。第２の乗算回路109 は、第１の遅延回路103 の
出力123 に第２の係数130 を乗算する。第３の乗算回路
110 は、第２の遅延回路104 の出力124 に第３の係数13
1 を乗算する。加算器111 は、第１，第２及び第３の乗
算器108 ，109 ，110 の出力132 ，133 ，134 を加算し
て出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インターレース・ディ
スプレイ装置の映像信号処理装置に関する。

【０００２】

【従来の技術】ハイビジョン放送の開始や、映像機器の
マルチメディア化に伴って多種の映像方式が混在するよ
うになってきた。これにより入力映像信号とは異なる垂
直周波数で動作するディスプレイ装置が必要であるが、
本発明ではインターレース・ディスプレイ装置に関す
る。

【０００３】このインターレース・ディスプレイ装置の
場合、上述した様に入力映像信号とディスプレイ装置の
フィールド数が異なるためあるタイミングでフィールド
の２度出しやフィールドの間引きが必要となる。つま
り、入力映像信号よりディスプレイ装置の垂直周波数が
高い場合は、入力映像信号のフィールド数が足りなくな
るため同じフィールドを２度出す必要が生じる。逆に入
力映像信号よりディスプレイ装置の垂直周波数が低い場
合は、入力映像信号のフィールド数が多くなるのでフィ
ールドを間引く必要がある。

【０００４】ここで、従来のインターレース・ディスプ
レイ装置の映像信号処理装置を、図５に基づいて説明す
る。入力映像信号211 は、アナログ−デジタル変換器
（Ａ／Ｄ）201 に入力される。デジタル−アナログ変換
器201 は、アナログの入力映像信号211 をデジタル映像
信号212 に変換し、映像メモリ202 に供給する。入力映
像信号の垂直同期信号215 は、書き込みアドレス発生回
路204 に入力される。書き込みアドレス発生回路204
は、入力映像信号の垂直同期信号215 に基づき、書き込
みアドレス信号216 を生成し、映像メモリ202 に供給す
る。ディスプレイ装置の垂直同期信号217 は、読み出し
アドレス発生回路205 に入力される。読み出しアドレス
発生回路205 は、ディスプレイ装置の垂直同期信号217
に基づいて読み出しアドレス信号218 を生成し、映像メ
モリ202 に供給する。

【０００５】映像メモリ202 は、デジタル映像信号212
を、書き込みアドレス信号216 に従って記憶する。ま
た、映像メモリ202 は、読み出しアドレス信号218 に従
って、デジタル映像信号213 を読みだし、デジタル−ア
ナログ変換器（Ｄ／Ａ）203 に供給する。デジタル−ア
ナログ変換器203 は、デジタル映像信号213 をアナログ
の出力映像信号214 に変換する。

【０００６】図６に基づき、映像信号処理装置の動作を
説明する。映像メモリ202 の記憶は、１フィールド分と
する。図６（ａ）は、入力映像信号の垂直周波数の立ち
上がりの波形図である。図６（ｂ）は、ディスプレイ装
置の垂直周波数の立ち上がりの波形図である。図６
（ｃ）の実線は書き込みアドレス信号216 の数値をあら
わし、破線は読み出しアドレス信号218 の数値をあらわ
す。図６（ｄ）は、映像メモリ202 が記憶された入力映
像信号のうちどのフィールドの映像データを出力するか
を示す。

【０００７】図６において、第１，第３，第５及び第７
フィールドを奇数フィールドとし、第２，第４，第６及
び第８フィールドを偶数フィールドする。また、ディス
プレイ装置の垂直周波数は、入力映像信号の垂直周波数
より高いものとする。図６を見るとディスプレイ装置の
第３フィールドの走査で、映像メモリ202 からフィール
ドの２度出しが起こっている。本来、ディスプレイ装置
の奇数フィールドである第３のフィールド走査時に、偶
数フィールドである第２フィールドの映像データが映像
メモリ202 から再度出力される。ここで起こった映像メ
モリ202 からの奇数フィールドと偶数フィールドの出力
反転は、ディスプレイ装置の第５フィールドの途中まで
続く。ディスプレイの第５フィールドの途中で再び映像
メモリ202 からのフィールドの２度だしが起こり、偶数
フィールドと奇数フィールドのはめ込みは正常になる。

【０００８】図６の動作により、ディスプレイ装置にど
の様な映像が表示されるかを図７の様な簡単な静止画を
使って示したのが図８である。ただし、ここでは説明を
簡単にするために１フィールドのライン数を５、１フレ
ームのライン数を10とする。図７（ａ）は、奇数フィー
ルドの表示パターンであり、左の数字はフィールドで見
て何ライン目かを示している。図７（ｂ）は、偶数フィ
ールドの表示パターンであり、左の数字はフィールドで
見て何ライン目かを示している。図７（ｃ）は、奇数フ
ィールドと偶数フィールドが正常にはめ込まれていると
きに、ディスプレイ装置に見かけ上表示される映像であ
る。左の数字はフレームで見て何ライン目かを示してい
る。またカッコ内の数字は、各フィールドで見て何ライ
ン目かを示している。

【０００９】図８は、ディスプレイ装置にどの様に見か
け上表示されているかを示す。ディスプレイ装置は、各
図の下に記したフィールドを走査しているとする。ここ
で、ディスプレイ装置の現在の走査フィールドと異なる
フィールドには、視覚の残光特性により前のフィールド
における映像メモリ202 からの映像出力が残像として残
っている。尚、ディスプレイ装置の第１フィールド走査
時は、前記の偶数のフィールドが正常にはめ込まれてい
るものとする。図８を見ると、図６の動作により、ディ
スプレイ装置の第３，第５及び第６フィールド走査時
は、それぞれ映像メモリ202 からフィールドの２度出し
の映像出力となる。ただし、第５フィールドの走査時は
画面の下半分のみである。そして、ディスプレイ装置の
第４及び第５フィールド走査時は、映像メモリ202 から
奇数，偶数フィールドが完全に反転した映像出力とな
る。ただし、第５フィールド走査時は、画面の上半分の
みである。

【００１０】ディスプレイ装置の第４及び第５フィール
ド走査時のように、画像メモリ202から奇数と偶数フィ
ールドが完全に反転して出力する場合は、画像メモリ20
2 のアドレス制御や例えば画像メモリ202 とデジタル−
アナログ変換器203 の間に遅延線を設けることにより、
どちらかのフィールドを出力するタイミングを１Ｈずら
すことにより、奇数と偶数フィールドのはめ込みを正常
にすることができる。しかしながら、この方法では、図
７（ｃ）で示した様な所望の映像に対して出力映像がフ
レームで見た場合、１Ｈ上または１Ｈ下に出力されてし
まう。

【００１１】

【発明が解決しようとする課題】従来の映像信号処理装
置では、入力映像信号とディスプレイの垂直周波数の差
により起こるフィールドの２度出しや間引きのためフィ
ールドのはめ込みずれが発生し画質が悪くなるといった
問題があった。また、奇数と偶数フィールドが完全に反
転出力する場合は、画像メモリのアドレス制御や遅延線
を使うことにより奇数と偶数フィールドのはめ込みを正
常にすることができるが、表示位置がフレームで見た場
合１Ｈずれるため出力映像が上下に振動して見えるとい
う問題があった。

【００１２】本発明は、フィールドの２度出しや間引き
の場合でも、フィールドのはめ込みずれを防止するイン
ターレース・ディスプレイ装置の映像信号処理装置を提
供することを目的とする。

【００１３】

【課題を解決するための手段】（構成例１）入力映像信
号と異なる垂直周波数により映像表示するインターレー
ス・ディスプレイ装置の映像信号処理装置において、入
力映像信号をデジタル映像信号に変換するアナログ−デ
ジタル変換器と、前記入力映像信号の垂直同期信号に基
づいて書き込みアドレスを発生する書き込みアドレス発
生回路と、前記インターレース・ディスプレイ装置の垂
直同期信号に基づいて読み出しアドレスを発生する読み
出しアドレス発生回路と、前記アナログ−デジタル変換
器からの前記デジタル映像信号を前記書き込みアドレス
発生回路からの前記書き込みアドレスに従って記憶し、
この記憶された前記デジタル映像信号を前記読み出しア
ドレス発生回路からの前記読み出しアドレスに従って読
み出す映像メモリと、前記映像メモリからのデジタル映
像信号が入力される垂直フィルタ回路と、前記入力映像
信号の垂直同期信号と前記インターレース・ディスプレ
イ装置の垂直同期信号が入力され、これら両同期信号に
基づいて前記インターレース・ディスプレイ装置の表示
フィールドと前記映像メモリの出力フィールドの組み合
せを判断し、前記垂直フィルタ回路の動作を制御する制
御回路と、前記垂直フィルタ回路からのデジタル映像信
号をアナログ映像信号に変換して出力するデジタル−ア
ナログ変換器とを具備する。

【００１４】（構成例２）入力映像信号と異なる垂直周
波数により映像表示するインターレース・ディスプレイ
装置の映像信号処理装置において、入力映像信号をデジ
タル映像信号に変換するアナログ−デジタル変換器と、
前記入力映像信号の垂直同期信号に基づいて書き込みア
ドレスを発生する書き込みアドレス発生回路と、前記イ
ンターレース・ディスプレイ装置の垂直同期信号に基づ
いて読み出しアドレスを発生する読み出しアドレス発生
回路と、前記アナログ−デジタル変換器からの前記デジ
タル映像信号を前記書き込みアドレス発生回路からの前
記書き込みアドレスに従って記憶し、この記憶された前
記デジタル映像信号を前記読み出しアドレス発生回路か
らの前記読み出しアドレスに従って読み出す映像メモリ
と、前記映像メモリからの前記デジタル映像信号が入力
され、これを遅延する遅延回路と、前記入力映像信号の
垂直同期信号と前記インターレース・ディスプレイ装置
の垂直同期信号が入力され、これら両同期信号に基づい
て前記インターレース・ディスプレイ装置の表示フィー
ルドと前記映像メモリの出力フィールドの組み合せを判
断し、この組み合せに応じて第１及び第２の係数を発生
する係数発生回路と、前記映像メモリからの前記デジタ
ル映像信号に前記係数発生回路からの第１の係数を乗算
する第１の乗算器と、前記遅延回路からの出力に前記係
数発生回路からの第２の係数を乗算する第２の乗算器
と、前記第１の乗算器の出力と前記第２の乗算器の出力
を加算する加算器と、前記加算器の出力をアナログ映像
信号に変換して出力するデジタル−アナログ変換器とを
具備する。

【００１５】

【作用】（構成１）前記制御回路は、前記インターレー
ス・ディスプレイ装置の表示フィールドと前記映像メモ
リの出力フィールドの組み合せに基づき、前記垂直フィ
ルタ回路の動作を制御する。そして、前記垂直フィルタ
回路は、前記映像メモリの映像出力を垂直上下方向に微
調整する。これにより、前記入力映像信号と前記ディス
プレイ装置の垂直周波数の差により起こるフィールドの
２度出しや間引きにおいて、フィールドのはめ込みずれ
が無く、更に画面の出力映像位置が上下に振動すること
は無い。

【００１６】（構成２）前記遅延回路，前記第１の乗算
器，前記第２の乗算器及び前記加算器は、構成例１の垂
直フィルタ回路を構成する。そして、前記係数発生回路
は、前記制御回路に該当する。

【００１７】前記係数発生回路は、前記ディスプレイ装
置の表示フィールドと前記映像メモリの出力フィールド
の組み合せに応じて、前記第１と第２の係数を発生し、
それぞれ前記第１と第２の乗算器に乗算係数として一方
の入力端子に供給する。前記第１の乗算器の他方の入力
端子には、前記乗算メモリの出力が入力される。前記第
２の乗算器の他方の入力端子には、前記遅延回路の出力
が入力される。そして、前記加算器は、前記第１及び第
２の乗算器の両出力を加算する。以上により、前記映像
出力は垂直上下方向に微調整される。

【００１８】このため、前記入力映像信号と前記ディス
プレイ装置の垂直周波数の差により起こるフィールドの
２度出しや間引きにおいて、フィールドのはめ込みずれ
が無く、更に画面の出力映像位置が上下に振動すること
は無い。

【００１９】

【実施例】本発明のインターレース・ディスプレイ装置
の映像信号処理装置を、図１に基づいて説明する。入力
映像信号120 は、アナログ−デジタル変換器（Ａ／Ｄ）
101 に入力される。アナログ−デジタル変換器101 は、
アナログの入力映像信号120 をデジタル映像信号121 に
変換し、映像メモリ102 に供給する。入力映像信号の垂
直同期信号125 は、書き込みアドレス発生回路105 に入
力される。書き込みアドレス発生回路105 は、入力映像
信号の垂直同期信号125 に基づき書き込みアドレス126
を生成し、映像メモリ102 に供給する。ディスプレイ装
置の垂直同期信号127 は、読み出しアドレス発生回路10
6 に入力される。読み出しアドレス発生回路106 は、デ
ィスプレイ装置の垂直同期信号127 に基づいて読み出し
アドレス信号128 を生成し、映像メモリ102 に供給す
る。

【００２０】映像メモリ102 は、デジタル映像信号121
を書き込みアドレス信号126 に従って記憶する。また映
像メモリ102 は、読み出しアドレス信号128 に従って、
デジタル映像信号122 を読み出し、第１の遅延回路103
と第１の乗算器108 に供給する。第１の遅延回路103
は、１水平期間だけ遅延した遅延映像信号123 を生成
し、第２の乗算器109 と第２の遅延回路104 に供給す
る。第２の遅延回路104 は、１水平期間だけ遅延した遅
延映像信号124 を生成し、第３の乗算器110 に供給す
る。

【００２１】入力映像信号の垂直同期信号125 とディス
プレイ装置の垂直同期信号127 は、係数発生回路107 に
入力される。係数発生回路107 は、両同期信号125 と12
7 を基に、ディスプレイ装置の表示フィールドと映像メ
モリ102 の出力フィールドの組み合わせを判断し、第
１，第２及び第３の乗算器108 ，109 ，110 に適切な第
１，第２及び第３の係数129 ，130 ，131 を発生する。
第１の係数129 は、第１の乗算器108 に入力され、そこ
で映像メモリ102 からのデジタル映像信号122 と乗算さ
れる。第２の係数130 は、第２の乗算器109 に入力さ
れ、そこで第１の遅延回路103 からの遅延映像信号123
と乗算される。第３の係数131 は、第３の乗算器110 に
入力され、そこで第２の遅延回路104 からの遅延映像信
号124 と乗算される。

【００２２】第１，第２及び第３の乗算器108 ，109 ，
110 の出力は、加算器111 に入力されて加算される。加
算器111 の出力は、デジタル−アナログ変換器（Ｄ／
Ａ）112 に入力される。デジタル−アナログ変換器112
は、デジタルの映像信号をアナログ映像信号136 に変換
し出力する。

【００２３】尚、第１及び第２の遅延回路103 ，104 、
第１乃至第３の乗算器108 ，109 ，110 、及び加算器11
1 で、垂直フィルタ回路を構成する。

【００２４】図２に基づいて、本発明の映像信号処理装
置の動作を説明する。映像メモリ102 の記憶は、１フィ
ールド分とする。図２（ａ）は、入力映像信号の垂直周
波数の立ち上がりの波形図である。図２（ｂ）は、ディ
スプレイ装置の垂直周波数の立ち上がりの波形図であ
る。図２（ｃ）の実線は書き込みアドレス信号126 の数
値をあらわし、破線は読み出しアドレス信号128 の数値
をあらわす。図２（ｄ）は、映像メモリ102 が記憶され
た入力映像信号のうちどのフィールドの映像データを出
力するかを示す。図２（ｅ）は、第１の乗算器108 へ入
力される第１の係数129 の数値を示す。図２（ｆ）は、
第２の乗算器109 へ入力される第２の係数130 の数値を
示す。図２（ｇ）は、第３の乗算器110 に入力される第
３の係数131 の数値を示す。

【００２５】更に、図３に、図２におけるディスプレイ
装置の第５フィールド走査部分の映像信号処理装置の動
作を拡大して示す。図３（ａ）は、ディスプレイ装置の
第５フィールド走査前後の垂直周波数の立ち上がりの波
形図である。図３（ｂ）は、ディスプレイ装置のフィー
ルドで見た水平周波数の立ち上がりの波形図である。図
３（ｃ）は、第１の乗算器108 へ入力される第１の係数
の数値129 の数値を示す。図３（ｄ）は、第２の乗算器
109 へ入力される第２の係数130 の数値を示す。図３
（ｅ）は、第３の乗算器110 へ入力される第３の係数13
1 の数値を示す。図２において、第１，第３，第５及び
第７フィールドを奇数フィールドとし、第２，第４，第
６及び第８フィールドを偶数フィールドとする。また、
ディスプレイ装置の垂直周波数は、入力映像信号の垂直
周波数より高いものとする。

【００２６】この実施例では、ディスプレイ装置が第１
フィールドを走査している時に、映像メモリ102 は、第
１フィールドを出力する。この時、第１，第２及び第３
の乗算器108 ，109 ，110 に入力される、第１，第２及
び第３の係数129 ，130 ，131 は、それぞれ０，３／
４，１／４である。ディスプレイ装置が第２フィールド
を走査している時に、映像メモリ102 は第２フィールド
を出力する。このとき、第１，第２及び第３の乗算器10
8 ，109 ，110 に入力される第１，第２及び第３の係数
129 ，130 ，131 は、それぞれ０，３／４，１／４であ
る。ディスプレイ装置が第３フィールドを走査している
時に、映像メモリ102 は第２フィールドを出力する。こ
の時、第１，第２及び第３の乗算器108 ，109 ，110 に
入力される第１，第２及び第３の係数129 ，130 ，131
は、それぞれ０，１／４，３／４である。ディスプレイ
装置が第４フィールドを走査している時に、映像メモリ
102は第３フィールドを出力する。この時、第１，第２
及び第３の乗算器108 ，109，110 に入力される第１，
第２及び第３の係数129 ，130 ，131 は、それぞれ１／
４，３／４，０である。

【００２７】ディスプレイ装置が第５フィールドを走査
している時に、映像メモリ102 は最初は第４フィールド
を出力し、ディスプレイ装置の垂直周波数の半分の時間
が経過した後は第３フィールドを出力する。この時、図
３に示す如く、ディスプレイ装置をフレームで見た場
合、第１，第３，第５及び第７のラインを走査している
期間、第１，第２及び第３の乗算器108 ，109 ，110 に
入力される第１，第２及び第３の係数129 ，130 ，131
は、それぞれ０，１／４，３／４である。そして、第９
ラインを走査している期間、第１，第２及び第３の乗算
器108 ，109 ，110 に入力される第１，第２及び第３の
係数129 ，130 ，131 は、それぞれ０，１／２，１／２
である。

【００２８】ディスプレイ装置が第６フィールドを走査
している時に、映像メモリ102 は第４フィールドを出力
する。この時、第１，第２及び第３の乗算器108 ，109
，110 に入力される第１，第２及び第３の係数129 ，1
30 ，131 は、それぞれ０，３／４，１／４である。デ
ィスプレイ装置が第７フィールドを走査している時に、
映像メモリ102 は第５フィールドを出力する。この時、
第１，第２及び第３の乗算器108 ，109 ，110 に入力さ
れる第１，第２及び第３の係数129 ，130 ，131は、そ
れぞれ０，３／４，１／４である。ディスプレイ装置が
第８フィールドを走査している時に、映像メモリ102 は
第５フィールドを出力する。この時、第１，第２及び第
３の乗算器108 ，109 ，110 に入力される第１，第２及
び第３の係数129 ，130 ，131 は、それぞれ１／４，３
／４，０である。

【００２９】このように同一走査フィールド内で映像メ
モリ102 の出力フィールドの切り替わりが無い場合、デ
ィスプレイ装置が奇数フィールドを走査し、映像メモリ
102が奇数フィールドを出力している時に、第１，第２
及び第３の係数129 ，130 ，131 はそれぞれ０，３／
４，１／４である。そして、ディスプレイ装置が奇数フ
ィールドを走査し、映像メモリ102 が偶数フィールドを
出力している時、第１，第２及び第３の係数129 ，130
，131 はそれぞれ０，１／４，３／４である。更に、
ディスプレイ装置が偶数フィールドを走査し、映像メモ
リ102 が奇数フィールドを出力している時、第１，第２
及び第３の係数129 ，130 ，131 はそれぞれ１／４，３
／４，０である。更にまた、ディスプレイ装置が偶数フ
ィールドを走査し、映像メモリ102 が偶数フィールドを
出力している時、第１，第２及び第３の係数129 ，130
，131 はそれぞれ０，３／４，１／４である。

【００３０】また、同一走査フィールド内で映像メモリ
102 の出力フィールドの切り替わりがある場合、映像メ
モリ102 の出力フィールドの切り替わり時に、奇数，偶
数両フィールドのラインのデータでのフィルタリングが
起こる。このため、映像メモリ102 の出力フィールドの
切り替わりのラインで係数を変える必要がある。本実施
例では、ディスプレイ装置が第５フィールドの第５ライ
ン（フィールドで見た場合）を走査している時がそれに
当たる。この場合、第１，第２及び第３の係数129 ，13
0 ，131 は、それぞれ０，１／２，１／２である。この
係数の組み合せは、同一走査フィールド内での映像メモ
リ102 の出力フィールドの切り替わりかたにより変わ
る。

【００３１】図４は、図２及び図３の動作により、画面
上表示される画像を示す。ただし、入力映像信号は、図
７で示す静止画である。ディスプレイ装置は、各図の下
に記したフィールドを走査しているとする。ここで、デ
ィスプレイ装置の現在の走査フィールドと異なるフィー
ルドには、視覚の残光特性により前のフィールドにおけ
る映像メモリ102 からの映像出力が残像として残ってい
る。尚、ディスプレイ装置の第１フィールド走査時は、
前記の偶数フィールドが正常にはめ込まれているものと
する。

【００３２】図４を説明するにあたり、上述した様に第
１及び第２の遅延回路103 ，104 、第１乃至第３の乗算
器108 ，109 ，110 及び加算器111 が垂直フィルタ回路
を構成する。

【００３３】図４の第１フィールド走査時に、上述した
第１，第２及び第３の係数129 ，130 ，131 が、第１，
第２及び第３の乗算器108 ，109 ，110 に入力されるた
め、フレームで見て第１及び第３のラインには正しい出
力があらわれない。第５のライン以降は、垂直フィルタ
回路に入力される映像メモリ102 の出力映像より、フレ
ームで見て 2.5ライン上の映像が画面に出力される。

【００３４】図４の第２フィールド走査時に、上述した
第１，第２及び第３の係数129 ，130 ，131 が、第１，
第２及び第３の乗算器108 ，109 ，110 に入力されるた
め、フレームで見て第２及び第４のラインには正しい出
力があらわれない。第６のライン以降は、垂直フィルタ
回路に入力される映像メモリ102 の出力映像より、フレ
ームで見て 2.5ライン上の映像が画面に出力される。

【００３５】図４の第３フィールド走査時に、上述した
第１，第２及び第３の係数129 ，130 ，131 が、第１，
第２及び第３の乗算器108 ，109 ，110 に入力されるた
め、フレームで見て第１及び第３のラインには正しい出
力があらわれない。第５のライン以降は、垂直フィルタ
回路に入力される映像メモリ102 の出力映像より、フレ
ームで見て 3.5ライン上の映像が画面に出力される。

【００３６】図４の第４フィールド走査時に、上述した
第１，第２及び第３の係数129 ，130 ，131 が第１，第
２及び第３の乗算器108 ，109 ，110 に入力されるた
め、第２のラインには正しい出力があらわれない。第４
のライン以降は、垂直フィルタ回路に入力される映像メ
モリ102 の出力映像より、フレームで見て 1.5ライン上
の映像が画面に出力される。

【００３７】図４の第５フィールド走査時に、上述した
第１，第２及び第３の係数129 ，130 ，131 が、第１，
第２及び第３の乗算器108 ，109 ，110 に入力されるた
め、第１及び第３のラインには正しい出力があわられな
い。第５のラインには、垂直フィルタ回路に入力される
映像メモリ102 の出力映像より、フレームで見て 3.5ラ
イン上の映像が画面に出力される。第７と第９のライン
には、垂直フィルタ回路に入力される映像メモリ102 の
出力映像より、フレームで見て 2.5ライン上の映像が画
面に出力される。

【００３８】図４の第６フィールド走査時に、上述した
第１，第２及び第３の係数129 ，130 ，131 が、第１，
第２及び第３の乗算器108 ，109 ，110 に入力されるた
め、第２及び第４のラインには正しい出力があらわれな
い。第６のライン以降は、垂直フィルタ回路に入力され
る映像メモリ102 の出力映像より、フレームで見て 2.5
ライン上の映像が画面に出力される。

【００３９】図４の第７フィールド走査時に、上述した
第１，第２及び第３の係数108 ，109 ，110 が、第１，
第２及び第４の乗算器108 ，109 ，110 に入力されるた
め、第１及び第３のラインには正しい出力があらわれな
い。第５のライン以降は、垂直フィルタ回路に入力され
る映像メモリ102 の出力映像より、フレームで見て 2.5
ライン上の映像が画面に出力される。

【００４０】図４の第８フィールド走査時に、上述した
第１，第２及び第３の係数129 ，130 ，131 が、第１，
第２及び第３の乗算器108 ，109 ，110 に入力されるた
め、第２のラインには正しい出力があらわれない。第４
のライン以降は、垂直フィルタ回路に入力される映像メ
モリ102 の出力映像より、フレームで見て 1.5ライン上
の映像が画面に出力される。

【００４１】この様に垂直フィルタ回路を設けたため
に、フレームで見た場合の第１のラインから第３のライ
ン（ただし、第１，第２及び第３の係数の組み合せによ
っては第４のライン）までデータが破壊されるという現
象と、画面にあらわれる出力映像が入力映像信号に対し
て全体的にフレームで見て 2.5ライン下にずれるという
現象は起こるが、フィールドのはめ込みずれのような映
像出力にはならない。また、ディスプレイ装置の走査フ
ィールドと映像メモリ102 の出力フィールドの組み合せ
により、第１，第２及び第３の係数が決められるため、
出力画像が上下に振動するという現象も起こらない。更
に前述したフレームで見た場合の第１のラインから第３
のライン（ただし、第１，第２及び第３の係数の組み合
せによっては第４のライン）までデータが破壊されると
いう現象は、通常ディスプレイ装置の画面上には全くあ
らわれないため、この現象により画質劣化を起こすこと
はない。

【００４２】尚、図２及び図３で示した第１，第２，第
３乗算器108 ，109 ，110 に入力される第１，第２及び
第３の係数129 ，130 ，131 の値は、ディスプレイ装置
の走査フィールドと映像メモリ102 の出力フィールドの
組み合せにより、変化する。

【００４３】

【発明の効果】以上、本発明のインターレース・ディス
プレイ装置の映像信号処理装置によれば、前記入力映像
信号と前記ディスプレイ装置の垂直周波数の差により起
こるフィールドの２度出しや間引きにおいて、フィール
ドのはめ込みずれが無く、更に画面の出力映像位置が上
下に振動することは無い。

【図面の簡単な説明】

【図１】本発明のインターレース・ディスプレイ装置の
映像信号処理装置の構成を示すブロック図である。

【図２】図１の映像信号処理装置の動作を説明する図で
ある。

【図３】図１の映像信号処理装置の動作を説明する図で
ある。

【図４】本発明の映像信号処理装置を使用した場合の画
面上に表示される画像を示す。

【図５】従来のインターレース・ディスプレイ装置の映
像信号処理装置の構成を示すブロック図である。

【図６】従来の信号処理装置の動作を説明する図であ
る。

【図７】入力映像信号を示す図である。

【図８】従来の映像信号処理装置を使用した場合の画面
上に表示される画像を示す。

【符号の説明】

101 …アナログ−デジタル変換器、102 …映像メモリ、
103 …第１の遅延回路、104 …第２の遅延回路、105 …
書き込みアドレス発生回路、106 …読み出しアドレス発
生回路、107 …係数発生回路、108 …第１の乗算器、10
9 …第２の乗算器、110 …第３の乗算器、111 …加算
器、112 …デジタル−アナログ変換器。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力映像信号と異なる垂直周波数により
   映像表示するインターレース・ディスプレイ装置の映像
   信号処理装置において、 入力映像信号をデジタル映像信号に変換するアナログ−
   デジタル変換器と、 前記入力映像信号の垂直同期信号に基づいて書き込みア
   ドレスを発生する書き込みアドレス発生回路と、 前記インターレース・ディスプレイ装置の垂直同期信号
   に基づいて読み出しアドレスを発生する読み出しアドレ
   ス発生回路と、 前記アナログ−デジタル変換器からの前記デジタル映像
   信号を前記書き込みアドレス発生回路からの前記書き込
   みアドレスに従って記憶し、この記憶された前記デジタ
   ル映像信号を前記読み出しアドレス発生回路からの前記
   読み出しアドレスに従って読み出す映像メモリと、 前記映像メモリからのデジタル映像信号が入力される垂
   直フィルタ回路と、 前記入力映像信号の垂直同期信号と前記インターレース
   ・ディスプレイ装置の垂直同期信号が入力され、これら
   両同期信号に基づいて前記インターレース・ディスプレ
   イ装置の表示フィールドと前記映像メモリの出力フィー
   ルドの組み合せを判断し、前記垂直フィルタ回路の動作
   を制御する制御回路と、 前記垂直フィルタ回路からのデジタル映像信号をアナロ
   グ映像信号に変換して出力するデジタル−アナログ変換
   器とを具備したことを特徴とするインターレース・ディ
   スプレイ装置の映像信号処理装置。
2. 【請求項２】 入力映像信号と異なる垂直周波数により
   映像表示するインターレース・ディスプレイ装置の映像
   信号処理装置において、 入力映像信号をデジタル映像信号に変換するアナログ−
   デジタル変換器と、 前記入力映像信号の垂直同期信号に基づいて書き込みア
   ドレスを発生する書き込みアドレス発生回路と、 前記インターレース・ディスプレイ装置の垂直同期信号
   に基づいて読み出しアドレスを発生する読み出しアドレ
   ス発生回路と、 前記アナログ−デジタル変換器からの前記デジタル映像
   信号を前記書き込みアドレス発生回路からの前記書き込
   みアドレスに従って記憶し、この記憶された前記デジタ
   ル映像信号を前記読み出しアドレス発生回路からの前記
   読み出しアドレスに従って読み出す映像メモリと、 前記映像メモリからの前記デジタル映像信号が入力さ
   れ、これを遅延する遅延回路と、 前記入力映像信号の垂直同期信号と前記インターレース
   ・ディスプレイ装置の垂直同期信号が入力され、これら
   両同期信号に基づいて前記インターレース・ディスプレ
   イ装置の表示フィールドと前記映像メモリの出力フィー
   ルドの組み合せを判断し、この組み合せに応じて第１及
   び第２の係数を発生する係数発生回路と、 前記映像メモリからの前記デジタル映像信号に前記係数
   発生回路からの第１の係数を乗算する第１の乗算器と、 前記遅延回路からの出力に前記係数発生回路からの第２
   の係数を乗算する第２の乗算器と、 前記第１の乗算器の出力と前記第２の乗算器の出力を加
   算する加算器と、 前記加算器の出力をアナログ映像信号に変換して出力す
   るデジタル−アナログ変換器とを具備したことを特徴と
   するインターレース・ディスプレイ装置の映像信号処理
   装置。