JP3514067B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3514067B2 JP3514067B2 JP08497597A JP8497597A JP3514067B2 JP 3514067 B2 JP3514067 B2 JP 3514067B2 JP 08497597 A JP08497597 A JP 08497597A JP 8497597 A JP8497597 A JP 8497597A JP 3514067 B2 JP3514067 B2 JP 3514067B2
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Description
【０００１】
【発明の属する技術分野】本発明は、電子映像機器にお
けるＰＬＬ回路を内蔵もしくは周辺回路に使用する、も
しくは垂直ブランキング期間に挿入されている音声デー
タの再生を行う音声処理などの半導体集積回路に関する
ものである。
けるＰＬＬ回路を内蔵もしくは周辺回路に使用する、も
しくは垂直ブランキング期間に挿入されている音声デー
タの再生を行う音声処理などの半導体集積回路に関する
ものである。
【０００２】
【従来の技術】従来のクロック生成回路には、特開平２
−３０９７７８号公報に示すように、垂直ブランキング
期間に細工をすることでＰＬＬの動作を安定化させよう
とする試みがなされている。
−３０９７７８号公報に示すように、垂直ブランキング
期間に細工をすることでＰＬＬの動作を安定化させよう
とする試みがなされている。
【０００３】従来クロック生成回路の一例を図９に示
す。図９において１０１はモノマルチバイブレータ、１
０２はサンプリングホールド回路、１０３はトラゾベイ
ド発生回路、１０４はローパスフィルタ、１０５は電圧
制御発信回路、１０６はカウンタ、１１１、１１２は分
離回路、１１８は選択器、１１９はパルス発生回路であ
る。また、その時の動作を示す図を図１０にしめす。同
期信号分離回路１１１で分離された垂直同期信号（図１
０の（Ｂ））を基にパルス発生回路１１９で垂直ブラン
キング期間をしめすパルスを発生させる。（図１０の
（Ｆ））また、モノマルチバイブレータ１０１で検出し
た水平同期信号の垂直ブランキング期間に相当する期間
は前記パルスにより、選択器１１８で抜き取る。選択器
１１８の出力は図１０の（Ｇ）となる。入力信号の垂直
ブランキング期間には例えば等価パルスやダビング防止
信号など、クロック再生を不安定にする要因が挿入され
ている場合があるので、このような信号が挿入されてい
てもサンプリングホールド回路１０２、トラゾベイド発
生回路１０３、ローパスフィルタ１０４、電圧制御発信
回路１０５、カウンタ１０６からなるＰＬＬ回路を安定
に動作させることが可能である。
す。図９において１０１はモノマルチバイブレータ、１
０２はサンプリングホールド回路、１０３はトラゾベイ
ド発生回路、１０４はローパスフィルタ、１０５は電圧
制御発信回路、１０６はカウンタ、１１１、１１２は分
離回路、１１８は選択器、１１９はパルス発生回路であ
る。また、その時の動作を示す図を図１０にしめす。同
期信号分離回路１１１で分離された垂直同期信号（図１
０の（Ｂ））を基にパルス発生回路１１９で垂直ブラン
キング期間をしめすパルスを発生させる。（図１０の
（Ｆ））また、モノマルチバイブレータ１０１で検出し
た水平同期信号の垂直ブランキング期間に相当する期間
は前記パルスにより、選択器１１８で抜き取る。選択器
１１８の出力は図１０の（Ｇ）となる。入力信号の垂直
ブランキング期間には例えば等価パルスやダビング防止
信号など、クロック再生を不安定にする要因が挿入され
ている場合があるので、このような信号が挿入されてい
てもサンプリングホールド回路１０２、トラゾベイド発
生回路１０３、ローパスフィルタ１０４、電圧制御発信
回路１０５、カウンタ１０６からなるＰＬＬ回路を安定
に動作させることが可能である。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
クロック生成回路によると、垂直ブンランキング期間に
信号がないことから、大規模なシステムを半導体集積回
路化し、ＰＬＬ回路を生成した場合に、有効画面領域で
の信号の動作率と垂直ブランキング期間に信号の動作率
が著しく変わってしまい、消費電流が変わってしまう。
消費電流の変化が電源電圧の不安定化につながり、特に
大規模かつ、高周波数のＰＬＬ回路の場合にはＰＬＬの
動作に不安定な要因となってしまい、例えば画面上部で
画像が乱れるトップカールなどが発生していた。また、
音声信号処理などにおいては垂直同期周波数に同期した
ノイズとなるなど問題点があった。
クロック生成回路によると、垂直ブンランキング期間に
信号がないことから、大規模なシステムを半導体集積回
路化し、ＰＬＬ回路を生成した場合に、有効画面領域で
の信号の動作率と垂直ブランキング期間に信号の動作率
が著しく変わってしまい、消費電流が変わってしまう。
消費電流の変化が電源電圧の不安定化につながり、特に
大規模かつ、高周波数のＰＬＬ回路の場合にはＰＬＬの
動作に不安定な要因となってしまい、例えば画面上部で
画像が乱れるトップカールなどが発生していた。また、
音声信号処理などにおいては垂直同期周波数に同期した
ノイズとなるなど問題点があった。
【０００５】本発明は前記課題に鑑み、入力信号の垂直
ブランキング期間に任意のランダム信号を挿入すること
で、半導体集積回路内の動作率を一定にし、消費電流を
安定化させることでＰＬＬ回路を安定に動作させること
を特徴とする半導体集積回路を提供するものである。
ブランキング期間に任意のランダム信号を挿入すること
で、半導体集積回路内の動作率を一定にし、消費電流を
安定化させることでＰＬＬ回路を安定に動作させること
を特徴とする半導体集積回路を提供するものである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明は、入力信号から垂直同期信号を抽出する垂直
同期信号分離回路と、前記垂直同期信号が入力されて、
入力信号の垂直ブランキング期間を示すブランキング信
号を発生するパルス発生回路と、疑似ランダム信号を発
生する疑似ランダム信号発生回路と、前記ブランキング
信号に応答して垂直ブランキング期間は前記疑似ランダ
ム信号を入力信号に挿入する第１の選択器と、何らかの
信号処理を行う信号処理回路と、前記ブランキングパル
スを前記信号処理回路での遅延時間を調整するための遅
延回路と、任意のブランキングレベルを設定するブラン
キングレベル設定手段と、前記遅延器の出力に応答して
垂直ブランキング期間は前記ブランキングレベルを前記
信号処理回路の出力に挿入する第２の選択器と、前記入
力信号から水平同期信号を抽出する水平同期信号分離回
路と、前記水平同期信号からクロックを生成するＰＬＬ
回路とを備えることを特徴とする。
に本発明は、入力信号から垂直同期信号を抽出する垂直
同期信号分離回路と、前記垂直同期信号が入力されて、
入力信号の垂直ブランキング期間を示すブランキング信
号を発生するパルス発生回路と、疑似ランダム信号を発
生する疑似ランダム信号発生回路と、前記ブランキング
信号に応答して垂直ブランキング期間は前記疑似ランダ
ム信号を入力信号に挿入する第１の選択器と、何らかの
信号処理を行う信号処理回路と、前記ブランキングパル
スを前記信号処理回路での遅延時間を調整するための遅
延回路と、任意のブランキングレベルを設定するブラン
キングレベル設定手段と、前記遅延器の出力に応答して
垂直ブランキング期間は前記ブランキングレベルを前記
信号処理回路の出力に挿入する第２の選択器と、前記入
力信号から水平同期信号を抽出する水平同期信号分離回
路と、前記水平同期信号からクロックを生成するＰＬＬ
回路とを備えることを特徴とする。
【０００７】
【発明の実施の形態】本発明の請求項１に記載の発明
は、入力信号から垂直同期信号を抽出する垂直同期信号
分離回路と、前記垂直同期信号が入力されて、入力信号
の垂直ブランキング期間を示すブランキング信号を発生
するパルス発生回路と、疑似ランダム信号を発生する疑
似ランダム信号発生回路と、前記ブランキング信号に応
答して垂直ブランキング期間は前記疑似ランダム信号を
入力信号に挿入する第１の選択器と、何らかの信号処理
を行う信号処理回路と、前記ブランキングパルスを前記
信号処理回路での遅延時間を調整するための遅延回路
と、任意のブランキングレベルを設定するブランキング
レベル設定手段と、前記遅延器の出力に応答して垂直ブ
ランキング期間は前記ブランキングレベルを前記信号処
理回路の出力に挿入する第２の選択器と、前記入力信号
から水平同期信号を抽出する水平同期信号分離回路と、
前記水平同期信号からクロックを生成するＰＬＬ回路と
を備えることを特徴とするものであり、入力信号の垂直
ブランキング期間に任意のランダム信号を挿入すること
で、半導体集積回路内の動作率を一定にし、消費電流を
安定化させることでＰＬＬ回路を安定に動作させること
ができる。
は、入力信号から垂直同期信号を抽出する垂直同期信号
分離回路と、前記垂直同期信号が入力されて、入力信号
の垂直ブランキング期間を示すブランキング信号を発生
するパルス発生回路と、疑似ランダム信号を発生する疑
似ランダム信号発生回路と、前記ブランキング信号に応
答して垂直ブランキング期間は前記疑似ランダム信号を
入力信号に挿入する第１の選択器と、何らかの信号処理
を行う信号処理回路と、前記ブランキングパルスを前記
信号処理回路での遅延時間を調整するための遅延回路
と、任意のブランキングレベルを設定するブランキング
レベル設定手段と、前記遅延器の出力に応答して垂直ブ
ランキング期間は前記ブランキングレベルを前記信号処
理回路の出力に挿入する第２の選択器と、前記入力信号
から水平同期信号を抽出する水平同期信号分離回路と、
前記水平同期信号からクロックを生成するＰＬＬ回路と
を備えることを特徴とするものであり、入力信号の垂直
ブランキング期間に任意のランダム信号を挿入すること
で、半導体集積回路内の動作率を一定にし、消費電流を
安定化させることでＰＬＬ回路を安定に動作させること
ができる。
【０００８】以下に、本発明の一実施の形態について、
図１、図２、図３を用いて説明する。
図１、図２、図３を用いて説明する。
【０００９】（実施の形態１）図１において、１は垂直
同期信号分離回路、２はパルス発生回路、３はＰＮ回
路、４は第１の選択器、５は信号処理回路、６は遅延回
路、７はブランキングレベル設定手段、８は第２の選択
器、９は水平同期信号分離回路、１０はＰＬＬ回路であ
る。図２はＰＮ回路の内部構成図で１１、１２、１３は
フリップフロップ、１４はＡＮＤ回路、１５は排他的論
理ＮＯＲ回路である。図３は本発明の動作を示した図で
（Ａ）は入力ビデオ信号、（Ｂ）は大規模なシステムで
半導体集積回路を動作させたときの電源電圧波形、
（Ｃ）は垂直ブランキングパルス、（Ｄ）信号処理回路
への入力信号、（Ｅ）は出力ビデオ信号である。
同期信号分離回路、２はパルス発生回路、３はＰＮ回
路、４は第１の選択器、５は信号処理回路、６は遅延回
路、７はブランキングレベル設定手段、８は第２の選択
器、９は水平同期信号分離回路、１０はＰＬＬ回路であ
る。図２はＰＮ回路の内部構成図で１１、１２、１３は
フリップフロップ、１４はＡＮＤ回路、１５は排他的論
理ＮＯＲ回路である。図３は本発明の動作を示した図で
（Ａ）は入力ビデオ信号、（Ｂ）は大規模なシステムで
半導体集積回路を動作させたときの電源電圧波形、
（Ｃ）は垂直ブランキングパルス、（Ｄ）信号処理回路
への入力信号、（Ｅ）は出力ビデオ信号である。
【００１０】以上の様に構成された半導体集積回路につ
いて動作を説明する。入力ビデオ信号は垂直同期分離回
路１で垂直同期信号を抽出する。抽出された垂直同期信
号を基にパルス発生回路２で前記入力ビデオ信号の垂直
ブランキング期間に相当するパルスを出力する。ＰＮ回
路３はＰＮ信号（ＰｓｅuｄｏＮｏｉｓｅ＝疑似ランダ
ム）を発生する回路でランダムに信号を発生することが
できる。図２のＰＮ回路は最も一般的に知られているＭ
系列ＰＮ符号の例である。選択器４では前記パルス発生
回路２の出力パルス（図３の（Ｃ））に応答して、垂直
ブランキング期間はＰＮ回路３の出力を入力ビデオ信号
に挿入する。メインの信号処理を行う信号処理回路５へ
の入力信号は図３の（Ｄ）の如くなる。半導体集積回路
の内部はＣＭＯＳの場合は通常、信号の動作率に応じて
消費電力は変化する。このため、有効画面領域では映像
信号のデータに応じて半導体集積回路内部が動作する
が、垂直ブランキング期間は映像信号が固定データであ
るため半導体集積回路内部が動作しない。そのため電源
電圧波形は図３（Ｂ）の如く、有効画面領域では回路動
作の影響を受けているが、垂直ブランキング期間は影響
を受けていない。このため、同一半導体集積回路内部に
ＰＬＬ回路を内蔵する場合や、内蔵せずにでも周辺にＰ
ＬＬ回路を設置する場合には有効画面領域と垂直ブラン
キング期間でのＰＬＬの動作点が異なり、ＰＬＬ回路が
不安定になってしまうが、本発明のこのように垂直ブラ
ンキング期間に任意のランダムノイズを挿入すること
で、常に有効画面領域と同じように半導体集積回路内部
が動作するのでＰＬＬ回路が安定化する。
いて動作を説明する。入力ビデオ信号は垂直同期分離回
路１で垂直同期信号を抽出する。抽出された垂直同期信
号を基にパルス発生回路２で前記入力ビデオ信号の垂直
ブランキング期間に相当するパルスを出力する。ＰＮ回
路３はＰＮ信号（ＰｓｅuｄｏＮｏｉｓｅ＝疑似ランダ
ム）を発生する回路でランダムに信号を発生することが
できる。図２のＰＮ回路は最も一般的に知られているＭ
系列ＰＮ符号の例である。選択器４では前記パルス発生
回路２の出力パルス（図３の（Ｃ））に応答して、垂直
ブランキング期間はＰＮ回路３の出力を入力ビデオ信号
に挿入する。メインの信号処理を行う信号処理回路５へ
の入力信号は図３の（Ｄ）の如くなる。半導体集積回路
の内部はＣＭＯＳの場合は通常、信号の動作率に応じて
消費電力は変化する。このため、有効画面領域では映像
信号のデータに応じて半導体集積回路内部が動作する
が、垂直ブランキング期間は映像信号が固定データであ
るため半導体集積回路内部が動作しない。そのため電源
電圧波形は図３（Ｂ）の如く、有効画面領域では回路動
作の影響を受けているが、垂直ブランキング期間は影響
を受けていない。このため、同一半導体集積回路内部に
ＰＬＬ回路を内蔵する場合や、内蔵せずにでも周辺にＰ
ＬＬ回路を設置する場合には有効画面領域と垂直ブラン
キング期間でのＰＬＬの動作点が異なり、ＰＬＬ回路が
不安定になってしまうが、本発明のこのように垂直ブラ
ンキング期間に任意のランダムノイズを挿入すること
で、常に有効画面領域と同じように半導体集積回路内部
が動作するのでＰＬＬ回路が安定化する。
【００１１】遅延回路６は挿入したＰＮ信号を抜き取る
ために信号処理回路５での遅延時間分遅延させる遅延器
で前記垂直ブランキングパルスを遅延させ、出力信号の
垂直ブランキング期間に相当する期間に選択器８でブラ
ンキングレベル７でのブランキングレベルを挿入するの
で出力信号には影響を与えることはない。水平同期信号
分離回路９は入力信号から水平同期信号を分離するもの
で、分離された同期信号を基にＰＬＬ回路１０で回路全
体を動作させるクロックを再生する。
ために信号処理回路５での遅延時間分遅延させる遅延器
で前記垂直ブランキングパルスを遅延させ、出力信号の
垂直ブランキング期間に相当する期間に選択器８でブラ
ンキングレベル７でのブランキングレベルを挿入するの
で出力信号には影響を与えることはない。水平同期信号
分離回路９は入力信号から水平同期信号を分離するもの
で、分離された同期信号を基にＰＬＬ回路１０で回路全
体を動作させるクロックを再生する。
【００１２】かかる構成によれば、入力信号の垂直ブラ
ンキング期間に任意のランダム信号を挿入することで、
半導体集積回路内の動作率を一定にし、消費電流を安定
化させることでＰＬＬ回路を安定に動作させることがで
きる。
ンキング期間に任意のランダム信号を挿入することで、
半導体集積回路内の動作率を一定にし、消費電流を安定
化させることでＰＬＬ回路を安定に動作させることがで
きる。
【００１３】つぎに、本発明の別の一実施の形態につい
て、図４を用いて説明する。なお、前述した実施の形態
と同じ構成については同じ符号を用い、説明を省略す
る。
て、図４を用いて説明する。なお、前述した実施の形態
と同じ構成については同じ符号を用い、説明を省略す
る。
【００１４】（実施の形態２）図４において１６は入力
信号の映像情報を検出する映像信号検出回路、１７は前
記映像検出回路の結果をもとに疑似ランダム信号発生回
路を制御するマイコンである。以上の様に構成された半
導体集積回路について動作を説明する。映像信号検出回
路１６は入力信号の映像情報を検出する。例えば信号の
高域周波数成分を検出するなどである。マイコン１７は
前記映像信号検出回路１６の検出結果をもとにＰＮ回路
３を制御する。ＰＮ回路３は複数のＰＮ信号を発生する
ことができ、映像情報内容によってＰＮ信号を切り替え
る。例えば、映像信号が全白の場合はＰＮ信号も全ｂｉ
ｔハイレベル固定に、全黒の場合は全ｂｉｔローレベル
に、高域周波数成分が多いはその割合に応じてＰＮ信号
の次数や挿入するｂｉｔを変化させる。こうすることで
より映像信号に近いＰＮ信号を垂直ブランキング期間に
挿入することができ、ＰＬＬ回路１０を安定に動作する
ことが可能となる。
信号の映像情報を検出する映像信号検出回路、１７は前
記映像検出回路の結果をもとに疑似ランダム信号発生回
路を制御するマイコンである。以上の様に構成された半
導体集積回路について動作を説明する。映像信号検出回
路１６は入力信号の映像情報を検出する。例えば信号の
高域周波数成分を検出するなどである。マイコン１７は
前記映像信号検出回路１６の検出結果をもとにＰＮ回路
３を制御する。ＰＮ回路３は複数のＰＮ信号を発生する
ことができ、映像情報内容によってＰＮ信号を切り替え
る。例えば、映像信号が全白の場合はＰＮ信号も全ｂｉ
ｔハイレベル固定に、全黒の場合は全ｂｉｔローレベル
に、高域周波数成分が多いはその割合に応じてＰＮ信号
の次数や挿入するｂｉｔを変化させる。こうすることで
より映像信号に近いＰＮ信号を垂直ブランキング期間に
挿入することができ、ＰＬＬ回路１０を安定に動作する
ことが可能となる。
【００１５】かかる構成によれば、入力信号の垂直ブラ
ンキング期間に映像信号に応じた任意のランダム信号を
挿入することで、半導体集積回路内の動作率を一定に
し、消費電流を安定化させることでＰＬＬ回路を安定に
動作させることができる。
ンキング期間に映像信号に応じた任意のランダム信号を
挿入することで、半導体集積回路内の動作率を一定に
し、消費電流を安定化させることでＰＬＬ回路を安定に
動作させることができる。
【００１６】つぎに、本発明の別の一実施の形態につい
て、図５および図６を用いて説明する。なお、前述した
実施の形態と同じ構成については同じ符号を用い、説明
を省略する。
て、図５および図６を用いて説明する。なお、前述した
実施の形態と同じ構成については同じ符号を用い、説明
を省略する。
【００１７】（実施の形態３）図５において、４は入力
ビデオ信号と信号処理回路５の少なくても１ライン入力
信号を遅延させた出力信号を選択する選択器である。図
６は信号処理回路５の内部構成図で１８は入力信号を遅
延させるラインメモリー、１９はメインの信号処理回路
である。以上の様に構成された半導体集積回路について
動作を説明する。入力ビデオ信号は垂直同期分離回路１
で垂直同期信号を抽出する。抽出された垂直同期信号を
基にパルス発生回路２で前記入力ビデオ信号の垂直ブラ
ンキング期間に相当するパルスを出力する。選択器４で
は前記パルス発生回路２の出力パルス（図３の（Ｃ））
に応答して、垂直ブランキング期間は信号処理回路５の
出力を入力ビデオ信号に挿入する。メインの信号処理を
行う信号処理回路５の内部でラインメモリーを使用する
場合には、このラインメモリーを使用して有効画面最終
ラインの画像データを選択器４→ラインメモリー１８→
選択器４というように巡回させる。こうすることで、有
効画面内の画像データとほぼ等しい動作条件で垂直ブン
ランキング期間半導体集積回路内部を動作させることが
できる。以上により実施の形態１と同じくＰＬＬを安定
化させることが可能となる。また、入力信号を遅延させ
る素子にフレームメモリーを用いて有効画面領域の最初
のライン情報を巡回遅延させた場合は、画面上部のデー
タと垂直ブランキング期間のデータがより近似できるの
で、ＰＬＬ回路１０をよりいっそう安定化させることが
できる。
ビデオ信号と信号処理回路５の少なくても１ライン入力
信号を遅延させた出力信号を選択する選択器である。図
６は信号処理回路５の内部構成図で１８は入力信号を遅
延させるラインメモリー、１９はメインの信号処理回路
である。以上の様に構成された半導体集積回路について
動作を説明する。入力ビデオ信号は垂直同期分離回路１
で垂直同期信号を抽出する。抽出された垂直同期信号を
基にパルス発生回路２で前記入力ビデオ信号の垂直ブラ
ンキング期間に相当するパルスを出力する。選択器４で
は前記パルス発生回路２の出力パルス（図３の（Ｃ））
に応答して、垂直ブランキング期間は信号処理回路５の
出力を入力ビデオ信号に挿入する。メインの信号処理を
行う信号処理回路５の内部でラインメモリーを使用する
場合には、このラインメモリーを使用して有効画面最終
ラインの画像データを選択器４→ラインメモリー１８→
選択器４というように巡回させる。こうすることで、有
効画面内の画像データとほぼ等しい動作条件で垂直ブン
ランキング期間半導体集積回路内部を動作させることが
できる。以上により実施の形態１と同じくＰＬＬを安定
化させることが可能となる。また、入力信号を遅延させ
る素子にフレームメモリーを用いて有効画面領域の最初
のライン情報を巡回遅延させた場合は、画面上部のデー
タと垂直ブランキング期間のデータがより近似できるの
で、ＰＬＬ回路１０をよりいっそう安定化させることが
できる。
【００１８】かかる構成によれば、入力信号の垂直ブラ
ンキング期間に有効画面領域内の信号を巡回させて挿入
することで、半導体集積回路内の動作率を一定にし、消
費電流を安定化させることでＰＬＬ回路を安定に動作さ
せることができる。
ンキング期間に有効画面領域内の信号を巡回させて挿入
することで、半導体集積回路内の動作率を一定にし、消
費電流を安定化させることでＰＬＬ回路を安定に動作さ
せることができる。
【００１９】つぎに、本発明の別の一実施の形態につい
て、図７および図８を用いて説明する。なお、前述した
実施の形態と同じ構成については同じ符号を用い、説明
を省略する。
て、図７および図８を用いて説明する。なお、前述した
実施の形態と同じ構成については同じ符号を用い、説明
を省略する。
【００２０】（実施の形態４）図７において、２０は入
力ビデオ信号のうち垂直ブランキング期間に音声データ
等を挿入された信号から音声を再生する音声処理回路で
ある。図８は音声処理回路の内部構成を示す図で２１は
メインの音声処理回路、２２はＦＩＦＯ（Ｆｉｒｓｔ−
ｉｎ、ｆｉｒｓｔ −ｏｕｔ）である。以上の様に構成
された半導体集積回路について動作を説明する。入力ビ
デオ信号は例えばＭＵＳＥ信号のように垂直ブランキン
グ期間に音声データを付加されたものである。映像信号
が例えば全黒のように変化が少ない映像の場合、音声デ
ータは映像データによらないため図７に示すように垂直
ブランキングの音声データの期間のみに信号の変化があ
る信号という場合もある。音声処理回路２０はメイン処
理回路２１とＦＩＦＯ２２からなるが、メイン処理回路
は例えばＭＵＳＥ信号の場合周波数変換やＤＰＣＭデコ
ード等である。ＦＩＦＯ２２を使用して垂直ブランキン
グ期間の音声データは時間軸伸張されて音声データ出力
となる。このとき前述の全黒のような信号の場合、垂直
ブランキング期間での動作率が映像信号期間に比べて著
しく増加しており、そのために電源電圧が振られて垂直
周波数の音声ノイズとなって現れることとなる。ＰＮ回
路３で映像信号期間にＰＮ信号を付加した場合（図８の
入力信号）、信号は全期間にわたってほぼ同じく動作率
が保たれており、前述の問題点が回避することができ
る。
力ビデオ信号のうち垂直ブランキング期間に音声データ
等を挿入された信号から音声を再生する音声処理回路で
ある。図８は音声処理回路の内部構成を示す図で２１は
メインの音声処理回路、２２はＦＩＦＯ（Ｆｉｒｓｔ−
ｉｎ、ｆｉｒｓｔ −ｏｕｔ）である。以上の様に構成
された半導体集積回路について動作を説明する。入力ビ
デオ信号は例えばＭＵＳＥ信号のように垂直ブランキン
グ期間に音声データを付加されたものである。映像信号
が例えば全黒のように変化が少ない映像の場合、音声デ
ータは映像データによらないため図７に示すように垂直
ブランキングの音声データの期間のみに信号の変化があ
る信号という場合もある。音声処理回路２０はメイン処
理回路２１とＦＩＦＯ２２からなるが、メイン処理回路
は例えばＭＵＳＥ信号の場合周波数変換やＤＰＣＭデコ
ード等である。ＦＩＦＯ２２を使用して垂直ブランキン
グ期間の音声データは時間軸伸張されて音声データ出力
となる。このとき前述の全黒のような信号の場合、垂直
ブランキング期間での動作率が映像信号期間に比べて著
しく増加しており、そのために電源電圧が振られて垂直
周波数の音声ノイズとなって現れることとなる。ＰＮ回
路３で映像信号期間にＰＮ信号を付加した場合（図８の
入力信号）、信号は全期間にわたってほぼ同じく動作率
が保たれており、前述の問題点が回避することができ
る。
【００２１】かかる構成によれば、入力信号の垂直ブラ
ンキング期間に挿入されている音声データ等の付加情報
期間以外に任意のランダム信号を挿入することで、半導
体集積回路内の動作率を一定にし、消費電流を安定化さ
せることで音声信号処理回路を安定に動作させることが
できる。
ンキング期間に挿入されている音声データ等の付加情報
期間以外に任意のランダム信号を挿入することで、半導
体集積回路内の動作率を一定にし、消費電流を安定化さ
せることで音声信号処理回路を安定に動作させることが
できる。
【００２２】
【発明の効果】以上のように、本発明の半導体集積回路
によれば、入力信号から垂直同期信号を抽出する垂直同
期信号分離回路と、前記垂直同期信号が入力されて、入
力信号の垂直ブランキング期間を示すブランキング信号
を発生するパルス発生回路と、疑似ランダム信号を発生
する疑似ランダム信号発生回路と、前記ブランキング信
号に応答して垂直ブランキング期間は前記疑似ランダム
信号を入力信号に挿入する第１の選択器と、何らかの信
号処理を行う信号処理回路と、前記ブランキングパルス
を前記信号処理回路での遅延時間を調整するための遅延
回路と、任意のブランキングレベルを設定するブランキ
ングレベル設定手段と、前記遅延器の出力に応答して垂
直ブランキング期間は前記ブランキングレベルを前記信
号処理回路の出力に挿入する第２の選択器と、前記入力
信号から水平同期信号を抽出する水平同期信号分離回路
と、前記水平同期信号からクロックを生成するＰＬＬ回
路とを備えることで、半導体集積回路内の動作率を一定
にし、消費電流を安定化させることでＰＬＬ回路を安定
に動作させることができる。
によれば、入力信号から垂直同期信号を抽出する垂直同
期信号分離回路と、前記垂直同期信号が入力されて、入
力信号の垂直ブランキング期間を示すブランキング信号
を発生するパルス発生回路と、疑似ランダム信号を発生
する疑似ランダム信号発生回路と、前記ブランキング信
号に応答して垂直ブランキング期間は前記疑似ランダム
信号を入力信号に挿入する第１の選択器と、何らかの信
号処理を行う信号処理回路と、前記ブランキングパルス
を前記信号処理回路での遅延時間を調整するための遅延
回路と、任意のブランキングレベルを設定するブランキ
ングレベル設定手段と、前記遅延器の出力に応答して垂
直ブランキング期間は前記ブランキングレベルを前記信
号処理回路の出力に挿入する第２の選択器と、前記入力
信号から水平同期信号を抽出する水平同期信号分離回路
と、前記水平同期信号からクロックを生成するＰＬＬ回
路とを備えることで、半導体集積回路内の動作率を一定
にし、消費電流を安定化させることでＰＬＬ回路を安定
に動作させることができる。
【図１】本発明の実施の形態１における半導体集積回路
の回路図
の回路図
【図２】本発明の実施の形態１におけるＰＮ回路の内部
構成図
構成図
【図３】本発明の実施の形態１における半導体集積回路
の動作説明図
の動作説明図
【図４】本発明の実施の形態２における半導体集積回路
の回路図
の回路図
【図５】本発明の実施の形態３における半導体集積回路
の回路図
の回路図
【図６】本発明の実施の形態３における信号処理回路の
内部構成図
内部構成図
【図７】本発明の実施の形態４における半導体集積回路
の回路図
の回路図
【図８】本発明の実施の形態４における音声信号処理回
路の内部構成図
路の内部構成図
【図９】従来のクロック生成回路の回路図
【図１０】従来のクロック生成回路の動作説明図
１ 垂直同期信号分離回路
２ パルス発生回路
３ ＰＮ回路
４、８ 選択器
５ 信号処理回路
６ 遅延回路
７ ブランキングレベル設定手段
９ 水平同期信号分離回路
１０ ＰＬＬ回路
１１、１２、１３ フリップフロップ
１４ ＡＮＤ回路
１５ 排他的論理ＮＯＲ回路
１６ 映像信号検出回路
１７ マイコン
１８ ラインメモリー
１９ メイン処理回路
２０ 音声処理回路
２１ メイン処理回路
２２ ＦＩＦＯ回路
Claims (8)
- 【請求項１】 入力信号から垂直同期信号を抽出する垂
直同期信号分離回路と、前記垂直同期信号が入力され
て、入力信号の垂直ブランキング期間を示すブランキン
グ信号を発生するパルス発生回路と、疑似ランダム信号
を発生する疑似ランダム信号発生回路と、前記ブランキ
ング信号に応答して垂直ブランキング期間は前記疑似ラ
ンダム信号を入力信号に挿入する第１の選択器と、何ら
かの信号処理を行う信号処理回路と、前記ブランキング
パルスを前記信号処理回路での遅延時間を調整するため
の遅延回路と、任意のブランキングレベルを設定するブ
ランキングレベル設定手段と、前記遅延器の出力に応答
して垂直ブランキング期間は前記ブランキングレベルを
前記信号処理回路の出力に挿入する第２の選択器と、前
記入力信号から水平同期信号を抽出する水平同期信号分
離回路と、前記水平同期信号からクロックを生成するＰ
ＬＬ回路とを備えることを特徴とする半導体集積回路。 - 【請求項２】 入力信号の垂直ブランキング期間に任意
のランダム信号を挿入することで、半導体集積回路内の
動作率を一定にし、消費電流を安定化させることでＰＬ
Ｌ回路を安定に動作させることを特徴とする半導体集積
回路。 - 【請求項３】 入力信号の映像情報を検出する映像信号
検出回路と、前記映像検出回路の結果をもとに疑似ラン
ダム信号発生回路を制御するマイコンと、前記入力信号
から垂直同期信号を抽出する垂直同期信号分離回路と、
前記垂直同期信号が入力されて、入力信号の垂直ブラン
キング期間を示すブランキング信号を発生するパルス発
生回路と、前記マイコンに制御されて少なくても２種類
の疑似ランダム信号を発生する疑似ランダム信号発生回
路と、前記ブランキング信号に応答して垂直ブランキン
グ期間は前記疑似ランダム信号を入力信号に挿入する第
１の選択器と、何らかの信号処理を行う信号処理回路
と、前記ブランキングパルスを前記信号処理回路での遅
延時間を調整するための遅延回路と、任意のブランキン
グレベルを設定するブランキングレベル設定手段と、前
記遅延器の出力に応答して垂直ブランキング期間は前記
ブランキングレベルを前記信号処理回路の出力に挿入す
る第２の選択器と、前記入力信号から水平同期信号を抽
出する水平同期信号分離回路と、前記水平同期信号から
クロックを生成するＰＬＬ回路とを備えることを特徴と
する半導体集積回路。 - 【請求項４】 入力信号の垂直ブランキング期間に映像
信号に応じた任意のランダム信号を挿入することで、半
導体集積回路内の動作率を一定にし、消費電流を安定化
させることでＰＬＬ回路を安定に動作させることを特徴
とする半導体集積回路。 - 【請求項５】 入力信号から垂直同期信号を抽出する垂
直同期信号分離回路と、前記垂直同期信号が入力され
て、入力信号の垂直ブランキング期間を示すブランキン
グ信号を発生するパルス発生回路と、少なくとも１ライ
ンの遅延器を有し、何らかの信号処理を行う信号処理回
路と、前記ブランキング信号に応答して垂直ブランキン
グ期間は前記信号処理回路の１ラインの遅延器の出力を
入力信号に挿入する第１の選択器と、前記ブランキング
パルスを前記信号処理回路での遅延時間を調整するため
の遅延回路と、任意のブランキングレベルを設定するブ
ランキングレベル設定手段と、前記遅延器の出力に応答
して垂直ブランキング期間は前記ブランキングレベルを
前記信号処理回路の出力に挿入する第２の選択器と、前
記入力信号から水平同期信号を抽出する水平同期信号分
離回路と、前記水平同期信号からクロックを生成するＰ
ＬＬ回路とを備えることを特徴とする半導体集積回路。 - 【請求項６】 入力信号の垂直ブランキング期間に有効
画面領域内の信号を巡回させて挿入することで、半導体
集積回路内の動作率を一定にし、消費電流を安定化させ
ることでＰＬＬ回路を安定に動作させることを特徴とす
る半導体集積回路。 - 【請求項７】 入力信号から垂直同期信号を抽出する垂
直同期信号分離回路と、前記垂直同期信号が入力され
て、入力信号の垂直ブランキング期間に挿入されている
音声データ等の付加情報機関以外を示すパルスを発生す
るパルス発生回路と、少なくても１種類の疑似ランダム
信号を発生する疑似ランダム信号発生回路と、前記パル
スに応答して垂直ブランキング期間に挿入されている音
声データ等の付加情報期間以外は前記疑似ランダム信号
を入力信号に挿入する第１の選択器と、前記垂直ブラン
キング期間に挿入されている音声データを再生する信号
処理回路とを備える半導体集積回路。 - 【請求項８】 入力信号の垂直ブランキング期間に挿入
されている音声データ等の付加情報期間以外に任意のラ
ンダム信号を挿入することで、半導体集積回路内の動作
率を一定にし、消費電流を安定化させることで音声信号
処理回路を安定に動作させることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08497597A JP3514067B2 (ja) | 1997-04-03 | 1997-04-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08497597A JP3514067B2 (ja) | 1997-04-03 | 1997-04-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10285428A JPH10285428A (ja) | 1998-10-23 |
| JP3514067B2 true JP3514067B2 (ja) | 2004-03-31 |
Family
ID=13845632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08497597A Expired - Fee Related JP3514067B2 (ja) | 1997-04-03 | 1997-04-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3514067B2 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
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| KR100866952B1 (ko) | 2006-05-09 | 2008-11-05 | 삼성전자주식회사 | 홀드 타입의 디스플레이 패널 구동 장치 및 방법 |
| WO2011024308A1 (ja) * | 2009-08-31 | 2011-03-03 | パイオニア株式会社 | 映像信号処理装置、映像信号処理方法及びａｖ機器 |
-
1997
- 1997-04-03 JP JP08497597A patent/JP3514067B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10285428A (ja) | 1998-10-23 |
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