JP2007115366A - 半導体メモリチップ - Google Patents

Abstract

【課題】ＯＤＴ非同期信号からＯＤＴ同期信号への切替をＤＬＬ回路の始動時間を考慮して行うことのできる内部ＯＤＴ信号生成回路を備えたＤＲＡＭチップを提供すること。
【解決手段】内部ＣＫＥ信号生成回路６１０は、周波数対応信号で示される周波数に応じた遅延量であってＤＬＬ回路１００の始動時間を考慮して定められた遅延量をクロックイネーブル信号に付加して内部クロックイネーブル信号として出力し、ＯＤＴＬカウンタ６５０はそれをＯＤＴレーテンシ分だけ遅延させてセレクタ７００に選択切替信号として出力する。これにより、ＯＤＴ信号がアサートされている間におけるＯＤＴ非同期信号からＯＤＴ同期信号への切り替えを適切なタイミングでセレクタ７００に指示することができる。
【選択図】図１

Description

本発明は、ＯＤＴ機能を実装したＤＲＡＭチップのような半導体メモリチップに関する。

マザーボードターミネーションにおける非アクティブ状態のＤＲＡＭチップからアクティブ状態のＤＲＡＭチップへ対する信号反射等の問題を解決する手段として、ＤＲＡＭチップにターミネーション機能を実装したＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）が知られている。

ＯＤＴ機能を有するＤＲＡＭチップ上には、終端抵抗又は内部抵抗（Ｒｔｔ）のオン・オフを示すＯＤＴ信号を適宜遅延させることにより内部ＯＤＴ信号を生成する内部ＯＤＴ信号生成回路が設けられている（特許文献１参照）。

ＤＲＡＭチップがパワーダウンモード状態にある場合とそれ以外とで内部ＯＤＴ信号出力回路における遅延時間、即ち、内部ＯＤＴ信号の出力タイミングを異ならせるため、内部ＯＤＴ信号生成回路は、パワーダウンモード状態用のＯＤＴ非同期回路及び非パワーダウンモード用のＯＤＴ非同期回路とそれらの出力を選択するセレクタとを備えている。ＯＤＴ同期回路は、ＤＬＬ回路から出力される内部クロック信号をカウントして、ＯＤＴ信号をＯＤＴレーテンシ又はＯＤＴオン遅延時間を経過した後に、内部クロックに同期させたＯＤＴ同期信号を出力するものである。ＯＤＴ非同期回路は、パワーダウンモード状態下ではＤＬＬ回路の停止に伴いＯＤＴ同期信号が機能しないことを考慮して設けられている回路であり、ＯＤＴ信号を受けて、（内部クロック信号への同期を考慮することなく）そのまま又は所定時間遅延させてからＯＤＴ非同期信号として出力するものである。セレクタは、ＯＤＴ同期信号とＯＤＴ非同期信号とのいずれか一方を内部ＯＤＴ信号として選択出力するものである。

特開２００３−２２３７８４（特に、図７）

ＤＬＬ回路は、オンしてから安定した内部クロック信号を出力できるようになるまで所定の時間（以下「始動時間」という）を要する。ＯＤＴ同期回路は、ＤＬＬ回路から出力される内部クロック信号のカウントに基づいて動作するものであるので、ＤＬＬ回路の始動時間が経過するまでは適切には機能し得ない。

しかしながら、特許文献１においてはセレクタにおけるＯＤＴ同期信号とＯＤＴ非同期信号の選択にパワーダウンモード状態か非パワーダウンモード状態かを示す信号そのものが用いられており、ＤＬＬ回路の始動時間に対する考慮がなされていない。従って、ＯＤＴ信号がアサートされている間にパワーダウンモード状態から非パワーダウンモード状態に移行するといったイベントが生じると、内部ＯＤＴ信号がＯＤＴ非同期信号からから適切な動作を行うに至っていないＯＤＴ同期回路の生成したＯＤＴ同期信号へ切り替わることになり、ＯＤＴ機能が誤ってオフになってしまうといった問題が生じ得る。

そこで、本発明は、ＯＤＴ非同期信号からＯＤＴ同期信号への切替をＤＬＬ回路の始動時間を考慮して行うことのできる内部ＯＤＴ信号生成回路を備えたＤＲＡＭチップのような半導体メモリチップを提供することを目的とする。

本発明は、上述した課題を解決するための手段として、クロックイネーブル信号がアサートされているときにクロック信号に対応する内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路と、オン・オフ制御可能な内部抵抗を有するターミネーション回路と、前記内部抵抗のオン・オフを示すＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）信号を受けて該ＯＤＴ信号に対応する内部ＯＤＴ信号を生成する内部ＯＤＴ信号生成回路とを備えた半導体メモリチップにおいて、
前記内部ＯＤＴ信号生成回路は、
前記ＯＤＴ信号を受けて、前記内部クロック信号に同期したＯＤＴ同期信号を出力するＯＤＴ同期回路と、
前記ＯＤＴ信号を受けて、前記内部クロック信号との同期をとることなく、ＯＤＴ非同期信号として出力するＯＤＴ非同期回路と、
前記クロックイネーブル信号を受けて、前記ＤＬＬ回路が安定動作するまでに要する始動時間を考慮した遅延処理を含む信号生成処理を行い、選択切替信号として出力する選択切替信号生成回路と、
前記選択切替信号に応じて、前記ＯＤＴ同期信号と前記ＯＤＴ非同期信号の一方を選択して前記内部ＯＤＴ信号として出力するセレクタと
を備える半導体メモリチップを提供する。

上記の半導体メモリチップにおいて、特に複数の周波数への対応を考慮する場合には、前記選択切替信号生成回路における前記遅延処理を当該半導体メモリチップの動作周波数に応じて実行することとするのが好ましい。

本発明による内部ＯＤＴ信号生成回路では、ＤＬＬ回路の始動時間を考慮した遅延処理を含む信号生成処理を行って、クロックイネーブル信号に基づく選択切替信号の生成を行っている。従って、選択切替信号がＯＤＴ非同期信号からＯＤＴ同期信号への切替を示すこととなる時点では、ＤＬＬ回路は既に安定動作に入っており、ＯＤＴ同期回路の出力も適切なものとなっている。そのため、本発明によれば、ＯＤＴ信号がアサートされている間にパワーダウンモード状態から非パワーダウンモード状態に移行するといったイベントが生じても、ＯＤＴ機能が誤ってオフすることはない。

特に、動作周波数が異なれば所定数のクロックに対応する時間が異なることを考慮し、
動作周波数に応じて選択切替信号におけるＯＤＴ同期信号とＯＤＴ非同期信号との選択切替タイミングの調整を図っていることから、一つの半導体メモリチップで複数の動作周波数に適切に対応することができる。

以下、本発明の実施の形態による半導体メモリチップについて図面を用いて詳細に説明する。なお、以下の実施の形態における半導体メモリチップはＤＲＡＭチップであり、動作周波数に応じた周波数対応信号を内部ＯＤＴ信号生成回路に入力しているものとする。ここで、周波数対応信号は、ＤＲＡＭチップの外部ピンを通じて直接的に内部ＯＤＴ信号生成回路に入力することとしても良いし、コマンド等から推測することにより間接的にＤＲＡＭ内部で生成することとしても良い。例えば、近年のＤＲＡＭチップにはモードレジスタ（拡張モードレジスタを含む）が設けられており、そのレジスタ値をＭＲＳ信号にてプログラムするなどしてＤＲＡＭチップを所定のモードで動作させることができるようになっているが、このモードレジスタのレジスタ値に周波数に対応する値を格納することができるような場合には、その“周波数に対応する値”を周波数対応信号とすればよい。このモードレジスタに格納される値は、動作周波数を直接的に示すものであっても良いし、動作周波数を直接的に示す目的のものではないが当該レジスタ値を参照すれば動作周波数が推測できるようなものであっても良い。

（第１の実施の形態）

本発明の第１の実施の形態によるＤＲＡＭチップは、図１に示されるように、クロックイネーブル信号ＣＫＥがアサートされているときにクロック信号ＣＫに対応する内部クロック信号ＬｏＣＬＫを生成するＤＬＬ回路１００と、ＯＤＴ信号を受けてＯＤＴ信号に対応する内部ＯＤＴ信号ＯＤＴ＿ｉｎｔｅｒｎａｌを生成する内部ＯＤＴ信号生成回路２００と、内部ＯＤＴ信号ＯＤＴ＿ｉｎｔｅｒｎａｌによりオン・オフ制御可能な内部抵抗Ｒｔｔを有するターミネーション回路３００と、ターミネーション回路３００の前段に設けられたプリバッファ３５０を備えている。

内部ＯＤＴ信号生成回路２００は、ＯＤＴ同期回路４００、ＯＤＴ非同期回路５００、選択切替信号生成回路６００、及びセレクタ７００を備えている。

ＯＤＴ同期回路４００は、ＯＤＴ信号を受けて、ＯＤＴレーテンシ（ＯＤＴＬ）だけ内部クロック信号ＬｏＣＬＫをカウントした後に、内部クロック信号ＬｏＣＬＫに同期したＯＤＴ同期信号ＯＤＴ＿Ｓｙｎｃを出力する。本実施の形態におけるＯＤＴレーテンシは、５クロックである。

ＯＤＴ非同期回路５００は、ＯＤＴ信号を受けて、内部クロック信号ＬｏＣＬＫとの同期をとることなく、そのまま又は若干の遅延を伴ってＯＤＴ非同期信号ＯＤＴ＿Ａｓｙｎｃとして出力する。

選択切替信号生成回路６００は、クロックイネーブル信号ＣＫＥを受けて、クロックイネーブル信号ＣＫＥに対してＤＬＬ回路１００の始動時間を考慮した遅延処理を含む信号生成処理を行い、選択切替信号ＳＥＬとして出力する。ここで、本実施の形態による選択切替信号生成回路６００は、ＤＲＡＭチップの動作周波数に一意に対応した内容を有する周波数対応信号を内部ＯＤＴ信号生成回路２００の外部から入力され、当該周波数対応信号の内容に基づいて、動作周波数に応じて異なる遅延量をクロックイネーブル信号ＣＫＥに対して付加する遅延処理を行う。

セレクタ７００は、選択切替信号ＳＥＬに応じて、ＯＤＴ同期信号ＯＤＴ＿ＳｙｎｃとＯＤＴ非同期信号ＯＤＴ＿Ａｓｙｎｃの一方を選択して、内部ＯＤＴ信号ＯＤＴ＿Ｉｎｔｅｒｎａｌとして出力する。

このように、本実施の形態においては、ＤＲＡＭチップがパワーダウンモードから抜ける際においても、パワーダウンモードか否かを実質的に示す信号であるクロックイネーブル信号ＣＫＥをそのままセレクタ７００に入力するのではなく、クロックイネーブル信号ＣＫＥに対してＤＬＬ回路１００の始動時間を考慮した遅延処理を行ってから選択切替信号ＳＥＬとしてセレクタ７００に入力しているので、ＯＤＴ非同期信号ＯＤＴ＿ＡｓｙｎｃからＯＤＴ同期信号ＯＤＴ＿Ｓｙｎｃへの切替時に内部ＯＤＴ信号ＯＤＴ＿ｉｎｔｅｒｎａｌが誤ってネゲートされてしまうことを防ぐことができる。

加えて、本実施の形態による選択切替信号生成回路６００は、ＤＲＡＭチップの動作周波数に応じた遅延処理を行うことができることから、当該ＤＲＡＭチップに関して想定される複数の周波数のうちのいずれの周波数で動作させられた場合であっても、ＯＤＴ非同期信号ＯＤＴ＿ＡｓｙｎｃからＯＤＴ同期信号ＯＤＴ＿Ｓｙｎｃへの切り替えを適切なタイミングでセレクタ７００に指示することができる。

再び選択切替信号生成回路６００の構成について図１及び図２を参照して詳述すると、選択切替信号生成回路６００は、ＤＲＡＭチップの動作周波数に応じた周波数対応信号を入力するための周波数対応信号端子を有する内部クロックイネーブル信号生成回路６１０と、ＯＤＴＬカウンタ６２０とを備えている。

内部クロックイネーブル信号生成回路６１０は、クロックイネーブル信号ＣＫＥを受けて、周波数対応信号で示されるＤＲＡＭチップの動作周波数を考慮した遅延処理を行って内部クロックイネーブル信号ＣＫＥ＿ｉｎｔｅｒｎａｌを生成する。

ＯＤＴＬカウンタ６５０は、内部クロックイネーブル信号ＣＫＥ＿ｉｎｔｅｒｎａｌを受けて、クロック信号ＣＫをＯＤＴレーテンシに相当する所定クロック数（本実施の形態においては５クロック）だけカウントした後、選択切替信号ＳＥＬとして出力する。

詳しくは、内部クロックイネーブル信号生成回路６１０は、中間信号生成回路６２０と遅延処理部６３０を備えている。

中間信号生成回路６２０は、クロックイネーブル信号ＣＫＥを受けて、一定数だけクロック信号ＣＫをカウントした後に、中間信号ＣＫＥ＿ｉｍとして出力する。かかる中間信号生成回路６２０は、例えば図２に示されるように、フリップフロップ６２１をカウントすべきクロック数に相当する数だけ従属接続してなるシフトレジスタによって構成することができる。

中間信号生成回路６２０におけるクロック信号ＣＫのカウント数は、想定される動作周波数のうちの最も低い周波数を基準として、カウント時間をＤＬＬ回路１００の始動時間に対応させるようにして定められている。本実施の形態においては、想定されるＤＲＡＭチップの動作周波数を４００ＭＨｚ、５３３ＭＨｚ、６６７ＭＨｚ、８００ＭＨｚの４つとし、ＤＬＬ回路１００の始動時間（２０ｎｓ）に対して４００ＭＨｚの場合（１ｔＣＫ＝２．５ｎｓ）を考慮して中間信号生成回路６２０におけるクロック信号ＣＫのカウント数を１０クロックとしている。即ち、動作周波数が４００ＭＨｚの場合には、中間信号生成回路６２０における遅延時間は２５ｎｓに相当することとなり、動作周波数が５３３ＭＨｚの場合には、同遅延時間は約１８．７５ｎｓに相当することになる。

遅延処理部６３０は、周波数対応信号によって示される動作周波数に応じた時間だけ中間信号ＣＫＥ＿ｉｍを遅延させ、内部クロックイネーブル信号ＣＫＥ＿ｉｍｔｅｒｎａｌとしてＯＤＴＬカウンタ６５０に対して出力する。

本実施の形態における遅延処理部６３０は、図２に略図として示されるように、１０個のフリップフロップ６３１を従属接続してなるシフトレジスタと、周波数対応信号が入力される遅延量調整用セレクタ６３７とを備えている。遅延量調整用セレクタ６３７には、中間信号生成回路６２０の出力部とシフトレジスタの最終段のフリップフロップの出力端子６３５とが接続されており、且つ、フリップフロップ６３１を従属接続してなるシフトレジスタにおける３つ目と４つ目のフリップフロップ６３１間の接続点及び６つ目と７つ目のフリップフロップ６３１間の接続点から引き出されたタップ６３３が接続されている。即ち、遅延量調整用セレクタ６３７には、中間信号ＣＫＥ＿ｉｍ（ＣＫＥを１０ｔＣＫ分遅延させた信号）、２つのタップ６３３上に現れるオンタップ信号（ＣＫＥを１３及び１６ｔＣＫ分遅延させた信号）及び遅延処理部６３０内部のシフトレジスタの出力端子６３５上に現れる出力信号（ＣＫＥを２０ｔＣＫ分遅延させた信号）の４つが入力されることとなり、遅延量調整用セレクタ６３７は、それら４つの信号のうちの一つを動作周波数に応じて選択する。

このような構成によれば、周波数対応信号に応じて４つの周波数に適切に対応した遅延量をクロックイネーブル信号ＣＫＥに付加して内部クロックイネーブル信号ＣＫＥ＿ｉｎｔｅｒｎａｌを生成することができる。

より具体的には、図３及び図４を参照すると、動作周波数が４００ＭＨｚの場合には、内部クロックイネーブル信号生成回路６１０によりクロックイネーブル信号ＣＫＥに付加される遅延量ｔＸＰＤＬＬは１０クロック（＝２５ｎｓ）であり、一方、動作周波数が５３３ＭＨｚの場合には、遅延量ｔＸＰＤＬＬは１３クロック（＝２４．４ｎｓ）である。仮に、内部クロック信号生成回路６１０が動作周波数を考慮せずにクロックイネーブル信号ＣＫＥを一定クロック数だけ遅延させて内部クロックイネーブル信号ＣＫＥ＿ｉｎｔｅｒｎａｌを生成するものであるとすると、動作周波数が５３３ＭＨｚの場合、１０クロック相当の遅延量ｔＸＰＤＬＬは約１８．７５ｎｓとなってしまい、ＤＬＬ回路１００の始動時間（２０ｎｓ）よりも短くなり、内部ＯＤＴ信号ＯＤＴ＿ｉｎｔｅｒｎａｌが意図せずにオフになってＯＤＴ機能の誤動作が生じてしまう。しかしながら、本実施の形態においては、動作周波数に応じて内部クロックイネーブル信号生成回路６１０における遅延量ｔＸＰＤＬＬの調整を図っていることから、動作周波数が４００ＭＨｚ及び５３３ＭＨｚのいずれの場合にもセレクタ７００におけるＯＤＴ非同期信号ＯＤＴ＿ＡｓｙｎｃからＯＤＴ同期信号ＯＤＴ＿Ｓｙｎｃへの切替マージンが約４〜５ｎｓほどあり、切替誤動作が生じることはない。

なお、ＯＤＴ同期信号とＯＤＴ非同期信号の切替制御の精度を上げるためには、上掲の実施の形態のように周波数対応信号の内容と動作周波数とが一対一に対応していることが好ましい。しかしながら、本発明を解釈するにあたっては、用語“動作周波数に応じた”は“動作周波数と一対一に対応している”場合のみならず、“客観的にみて動作周波数との関連が認められる”場合を含むと考えてよい。例えば、周波数対応信号がある値を示す場合には想定されている動作周波数のうち互いに近い２つの周波数のいずれかが実際の動作周波数であると考えられるといったように、周波数対応信号の内容から凡その動作周波数が把握可能であるときには、その凡その動作周波数のうちで最も高いものに合わせて内部クロックイネーブル信号生成回路６１０における遅延量を決定することとすれば、切替マージンを想定される周波数のうちで最も低いものに合わせて設計することができる。より具体的には、例えば、ＤＲＡＭチップが４００ＭＨｚ、５３３ＭＨｚ、６６７ＭＨｚ、８００ＭＨｚで動作する（転送レートはそれぞれの倍）ものとし、モードレジスタには周波数と関連のあるレジスタ値が格納されているものとする。詳しくは、当該レジスタ値が“Ａ”の場合には動作周波数が４００ＭＨｚであり、レジスタ値が“Ｂ”の場合には動作周波数が４００ＭＨｚ又は５３３ＭＨであり、レジスタ値が“Ｃ”の場合には動作周波数が５３３ＭＨｚ又は６６７ＭＨｚであり、レジスタ値が“Ｄ”の場合には動作周波数が５３３ＭＨｚ、６６７ＭＨｚ又は８００、レジスタ値が“Ｅ”の場合には動作周波数が６６７ＭＨｚ又は８００ＭＨｚであったとする。このような場合に、このモードレジスタのレジスタ値を周波数対応信号として利用すれば、上述したような効果を得ることができる。即ち、当該レジスタ値が“Ｂ”の場合には動作周波数が６６７ＭＨであるとして内部クロックイネーブル信号生成回路６１０における遅延量を決定することとすればよい。内部クロックイネーブル信号生成回路６１０における遅延量を動作周波数６６７ＭＨｚに合わせておけば、切替マージンの方は４００ＭＨｚの場合に近い値に設定することができる。

（第２の実施の形態）
本発明の第２の実施の形態によるＤＲＡＭチップは、前述の第１の実施の形態によるＤＲＡＭチップの変形例であり、図１における内部クロックイネーブル信号生成回路６１０、特に内部クロックイネーブル信号生成回路６１０に含まれる遅延処理部の具体的構成のみにおいて第１の実施の形態によるＤＲＡＭチップと異なるものである。従って、以下においては、内部クロックイネーブル信号生成回路６１０内の遅延処理部のみについて詳細に説明することとし、その他については、説明を省略する。

図５を参照すると本実施の形態によるＤＲＡＭチップにおける遅延処理部６４０は、３つのディレイ素子６４１_１〜６４１_３を従属接続してなるディレイ回路と、周波数対応信号が入力される遅延量調整用セレクタ６４７とを備えている。遅延量調整用セレクタ６４７には、中間信号生成回路６２０の出力部とディレイ回路における最終段のディレイ素子６４１_３の出力端子６４５が接続されており、且つ、隣接する２組のディレイ素子間の接続点のそれぞれから引き出されたタップ６４３が接続されている。

ここで、各ディレイ素子６４１_１〜６４１_３における遅延量ｄ１、ｄ２−ｄ１、ｄ３−（ｄ１＋ｄ２）、延いては各ディレイ素子６４１_１〜６４１_３における出力と中間信号ＣＫＥ＿ｉｍとの差ｄ１、ｄ２、ｄ３は、それぞれ動作周波数が５３３ＭＨｚの場合、６６７ＭＨｚの場合、８００ＭＨｚの場合を考慮して決められている。それ故、遅延量調整用セレクタ６４７には、中間信号ＣＫＥ＿ｉｍ（ＣＫＥを１０ｔＣＫ分遅延させた信号）、２つのタップ６３３上に現れるオンタップ信号（ＣＫＥを１０ｔＣＫ＋ｄ１だけ遅延させた信号及びＣＫＥを１０ｔＣＫ＋ｄ２だけ遅延させた信号）及びディレイ回路の出力端子６４５上に現れる出力信号（ＣＫＥを１０ｔＣＫ＋ｄ３だけ遅延させた信号）の４つが入力されることとなり、遅延量調整用セレクタ６４７は、それら４つの信号のうちの一つを動作周波数に応じて選択する。

このような構成によれば、前述した第１の実施の形態と同様に、周波数対応信号に応じて４つの周波数に適切に対応した遅延量をクロックイネーブル信号ＣＫＥに付加して内部クロックイネーブル信号ＣＫＥ＿ｉｎｔｅｒｎａｌを生成することができる。

本発明の第１の実施の形態によるＤＲＡＭチップの構成を部分的に示す図である。 図１に示される選択切替信号生成回路の構成を示す図である。 動作周波数が４００ＭＨｚの場合における図１に示される半導体メモリチップにおける動作を示すタイミングチャートである。 動作周波数が５３３ＭＨｚの場合における図１に示される半導体メモリチップにおける動作を示すタイミングチャートである。 本発明の第２の実施の形態による半導体メモリチップにおける選択切替信号生成回路の構成を示す図である。

符号の説明

１００ ＤＬＬ回路
２００ 内部ＯＤＴ信号生成回路
３００ ターミネーション
３５０ プリバッファ
４００ ＯＤＴ同期回路
５００ ＯＤＴ非同期回路
６００ 選択切替信号生成回路
６１０ 内部ＣＫＥ信号生成回路
６２０ 中間信号生成回路
６２１ フリップフロップ（Ｆ／Ｆ）
６３０ 遅延処理部
６３１ フリップフロップ（Ｆ／Ｆ）
６３３ タップ
６３５ 出力端子
６３７ 遅延量調整用セレクタ
６４０ 遅延処理部
６４１ ディレイ素子（Ｄｅｌａｙ）
６４３ タップ
６４５ 出力端子
６４７ 遅延量調整用セレクタ
６５０ ＯＤＴＬカウンタ
７００ セレクタ

Claims (9)

1. クロックイネーブル信号がアサートされているときにクロック信号に対応する内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路と、オン・オフ制御可能な内部抵抗を有するターミネーション回路と、前記内部抵抗のオン・オフを示すＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）信号を受けて該ＯＤＴ信号に対応する内部ＯＤＴ信号を生成する内部ＯＤＴ信号生成回路とを備えた半導体メモリチップにおいて、
   前記内部ＯＤＴ信号生成回路は、
   前記ＯＤＴ信号を受けて、前記内部クロック信号に同期したＯＤＴ同期信号を出力するＯＤＴ同期回路と、
   前記ＯＤＴ信号を受けて、前記内部クロック信号との同期をとることなく、ＯＤＴ非同期信号として出力するＯＤＴ非同期回路と、
   前記クロックイネーブル信号を受けて、前記ＤＬＬ回路が安定動作するまでに要する始動時間を考慮した遅延処理を含む信号生成処理を行い、選択切替信号として出力する選択切替信号生成回路と、
   前記選択切替信号に応じて、前記ＯＤＴ同期信号と前記ＯＤＴ非同期信号の一方を選択して前記内部ＯＤＴ信号として出力するセレクタと、
   を備えており、
   前記選択切替信号生成回路における前記遅延処理は、当該半導体メモリチップの動作周波数に応じて実行されるものである、
   半導体メモリチップ。
2. 前記ＯＤＴ同期回路は、前記ＯＤＴ信号を受けて、ＯＤＴレーテンシに対応する所定クロック数だけ前記内部クロック信号をカウントした後に前記ＯＤＴ同期信号として出力するものであり、
   前記選択切替信号生成回路は、
   前記クロックイネーブル信号を受けて、前記遅延処理を行って内部クロックイネーブル信号を生成する内部クロックイネーブル信号生成回路と、
   該内部クロックイネーブル信号を受けて、前記クロック信号を前記所定クロック数だけカウントした後、前記選択切替信号として出力するＯＤＴＬカウンタと
   を備えている、
   請求項１記載の半導体メモリチップ。
3. 前記内部クロックイネーブル信号生成回路は、
   前記クロックイネーブル信号を受けて、一定数だけ前記クロック信号をカウントした後に、中間信号として出力する中間信号生成回路と、
   該中間信号を前記動作周波数に応じた時間だけ遅延させてから、前記内部クロックイネーブル信号として出力する遅延処理部と
   を備えている、請求項２記載の半導体メモリチップ。
4. 前記遅延処理部は、
   複数のフリップフロップを従属接続し、且つ、最終段のフリップフロップの出力端子に加えて少なくとも隣接する一組のフリップフロップ間の接続点から引き出されたタップを備え、フリップフロップの段数に応じて前記中間信号をシフトしてなるオンタップ信号及び出力信号を前記タップ及び前記最終段のフリップフロップの出力端子上に出力するシフトレジスタと、
   前記中間信号、前記オンタップ信号又は前記出力信号のいずれか一つを、前記動作周波数に応じて選択する、遅延量調整用セレクタと
   を備えている、請求項３記載の半導体メモリチップ。
5. 前記遅延処理部は、
   複数のディレイ素子を従属接続し、且つ、最終段のディレイ素子の出力端子に加えて少なくとも隣接する一組のディレイ素子間の接続点から引き出されたタップを備え、ディレイ素子の段数及び各ディレイ素子における遅延時間に応じて前記中間信号を遅延させてなるオンタップ信号及び出力信号を前記タップ及び前記最終段のディレイ素子の出力端子上に出力するディレイ回路と、
   前記中間信号、前記オンタップ信号又は前記出力信号のいずれか一つを、前記動作周波数に応じて選択する、遅延量調整用セレクタと
   を備えている、請求項３記載の半導体メモリチップ。
6. 前記中間信号生成回路における前記クロック信号のカウント数は、想定される動作周波数のうちの最も低い周波数を基準として、カウント時間を前記始動時間に対応させるようにして定められている
   請求項４又は５記載の半導体メモリチップ。
7. 前記シフトレジスタ又は前記ディレイ回路は、想定される動作周波数が４以上の場合、前記フリップフロップ又は前記ディレイ素子の段数を３以上とし、互いに異なる遅延時間を有する２以上の前記オンタップ信号を出力する２以上の前記タップが引き出されてなるものである、
   請求項６記載の半導体メモリチップ。
8. 前記内部クロックイネーブル信号生成回路は、当該半導体メモリチップの動作周波数に応じた周波数対応信号を入力するための周波数対応信号端子を有しており、該周波数対応信号に応じた周波数を考慮して前記遅延処理を行う
   請求項１乃至７のいずれかに記載の半導体メモリチップ。
9. モードレジスタに設定された値であって前記動作周波数に応じた値を前記周波数対応信号として利用する
   請求項８記載の半導体メモリチップ。
   

Images