JP7174557B2 - データ出力装置およびａｄ変換装置 - Google Patents

Description

本発明は、データ出力装置およびＡＤ変換装置に関する。

従来、アナログデジタル（ＡＤ）変換器等が生成したデジタル信号を所定のタイミングで出力するデータ出力装置が知られている（例えば、特許文献１および２参照）。
特許文献１ 米国特許第６３１０５７０号明細書
特許文献２ 特許第５９４０４１３号公報

ＡＤ変換器の動作タイミングと、ノイズ源となる他の回路の動作タイミングとが近い場合、他の回路の動作ノイズがＡＤ変換器のサンプリングに干渉して、ＡＤ変換器の特性が劣化する場合がある。この対策としてＡＤ変換器の動作タイミングの後にノイズ源となる他の回路を動作させるタイミング設計がなされてきたが、ＡＤ変換器のサンプリング周波数が高くなると、ＡＤ変換器と他の回路との間のタイミングが製造プロセスばらつき・電源電圧変動・温度変動（ＰＶＴ変動）によって変化する影響度が大きくなり、高速・高性能化の課題となっている。

これに対して、ＡＤ変換器の動作タイミングを変化させつつＡＤ変換器の特性劣化を測定して、特性劣化が小さくなるような動作タイミングに設定するキャリブレーションが考えられる。しかし、ＡＤ変換器の実動作前にキャリブレーション動作が必要になる。また、キャリブレーション後における温度・電源電圧等の変動にも追従できない。

また、実動作時にＡＤ変換器の動作タイミングを調整することも考えられる。しかし、ＡＤ変換器のサンプリングクロックの位相を操作すると、操作回路自身のフリッカーノイズまたは温度ノイズ等によって、サンプリングクロックのジッタ（位相ノイズ）特性が劣化することで、ＡＤ変換器の特性劣化が生じてしまう。

上記課題を解決するために、本発明の第１の態様においては、ＡＤ変換器から受け取ったデジタル信号を出力するデータ出力装置を提供する。データ出力装置は、同期クロックを生成する検出ウィンドウ生成回路を備えてよい。データ出力装置は、デジタル信号に基づくプリ出力信号を、同期クロックに応じて出力するデータ出力同期回路を備えてよい。データ出力装置は、データ出力同期回路から受け取ったプリ出力信号に基づいて、データ出力信号を出力する出力バッファを備えてよい。データ出力装置は、ＡＤ変換器のサンプリングクロックの位相と、出力バッファの動作タイミングとに基づいて、同期クロックの位相を制御する位相モニタ回路を備えてよい。

位相モニタ回路は、サンプリングクロックおよび出力バッファの動作タイミングの位相差が、予め設定される基準値以上となるように、同期クロックの位相を制御してよい。

位相モニタ回路は、プリ出力信号のエッジタイミングから、データ出力信号のエッジタイミングまでの期間内に、サンプリングクロックのエッジタイミングが含まれなくなるように、同期クロックの位相を制御してよい。

位相モニタ回路は、プリ出力信号と、データ出力信号との間の遅延時間に基づいて、出力バッファの駆動力を制御してよい。

位相モニタ回路は、遅延時間が短いほど出力バッファの駆動力を弱くし、遅延時間が長いほど出力バッファの駆動力を強くしてよい。

位相モニタ回路は、データ出力信号のエッジタイミングが、セットアップ／ホールドタイムを満たすべく設定された期間内となるように、同期クロックの位相を制御してよい。

検出ウィンドウ生成回路は、入力される基準クロックを異なる遅延時間で遅延させた複数の遅延クロックを含む多位相クロックを生成してよい。位相モニタ回路は、多位相クロックに基づいてサンプリングクロックとデータ出力信号の位相を検出し、検出結果に基づいて、いずれかの遅延クロックを選択する選択信号を生成してよい。検出ウィンドウ生成回路は、選択信号に対応する遅延クロックを、同期クロックとして出力してよい。

本発明の第２の態様においては、第１の態様に係るデータ出力装置と、データ出力装置にデジタル信号を入力するＡＤ変換器とを備えるＡＤ変換装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一つの実施形態に係るＡＤ変換装置１０００の構成例を示すブロック部である。 ＡＤ変換装置１０００の動作例を示すタイミングチャートである。 図２の例に、出力バッファ１５０の動作ノイズを追加したタイミングチャートである。 検出ウィンドウ生成回路１２０の構成例を示すブロック図である。 図４に示した検出ウィンドウ生成回路１２０の動作例を示すタイミングチャートである。 図４に示した検出ウィンドウ生成回路１２０の動作例を示すタイミングチャートである。 図４に示した検出ウィンドウ生成回路１２０の動作例を示すタイミングチャートである。 図１に示したデータ出力同期回路１４０の一例を示すブロック図である。 図１に示した位相モニタ回路１３０の一例を示すブロック図である。 図９に示した位相検出回路１３１０の一例を示すブロック図である。 図１０に示した位相検出回路１３１０の動作例を示すタイミングチャートである。 図１０に示した位相検出回路１３１０の他の動作例を示すタイミングチャートである。 サンプリングクロックＡＣＬＫのエッジタイミングが、基準クロックＢＩＣＫの１周期中の左側期間にある場合を示す図である。 サンプリングクロックＡＣＬＫのエッジタイミングが、基準クロックＢＩＣＫの１周期中の中央期間にある場合を示す図である。 サンプリングクロックＡＣＬＫのエッジタイミングが、基準クロックＢＩＣＫの１周期中の右側期間にある場合を示す図である。 検出ウィンドウ生成回路１２０および位相モニタ回路１３０の動作の概要を示すフローチャートである。 本発明の他の実施形態に係るＡＤ変換装置２０００の構成例を示すブロック図である。 ＡＤ変換装置２０００の動作例を示すタイミングチャートである。 位相モニタ回路２３０の構成例を示すブロック図である。 出力バッファ１５０の駆動力を制御する場合の、位相モニタ回路２３０の動作例を示すフローチャートである。 検出ウィンドウ生成回路１２０および位相モニタ回路２３０の動作の概要を示すフローチャートである。 ＡＤ変換器１０のセンシティブタイミングが、基準クロックＢＩＣＫの立ち下がりエッジの直後の期間６に配置されている例を示している。 図２０Ａよりも基準クロックＢＩＣＫの周期が長い例を示している。 サンプリングクロックＡＣＬＫの立ち下がりエッジが、基準クロックＢＩＣＫが論理値１を示す期間に配置されている例を示している。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係るＡＤ変換装置１０００の構成例を示すブロック部である。ＡＤ変換装置１０００は、入力されるアナログ信号をデジタル信号に変換したデータ出力信号ＤＯＵＴを出力する。

本例のＡＤ変換装置１０００は、ＡＤ変換器１０、デジタル処理回路１６およびデータ出力装置１００を備える。ＡＤ変換器１０、デジタル処理回路１６およびデータ出力装置１００は、同一のシステム基板に実装されていてよく、同一の半導体チップに集積されていてよく、共通の電源により駆動されていてよく、共通のグランドに接続されていてもよい。データ出力装置１００は、ＡＤ変換器１０から受け取ったデジタル信号を、所定のタイミングで出力する。

ＡＤ変換器１０は、サンプリング回路１２およびアナログ処理回路１４を有する。サンプリング回路１２は、入力されるアナログ信号を、入力されるサンプリングクロックＡＣＬＫに応じてサンプリングする。サンプリング回路１２は、サンプリングクロックＡＣＬＫのエッジタイミングに応じて、アナログ信号の信号レベルを検知できる回路であればよい。

アナログ処理回路１４は、サンプリング回路１２がサンプリングしたアナログの信号レベルに対して所定の処理を行う。例えばアナログ処理回路１４は、サンプリング回路１２が検出したアナログ信号の信号レベルと、所定の参照値とを比較して、当該信号レベルに応じたデジタル値を決定する。アナログ処理回路１４は、当該デジタル値に応じたデジタル信号を出力する。アナログ処理回路１４は、積分回路、比較回路等を有してよい。

デジタル処理回路１６は、ＡＤ変換器１０から入力されたデジタル信号に対して所定の処理を行ったデジタル信号ＤＡＴＡを出力する。デジタル処理回路１６は、デジタル信号の所定の周波数帯域の成分を除去するフィルタリング等の処理を行ってよい。

ＡＤ変換器１０のサンプリング終了タイミング等のセンシティブタイミングにおいて、データ出力装置１００の動作ノイズがＡＤ変換器１０に伝達されると、ＡＤ変換器１０の信号対雑音比、ＴＨＤ＋Ｎ（全高調波歪＋ノイズ）等の特性が劣化する場合がある。サンプリング終了タイミングとは、例えばサンプリングクロックの論理値が１の場合にアナログ信号の信号レベルを取り込むＡＤ変換器１０において、サンプリングクロックの論理値が１から０に変化するタイミングである。本例のデータ出力装置１００は、比較的に大きい動作ノイズを発生する出力バッファの動作タイミングと、ＡＤ変換器１０の動作タイミングとを直接モニタして、ＡＤ変換器１０の特性劣化が小さくなるように出力バッファの動作タイミングを制御する。これにより、実動作前のキャリブレーションをせずとも、ＡＤ変換器１０の特性劣化を抑制できる。また、ＡＤ変換器１０のサンプリングクロックを制御するのではなく、出力バッファの動作タイミングを制御するので、ＡＤ変換器１０のサンプリングクロックのジッタ特性劣化に起因するＡＤ変換器の特性劣化が生じるのを抑制できる。

本例のデータ出力装置１００は、検出ウィンドウ生成回路１２０、位相モニタ回路１３０、データ出力同期回路１４０および出力バッファ１５０を備える。検出ウィンドウ生成回路１２０は、同期クロックＤＣＬＫを生成する。本例の検出ウィンドウ生成回路１２０は、入力される基準クロックＢＩＣＫを異なる遅延時間で遅延させた複数の遅延クロックを含む多位相クロックＷＣＬＫを生成する。検出ウィンドウ生成回路１２０は、複数の遅延クロックのうち、位相モニタ回路１３０により指定される遅延クロックを、同期クロックＤＣＬＫとして出力してよい。本明細書においては、Ｎ個の遅延クロックを含む多位相クロックをＷＣＬＫ［Ｎ：１］と称する。Ｎは２以上の整数である。なお括弧内のＮ：１は、１番目からＮ番目までのビットを含んでいることを指す。つまり本例の多位相クロックＷＣＬＫは、１番目からＮ番目までのビットを有するデジタル信号として出力され、一つのビットが一つの遅延クロックに対応する。検出ウィンドウ生成回路１２０は、基準クロックＢＩＣＫの周期ＴをＮ分割した多位相クロックＷＣＬＫを生成してよい。この場合、多位相クロックＷＣＬＫに含まれる複数の遅延クロックの位相はＴ／Ｎずつ異なっている。

データ出力同期回路１４０は、デジタル信号ＤＡＴＡに基づくプリ出力信号ＰＲＥＤＯＵＴを、同期クロックＤＣＬＫに応じて出力する。例えばデータ出力同期回路１４０は、入力されるデジタル信号ＤＡＴＡのデジタル値を、同期クロックＤＣＬＫの所定のエッジで取得して順次出力する。

出力バッファ１５０は、データ出力同期回路１４０から受け取ったプリ出力信号ＰＲＥＤＯＵＴに基づいて、データ出力信号ＤＯＵＴを出力する。例えば出力バッファ１５０は、所定の高電圧および低電圧が印加され、プリ出力信号ＰＲＥＤＯＵＴの論理値に応じて高電圧および低電圧のいずれかを出力する出力回路を有する。

位相モニタ回路１３０は、ＡＤ変換器１０のサンプリングクロックＡＣＬＫの位相と、出力バッファ１５０の動作タイミングとに基づいて、同期クロックＤＣＬＫの位相を制御する。位相モニタ回路１３０は、出力バッファ１５０の動作タイミングとして、データ出力信号ＤＯＵＴのエッジタイミング（すなわち位相）を用いてよい。他の例では、位相モニタ回路１３０は、出力バッファ１５０の動作タイミングとして、プリ出力信号ＰＲＥＤＯＵＴのエッジタイミングを用いてよく、更にはプリ出力ＰＲＥＤＯＵＴとデータ出力ＤＯＵＴの両方のエッジタイミングを用いてもよく、出力バッファ１５０の動作タイミングを示す他の情報を用いてもよい。

位相モニタ回路１３０は、検出ウィンドウ生成回路１２０が生成した多位相クロックＷＣＬＫ［Ｎ：１］を用いて、サンプリングクロックＡＣＬＫおよびデータ出力信号ＤＯＵＴの位相を検出してよい。位相モニタ回路１３０は、多位相クロックＷＣＬＫに含まれるそれぞれの遅延クロックのエッジタイミングで、サンプリングクロックＡＣＬＫおよびデータ出力信号ＤＯＵＴの論理値を検出してよい。位相モニタ回路１３０は、サンプリングクロックＡＣＬＫおよびデータ出力信号ＤＯＵＴのそれぞれについて、論理値が変化するタイミング、すなわちエッジタイミングを検出する。

位相モニタ回路１３０は、サンプリングクロックＡＣＬＫとデータ出力信号ＤＯＵＴの位相検出結果に基づいて、いずれかの遅延クロックを選択する選択信号ＣＳＥＬ［Ｍ：１］を生成して、検出ウィンドウ生成回路１２０に通知してよい。Ｍは１以上の整数である。選択信号ＣＳＥＬは、Ｎ個の遅延クロックのうち１つを指定できるビット数を有している。位相モニタ回路１３０は、出力バッファ１５０の動作ノイズが、ＡＤ変換器１０の特性に与える影響が小さくなるように、同期クロックＤＣＬＫの位相を制御する。例えば位相モニタ回路１３０は、サンプリングクロックＡＣＬＫおよびデータ出力信号ＤＯＵＴの位相差が、予め設定される基準値以上となるように、同期クロックＤＣＬＫの位相を制御する。位相モニタ回路１３０は、ＡＤ変換器１０のサンプリング終了タイミングに対応するサンプリングクロックＡＣＬＫのエッジと、データ出力信号ＤＯＵＴの各エッジとの位相差が基準値以上となるように、同期クロックＤＣＬＫの位相を制御してよい。

検出ウィンドウ生成回路１２０は、多位相クロックＷＣＬＫに含まれる複数の遅延クロックの位相が、所定の位相に調整できたか否かを示す完了信号ＷＥＮＤを位相モニタ回路１３０に通知してよい。位相モニタ回路１３０は、複数の遅延クロックの位相の調整が完了した後のサンプリングクロックＡＣＬＫおよびデータ出力信号ＤＯＵＴの位相を用いて、選択信号ＣＳＥＬ［Ｍ：１］を生成してよい。また、位相モニタ回路１３０は、完了信号ＷＥＮＤが位相調整が完了していないことを示している間は、選択信号ＣＳＥＬ［Ｍ：１］を変更するための内部信号をマスクして、選択信号ＣＳＥＬ［Ｍ：１］が変化しないようにしてもよい。

また、位相モニタ回路１３０は、データ出力信号ＤＯＵＴのエッジタイミングが、セットアップ／ホールドタイムを満たすべく設定された期間内となるように、同期クロックＤＣＬＫの位相を制御することが好ましい。セットアップ／ホールドタイムは、例えばデータ出力装置１００からデータ出力信号ＤＯＵＴを受け取る後段回路のセットアップ／ホールドタイムである。位相モニタ回路１３０は、データ出力信号ＤＯＵＴが所定のセットアップ／ホールドタイムを満たす範囲内で、同期クロックＤＣＬＫの位相を調整して出力バッファ１５０の動作ノイズによるＡＤ変換器１０の特性劣化を抑制する。

図２は、ＡＤ変換装置１０００の動作例を示すタイミングチャートである。本例のＡＤ変換器１０では、サンプリングクロックＡＣＬＫの立ち下がりエッジのタイミングを、サンプリング終了タイミングとする。つまりＡＤ変換器１０は、サンプリングクロックＡＣＬＫの立ち下がりエッジのタイミングにおけるアナログ信号の信号レベルを、デジタル信号ＤＡＴＡに変換する。

図２に示す例では、基準クロックＢＩＣＫの周期を１０分割して（つまりＮ＝１０）、多位相クロックＷＣＬＫ［Ｎ：１］を生成している。また、図２においては、多位相クロックに含まれるそれぞれの遅延クロックを、ＷＣＬＫ［ｋ］で示している。本例のｋは１から１０の整数である。本例のそれぞれの遅延クロックＷＣＬＫ［ｋ］は、基準クロックＢＩＣＫが、Ｔ（ｋ－１）／Ｎだけ遅延した信号である。なおＴは基準クロックＢＩＣＫの周期である。Ｎの値は１０に限定されない。

図２の例では、選択信号ＣＳＥＬ［Ｍ：１］の初期値は１である。この場合、検出ウィンドウ生成回路１２０は、遅延クロックＷＣＬＫ［１］を同期クロックＤＣＬＫとして出力する。

位相モニタ回路１３０は、データ出力信号ＤＯＵＴが、所定のセットアップ／ホールドタイムの条件を満たしているか否かを判定する。図２においては、セットアップ／ホールドタイムの条件を満たすデータ出力信号ＤＯＵＴのエッジタイミングの期間をＰａｓｓとし、満たさない期間をＦａｉｌとしている。本例の位相モニタ回路１３０は、データ出力信号ＤＯＵＴのエッジタイミングが、Ｐａｓｓ期間／Ｆａｉｌ期間のいずれの位置にあるかを検出する。位相モニタ回路１３０は、データ出力信号ＤＯＵＴが、セットアップタイムおよびホールドタイムのいずれの条件を満たしていないかを検出してよい。

図２の例では、遅延クロックＷＣＬＫ［１］を同期クロックＤＣＬＫとして出力した場合に、データ出力信号ＤＯＵＴがホールドタイムの条件を満たしていない。本例の位相モニタ回路１３０は、データ出力信号ＤＯＵＴの位相を遅らせてホールドタイムを増大させるべく、現状の遅延クロックＷＣＬＫ［１］よりも位相の遅れた遅延クロックを選択する。本例では、位相モニタ回路１３０は、選択信号ＣＳＥＬ［Ｍ：１］＝３として、遅延クロックＷＣＬＫ［３］を選択している。図２の例ではデータ出力信号ＤＯＵＴがホールドタイムの条件を満たしていない場合を説明したが、データ出力信号ＤＯＵＴがセットアップタイムの条件を満たしていない場合も同様である。データ出力信号ＤＯＵＴがセットアップタイムの条件を満たしていない場合、位相モニタ回路１３０は、現状の遅延クロックよりも位相の早い遅延クロックを選択してよい。

図３は、図２の例に、出力バッファ１５０の動作ノイズを追加したタイミングチャートである。例えば出力バッファ１５０は、入力されるプリ出力信号ＰＲＥＤＯＵＴのエッジタイミングから、データ出力信号ＤＯＵＴのエッジタイミングまでの動作期間において、比較的に大きな動作ノイズを発生させる。

位相モニタ回路１３０は、ＡＤ変換器１０のサンプリング終了タイミング（本例ではサンプリングクロックＡＣＬＫの立ち下がりエッジのタイミング）が、出力バッファ１５０の当該動作期間に含まれないように、同期クロックＤＣＬＫの位相を制御する。

図３の例では、遅延クロックＷＣＬＫ［１］を同期クロックＤＣＬＫとして出力した場合に、出力バッファ１５０の動作期間内に、サンプリングクロックＡＣＬＫの立ち下がりエッジのタイミングが含まれている。本例の位相モニタ回路１３０は、プリ出力信号ＰＲＥＤＯＵＴの位相と、データ出力信号ＤＯＵＴの位相とに基づいて、出力バッファ１５０の動作期間を検出してよい。本例の位相モニタ回路１３０は、サンプリングクロックＡＣＬＫの立ち下がりエッジのタイミングが、出力バッファ１５０の動作期間に含まれなくなるように、同期クロックＤＣＬＫの位相を制御する。本例の位相モニタ回路１３０は、データ出力信号ＤＯＵＴがセットアップ／ホールドタイムの条件を満たし、且つ、サンプリングクロックＡＣＬＫのエッジタイミングが、出力バッファ１５０の動作期間に含まれなくなるように、遅延クロックＷＣＬＫ［３］を選択している。位相モニタ回路１３０は、サンプリングクロックＡＣＬＫのエッジタイミングが、出力バッファ１５０の動作期間に対して所定値以上の位相差を有するように、同期クロックＤＣＬＫの位相を制御してよい。

図４は、検出ウィンドウ生成回路１２０の構成例を示すブロック図である。本例の検出ウィンドウ生成回路１２０は、遅延制御回路１２２０、多相クロック生成回路１２１０および選択回路１２３０を有する。

多相クロック生成回路１２１０は、ＤＡコンバータ１２１２、直列に接続されたＮ＋２個の遅延素子１２４０、および、複数の可変容量素子１２５０を有する。図４の例ではＮ＝１０である。それぞれの遅延素子１２４０は、同一の構成を有し、同一の遅延特性を有する回路であってよい。本例において遅延素子１２４０はバッファ回路であるが、遅延素子１２４０はこれに限定されない。初段の遅延素子１２４０には、基準クロックＢＩＣＫが入力される。それぞれの遅延素子１２４０は、設定される遅延時間で基準クロックＢＩＣＫを順次遅延させて出力する。それぞれの遅延素子１２４０が出力する信号が、多位相クロックＷＣＬＫに含まれる遅延クロックとなる。ただし本例においては、Ｎ＋１段の遅延素子１２４０が出力する信号は、多位相クロックとしては用いられない。また、Ｎ＋２段目の遅延素子１２４０は、Ｎ＋１段目の遅延素子１２４０の負荷を、他の遅延素子１２４０の負荷と合わせるために設けられており、Ｎ＋２段目の遅延素子１２４０は信号を出力しなくてもよい。本明細書では、Ｎ＋１段目の遅延素子１２４０を、最終段の遅延素子１２４０と称する場合がある。

検出ウィンドウ生成回路１２０は、１段目からＮ段目までの遅延素子１２４０が出力するＮ個の遅延クロックを、多位相クロックＷＣＬＫ［１０：１］として、位相モニタ回路１３０に出力する。また、選択回路１２３０は、１段目からＮ段目までの遅延素子１２４０が出力する遅延クロックのうち、選択信号ＣＳＥＬ［Ｍ：０］に対応する遅延クロックを選択して、同期クロックＤＣＬＫとして出力する。

遅延制御回路１２２０は、それぞれの遅延素子１２４０における遅延時間を制御する。これにより、多位相クロックＷＣＬＫに含まれる各遅延クロックの位相を調整できる。ＤＡコンバータ１２１２は、それぞれの遅延素子１２４０に流れる駆動電流を制御することで、遅延素子１２４０の遅延時間を制御する。遅延制御回路１２２０は、ＤＡコンバータ１２１２に対して遅延制御信号ＣＴＲＬ［Ｘ：０］を入力してよい。遅延制御回路１２２０は、全ての遅延素子１２４０の遅延時間を一括して指定する遅延制御信号ＣＴＲＬ［Ｘ：０］を生成してよく、それぞれの遅延素子１２４０の遅延時間を個別に指定する遅延制御信号ＣＴＲＬ［Ｘ：０］を生成してもよい。

また、それぞれの遅延素子１２４０の出力端子と、グランド等の基準電位との間には、可変容量素子１２５０が設けられている。本例の遅延制御回路１２２０は、それぞれの可変容量素子１２５０の容量を制御することで、それぞれの遅延素子１２４０の遅延時間を制御する。遅延制御回路１２２０は、全ての可変容量素子１２５０の容量を一括して指定する遅延制御信号ＣＣＴＲＬ［Ｙ：０］を生成してよく、それぞれの可変容量素子１２５０の容量を個別に指定する遅延制御信号ＣＣＴＲＬ［Ｙ：０］を生成してもよい。

遅延制御回路１２２０は、それぞれの遅延クロックの位相が、所定の位相に調整できたか否かを確認してよい。遅延制御回路１２２０は、最終段の遅延素子１２４０が出力するクロックと基準クロックＢＩＣＫとの位相差が所定値以下となった場合に、遅延クロックの位相調整が完了したと判定してよい。遅延制御回路１２２０は、遅延クロックの位相調整が完了したと判定した場合に、その旨を示す完了信号ＷＥＮＤを出力する。

図５は、図４に示した検出ウィンドウ生成回路１２０の動作例を示すタイミングチャートである。本例においては、それぞれの遅延素子１２４０の初期遅延時間が、基準クロックＢＩＣＫの１周期の１／１０より小さい。この場合、基準クロックＢＩＣＫに対する、最終段の遅延素子１２４０が出力する信号ＷＣＬＫ［１１］の遅延時間は、基準クロックＢＩＣＫの１周期より小さくなる。これに対して遅延制御回路１２２０は、それぞれの遅延素子１２４０の遅延時間を大きくする。図５の例では、遅延制御回路１２２０は、遅延制御信号ＣＴＲＬ［Ｘ：０］を用いてＤＡコンバータ１２１２を制御することで、遅延素子１２４０の遅延時間を大きくしている。遅延制御回路１２２０は、遅延クロックの位相調整が完了するまで、完了信号ＷＥＮＤとして論理値０を出力する。

図６は、図４に示した検出ウィンドウ生成回路１２０の動作例を示すタイミングチャートである。本例においては、それぞれの遅延素子１２４０の初期遅延時間が、基準クロックＢＩＣＫの１周期の１／１０より大きい。この場合、基準クロックＢＩＣＫに対する、最終段の遅延素子１２４０が出力する信号ＷＣＬＫ［１１］の遅延時間は、基準クロックＢＩＣＫの１周期より大きくなる。これに対して遅延制御回路１２２０は、それぞれの遅延素子１２４０の遅延時間を小さくする。図６の例では、遅延制御回路１２２０は、遅延制御信号ＣＴＲＬ［Ｘ：０］を用いてＤＡコンバータ１２１２を制御することで、遅延素子１２４０の遅延時間を小さくしている。

図７は、図４に示した検出ウィンドウ生成回路１２０の動作例を示すタイミングチャートである。遅延制御回路１２２０は、図５および図６に示したように、基準クロックＢＩＣＫと、最終段の遅延素子１２４０が出力する信号ＷＣＬＫ［１１］との相対位相に基づいて、それぞれの遅延素子１２４０の遅延時間を調整する。遅延時間の調整を継続することで、図７に示すように、基準クロックＢＩＣＫの１周期をＮ分割した多位相クロックＷＣＬＫ［Ｎ：１］を生成できる。この場合、Ｎ－１番目の遅延クロック［１０］の立ち上がりエッジのタイミングと、最終段の遅延クロック［１１］の立ち上がりエッジのタイミングとの間に、基準クロックＢＩＣＫの立ち上がりエッジが配置されて、ロック状態となる。遅延制御回路１２２０は、Ｎ－１番目の遅延クロック［１０］の立ち上がりエッジのタイミングと、最終段の遅延クロック［１１］の立ち上がりエッジのタイミングとの間に、基準クロックＢＩＣＫの立ち上がりエッジが配置された場合に、完了信号ＷＥＮＤとして論理値１を出力してよい。

なお、図５から図７の例においては、可変容量素子１２５０の容量を制御する制御信号ＣＣＴＲＬ［Ｙ：０］を固定としていたが、遅延制御回路１２２０は、制御信号ＣＣＴＲＬ［Ｙ：０］を用いて遅延素子１２４０の遅延時間を調整してもよい。例えば遅延制御回路１２２０は、生成したい遅延時間のうち、比較的に大きい遅延時間を可変容量素子１２５０の容量を制御することで調整し、比較的に小さい遅延時間を遅延素子１２４０の駆動電流を制御することで調整してよい。

また、遅延素子１２４０は差動構成を有してもよい。つまり、遅延素子１２４０において可変容量素子１２５０を充放電する電流量が変化した場合であっても、定常状態においてはＤＡコンバータ１２１２から出力される電流が一定であってよい。ＤＡコンバータ１２１２から出力される電流が変化しないので、多相クロック生成回路１２１０が発生するノイズを低減できる。

なお、多相クロック生成回路１２１０の構成は、図４に示した例に限定されない。例えば、多相クロック生成回路１２１０は、直列に接続した論理素子を用いて多位相クロックを生成してよく、ＤＬＬまたはＰＬＬを用いて多位相クロックを生成してよく、他の素子を用いて多位相クロックを生成してもよい。また、それぞれの遅延素子１２４０の遅延時間は、一定であってよく、一定でなくてもよい。

図８は、図１に示したデータ出力同期回路１４０の一例を示すブロック図である。データ出力同期回路１４０は、出力バッファ１５０からデータ出力信号ＤＯＵＴを出力するタイミングを決定する。データ出力同期回路１４０は、デジタル信号ＤＡＴＡを、検出ウィンドウ生成回路１２０から入力される同期クロックＤＣＬＫに同期して取り込み、プリ出力信号ＰＲＥＤＯＵＴとして出力する。一例として、データ出力同期回路１４０はフリップフロップであるが、デジタル信号ＤＡＴＡを同期クロックＤＣＬＫに同期して取り込んで出力する機能を有する他の回路であってもよい。

図９は、図１に示した位相モニタ回路１３０の一例を示すブロック図である。位相モニタ回路１３０は、検出ウィンドウ生成回路１２０で生成した基準クロックＢＩＣＫの１周期をＮ分割した多位相クロックＷＣＬＫ［Ｎ：１］と、完了信号ＷＥＮＤとを用いて、基準クロックＢＩＣＫの１周期中におけるサンプリングクロックＡＣＬＫ、プリ出力信号ＰＲＥＤＯＵＴおよびデータ出力信号ＤＯＵＴのエッジの位置を検出する。

本例の位相モニタ回路１３０は、３つの位相検出回路１３１０、ＡＮＤ回路１３３０およびＤＣＬＫ制御回路１３２０を有する。位相検出回路１３１０－１はサンプリングクロックＡＣＬＫのエッジタイミングを検出し、位相検出回路１３１０－２はプリ出力信号ＰＲＥＤＯＵＴのエッジタイミングを検出し、位相検出回路１３１０－３はデータ出力信号ＤＯＵＴのエッジタイミングを検出する。それぞれの位相検出回路１３１０には、多位相クロックＷＣＬＫ［Ｎ：１］と、完了信号ＷＥＮＤとが入力される。

それぞれの位相検出回路１３１０は、エッジタイミングの検出結果を示す位相情報（ＥＤＧＥ１［Ｌ：０］、ＥＤＧＥ２［Ｌ：０］、ＥＤＧＥ３［Ｌ：０］）と、エッジタイミングの検出が完了したことを示す検出完了信号（ＥＤＧＥ＿ＥＮＤ１、ＥＤＧＥ＿ＥＮＤ２、ＥＤＧＥ＿ＥＮＤ３）とを出力する。検出完了信号は１ビットの信号であり、例えばエッジタイミングの検出が完了したときに論理値１となる。それぞれの位相検出回路１３１０は、完了信号ＷＥＮＤの論理値が１の場合（すなわち、多位相クロックＷＣＬＫの位相調整が完了している状態）に、各信号のエッジタイミングを検出してよい。

ＡＮＤ回路１３３０は、３つの位相検出回路１３１０の全てにおいて、エッジタイミングの検出が完了したか否かを判定する。本例のＡＮＤ回路１３３０は、３つの検出完了信号（ＥＤＧＥ＿ＥＮＤ１、ＥＤＧＥ＿ＥＮＤ２、ＥＤＧＥ＿ＥＮＤ３）の論理積である全完了信号ＥＥＮＤ＿ＡＬＬを出力する。

ＤＣＬＫ制御回路１３２０は、それぞれの位相検出回路１３１０が検出したエッジタイミングに基づいて、同期クロックの位相を制御する選択信号ＣＳＥＬ［Ｍ：０］を生成する。ＤＣＬＫ制御回路１３２０は、多位相クロックＷＣＬＫ［Ｎ：１］に含まれるいずれかの遅延クロック（本例ではＷＣＬＫ［１］）を用いて、選択信号ＣＳＥＬ［Ｍ：０］を生成する。ＤＣＬＫ制御回路１３２０は、３つの位相検出回路１３１０の全てにおいてエッジタイミングの検出が完了している（本例では、全完了信号ＥＥＮＤ＿ＡＬＬ＝１）ことを条件として、選択信号ＣＳＥＬ［Ｍ：０］を生成してよい。

図１０は、図９に示した位相検出回路１３１０の一例を示すブロック図である。位相検出回路１３１０は、Ｎ個のフリップフロップ１３１３と、位相情報生成回路１３１１とを有する。図９に示した３つの位相検出回路１３１０は、それぞれが図１０に示す構成を有してよい。本例では、サンプリングクロックＡＣＬＫのエッジタイミングを検出する位相検出回路１３１０－１の動作を説明するが、位相検出回路１３１０－２、１３１０－３の動作も同様である。

Ｎ個のフリップフロップ１３１３は、多位相クロックＷＣＬＫ［Ｎ：１］に含まれるＮ個の遅延クロックと一対一に対応して設けられる。それぞれのフリップフロップ１３１３は、サンプリングクロックＡＣＬＫがデータとして入力され、対応する遅延クロックＷＣＬＫ［ｋ］がクロックとして入力される。つまり、それぞれのフリップフロップ１３１３は、対応する遅延クロックＷＣＬＫ［ｋ］のエッジタイミングにおける、サンプリングクロックＡＣＬＫの論理値を検出して出力する。これにより、サンプリングクロックＡＣＬＫのエッジタイミングを検出できる。本例では、Ｎ個のフリップフロップ１３１３は、それぞれのフリップフロップ１３１３の出力Ｑ［ｋ］を各ビットとして含む、Ｎビットの位置データＱ［Ｎ：１］を生成する。位置データＱ［Ｎ：１］において論理値が変化するビット位置が、サンプリングクロックＡＣＬＫのエッジタイミングに対応する。

位相情報生成回路１３１１は、位置データＱ［Ｎ：１］に基づいて、サンプリングクロックＡＣＬＫのエッジタイミングを示す位相情報ＥＤＧＥ１［Ｌ：０］を生成する。本例の位相情報ＥＤＧＥ１［Ｌ：０］は、位置データＱ［Ｎ：１］において論理が変化するビット位置を示す情報である。

本例の位相情報生成回路１３１１は、Ｎ個のフリップフロップ１３１４と、フリップフロップ１３１５と、位相情報制御回路１３１２とを有する。Ｎ個のフリップフロップ１３１４およびフリップフロップ１３１５には、検出ウィンドウ生成回路で生成される最も遅延が少ない基準となるクロックＷＣＬＫ［１］がクロックとして入力されている。

Ｎ個のフリップフロップ１３１４は、位置データＱ［Ｎ：１］の各ビットを遅延クロックＷＣＬＫ［１］に応じて取り込み、現周期位置データＱ１［Ｎ：１］として出力する。フリップフロップ１３１５は、現周期位置データＱ１［Ｎ：１］のうちの最終ビットＱ１［Ｎ］を遅延クロックＷＣＬＫ［１］に応じて取り込み、前周期最終ビットＱ２［Ｎ］として出力する。前周期最終ビットＱ２［Ｎ］は、現周期位置データＱ１［Ｎ：１］の前サイクルにおける最終ビットを示す信号である。

本例の位相情報制御回路１３１２は、現周期位置データＱ１［Ｎ：１］と、前周期最終ビットＱ２［Ｎ］とに基づいて、位相情報ＥＤＧＥ１［Ｌ：０］を生成する。現周期と前周期との間にサンプリングクロックＡＣＬＫのエッジが存在すると、現周期位置データＱ１［Ｎ：１］の全ビットが１となり、サンプリングクロックＡＣＬＫのエッジタイミングを特定することが難しくなる。この場合でも、前周期最終ビットＱ２［Ｎ］を用いれば、現周期の先頭ビットと前周期の最終ビットとの間で論理値の変化を検出して、サンプリングクロックＡＣＬＫのエッジタイミングを特定できる。

位相情報制御回路１３１２は、位相情報ＥＤＧＥ１［Ｌ：０］を生成した場合に、検出完了信号ＥＤＧＥ＿ＥＮＤ１を所定の論理値（例えば１）にして出力してよい。また、位相情報制御回路１３１２は、完了信号ＷＥＮＤが論理値１（すなわち、多位相クロックＷＣＬＫ［Ｎ：１］の位相調整が完了している状態）であることを条件として、位相情報ＥＤＧＥ１［Ｌ：０］および検出完了信号ＥＤＧＥ＿ＥＮＤ１を生成し、出力してよい。

図１１は、図１０に示した位相検出回路１３１０の動作例を示すタイミングチャートである。図１１の例では、データ出力信号ＤＯＵＴの位相を検出する位相検出回路１３１０－３の動作例を示しているが、位相検出回路１３１０－１、１３１０－２の動作も同様である。位相検出回路１３１０－３は、基準クロックＢＩＣＫの１周期毎に、データ出力信号ＤＯＵＴのエッジタイミングを判定する。

本例のデータ出力信号ＤＯＵＴは、図１１に示す基準クロックＢＩＣＫの１周期目では論理値０であり、２周期目に論理値が１に変化し、２周期目以降は論理値１を維持している。つまり、本例のデータ出力信号ＤＯＵＴは、基準クロックＢＩＣＫの２周期目に立ち上がりエッジを１つ有しており、他の周期ではエッジを有していない。また、図１１に示す基準クロックＢＩＣＫの１周期目の直前においても、データ出力信号ＤＯＵＴの論理値は０とする。

この場合、基準クロックＢＩＣＫの１周期目における判定１の期間では、全てのフリップフロップ１３１３は論理値０を出力する。このため、位置データＱ［１０：１］および現周期位置データＱ１［１０：１］の全ビットが０となる。図１１においては、位置データＱおよび現周期位置データＱ１を１０進数の値で示している。例えば、位置データＱおよび現周期位置データＱ１において全ビットが０の場合を値０で示し、全ビットが１の場合を値１０２３で示している。値１０２０は、１０ビットのうちの下位２ビットが０であり、上位８ビットが１の場合を示している。

判定１の直前の期間においても、データ出力ＤＯＵＴの論理値は０である。このため、判定１の期間において位相情報制御回路１３１２に入力される前周期最終ビットＱ２［１０］の論理値は０となる。この結果、位相情報制御回路１３１２は、位相情報ＥＤＧＥ３［３：０］として、データ出力信号ＤＯＵＴのエッジを検出しなかったことを示す値０を出力する。なお図１１では、位相情報ＥＤＧＥ３の値を１０進数で示している。

図１１の例では、判定２の期間において、遅延クロックＷＣＬＫ［２］の立ち上がりエッジと、遅延クロックＷＣＬＫ［３］の立ち上がりエッジとの間に、データ出力信号ＤＯＵＴの立ち上がりエッジが存在する。この場合、１段目のフリップフロップ１３１３の出力Ｑ１［１］と、２段目のフリップフロップ１３１３の出力Ｑ２［１］とが論理値０となり、３段目以降のフリップフロップ１３１３の出力Ｑ２が論理値１となる。このため、位置データＱ［１０：１］および現周期位置データＱ１［１０：１］の値は１０２０となる。また、判定２の期間において位相情報制御回路１３１２に入力される前周期最終ビットＱ２［１０］の論理値は０である。この結果、位相情報制御回路１３１２は、位相情報ＥＤＧＥ３［３：０］として、遅延クロックＷＣＬＫ［２］と、遅延クロックＷＣＬＫ［３］との間に、データ出力信号ＤＯＵＴの立ち上がりエッジが存在したことを示す値２を出力するとともに、検出完了信号ＥＤＧＥ＿ＥＮＤ３の論理値を１に変化させる。

図１２は、図１０に示した位相検出回路１３１０の他の動作例を示すタイミングチャートである。本例では、判定２の期間における遅延クロックＷＣＬＫ［１］のエッジの直前に、データ出力信号ＤＯＵＴの論理値が０から１に変化している。

この場合、判定２の期間における位置データＱ［１０：１］および現周期位置データＱ１［１０：１］の全ビットの論理値が１となる（すなわち、１０進数での値は１０２３となる）。この場合であっても、前周期最終ビットＱ２［１０］の論理値を用いることで、前周期における遅延クロックＷＣＬＫ［１０］のエッジと、現周期における遅延クロックＷＣＬＫ［１］のエッジとの間に、データ出力信号ＤＯＵＴのエッジが存在することを特定できる。図１１および図１２に示したような動作により、位相検出回路１３１０は、データ出力信号ＤＯＵＴ、プリ出力信号ＰＲＥＤＯＵＴおよびサンプリングクロックＡＣＬＫのエッジタイミングを検出できる。

図１３Ａ、図１３Ｂおよび図１３Ｃは、図９に示したＤＣＬＫ制御回路１３２０の動作例を示す図である。図１３Ａから図１３Ｃにおいては、基準クロックＢＩＣＫを１０分割した各分割期間を、１から１０の数字で示している。例えば分割期間１は、遅延クロックＷＣＬＫ［１］の立ち上がりエッジから、遅延クロックＷＣＬＫ［２］の立ち上がりエッジまでの期間であり、分割期間１０は、遅延クロックＷＣＬＫ［１０］の立ち上がりエッジから、次の周期の遅延クロックＷＣＬＫ［１］の立ち上がりエッジまでの期間である。本例では、１つの分割期間の長さをＴｄとして説明する場合がある。

各図において、サンプリングクロックＡＣＬＫ、プリ出力信号ＰＲＥＤＯＵＴおよびデータ出力信号ＤＯＵＴのエッジの位置を丸印で示している。また、基準クロックＢＩＣＫを１０分割した各分割期間のうち、最初の２つの分割期間をホールドタイムを満たさない期間とし、最後の２つの分割期間をセットアップタイムを満たさない期間としている。各図に示す例において、ＤＣＬＫ制御回路１３２０は、データ出力信号ＤＯＵＴのエッジタイミングがセットアップ／ホールドタイムの条件を満たす範囲で、出力バッファ１５０の動作タイミングが、ＡＤ変換器１０のセンシティブタイミングに干渉しないように、選択信号ＣＳＥＬ［Ｍ：０］を生成する。各図において、左側は選択信号ＣＳＥＬによる位相調整前の状態を示し、右側は位相調整後の状態を示す。

図１３Ａは、サンプリングクロックＡＣＬＫのエッジタイミングが、基準クロックＢＩＣＫの１周期中の左側期間にある場合を示している。本例では、基準クロックＢＩＣＫの１周期を３等分した最初の期間を左側期間、中央の期間を中央期間、最後の期間を右側期間と称する。左側期間、中央期間、右側期間の長さは同一であってよい。ただし、Ｎが３で割り切れない場合には、左側期間、中央期間、右側期間の長さは、互いにＴｄの差分を有していてもよい。本例では、分割期間１～３を左側期間、分割期間４～７を中央期間、分割期間８～１０を右側期間としている。

図１３Ａの例では、サンプリングクロックＡＣＬＫのエッジタイミングが、出力バッファ１５０の動作期間（プリ出力信号ＰＲＥＤＯＵＴのエッジタイミングから、データ出力信号ＤＯＵＴのエッジタイミングまでの期間）に含まれている。この場合、ＤＣＬＫ制御回路１３２０は、同期クロックＤＣＬＫの位相を遅らせることで、プリ出力信号ＰＲＥＤＯＵＴおよびデータ出力信号ＤＯＵＴの位相を遅らせる。サンプリングクロックＡＣＬＫのエッジタイミングが、基準クロックＢＩＣＫの１周期の左側期間にある場合、プリ出力信号ＰＲＥＤＯＵＴのエッジタイミングが、サンプリングクロックＡＣＬＫのエッジタイミングよりも遅くなるように、プリ出力信号ＰＲＥＤＯＵＴおよびデータ出力信号ＤＯＵＴの位相を遅らせてよい。本例のＤＣＬＫ制御回路１３２０は、クロックＤＣＬＫの位相を調整することで、プリ出力信号ＰＲＥＤＯＵＴおよびデータ出力信号ＤＯＵＴの位相を２個の分割期間分（２Ｔｄ）遅らせ、データ出力信号のセットアップ／ホールドタイムを満たしつつ、サンプリングクロックＡＣＬＫのエッジタイミングが、出力バッファ１５０の動作期間に含まれていないように制御している。

図１３Ｂは、サンプリングクロックＡＣＬＫのエッジタイミングが、基準クロックＢＩＣＫの１周期中の中央期間にある場合を示している。図１３Ｂの例では、サンプリングクロックＡＣＬＫのエッジタイミングが、出力バッファ１５０の動作期間には含まれていない。しかし、データ出力信号ＤＯＵＴのエッジタイミングが、サンプリングクロックＡＣＬＫのエッジタイミングの近傍に配置されている。このような場合、特にＡＤ変換器１０が高速に動作すると、出力バッファ１５０の動作ノイズが、ＡＤ変換器１０に影響を与える可能性がある。

本例のＤＣＬＫ制御回路１３２０は、同期クロックＤＣＬＫの位相を調整することで、プリ出力信号ＰＲＥＤＯＵＴおよびデータ出力信号ＤＯＵＴの位相を５個の分割期間分（５Ｔｄ）遅らせ、データ出力信号のセットアップ／ホールドタイムを満たしつつ、サンプリングクロックＡＣＬＫのエッジタイミングが、出力バッファ１５０の動作期間に含まれていないように制御している。

図１３Ｃは、サンプリングクロックＡＣＬＫのエッジタイミングが、基準クロックＢＩＣＫの１周期中の右側期間にある場合を示している。図１３Ｃの例では、サンプリングクロックＡＣＬＫのエッジタイミングが、出力バッファ１５０の動作期間には含まれていない。また、データ出力信号ＤＯＵＴのエッジタイミングと、サンプリングクロックＡＣＬＫのエッジタイミングとが所定値以上離れている。また、データ出力信号ＤＯＵＴのエッジタイミングが、所定のセットアップ／ホールドタイムの条件を満たしている。この場合、ＤＣＬＫ制御回路１３２０は、同期クロックＤＣＬＫの位相を維持して、出力バッファ１５０の動作タイミングを変更しない。

ＤＣＬＫ制御回路１３２０は、組み合わせ回路で構成されてよい。組み合わせ回路とは、論理素子等で構成された回路であって、現在の入力が決まれば、出力が決まる回路である。ＤＣＬＫ制御回路１３２０が組み合わせ回路で構成されている場合、ＤＣＬＫ制御回路１３２０の入力（すなわち、位相検出回路１３１０の出力）が変化してから、ＤＣＬＫ制御回路１３２０が最終的な結果を出力するまでの遷移動作中に、グリッジ等の期待されていない信号が出力される可能性がある。図１１に示すように、ＤＣＬＫ制御回路１３２０は、遅延クロックＷＣＬＫ［１］に同期化した選択信号ＣＳＥＬを出力してよい。これにより、グリッジ等の出力を抑制できる。

また、ＤＣＬＫ制御回路１３２０は、検出ウィンドウ生成回路１２０における多位相クロックの位相調整が完了するまで選択信号ＣＳＥＬ［Ｍ：０］が変化させないことが好ましい。ＤＣＬＫ制御回路１３２０は、選択信号ＣＳＥＬ［Ｍ：０］を変化させるための内部信号を、ＥＤＧＥ検出完了を示すＥＥＮＤ＿ＡＬＬ信号を用いてマスクしてもよい。

図１４は、検出ウィンドウ生成回路１２０および位相モニタ回路１３０の動作の概要を示すフローチャートである。まず検出ウィンドウ生成回路１２０が、検出ウィンドウ（すなわち、多位相クロックＷＣＬＫ［Ｎ：１］）を生成する（Ｓ１４００）。

次に位相モニタ回路１３０の位相検出回路１３１０が、多位相クロックＷＣＬＫ［Ｎ：１］を用いて、サンプリングクロックの位相（Ｓ１４０２）、データ出力信号ＤＯＵＴの位相（Ｓ１４０６）、および、プリ出力信号ＰＲＥＤＯＵＴの位相（Ｓ１４１０）を検出する。次に、位相モニタ回路１３０のＤＣＬＫ制御回路１３２０が、サンプリングクロックの位相（Ｓ１４０４）、データ出力信号ＤＯＵＴの位相（Ｓ１４０８）、および、プリ出力信号ＰＲＥＤＯＵＴの位相（Ｓ１４１２）の情報を格納する。

次にＤＣＬＫ制御回路１３２０が、サンプリングクロックＡＣＬＫ、データ出力信号ＤＯＵＴおよびプリ出力信号ＰＲＥＤＯＵＴの各信号の位相検出が完了したか否かを判定する（Ｓ１４１４）。位相検出が完了していない場合、ＤＣＬＫ制御回路１３２０は、位相検出が完了するまで待機する。位相検出が完了している場合、ＤＣＬＫ制御回路１３２０は、これらの位相情報に基づいて、同期クロックＤＣＬＫの位相を選択する（Ｓ１４１６）。

本実施例によれば、ＡＤ変換器１０のセンシティブタイミングに、出力バッファ１５０の動作ノイズが干渉することを回避して、ＡＤ変換器１０の特性を安定化できる。また、ＡＤ変換器１０のサンプリングクロックＡＣＬＫの位相を操作しないので、サンプリングクロックＡＣＬＫのジッタ・スプリアス（位相ノイズ）特性が悪化することによるＡＤ変換器１０の特性劣化を回避できる。また、特許文献２に開示されるようなレプリカ回路（符号３２／３３）を用いない簡易な回路で、セットアップ／ホールドタイムを満たすデータ出力信号を生成できる。このため、簡易な回路で、高速なデータ出力インターフェースを実現できる。

図１５は、本発明の他の実施形態に係るＡＤ変換装置２０００の構成例を示すブロック図である。ＡＤ変換装置２０００は、ＡＤ変換装置１０００に対してデータ出力装置２００の機能および構成が異なる。データ出力装置２００は、データ出力装置１００に対して、位相モニタ回路２３０の機能および構成が異なる。位相モニタ回路２３０以外については、データ出力装置２００は、データ出力装置１００と同一の機能および構成を有してよい。

位相モニタ回路２３０は、位相モニタ回路１３０の機能に加えて、プリ出力信号ＰＲＥＤＯＵＴと、データ出力信号ＤＯＵＴとの間の遅延時間に基づいて、出力バッファ１５０の駆動力を制御する機能を更に有する。本例の位相モニタ回路２３０は、出力バッファ１５０の駆動力を制御する駆動制御信号ＤＦＣ［Ｋ：０］を出力バッファ１５０に入力する。出力バッファ１５０の駆動力とは、出力バッファ１５０が出力する電流量であってよい。例えば出力バッファ１５０は、並列に設けられた複数のバッファ回路を有している。駆動制御信号ＤＦＣ［Ｋ：０］により、動作するバッファ回路の個数を制御することで、出力バッファ１５０の駆動力を制御できる。ただし、出力バッファ１５０の駆動力の制御方法は、これに限定されない。

位相モニタ回路２３０は、多位相クロックＷＣＬＫ［Ｎ：１］を用いて、プリ出力信号ＰＲＥＤＯＵＴのエッジタイミングと、データ出力信号ＤＯＵＴのエッジタイミングを検出してよい。位相モニタ回路２３０は、これらのエッジタイミングの位相差を遅延時間として算出してよい。

位相モニタ回路２３０は、当該遅延時間が短いほど出力バッファ１５０の駆動力を弱くし、遅延時間が長いほど出力バッファ１５０の駆動力を強くしてよい。位相モニタ回路２３０は、出力バッファ１５０において動作するバッファ回路の個数を小さくすることで出力バッファ１５０の駆動力を弱くしてよく、出力バッファ１５０において動作するバッファ回路の個数を大きくすることで出力バッファ１５０の駆動力を強くしてよい。位相モニタ回路２３０は、出力バッファ１５０の駆動力を段階的に変化させてよく、連続的に変化させてもよい。位相モニタ回路２３０は、当該遅延時間が所定の目標値と一致するように、出力バッファ１５０の駆動力を調整してよい。出力バッファ１５０の駆動力を強くすると、出力バッファ１５０における遅延時間が短くなり、出力バッファ１５０の駆動力を弱くすると、出力バッファ１５０における遅延時間が長くなる。

図１６は、ＡＤ変換装置２０００の動作例を示すタイミングチャートである。図１６において、アナログ信号の波形から、ＷＣＬＫ［１０］の波形までは、図２に示した例と同様である。本例では、ＣＳＥＬ［Ｍ：１］は一定としている。図１６の例では、出力バッファ１５０における初期遅延時間が短く、出力バッファ１５０における初期駆動力が過剰な例を示している。

本例では、プリ出力信号ＰＲＥＤＯＵＴのエッジと、データ出力信号ＤＯＵＴのエッジとの初期位相差（すなわち出力バッファ１５０の初期遅延時間）が、基準クロックＢＩＣＫの周期の１／１０以下である。出力バッファ１５０の駆動力が大きいと、出力バッファ１５０の動作ノイズも大きくなるので、ＡＤ変換器１０の特性への影響も大きくなる。

本例の位相モニタ回路２３０は、出力バッファ１５０の遅延時間が所定の目標値に近づくように、出力バッファ１５０の駆動力を制御する。本例では、出力バッファ１５０の遅延時間が目標値よりも小さいので、位相モニタ回路２３０は、出力バッファ１５０の駆動力を弱くするように、駆動制御信号ＤＦＣ［Ｋ：０］の値を調整する。これにより、出力バッファ１５０が過剰な駆動力で動作している場合に、出力バッファ１５０の駆動力を弱くして、出力バッファ１５０の動作ノイズを低減できる。

なお、位相モニタ回路２３０は、出力バッファ１５０の駆動力を調整してから、位相モニタ回路１３０と同様の動作を行ってよい。すなわち、位相モニタ回路２３０は、出力バッファ１５０の駆動力を調整してから、サンプリングクロックＡＣＬＫ、プリ出力信号ＰＲＥＤＯＵＴおよびデータ出力信号ＤＯＵＴの各位相を検出し、同期クロックＤＣＬＫの位相を調整してよい。

データ出力装置２００によれば、ＰＶＴ変動、出力負荷変動等に応じて、出力バッファ１５０の駆動力を最適に調整できる。このため、出力バッファ１５０の動作ノイズを最小限に抑制でき、ＡＤ変換器１０の特性劣化を抑制できる。また、出力バッファ１５０の動作開始（プリ出力信号ＰＲＥＤＯＵＴのエッジタイミング）から、動作完了（データ出力信号ＤＯＵＴのエッジタイミング）までの時間ばらつきを抑制でき、出力バッファ１５０の動作ノイズの発生タイミングのばらつきを抑制できる。このため、ＡＤ変換器１０のセンシティブタイミングに対する干渉を抑制するための、出力バッファ１５０の動作時間の調整レンジを広くでき、ＡＤ変換器１０に対する干渉の影響を更に軽減できる。

図１７は、位相モニタ回路２３０の構成例を示すブロック図である。位相モニタ回路２３０は、位相モニタ回路１３０の構成に加えて、差分検出回路２３３０および出力バッファ制御回路２３４０を有する。

差分検出回路２３３０は、位相検出回路１３１０－２が検出したプリ出力信号ＰＲＥＤＯＵＴのエッジタイミングと、位相検出回路１３１０－３が検出したデータ出力信号ＤＯＵＴのエッジタイミングとの差分を検出することで、出力バッファ１５０の遅延時間を検出する。本例の差分検出回路２３３０は、位相情報ＥＤＧＥ２、ＥＤＧＥ３の差分に基づいて、出力バッファ１５０の遅延時間を検出する。差分検出回路２３３０は、検出した遅延時間を示す遅延情報ＤＩＦＦ［Ｌ：０］を出力する。

出力バッファ制御回路２３４０は、遅延情報ＤＩＦＦ［Ｌ：０］に基づいて、出力バッファ１５０の駆動力を決定する駆動制御信号ＤＦＣ［Ｋ：０］を生成する。出力バッファ制御回路２３４０は、組み合わせ回路で構成されてよい。この場合、出力バッファ制御回路２３４０は、いずれかの遅延クロック（本例では遅延クロックＷＣＬＫ［１］）に同期して、駆動制御信号ＤＦＣ［Ｋ：０］を出力することが好ましい。これにより、出力バッファ制御回路２３４０の出力にグリッジが生じることを抑制できる。

出力バッファ制御回路２３４０は、３つの位相検出回路１３１０における位相検出が完了した後に、遅延情報ＤＩＦＦ［Ｌ：０］に基づいて駆動制御信号ＤＦＣ［Ｋ：０］を生成してよい。本例の出力バッファ制御回路２３４０は、全完了信号ＥＥＮＤ＿ＡＬＬに基づいて動作する。これにより、３つの位相検出回路１３１０でエッジを検出し終えるまで、出力バッファ１５０の駆動力を維持できる。出力バッファ制御回路２３４０は、全完了信号ＥＥＮＤ＿ＡＬＬを用いて、出力をマスクしてよい。本例の全完了信号ＥＥＮＤ＿ＡＬＬは、位相検出が完了した場合に論理値１となり、完了していない場合に論理値０となる。

出力バッファ制御回路２３４０は、出力バッファ１５０の駆動力制御が完了したか否かを示す制御完了信号ＤＦＣＥＮＤを、ＤＣＬＫ制御回路１３２０に入力してよい。本例の制御完了信号ＤＦＣＥＮＤは、駆動力制御が完了した場合に論理値１となり、完了していない場合に論理値０となる。本例の出力バッファ制御回路２３４０は、駆動制御信号ＤＦＣ［Ｋ：０］の値を変更した場合に、制御完了信号ＤＦＣＥＮＤの論理値を１にする。ＤＣＬＫ制御回路１３２０は、出力バッファ１５０の駆動力制御が完了した後に、同期クロックＤＣＬＫの位相を調整する。

出力バッファ制御回路２３４０は、出力バッファ１５０の駆動力を制御中であるか否かを示す状態信号ＣＨＡＮＧＥを、位相検出回路１３１０－３に入力してよい。本例の状態信号ＣＨＡＮＧＥは、出力バッファ１５０の駆動力を制御中である場合に論理値１となり、制御中でない場合に論理値０となる。

出力バッファ１５０の駆動力を制御すると、データ出力信号ＤＯＵＴの位相が変化する。位相検出回路１３１０－３は、状態信号ＣＨＡＮＧＥが論理値１となった場合に、検出完了信号の論理値を０にして、データ出力信号ＤＯＵＴの位相検出を再度行う。出力バッファ１５０の駆動力の調整が完了し、且つ、データ出力信号ＤＯＵＴの位相の再検出が完了した後、ＤＣＬＫ制御回路１３２０は同期クロックＤＣＬＫの位相を調整する。

図１８は、出力バッファ１５０の駆動力を制御する場合の、位相モニタ回路２３０の動作例を示すフローチャートである。図１８の例では、説明の簡略化のために、出力バッファ１５０の駆動力の制御を１回だけ行う例を説明する。

位相モニタ回路２３０は、予め指定された遅延クロック（本例では遅延クロックＷＣＬＫ［１］）の立ち上がりエッジを検出する（Ｓ１８０２）。遅延クロックＷＣＬＫ［１］の立ち上がりエッジを検出した場合に、位相モニタ回路２３０は、出力バッファ１５０の駆動力制御の処理を開始する。

位相モニタ回路２３０は、遅延クロックＷＣＬＫ［１］の立ち上がりエッジを検出した場合に、制御完了信号ＤＦＣＥＮＤ、状態信号ＣＨＡＮＧＥ、および、全完了信号ＥＥＮＤ＿ＡＬＬが、所定の論理値であるか否かを判定する（Ｓ１８０４、Ｓ１８０６、Ｓ１８０８）。これらの信号の論理値の判定は、図１８に示す順番で行わなくてもよい。

位相モニタ回路２３０は、制御完了信号ＤＥＦＥＮＤの論理値が０であり、状態信号ＣＨＡＮＧＥの論理値が０であり、且つ、全完了信号ＥＥＮＤ＿ＡＬＬの論理値が１の場合に、出力バッファ１５０の駆動力を変更するか否かを判定する（Ｓ１８１０）。例えば位相モニタ回路２３０は、出力バッファ１５０における遅延時間と、予め設定された目標遅延時間との差が所定値以上の場合に、出力バッファ１５０の駆動力を変更する。

出力バッファ１５０の駆動力を変更しない場合、位相モニタ回路２３０は、制御完了信号ＤＥＦＥＮＤの論理値を１にして（Ｓ１８１２）、出力バッファ１５０の駆動力の制御処理を終了する。出力バッファ１５０の駆動力を変更する場合、位相モニタ回路２３０は、駆動制御信号ＤＦＣ［Ｋ：０］の値を変更し、且つ、状態信号ＣＨＡＮＧＥの論理値を１にする（Ｓ１８１４）。遅延クロックＷＣＬＫ［１］の１周期後に、位相モニタ回路２３０は、状態信号ＣＨＡＮＧＥの論理値を０に変化させ、制御完了信号ＤＥＦＥＮＤの論理値を１に変化させる。これにより、出力バッファ１５０の駆動力の制御処理が完了する。

状態信号ＣＨＡＮＧＥの論理値が１になると、位相検出回路１３１０－３が出力する検出完了信号ＥＤＧＥ＿ＥＮＤ３の論理値が０となる。位相検出回路１３１０－３は、データ出力信号ＤＯＵＴの位相を再度検出する。ＤＣＬＫ制御回路１３２０は、制御完了信号ＤＥＦＥＮＤの論理値が１に変化した後に、位相検出回路１３１０－３の検出完了信号ＥＤＧＥ＿ＥＮＤ３の論理値が１になると、同期クロックＤＣＬＫの位相の調整処理を開始する。

本例では、Ｓ１８０４において、制御完了信号ＤＥＦＥＮＤの論理値が０であるか否かを判定する。制御完了信号ＤＥＦＥＮＤの論理値が１の場合（ＮＯ）、出力バッファ１５０の駆動力の制御処理が完了した状態なので、位相モニタ回路２３０は、当該周期においては駆動力の制御処理を行わない。

制御完了信号ＤＥＦＥＮＤの論理値が０の場合、位相モニタ回路２３０は、状態信号ＣＨＡＮＧＥの論理値が０であるか否かを判定する（Ｓ１８０６）。状態信号ＣＨＮＡＧＥの論理値が１の場合（ＮＯ）、出力バッファ１５０の駆動力の制御処理を実行中なので、位相モニタ回路２３０は、当該制御処理が終了した場合に、Ｓ１８１２の処理を行う。

状態信号ＣＨＡＮＧＥの論理値が０の場合、位相モニタ回路２３０は、全完了信号ＥＥＮＤ＿ＡＬＬの論理値が１であるか否かを判定する（Ｓ１８０８）。全完了信号ＥＥＮＤ＿ＡＬＬの論理値が０の場合（ＮＯ）、位相検出回路１３１０における位相検出が完了していない状態なので、位相モニタ回路２３０は、当該周期においては駆動力の制御処理を行わない。

図１９は、検出ウィンドウ生成回路１２０および位相モニタ回路２３０の動作の概要を示すフローチャートである。Ｓ１４００、Ｓ１４０２、Ｓ１４０６、Ｓ１４１０、Ｓ１４１４、Ｓ１４１６の処理は、図１４に示した例と同様である。

Ｓ１４０６およびＳ１４１０の後に、位相モニタ回路２３０は、データ出力信号ＤＯＵＴと、プリ出力信号ＰＲＥＤＯＵＴの位相差を検出する（Ｓ１８０２）。位相モニタ回路２３０は、当該位相差に基づいて、出力バッファ１５０の駆動力を変更するか否かを判定する（Ｓ１８０４）。

出力バッファ１５０の駆動力を変更しないと判定した場合、位相モニタ回路２３０は、Ｓ１４１４からの処理を行う。出力バッファ１５０の駆動力を変更すると判定した場合、位相モニタ回路２３０は、出力バッファ１５０の駆動力を変更する（Ｓ１８０６）。

位相モニタ回路２３０は、出力バッファ１５０の駆動力を変更した後に、データ出力信号ＤＯＵＴの位相を再度検出する（Ｓ１８０８）。位相モニタ回路２３０は、プリ出力信号ＰＲＥＤＯＵＴの位相も、再度検出してよい（Ｓ１８１０）。データ出力信号ＤＯＵＴおよびプリ出力信号ＰＲＥＤＯＵＴの位相を再検出した後、位相モニタ回路２３０は、Ｓ１４１４からの処理を行う。

本実施例によれば、出力バッファ１５０の駆動力を最適に調整して、出力バッファ１５０の動作ノイズを最小限にできる。また、出力バッファ１５０の遅延時間をモニタするので、ＰＶＴ変動または出力負荷変動等による遅延時間の変動も抑制できる。また、ＰＶＴ変動等を考慮して出力バッファ１５０の駆動力を過剰な状態に固定しなくてよいので、出力バッファ１５０の動作ノイズを最小限にできる。

また、各実施例においては、データ出力信号ＤＯＵＴと、サンプリングクロックＡＣＬＫの位相関係を直接モニタして、同期クロックＤＣＬＫを制御するので、ＰＶＴ変動等による相対位相の変動を抑制できる。また、位相関係のモニタ結果に基づいて帰還制御を行うので、データ出力経路における遅延系故障に対する耐性が向上する。

更に、比較的に大きいノイズを発生する出力バッファ１５０の動作タイミングと、ＡＤ変換器１０のサンプリングタイミングとを直接モニタし、干渉しない位相関係になるようにデータ出力信号ＤＯＵＴの位相を調整するので、オーディオ用途等のＡＤ変換装置のように、ＡＤ変換器１０のサンプリングクロックと、データ出力用のクロックとが異なるルートクロックとなり、ルートクロック間で任意の位相関係を許可する場合においても、出力バッファの動作ノイズの干渉を回避できる。

また、ＡＤ変換器１０のサンプリングクロックＡＣＬＫを操作しないためサンプリングクロックＡＣＬＫのジッタ・スプリアス（位相ノイズ）特性の劣化に伴うＡＤ変換器１０の特性劣化も生じない。また、ＡＤ変換器１０の実動作前にキャリブレーションを行わなくてもよい。

図１から図１９に示した例では、基準クロックＢＩＣＫの１周期をＮ分割して多位相クロックを生成していた。一方で、データ出力装置１００、２００のデータ出力レートが遅く、基準クロックＢＩＣＫの周期が長い場合等においては、出力バッファ１５０の遅延時間へのＰＶＴ変動の影響が小さくなり、また、セットアップ／ホールドタイムを満たすデータ出力タイミング範囲が広くなることでＡＤ変換器１０のセンシティブタイミングと出力バッファ１５０の動作タイミングとの干渉を回避できる時間範囲が増大する。

このような場合、検出ウィンドウ生成回路１２０は、基準クロックＢＩＣＫの１周期より小さい期間をＮ分割して多位相クロックを生成してもよい。例えば検出ウィンドウ生成回路１２０は、基準クロックＢＩＣＫの半周期をＮ分割して多位相クロックを生成してよい。検出ウィンドウ生成回路１２０は、基準クロックＢＩＣＫの周期に基づいて、基準クロックの１周期をＮ分割するか、１周期よりも短い期間をＮ分割するかを切り替えてよい。

図２０Ａは、基準クロックＢＩＣＫの１周期をＮ分割（本例ではＮ＝１０）して多位相クロックを生成する場合のデータ出力装置１００または２００の動作例を示すタイミングチャートである。図２０Ｂおよび図２０Ｃは、基準クロックＢＩＣＫの半周期をＮ分割（本例ではＮ＝１０）して多位相クロックを生成する場合のデータ出力装置１００または２００の動作例を示すタイミングチャートである。

図２０Ａ、図２０Ｂ、図２０Ｃにおいては、サンプリングクロックＡＣＬＫ、基準クロックＢＩＣＫ、多位相クロックＷＣＬＫ［１０：１］に含まれる各遅延クロック、プリ出力信号ＰＲＥＤＯＵＴ、データ出力信号ＤＯＵＴ、出力バッファ１５０の動作ノイズ、セットアップ／ホールドタイムの波形等を示しており、他の信号の波形を省略している。また、図２０Ａ～図２０Ｃの最下段において、基準クロックＢＩＣＫの１周期を１０分割した各期間について、セットアップ／ホールドタイムおよびＡＤ変換器１０へのノイズ干渉を考慮して、プリ出力信号ＰＲＥＤＯＵＴのエッジを配置するのに適した期間であるか否かを示している。最下段における二重丸印は、プリ出力信号ＰＲＥＤＯＵＴのエッジが配置されるのに最適な期間であることを示し、丸印はプリ出力信号ＰＲＥＤＯＵＴのエッジを配置可能な期間であることを示し、バツ印はプリ出力信号ＰＲＥＤＯＵＴのエッジを配置できない期間であることを示している。

図２０Ａは、ＡＤ変換器１０のセンシティブタイミングが、基準クロックＢＩＣＫの立ち下がりエッジの直後の期間６に配置されている例を示している。本例では、期間１、８－１０にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置した場合、データ出力信号ＤＯＵＴがセットアップ／ホールドタイムを満たさなくなる。また、期間５、６にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置した場合、出力バッファ１５０の動作ノイズが、ＡＤ変換器１０のセンシティブタイミングに干渉する可能性がある。なお図２０Ａにおいては、期間４にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置した場合の動作ノイズと、期間７にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置した場合の動作ノイズを、斜線のハッチングを付した波形で示している。

図２０Ａに示すように、期間４または期間７にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置した場合、出力バッファ１５０の動作ノイズ波形と、サンプリングクロックＡＣＬＫの立ち下がりエッジ（ＡＤ変換器１０のセンシティブタイミング）とは干渉していない。また、期間４より前の期間と、期間７より後の期間にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置しても、出力バッファ１５０の動作ノイズ波形と、サンプリングクロックＡＣＬＫの立ち下がりエッジとは干渉しない。一方で、期間５、６にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置すると、出力バッファ１５０の動作ノイズ波形と、サンプリングクロックＡＣＬＫの立ち下がりエッジ（ＡＤ変換器１０のセンシティブタイミング）とが干渉してしまう。本例では、サンプリングクロックＡＣＬＫの立ち下がりエッジの期間６の直後の期間７が、プリ出力信号ＰＲＥＤＯＵＴのエッジを配置するのに最適な期間となる。

図２０Ｂは、図２０Ａよりも基準クロックＢＩＣＫの周期が長い例を示している。この場合、基準クロックＢＩＣＫの１周期に対する、セットアップ／ホールドタイムを満たさない期間の割合は、図２０Ａの例に比べて小さくなる。また本例の検出ウィンドウ生成回路１２０は、基準クロックＢＩＣＫの半周期（論理値０の期間）を１０分割した多位相クロックを生成している。本例においても、図２０Ａの例と同様に、ＡＤ変換器１０のセンシティブタイミングが、基準クロックＢＩＣＫの立ち下がりエッジの直後の期間（本例では期間１）に配置されている例を示している。

本例では、期間８－１０にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置した場合、データ出力信号ＤＯＵＴがセットアップ／ホールドタイムを満たさなくなる。基準クロックＢＩＣＫの論理値０の期間においては、データ出力信号ＤＯＵＴがホールドタイムを満たすので、セットアップタイムを考慮すればよい。本例では、セットアップタイムを満たす期間７よりも前の期間１－７はセットアップ／ホールドタイムを満たしている。なお、期間１よりも前においてもセットアップ／ホールドタイムを満たす期間は存在している。

ただし、期間１にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置した場合、出力バッファ１５０の動作ノイズが、ＡＤ変換器１０のセンシティブタイミングに干渉する可能性がある。なお図２０Ｂにおいては、期間２にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置した場合の動作ノイズと、期間７にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置した場合の動作ノイズを、斜線のハッチングを付した波形で示している。本例では、サンプリングクロックＡＣＬＫの立ち下がりエッジの期間１の直後の期間２が、プリ出力信号ＰＲＥＤＯＵＴのエッジを配置するのに最適な期間となる。

このように、サンプリングクロックＡＣＬＫの立ち下がりエッジが、基準クロックＢＩＣＫが論理値０を示す期間にある場合、基準クロックＢＩＣＫの論理値０を示す期間をＮ分割した多位相クロックＷＣＬＫを生成することで、プリ出力信号ＰＲＥＤＯＵＴのエッジを配置するのに最適な期間を検出できる。

図２０Ｃは、サンプリングクロックＡＣＬＫの立ち下がりエッジが、基準クロックＢＩＣＫが論理値１を示す期間に配置されている例を示している。図２０Ｃの例において基準クロックＢＩＣＫの周期は、図２０Ｂの例と同一である。

図２０Ｂの例と同様に、本例においてもセットアップ／ホールドタイムを満たすのは、期間１－７である。本例では、プリ出力信号ＰＲＥＤＯＵＴのエッジを配置するのに最適なのは、サンプリングクロックＡＣＬＫの立ち下がりエッジの直後の期間１である。なお、基準クロックＢＩＣＫが論理値１を示す期間にサンプリングクロックＡＣＬＫの立ち下がりエッジが配置されている場合、基準クロックＢＩＣＫが論理値０を示す期間においてプリ出力信号ＰＲＥＤＯＵＴを配置するのに最適な期間は、常に期間１となる。

本例では、基準クロックＢＩＣＫの立ち上がりエッジの前後期間にセットアップ／ホールドタイムを満たさない期間が存在している。この場合、基準クロックＢＩＣＫが論理値０を示す期間では、セットアップタイムを考慮すればよい。このため、基準クロックＢＩＣＫが論理値０を示す期間をＮ分割して多位相クロックＷＣＬＫを生成した場合において、当該期間にＡＤ変換器１０のセンシティブタイミング（本例ではサンプリングクロックＡＣＬＫの立ち下がりエッジタイミング）を検出しなかった場合には、位相モニタ回路１３０は、当該期間を分割した分割期間のうち、最も早い分割期間にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置してよい。一方で、基準クロックＢＩＣＫの立ち下がりエッジの前後期間にセットアップ／ホールドタイムを満たさない期間が存在する場合、基準クロックＢＩＣＫが論理値０を示す期間では、ホールドタイムを考慮すればよい。このため、基準クロックＢＩＣＫが論理値０を示す期間をＮ分割して多位相クロックＷＣＬＫを生成した場合において、当該期間にＡＤ変換器１０のセンシティブタイミングを検出しなかった場合には、位相モニタ回路１３０は、当該期間を分割した分割期間のうち、ホールドタイムを満たす最も早い分割期間にプリ出力信号ＰＲＥＤＯＵＴのエッジを配置してよい。

つまり、位相モニタ回路１３０は、基準クロックＢＩＣＫが一方の論理値を示す期間をＮ分割して多位相クロックＷＣＬＫを生成した場合において、当該期間内にＡＤ変換器１０のセンシティブタイミングを検出しなかった場合には、ホールドタイムを満たす、分割期間のうち最初の期間（本例では期間１）をプリ出力信号ＰＲＥＤＯＵＴのエッジを配置するための最適期間として選択してよい。

以上の例においては、多位相クロックＷＣＬＫ［Ｎ：１］の各遅延クロックＷＣＬＫ［ｋ］の立ち上がりエッジを用いて回路が動作したが、立ち下がりエッジを用いてよく、立ち上がりエッジおよび立ち下がりエッジの両方を用いてもよい。なお、データ出力装置１００、２００のデータ出力レートが高い（基準クロックＢＩＣＫの周期が短い）状況で、ＰＶＴ変動、出力負荷変動等によって出力バッファ１５０の遅延時間が大きく変動すると、データ出力信号ＤＯＵＴを期待されるタイミングで出力できず、例えば、基準クロックＢＩＣＫの１周期後にデータ出力信号ＤＯＵＴが出力される場合がある。このような場合、データ出力同期回路１４０が、基準クロックＢＩＣＫの１周期分だけ前のデータ列を出力することで、出力バッファ１５０がデータ出力信号ＤＯＵＴを期待されるタイミングで出力できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・ＡＤ変換器、１２・・・サンプリング回路、１４・・・アナログ処理回路、１６・・・デジタル処理回路、１００・・・データ出力装置、１２０・・・検出ウィンドウ生成回路、１３０・・・位相モニタ回路、１４０・・・データ出力同期回路、１５０・・・出力バッファ、２００・・・データ出力装置、２３０・・・位相モニタ回路、１０００・・・ＡＤ変換装置、１２１０・・・多相クロック生成回路、１２１２・・・ＤＡコンバータ、１２２０・・・遅延制御回路、１２３０・・・選択回路、１２４０・・・遅延素子、１２５０・・・可変容量素子、１３１０・・・位相検出回路、１３１１・・・位相情報生成回路、１３１２・・・位相情報制御回路、１３１３、１３１４、１３１５・・・フリップフロップ、１３２０・・・ＤＣＬＫ制御回路、１３３０・・・ＡＮＤ回路、２０００・・・ＡＤ変換装置、２３３０・・・差分検出回路、２３４０・・・出力バッファ制御回路

Claims (6)

1. ＡＤ変換器から受け取ったデジタル信号を出力するデータ出力装置であって、
   同期クロックを生成する検出ウィンドウ生成回路と、
   前記デジタル信号に基づくプリ出力信号を、前記同期クロックに応じて出力するデータ出力同期回路と、
   前記データ出力同期回路から受け取った前記プリ出力信号に基づいて、データ出力信号を出力する出力バッファと、
   前記ＡＤ変換器のサンプリングクロックの位相と、前記出力バッファの動作タイミングとに基づいて、前記同期クロックの位相を制御し、且つ、前記データ出力信号のエッジタイミングが、セットアップ／ホールドタイムを満たすべく設定された期間内となるように、前記同期クロックの位相を制御する位相モニタ回路と
   を備え、
   前記位相モニタ回路は、
   前記同期クロックを用いて、前記プリ出力信号のエッジタイミングと、前記データ出力信号のエッジタイミングを検出し、これらのエッジタイミングの位相差を遅延時間として算出し、
   前記遅延時間に基づいて、前記出力バッファの駆動力を更に制御するデータ出力装置。
2. 前記位相モニタ回路は、前記サンプリングクロックおよび前記出力バッファの動作タイミングの位相差が、予め設定される基準値以上となるように、前記同期クロックの位相を制御する
   請求項１に記載のデータ出力装置。
3. 前記位相モニタ回路は、前記プリ出力信号のエッジタイミングから、前記データ出力信号のエッジタイミングまでの期間内に、前記サンプリングクロックのエッジタイミングが含まれなくなるように、前記同期クロックの位相を制御する
   請求項１または２に記載のデータ出力装置。
4. 前記位相モニタ回路は、前記遅延時間が短いほど前記出力バッファの駆動力を弱くし、前記遅延時間が長いほど前記出力バッファの駆動力を強くする
   請求項１に記載のデータ出力装置。
5. 前記検出ウィンドウ生成回路は、入力される基準クロックを異なる遅延時間で遅延させた複数の遅延クロックを含む多位相クロックを生成し、
   前記位相モニタ回路は、前記多位相クロックに基づいて前記サンプリングクロックと前記データ出力信号の位相を検出し、検出結果に基づいて、いずれかの遅延クロックを選択する選択信号を生成し、
   前記検出ウィンドウ生成回路は、前記選択信号に対応する前記遅延クロックを、前記同期クロックとして出力する
   請求項１から４のいずれか一項に記載のデータ出力装置。
6. 請求項１から５のいずれか一項に記載のデータ出力装置と、
   前記データ出力装置にデジタル信号を入力するＡＤ変換器と
   を備えるＡＤ変換装置。

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