JP2007194877A - 半導体装置 - Google Patents

Abstract

【課題】Ａ／Ｄ変換結果が外部に出力される際の電源電圧変動やノイズの影響を回避し、Ａ／Ｄ変換回路の適切な検査が行えるようにする。
【解決手段】半導体装置のテスト時には、セレクタ１３が選択信号に応じてフリップフロップ１５の出力を選択することにより、変換結果が直接半導体装置の外部に出力される。フリップフロップ１５による変換結果の保持および出力動作は、Ａ／Ｄクロックが分周回路１６で２分周された２分周クロックの立ち上がりタイミングで行われ、他のタイミングでは抑制される。そこで、保持および出力が抑制されている期間に行われるＡ／Ｄ変換は、変換結果の外部への出力に伴うノイズ等の影響を受けることがないので、高精度なＡ／Ｄ変換結果が得られる。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換回路を有する半導体装置に関し、特に、Ａ／Ｄ変換回路の変換結果を外部に出力させてＡ／Ｄ変換回路を検査することができる半導体装置に関するものである。

近年、例えばＡ／Ｄ変換回路や、その変換結果に基づく処理を行うディジタル回路などがワンチップ化された、いわゆるシステムオンチップと呼ばれる半導体装置が主流になってきている。また、上記のようなＡ／Ｄ変換回路を有する半導体装置には、Ａ／Ｄ変換回路を単体で検査できるようにするために、モード切り替え回路を内蔵し、Ａ／Ｄ変換結果をディジタルバッファを介して直接外部に出力させ得るようにしたものがある。

ところが、半導体装置の実際の使用時には高精度なＡ／Ｄ変換が行われる場合であっても、検査時に、ディジタルバッファが比較的大負荷の検査装置（ＬＳＩテスタ）を駆動することに起因する電源電圧変動やノイズの影響が大きくなると、Ａ／Ｄ変換精度が低下して適切な検査をできないことがある。

そこで、Ａ／Ｄ変換回路から出力されるディジタル信号を緩やかにレベルが変化するアナログ信号に変換し、アナログバッファを介して出力させることにより、電源電圧変動やノイズの影響を低減し、検査精度の向上を図る技術が提案されている（例えば、特許文献１参照。）。
特開２００２−２４６９０９号公報

しかしながら、上記従来の半導体装置では、ディジタル信号を緩やかにレベルが変化するアナログ信号に変換したとしても、レベル変化が生じる以上、検査装置の負荷の大きさとの関係等によっては、必ずしも電源電圧変動やノイズの影響を解消できるとは限らない。しかも、アナログバッファを用いることは、回路規模の増大を招くことになるという問題点を有していた。

本発明は、かかる点に鑑みてなされたものであり、Ａ／Ｄ変換結果が出力される際の電源電圧変動やノイズの影響を回避し、Ａ／Ｄ変換回路の適切な検査を容易に行えるとともに、簡素な構成で回路規模を小さく抑えることもできる半導体装置の提供を目的としている。

上記の課題を解決するため、
第１の発明は、
Ａ／Ｄ変換回路と、
上記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、
上記Ａ／Ｄ変換回路の変換結果を外部に出力する検査用出力端子とを有する半導体装置であって、
上記検査用出力端子からの変換結果の出力が、後に変換結果が出力される他の変換動作タイミングと異なるタイミングで、かつ、変換動作の周期よりも長い周期のタイミングで行われることを特徴とする。

また、
動作クロック信号におけるクロックサイクルごとにＡ／Ｄ変換を行うＡ／Ｄ変換回路と、
上記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、
上記Ａ／Ｄ変換回路の変換結果を外部に出力する検査用出力端子とを有する半導体装置であって、
上記変換結果の検査用出力端子への出力を所定のタイミングで抑制する出力抑制回路を備えたことを特徴とする。

上記のようにＡ／Ｄ変換回路の検査時の変換結果の出力タイミングが制御されると、変換結果が出力されないタイミングで変換された変換結果には、変換結果の出力に伴うノイズ等の影響が生じない。それゆえ、簡素な構成で高精度な変換結果を容易に得ることができる。

また、変換結果の出力タイミングが、外部から入力されるタイミング制御信号に応じて制御されるようにしても、同様の制御を行わせることは容易にできるので、やはり高精度な変換結果を得ることができる。

本発明によれば、Ａ／Ｄ変換結果が出力される際の電源電圧変動やノイズの影響を回避し、Ａ／Ｄ変換回路の適切な検査を容易に行うことができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《発明の実施形態１》
実施形態１の半導体装置には、図１に示すように、Ａ／Ｄ変換回路１１と、ディジタル処理回路１２とが設けられている。

Ａ／Ｄ変換回路１１は、半導体装置の内外から供給されるＡ／Ｄ変換クロックの１クロックサイクルごとに、例えば半導体装置の外部から入力されるアナログ入力信号を４ビットのディジタル信号に変換する。

ディジタル処理回路１２は、Ａ／Ｄ変換回路１１による変換結果を用いて所定の処理を行う（同図の例ではＡ／Ｄ変換回路１１の１ビットの出力だけについて代表させて描いている）。ディジタル処理回路１２から出力される信号は、セレクタ１３、バッファ１４、および外部出力端子（通常動作用出力端子、検査用出力端子）を介して、ディジタル出力信号として半導体装置の外部に出力される。

Ａ／Ｄ変換回路１１の変換結果は、また、フリップフロップ１５に入力されて保持され、セレクタ１３に入力される。フリップフロップ１５の保持動作は、Ａ／Ｄ変換クロックが分周回路１６により２分周された分周クロックに同期して行われる。

上記のように構成された半導体装置では、通常の動作時には、セレクタ１３は選択信号に応じてディジタル処理回路１２の出力を選択する。そこで、ディジタル処理回路１２による所定の処理結果が半導体装置の外部に出力される。

一方、半導体装置のテスト時には、例えば半導体装置の外部からアナログ入力信号として所定の電圧を与えると伴に、選択信号によってセレクタ１３にフリップフロップ１５の出力を選択させる。そこで、フリップフロップ１５に保持されたＡ／Ｄ変換回路１１の変換結果が直接半導体装置の外部に出力されるので、図示しない検査装置によって変換結果の確認をすることなどができる。

上記フリップフロップ１５による変換結果の保持動作は、詳しくは次のように行われる。すなわち、Ａ／Ｄ変換回路１１では、Ａ／Ｄクロックの立ち上がりタイミングに同期して、図２にハッチングで示す期間Ａ〜ＨごとにＡ／Ｄ変換が行われる。ところが、フリップフロップ１５による変換結果の保持は、分周回路１６で２分周された２分周クロックの立ち上がりタイミングで行われるので、期間Ａ、Ｃ、Ｅ、Ｇの変換結果だけが保持され、セレクタ１３およびバッファ１４を介して出力される。この場合、変換結果が出力される実質的なＡ／Ｄ変換レートは１／２になるが、Ａ／Ｄ変換精度の検査の場合などには、通常、特に問題とならない。

ここで、上記保持および出力が行われるタイミングでは、検査装置等の比較的大きな負荷（例えばディジタル処理回路１２の１０倍程度など）がバッファ１４によって駆動されることになる。このため、通常の動作時に比べて、電源電圧変動や半導体装置内外の寄生容量を介したアナログ入力信号へのノイズの重畳なども比較的大きくなる。しかし、そのようなノイズ等の影響が生じるタイミングは、期間Ｂ、Ｄ、Ｆ、Ｈの変換が行われるタイミングだけであり、期間Ａ、Ｃ、Ｅ、Ｇの変換が行われるタイミングでの保持および出力は抑制されているので、上記のようなノイズ等の影響を受けることがない。したがって、高精度なＡ／Ｄ変換結果を容易に得ることができる。

上記のように、Ａ／Ｄ変換結果の一部の出力を抑制し、出力させる変換結果の出力タイミングをＡ／Ｄ変換動作よりも長い周期のタイミングにすることによって、その出力タイミングを変換動作タイミングと異ならせることが容易にできる。それゆえ、多数のビットが同じレベル遷移をする出力結果の場合などでも、検査装置等の大きな負荷を駆動することなどに起因する変換精度の低下を容易に防止することができる。

なお、上記のように変換結果の一部の出力を抑制する場合、変換結果が出力されない変換動作は停止させたりタイミングをずらしたりしてもよいが、一般的には、半導体装置の通常の動作時と同じタイミングで変換動作させる方が、適切な検査結果を得やすい点で好ましい。

また、Ａ／Ｄクロックの分周は２分周に限らず、例えばノイズの影響が持続する時間等に応じて、３分周以上に分周するようにしてもよい。また、分周比をプログラマブルに変更し得るようにしてもよい。さらに、変換結果の一部の出力を抑制するためには、上記のようにＡ／Ｄクロックを分周するのに限らず、クロックパルスを部分的にマスクして間引くなどしてもよい。

また、変換結果の出力タイミングは、Ａ／Ｄクロックが２分周されたクロックの立ち上がりタイミングに一致するタイミングに限らず、例えば図３に示すように分周回路１６の前後に設けられた遅延素子２１によって所定時間（Ａ／Ｄクロックの周期に対する所定の割合の時間）だけ遅延したタイミングなどでもよい。すなわち、例えば、変換結果の出力タイミング（より詳しくはその影響が許容程度以上である期間）が、Ａ／Ｄ変換回路１１におけるサンプルホールド回路に入力電圧が保持されるタイミングや、比較回路の比較動作が完了するタイミングの両方または一方とずれるようにされるなどしていればよい。

また、ディジタル出力信号の出力端子は、上記のようにＡ／Ｄ変換結果の出力と、ディジタル処理回路１２の出力とで兼用されるようにすれば、端子数を低減することができるが、これに限るものではなく、専用の出力端子を設けるようにしてもよい。

また、アナログ入力信号の入力端子も、他の信号の入出力端子と兼用されるようにしてもよい。

《発明の実施形態２》
上記のようにフリップフロップ１５を用いて、Ａ／Ｄ変換回路１１の変換結果を所定のタイミングで保持させるのに限らず、例えば図４に示すようにＡＮＤ回路２５と出力制御信号生成回路２６とを設けて、図５に示すように変換結果の出力（開始、停止、およびその過渡的影響期間）がＡ／Ｄ変換の精度に影響を与えないタイミングになるようにしてもよい。すなわち、出力制御信号生成回路２６はＡ／Ｄクロックに含まれるクロックパルスのうち、２つに１つだけのクロックパルス、またはそれに同期したパルスを含む出力制御信号を出力するようになっている。そこで、半導体装置の外部に出力される信号のレベルは、出力制御信号のクロックパルス以外の期間は変化しないので、やはり、期間Ａ、Ｃ、Ｅ、Ｇの変換が行われるタイミングでのノイズ等の影響を回避することができる。

《発明の実施形態３》
前期実施形態１、２における２分周クロックや、出力制御信号は、半導体装置の内部で生成されるのに限らず、例えば図６に示すように、半導体装置の外部から（直接的または間接的に）与えられるようにしてもよい。この場合には、変換結果の出力タイミングや頻度を、変換結果の出力が変換精度に与える程度や検査で確認しようとする変換精度等に応じて設定することが容易にでき、検査の自由度を大きくすることができる。

なお、上記各実施の形態では、Ａ／Ｄクロックの１クロックサイクルごとに変換を行うＡ／Ｄ変換回路１１が用いられる例を示したが、複数のクロックサイクルで１回のＡ／Ｄ変換が行われるような場合でも、同様の構成を適用することができる。具体的には、例えば１０段のステージを有するパイプライン型Ａ／Ｄ変換回路で、１回のＡ／Ｄ変換動作が５．５クロックサイクルで行われるとともに各ステージが並列に動作することによって１クロックサイクルごとに変換結果が出力される場合には、例えばＡ／Ｄクロックを少なくとも６分周して変換結果の出力タイミングを制御するなどすればよい。すなわち、変換結果が出力されるクロックサイクルで何れかのステージでの変換が行われた変換結果は、ノイズ等の影響を受けている可能性が大きいのに対し、その後、外部への出力が抑制されている間の６クロックサイクルで全１０ステージの変換が行われた変換結果は、６クロック目で出力させることができる。すなわち、変換結果が６クロックサイクル以上ごとの周期で出力されるようにすれば、高精度な変換結果を容易に得ることができる。

本発明にかかる半導体装置は、Ａ／Ｄ変換結果が出力される際の電源電圧変動やノイズの影響を回避し、Ａ／Ｄ変換回路の適切な検査を容易に行うことができるという効果を有し、Ａ／Ｄ変換回路を備えるとともにＡ／Ｄ変換回路の変換結果を外部に出力させてＡ／Ｄ変換回路を検査することができる半導体装置等として有用である。

実施形態１の半導体装置の要部の構成を示す回路図である。 同、検査時の動作を示すタイミングチャートである。 実施形態１の変形例を示す回路図である。 実施形態２の半導体装置の要部の構成を示す回路図である。 同、検査時の動作を示すタイミングチャートである。 実施形態３の半導体装置の要部の構成を示す回路図である。

符号の説明

１１ Ａ／Ｄ変換回路
１２ ディジタル処理回路
１３ セレクタ
１４ バッファ
１５ フリップフロップ
１６ 分周回路
２１ 遅延素子
２５ ＡＮＤ回路
２６ 出力制御信号生成回路

Claims (17)

1. Ａ／Ｄ変換回路と、
   上記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、
   上記Ａ／Ｄ変換回路の変換結果を外部に出力する検査用出力端子とを有する半導体装置であって、
   上記検査用出力端子からの変換結果の出力が、後に変換結果が出力される他の変換動作タイミングと異なるタイミングで、かつ、変換動作の周期よりも長い周期のタイミングで行われることを特徴とする半導体装置。
2. 請求項１の半導体装置であって、
   さらに、出力信号切り替え回路を備え、上記検査用出力端子は、通常動作時に所定の信号が出力される通常動作用出力端子と兼用されることを特徴とする半導体装置。
3. 請求項１の半導体装置であって、
   さらに、ディジタル信号のバッファ回路を備え、上記Ａ／Ｄ変換回路の変換結果は、上記バッファ回路を介して上記検査用出力端子に出力されることを特徴とする半導体装置。
4. 請求項１の半導体装置であって、
   上記変換結果の上記検査用出力端子への出力タイミングを制御する出力制御回路を備え、
   上記出力制御回路の出力が変化するタイミングが含まれないクロックサイクルで、後に変換結果が出力される他の変換動作が行われることを特徴とする半導体装置。
5. 請求項４の半導体装置であって、
   上記出力制御回路は、上記Ａ／Ｄ変換回路の変換結果を保持して出力する保持回路を有し、
   上記保持回路による保持が行われて上記検査用出力端子の信号が変化するクロックサイクルとは異なるクロックサイクルで、後に変換結果が出力される他の変換動作が行われることを特徴とする半導体装置。
6. 請求項４の半導体装置であって、
   上記出力制御回路は、上記Ａ／Ｄ変換回路の変換結果を通過させ、または遮断するゲート回路を有し、
   上記ゲート回路による変換結果の通過または遮断が行われるクロックサイクルとは異なるクロックサイクルで、後に変換結果が出力される他の変換動作が行われることを特徴とする半導体装置。
7. 請求項４の半導体装置であって、
   上記出力制御回路は、上記Ａ／Ｄ変換回路の動作クロック信号またはその遅延信号が分周された分周クロック信号、または上記動作クロック信号が分周された信号が遅延した分周クロック信号に応じて、変換結果の出力タイミングを制御することを特徴とする半導体装置。
8. 請求項４の半導体装置であって、
   上記出力制御回路は、上記Ａ／Ｄ変換回路の動作クロック信号における一部だけのクロックパルス、または上記一部だけのクロックパルスに同期したパルスを含むクロック信号に応じて、変換結果の出力タイミングを制御することを特徴とする半導体装置。
9. 請求項１の半導体装置であって、
   上記Ａ／Ｄ変換回路は、１回の変換動作を複数のクロックサイクルで行うことを特徴とする半導体装置。
10. 請求項９の半導体装置であって、
    上記Ａ／Ｄ変換回路は、パイプライン型Ａ／Ｄ変換回路であることを特徴とする半導体装置。
11. 請求項９の半導体装置であって、
    さらに、上記変換結果の上記検査用出力端子への出力タイミングを制御する出力制御回路を備え、
    上記出力制御回路は、上記Ａ／Ｄ変換回路の動作クロック信号が上記複数のクロックサイクルよりも長い周期に分周された分周クロック信号、または上記動作クロック信号における一部だけのクロックパルスを含む、上記複数のクロックサイクルよりも長い周期のクロック信号に応じて、上記出力タイミングを制御することを特徴とする半導体装置。
12. 請求項１の半導体装置であって、
    上記Ａ／Ｄ変換回路は、
    入力電圧を保持するサンプルホールド回路と、
    保持された電圧を所定の基準電圧と比較する比較回路とを有し、
    上記サンプルホールド回路に入力電圧が保持されるタイミング、および上記比較回路の比較動作が完了するタイミングの少なくとも一方が、上記検査用出力端子からの変換結果の出力タイミングと異なることを特徴とする半導体装置。
13. Ａ／Ｄ変換回路と、
    上記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、
    上記Ａ／Ｄ変換回路の変換結果を外部に出力する検査用出力端子とを有する半導体装置であって、
    上記検査用出力端子からの変換結果の出力タイミングが、外部から入力されるタイミング制御信号に応じて制御されることを特徴とする半導体装置。
14. 請求項１３の半導体装置であって、
    上記Ａ／Ｄ変換回路の出力を保持し、上記検査用出力端子に出力する保持回路を備え、
    上記保持回路による保持タイミングが、上記タイミング制御信号に応じて制御されることを特徴とする半導体装置。
15. 請求項１３の半導体装置であって、
    上記Ａ／Ｄ変換回路の変換結果を通過させ、または遮断するゲート回路を有し、
    上記ゲート回路による上記変換結果の通過および遮断のタイミングが、上記タイミング制御信号に応じて制御されることを特徴とする半導体装置。
16. 動作クロック信号におけるクロックサイクルごとにＡ／Ｄ変換を行うＡ／Ｄ変換回路と、
    上記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うディジタル処理回路と、
    上記Ａ／Ｄ変換回路の変換結果を外部に出力する検査用出力端子とを有する半導体装置であって、
    上記変換結果の検査用出力端子への出力を所定のタイミングで抑制する出力抑制回路を備えたことを特徴とする半導体装置。
17. 請求項１６の半導体装置であって、
    他の変換動作による変換結果の出力が抑制されているタイミングで行われる変換動作での変換結果が、検査用出力端子に出力されることを特徴とする半導体装置。

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