JPWO2020079539A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JPWO2020079539A1
JPWO2020079539A1 JP2020552174A JP2020552174A JPWO2020079539A1 JP WO2020079539 A1 JPWO2020079539 A1 JP WO2020079539A1 JP 2020552174 A JP2020552174 A JP 2020552174A JP 2020552174 A JP2020552174 A JP 2020552174A JP WO2020079539 A1 JPWO2020079539 A1 JP WO2020079539A1
Authority
JP
Japan
Prior art keywords
circuit
insulator
transistor
conductor
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020552174A
Other languages
English (en)
Other versions
JP7273054B2 (ja
JPWO2020079539A5 (ja
Inventor
達也 大貫
裕人 八窪
清 加藤
聖矢 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2020079539A1 publication Critical patent/JPWO2020079539A1/ja
Publication of JPWO2020079539A5 publication Critical patent/JPWO2020079539A5/ja
Application granted granted Critical
Publication of JP7273054B2 publication Critical patent/JP7273054B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D21/00—Measuring or testing not otherwise provided for
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Analogue/Digital Conversion (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electronic Switches (AREA)

Abstract

新規な構成の半導体装置を提供すること。センサと、センサのセンサ信号が入力されるアンプ回路と、アンプの出力信号が入力され、当該出力信号に応じた電圧を保持するサンプルホールド回路と、電圧に応じたサンプルホールド回路の出力信号が入力されるアナログデジタル変換回路と、インターフェース回路と、を有する。インターフェース回路は、センサ信号をアンプ回路に入力し、アンプ回路の出力信号をサンプルホールド回路に保持する第１の制御期間と、サンプルホールド回路に保持した電圧をアナログデジタル変換回路に出力して得られるデジタル信号をインターフェース回路に出力する第２の制御期間と、を切り替えて制御する機能を有する。アナログデジタル変換回路は、第１の制御期間において、デジタル信号の出力を停止するよう切り替えられる。第１の制御期間は、第２の制御期間より長い。

Description

本発明の一態様は、半導体装置に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、信号処理装置、送受信装置、無線センサ、およびセンサ装置などは、半導体装置を有すると言える場合がある。
半導体装置の低消費電力化の研究開発が進んでいる。例えば特許文献１では、センサと、アンプ回路と、サンプルホールド回路と、コンパレータ等を有するアナログデジタル変換回路（Ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌ：以下Ａ／Ｄ変換回路）と、を備えたセンサ付き信号処理装置として機能する半導体装置が提案されている。
特許文献１では、無線信号による電力の供給が行われている期間において、サンプルホールド回路の動作と、コンパレータの動作と、を別の期間とすることで瞬間的な消費電力の増加を抑制する構成を有する半導体装置について開示している。
米国特許出願公開第２０１６／００９４２３６号明細書
半導体装置の消費電流は、Ａ／Ｄ変換回路の消費電流が占める割合が大きい。半導体装置の低消費電力化には、Ａ／Ｄ変換回路を間欠的に動作させることが有効である。しかしながら、センサから出力されるアナログ信号は一定期間毎にサンプリングされるため、Ａ／Ｄ変換回路を長期間にわたって非動作期間とすることが難しかった。
センサ付きの信号処理装置として機能する半導体装置では、アナログ信号として取得する値の精度を高めるため、複数回のサンプリングによる平均を算出する構成が有効である。しかしながら、複数回のサンプリングごとにＡ／Ｄ変換回路を動作させる必要があるため、Ａ／Ｄ変換回路を長期間にわたって非動作期間とすることが難しかった。
本発明の一態様は、センサ付きの信号処理装置として機能する半導体装置において、低消費電力が図られた、新規な構成の半導体装置を提供することを課題の一とする。本発明の一態様は、センサ付きの信号処理装置として機能する半導体装置において、長時間の駆動を実現可能な、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様は、外界温度の変化が大きい環境下においても、センサの信号をアナログ電圧として保持することができる、新規な構成の半導体装置を提供することを課題の一とする。本発明の一態様は、センサ付きの信号処理装置として機能する半導体装置において、低消費電力で且つ、精度の高いサンプリングが可能な、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置等を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、センサと、センサのセンサ信号が入力されるアンプ回路と、アンプ回路の出力信号が入力され、当該出力信号に応じた電圧を保持するサンプルホールド回路と、電圧に応じたサンプルホールド回路の出力信号が入力されるアナログデジタル変換回路と、インターフェース回路と、を有し、インターフェース回路は、センサ信号をアンプ回路に入力し、アンプ回路の出力信号をサンプルホールド回路に保持する第１の制御期間と、サンプルホールド回路に保持した電圧をアナログデジタル変換回路に出力して得られるデジタル信号をインターフェース回路に出力する第２の制御期間と、を切り替えて制御する機能を有し、アナログデジタル変換回路は、第１の制御期間において、デジタル信号の出力を停止するよう切り替えられ、第１の制御期間は、第２の制御期間より長い、半導体装置である。
本発明の一態様は、センサと、センサのセンサ信号が入力されるアンプ回路と、アンプ回路の出力信号が入力され、当該出力信号に応じた電圧を保持するサンプルホールド回路と、電圧に応じたサンプルホールド回路の出力信号が入力されるアナログデジタル変換回路と、インターフェース回路と、を有し、インターフェース回路は、センサ信号をアンプ回路に入力し、アンプ回路の出力信号をサンプルホールド回路に保持する第１の制御期間と、サンプルホールド回路に保持した電圧をアナログデジタル変換回路に出力して得られるデジタル信号をインターフェース回路に出力する第２の制御期間と、を切り替えて制御する機能を有し、アナログデジタル変換回路は、第１の制御期間において、デジタル信号の出力を停止するよう切り替えられ、サンプルホールド回路は、アンプの複数の出力信号を加算して得られる電圧を保持する機能を有し、第１の制御期間は、第２の制御期間より長い、半導体装置である。
本発明の一態様において、サンプルホールド回路は、一方の電極が電気的に接続された複数の容量素子を有し、サンプルホールド回路におけるアンプの複数の出力信号の加算は、一方の電極を電気的に浮遊状態として、アンプの複数の出力信号のいずれか一を容量素子の他方の電極のいずれか一に与えることで行われる、半導体装置が好ましい。
本発明の一態様において、サンプルホールド回路は、第１トランジスタ、第２トランジスタ、および第３トランジスタを有し、第１トランジスタ乃至第３トランジスタは、チャネル形成領域に酸化物半導体を有する半導体層を有する半導体装置が好ましい。
本発明の一態様において、第２トランジスタのゲートは、第１トランジスタのソース又はドレインの一方に電気的に接続され、第１トランジスタをオフにすることでアンプの出力信号に応じた電圧を保持する機能を有する半導体装置が好ましい。
本発明の一態様において、第２トランジスタおよび第３トランジスタは、ソースフォロワ回路として機能する半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
本発明の一態様は、センサ付きの信号処理装置として機能する半導体装置において、低消費電力が図られた、新規な構成の半導体装置を提供することができる。本発明の一態様は、センサ付きの信号処理装置として機能する半導体装置において、長時間の駆動を実現可能な、新規な構成の半導体装置を提供することができる。または、本発明の一態様は、外界温度の変化が大きい環境下においても、センサの信号をアナログ電圧として保持することができる、新規な構成の半導体装置を提供することができる。本発明の一態様は、センサ付きの信号処理装置として機能する半導体装置において、低消費電力で且つ、精度の高いサンプリングが可能な、新規な構成の半導体装置を提供することができる。または、本発明の一態様は、新規な半導体装置等を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ、図１Ｂは半導体装置の構成を説明するブロック図及び回路図である。
図２Ａ、図２Ｂは半導体装置の構成を説明するブロック図である。
図３Ａ、図３Ｂは半導体装置の構成を説明するブロック図及び回路図である。
図４は半導体装置の動作を説明するタイミングチャートである。
図５Ａ、図５Ｂ、図５Ｃは半導体装置の構成を説明するブロック図及び回路図である。
図６は半導体装置の構成を説明する回路図である。
図７は半導体装置の動作を説明するタイミングチャートである。
図８Ａ、図８Ｂ、図８Ｃは半導体装置の構成を説明する図である。
図９Ａ、図９Ｂ、図９Ｃは半導体装置の構成を説明する図である。
図１０Ａ、図１０Ｂは半導体装置の構成を説明するブロック図である。
図１１Ａ、図１１Ｂは半導体装置の構成を説明する回路図である。
図１２は半導体装置の構成を説明する回路図である。
図１３は半導体装置の動作を説明する断面模式図である。
図１４は半導体装置の構成を説明する断面模式図である。
図１５Ａ、図１５Ｂ、図１５Ｃは半導体装置の構成を説明する断面模式図である。
図１６Ａ、図１６Ｂ、図１６Ｃ、図１６Ｄ、図１６Ｅは電子部品の作成方法を説明するフローチャート及び電子部品の構成を説明する図である。
図１７Ａ、図１７Ｂ、図１７Ｃは半導体装置の応用例を説明する図である。
図１８Ａ、図１８Ｂは半導体装置の応用例を説明する図である。
図１９Ａ、図１９Ｂは半導体装置の応用例を説明する図である。
図２０Ａ、図２０Ｂは半導体装置の応用例を説明する図である。
図２１Ａ、図２１Ｂは半導体装置の応用例を説明する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
（実施の形態１）
本発明の一態様の半導体装置の構成および動作について、図１乃至図１１を用いて説明する。
本発明の一態様の半導体装置は、インターフェース回路、アンプ回路、サンプルホールド回路、Ａ／Ｄ変換回路、およびセンサを備える。半導体装置はバッテリを備え、バッテリが供給する電力で駆動する。半導体装置は、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｅｎｃｙ）信号などの無線あるいは有線による通信回路を備え、外部からの要求に応じて、センサで取得した信号を送信する機能を有する。半導体装置は、Ａ／Ｄ変換回路など電力消費の大きい回路の動作を間欠的に駆動し、バッテリの電力をセンサおよびサンプルホールド回路の駆動に割り当てる。サンプルホールド回路は、Ａ／Ｄ変換回路の駆動が停止している期間において、バッテリの電力を用いて定期的にセンサで得られる信号を取得し、アナログ電圧として保持しておく。また信号の保持は、チャネル形成領域に酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するトランジスタ（ＯＳトランジスタ）で構成されるサンプルホールド回路で行う。
ＯＳトランジスタは極めてオフ電流が低く、シリコンを半導体層に有するトランジスタ（Ｓｉトランジスタ）と比べて温度による特性変動も小さいため、環境温度の変化が大きい環境下においても定期的にセンシングして得られるセンサ信号をアナログ電圧として保持することができる。
デジタル信号を生成するためのＡ／Ｄ変換回路は、電力消費が大きい。そのため、Ａ／Ｄ変換回路の動作を間欠的に駆動して半導体装置の消費電力を抑制する。Ａ／Ｄ変換回路の駆動が停止している期間では、センサおよびサンプルホールド回路の駆動をする。Ａ／Ｄ変換回路の駆動が停止している期間であっても、センサで得られる信号をサンプルホールド回路で定期的にサンプリングする。サンプリングで得られた複数のアナログ電圧による信号は、Ａ／Ｄ変換回路を駆動したタイミングで一括してＡ／Ｄ変換し、外部の上位機器に出力する構成とする。
Ａ／Ｄ変換回路を停止してのセンサ信号のサンプリング動作と、Ａ／Ｄ変換回路を動作させて保持しておいたアナログ電圧のＡ／Ｄ変換を行う動作と、を切り替えて行う構成とすることで、一定期間ごとのセンシングデータの取得と、低消費電力化との両立を図ることができる。Ａ／Ｄ変換回路の駆動を最小限に抑えることで、バッテリの電力による長時間の駆動を実現可能な半導体装置とすることができる。
図１Ａには、本発明の一態様を説明するための半導体装置１００を図示する。半導体装置１００は、一例として、センサ１１、アンプ回路１２、サンプルホールド回路１３、Ａ／Ｄ変換回路１４、およびインターフェース回路１５を有する。半導体装置１００は、ホストコントローラ１１０との間で信号を送受信する機能を有する。また半導体装置１００は、図示を省略しているが、半導体装置１００の各回路に電力を供給するためのバッテリ等を備える。
センサ１１は、光、音、歪み、加速度、圧力、湿度、電界、磁界、あるいは化学物質量等の入力信号を、電気信号の出力信号に変換する機能を有する。電気信号の出力信号は、アナログ値の電圧（アナログ電圧）を有する信号ＳＳＮＳとして得られる。センサ１１は、環境をモニタする各種のセンサ（光センサ、熱センサ、湿度センサ、ガスセンサ、臭気センサ、振動センサ、加速度センサ、歪みセンサなど）、および各種の生体センサなどを用いることができる。図１Ａに図示するようなセンサ付きの半導体装置は、建造物や人体に埋め込まれたチップによる一定期間毎の測定の結果を、無線による通信によって送信することができる。そのためセンサ１１は、目的に応じた一または複数のセンサを適用することが好ましい。
アンプ回路１２は、センサ１１で得られる信号を電流あるいは電圧の増幅を行うための回路である。アンプ回路１２は、入力される信号ＳＳＮＳを信号ＳＢＵＦとして出力する機能を有する。信号ＳＢＵＦは、信号ＳＳＮＳの電流あるいは電圧の増幅がなされた信号に相当する。アンプ回路１２は、オペアンプあるいは、バッファ等を用いて構成することができる。
サンプルホールド回路１３は、アンプ回路１２が出力する信号ＳＢＵＦに応じたアナログ電圧を保持し、当該アナログ電圧に応じた電圧を有する信号ＳＳＨを出力する機能を有する。サンプルホールド回路１３は、所定の時刻にサンプルホールド回路１３が有するスイッチをオンにして信号ＳＢＵＦをサンプリングすることで、所定の時刻にセンサ１１が出力した信号ＳＳＮＳに応じたアナログ電圧が書き込まれる。
Ａ／Ｄ変換回路１４は、サンプルホールド回路１３が出力する信号ＳＳＨをデジタル値の信号ＳＡＤＣに変換するための回路である。Ａ／Ｄ変換回路１４としては、例えば、並列比較方式Ａ／Ｄ変換回路、パイプライン方式Ａ／Ｄ変換回路、逐次比較方式Ａ／Ｄ変換回路、デルタシグマ方式Ａ／Ｄ変換回路、二重積分方式Ａ／Ｄ変換回路から任意で選択すればよい。
インターフェース回路１５は、外部の上記機器に相当するホストコントローラ１１０との間で信号の送受信を行う機能を有する。インターフェース回路１５は、Ａ／Ｄ変換回路１４が出力する信号ＳＡＤＣを基にホストコントローラ１１０に送信するための信号を生成する機能を有する。信号の送受信は、無線による通信であることが好ましい。インターフェース回路１５は、無線通信を行うための構成として、アンテナおよび送受信回路を備えることが好ましい。送受信回路は、例えば、整流回路、変調回路、復調回路、発振回路、定電圧回路（レギュレータ）等を含む構成である。建造物や人体にチップを埋め込んで一定期間毎にセンサによる測定を行ない、無線による通信によって得られた情報をホストコントローラ１１０で収集する構成とすることができる。
インターフェース回路１５は、ホストコントローラ１１０から受信する信号に応じて、センサ１１、アンプ回路１２、サンプルホールド回路１３、およびＡ／Ｄ変換回路１４を制御するための信号ＳＥＮＥを出力する機能を有する。信号ＳＥＮＥは、Ａ／Ｄ変換回路１４の駆動または駆動停止を制御するための信号、サンプルホールド回路１３の駆動を制御するための信号、センサ１１およびアンプ回路１２の駆動または駆動停止を制御するための信号に相当する。
図１Ｂでは、サンプルホールド回路１３の構成について示す。サンプルホールド回路１３は、トランジスタ２１乃至２３を有する。トランジスタ２１乃至２３は、ｎチャネル型のトランジスタとしている。信号ＳＷは、トランジスタ２１のオンまたはオフを制御し、所定のタイミングで信号ＳＢＵＦをサンプリングするための信号である。
なおサンプルホールド回路１３のうち１つを特定する必要がないときは、サンプルホールド回路１３の符号を用いて説明し、任意のサンプルホールド回路１３を指すときにはサンプルホールド回路１３＿１、サンプルホールド回路１３＿２などの符号を用いて説明する。他の要素についても同様であり、複数の要素を区別するために、「＿２」、あるいは「［１］」等を符号に付して用いる。
図１Ｂは、サンプリングされたアナログ電圧を保持するノードＦＮを図示している。また図１ＢではノードＦＮがソースフォロワ回路の入力端子であるトランジスタ２２のゲートに接続される構成を図示している。またソースフォロワ回路のバイアス電圧ＶＢがトランジスタ２３のゲートに印加される構成を図示している。なおノードＦＮには、容量素子が接続される構成を図示しているが、トランジスタ２２のゲート容量を十分大きくとるなどの構成とすることで省略することもできる。ソースフォロワ回路があることで、後段にある回路への電荷供給能力を高めることができる。またＯＳトランジスタは環境温度の変化に対するトランジスタの電気特性の変動が小さい。そのため、ソースフォロワ回路をＯＳトランジスタで構成することで、外界温度の変化が大きい環境下において流れるリーク電流を低減することができる。
トランジスタ２１乃至２３は、ＯＳトランジスタで構成される。ＯＳトランジスタをサンプルホールド回路１３が有するトランジスタに用いる構成とすることで、オフ時にソースとドレイン間を流れるリーク電流（以下、オフ電流）が極めて低いことを利用して、信号ＳＢＵＦをサンプリングして得られるアナログ電圧をノードＦＮに保持させることができる。そのため、アナログ電圧の取得後、すぐにＡ／Ｄ変換せずにアナログ電圧のまま保持させてその後読み出す構成としても、精度の高い出力信号を取得することが可能にでき、半導体装置１００の低消費電力化を図ることができる。
加えてＯＳトランジスタを用いたサンプルホールド回路１３では、電荷の充電又は放電することによってアナログ電圧の書き換えおよび読み出しが可能となるため、実質的に無制限回のアナログ電圧の取得および読み出しが可能である。ＯＳトランジスタを用いた信号保持回路は、磁気メモリあるいは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。またＯＳトランジスタを用いた信号保持回路は、フラッシュメモリのように繰り返し書き換え動作を行っても電子捕獲中心の増加による不安定性が認められない。
またＯＳトランジスタを用いた信号保持回路は、Ｓｉトランジスタを用いた回路上などに自由に配置可能であるため、複数の遅延回路を備える構成にした場合であっても、集積化を容易に行うことができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
またＯＳトランジスタは、ゲート電極、ソース電極およびドレイン電極に加えて、バックゲート電極を含むと、４端子の半導体素子とすることができる。ゲート電極またはバックゲート電極に与える電圧に応じて、ソースとドレインとの間を流れる信号の入出力が独立制御可能な電気回路網で構成することができる。そのため、ＬＳＩと同一思想で回路設計を行うことができる。加えてＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
なお図１Ｂではサンプルホールド回路１３としてアナログ電圧を保持するノードＦＮを一つ備えた回路構成を図示したが、図２Ａの半導体装置１００Ａとして示すように複数のサンプルホールド回路１３＿１乃至１３＿Ｎ（Ｎは２以上の自然数）と表すことができる。あるいは、図２Ｂの半導体装置１００Ｂとして示すようにサンプルホールド回路１３Ａ内に複数の信号保持回路３１＿１乃至３１＿Ｎと表すことができる。
半導体装置１００Ａが有するサンプルホールド回路１３＿１乃至１３＿Ｎの構成例について、図３Ａおよび図３Ｂを参照して説明する。図４では、図３Ａおよび図３Ｂで説明するサンプルホールド回路１３＿１乃至１３＿Ｎの動作例について説明する。また半導体装置１００Ｂが有する信号保持回路３１＿１乃至３１＿Ｎを有するサンプルホールド回路１３Ａの構成例について、図５Ａ乃至図５Ｃを参照して説明する。図７では、図５Ａ乃至図５Ｃで説明するサンプルホールド回路１３Ａの動作例について説明する。
図３Ａに示すサンプルホールド回路１３＿１乃至１３＿Ｎは、選択回路４１、複数の信号保持回路４２及び選択回路４３を有する。選択回路４１は、信号ＳＢＵＦを複数の信号保持回路４２に振り分けてサンプリングするための回路である。選択回路４１は、デマルチプレクサとして機能する回路である。複数の信号保持回路４２は、図１Ｂで説明した、サンプリングされたアナログ電圧を保持するノードＦＮに接続されるトランジスタで構成される回路に相当する。選択回路４３は、複数の信号保持回路４２において保持されたアナログ電圧を信号ＳＳＨとして選択し、順に出力するための回路である。選択回路４１は、マルチプレクサとして機能する回路である。信号Ｓｗは、デマルチプレクサとして機能する選択回路４１を制御するための信号である。信号ＳＲは、マルチプレクサとして機能する選択回路４３を制御するための信号である。
図３Ｂには、図３Ａに示すサンプルホールド回路１３＿１乃至１３＿Ｎの具体的な構成例を示す回路図を図示する。図３Ｂには、選択回路４１として機能する、トランジスタ２１＿１乃至トランジスタ２１＿Ｎを図示している。図３Ｂには、信号保持回路４２を構成するトランジスタ２１＿１乃至トランジスタ２１＿Ｎのソースまたはドレインの一方およびトランジスタ２２＿１乃至トランジスタ２２＿Ｎのゲートに接続されたノードＦＮ＿１乃至ＦＮ＿Ｎを図示している。選択回路４３として機能する、トランジスタ２４＿１乃至トランジスタ２４＿Ｎを図示している。
サンプルホールド回路１３＿１乃至１３＿Ｎが有する各トランジスタは、ＯＳトランジスタで構成される。ＯＳトランジスタをサンプルホールド回路１３＿１乃至１３＿Ｎが有するトランジスタに用いる構成とすることで、オフ時にソースとドレイン間を流れるリーク電流（以下、オフ電流）が極めて低いことを利用して、信号ＳＢＵＦをサンプリングして得られるアナログ電圧をノードＦＮに保持させることができる。そのため、アナログ電圧の取得後、すぐにＡ／Ｄ変換しなくてもアナログ電圧のまま保持させてその後読み出す構成としても、精度の高い出力信号を取得することが可能にでき、半導体装置１００Ａの低消費電力化を図ることができる。
図３Ｂでは、信号ＳＢＵＦをサンプリングするための信号ＳＷを信号ＳＷ＿１乃至信号ＳＷ＿Ｎとしている。図３Ｂでは、保持した複数のアナログ電圧を信号ＳＳＨとして順番に読み出すための信号ＳＲを信号ＳＲ＿１乃至信号ＳＲ＿Ｎとしている。図３Ａおよび図３Ｂに図示するサンプルホールド回路１３＿１乃至１３＿Ｎは、異なるＮ回のタイミングで信号ＳＢＵＦのサンプリングを行って信号保持回路４２として機能するノードＦＮ＿１乃至ＦＮ＿Ｎのそれぞれにアナログ電圧を保持する。また図３Ａおよび図３Ｂに図示するサンプルホールド回路１３＿１乃至１３＿Ｎは、異なるＮ回のタイミングで信号保持回路４２として機能するノードＦＮ＿１乃至ＦＮ＿Ｎのそれぞれ保持したアナログ電圧を信号ＳＳＨとして出力する。
図４は、図３Ａおよび図３Ｂに示すサンプルホールド回路１３＿１乃至１３＿Ｎで信号ＳＢＵＦをサンプリングする動作を説明するためのタイミングチャートである。図４では、信号ＳＢＵＦの波形とともに、信号ＳＷ＿１乃至信号ＳＷ＿３および信号ＳＷ＿Ｎ、ノードＦＮ＿１乃至ＦＮ＿３およびノードＦ＿Ｎを図示している。図４では、時刻Ｔ１乃至ＴＮでの動作について説明する。なおタイミングチャートを説明する図において、ハッチングを付した期間は、不定状態を表す期間である。なお図４で説明する期間において、信号ＳＲ＿１乃至信号ＳＲ＿Ｎ（図示せず）は、Ｌレベルである。
時刻Ｔ１では信号ＳＷ＿１をＨレベルとし、信号ＳＢＵＦの電圧Ｖ１をノードＦＮ＿１に書き込んで信号ＳＢＵＦのサンプリングが行われる。
期間ＴＷをあけた時刻Ｔ２で信号ＳＷ＿２をＨレベルとし、信号ＳＢＵＦの電圧Ｖ２をノードＦＮ＿２に書き込んで信号ＳＢＵＦのサンプリングが行われる。
以下、同様に期間ＴＷをあけた時刻Ｔ３で信号ＳＷ＿３をＨレベルとし、信号ＳＢＵＦの電圧Ｖ３をノードＦＮ＿３に書き込んで信号ＳＢＵＦのサンプリングが行われる。また時刻ＴＮで信号ＳＷ＿ＮをＨレベルとし、信号ＳＢＵＦの電圧ＶＮをノードＦＮ＿Ｎに書き込んで信号ＳＢＵＦのサンプリングが行われる。ノードＦＮ＿１乃至ノードＦＮ＿Ｎに保持した電圧Ｖ１乃至ＶＮは、信号ＳＷ＿１乃至ＳＷ＿ＮをＬレベルとすることで保持することができる。
図５Ａに示すサンプルホールド回路１３Ａは、選択回路４４、複数の信号保持回路３１＿１乃至３１＿Ｎ及び加算回路４５を有する。選択回路４４は、信号ＳＢＵＦを複数の信号保持回路３１＿１乃至３１＿Ｎに振り分けてサンプリングするための回路である。選択回路４４は、デマルチプレクサとして機能する回路である。複数の信号保持回路４２は、ノードＦＮに接続されるトランジスタおよび容量素子で構成される回路に相当する。加算回路４５は、選択回路４４のサンプリングに応じた電位の変動を容量素子の一方の電極に与えて、他方の電極に接続されたノードＦＮを容量結合で変動することで電位の足しあわせを行う回路に相当する。信号Ｓｗは、デマルチプレクサとして機能する選択回路４４を制御するための信号である。
図５Ｂには、図５Ａに示すサンプルホールド回路１３Ａの具体的な構成例を示す回路図を図示する。図５Ｂには、選択回路４４として機能する、トランジスタ５１＿１乃至トランジスタ５１＿Ｎを図示している。図５Ｂには、信号保持回路３１＿１乃至３１＿Ｎを構成するトランジスタ５１＿１乃至トランジスタ５１＿Ｎ、およびトランジスタ５１＿１乃至トランジスタ５１＿Ｎのソースまたはドレインの一方に接続された容量素子５２＿１乃至５２＿Ｎを図示している。図５Ｂには、容量素子５２＿１乃至５２＿Ｎ、トランジスタ５３のソース又はドレインの一方、およびソースフォロワ回路の入力端子であるトランジスタ５４のゲートに接続されたノードＦＮを図示している。図５Ｂには、ソースフォロワ回路のバイアス電圧ＶＢがトランジスタ５５のゲートに印加される構成を図示している。トランジスタ５３のゲートには信号ＳＩＮＩが与えられる。信号ＳＩＮＩは、ノードＦＮの電位を初期化するための信号である。
図５Ｂでは、信号ＳＢＵＦをサンプリングするための信号ＳＷを信号ＳＷ＿１乃至信号ＳＷ＿Ｎとしている。図５Ａおよび図５Ｂに図示するサンプルホールド回路１３Ａは、異なるＮ回のタイミングで信号ＳＢＵＦのサンプリングを行って当該サンプリングで得られる電圧を、加算回路４５として機能する容量素子５２＿１乃至５２＿Ｎの容量結合を利用して加算する。加算して得られる電圧の和に相当する電圧は、ノードＦＮに保持される。ノードＦＮに保持したアナログ電圧は、ソースフォロワ回路として機能するトランジスタ５４、５５を介して信号ＳＳＨとして出力される。なおトランジスタ５１＿１乃至トランジスタ５１＿Ｎのいずれか一と、容量素子５２＿１乃至５２＿Ｎのいずれか一との間のノードには、サンプリングで得られる電荷を保持するための容量素子が設けられる。当該容量素子の静電容量（単に容量という）は、ノードＦＮの容量と比べて大きくしておくことで、ノードＦＮの電位の変動に応じた変動を抑制することができる。
サンプルホールド回路１３Ａが有する各トランジスタは、ＯＳトランジスタで構成される。ＯＳトランジスタをサンプルホールド回路１３Ａが有するトランジスタに用いる構成とすることで、オフ時にソースとドレイン間を流れるリーク電流（以下、オフ電流）が極めて低いことを利用して、信号ＳＢＵＦをサンプリングして得られるアナログ電圧をノードＦＮに保持させることができる。そのため、アナログ電圧の取得後、すぐにＡ／Ｄ変換しなくてもアナログ電圧のまま保持させてその後読み出す構成としても、精度の高い出力信号を取得することが可能にでき、半導体装置１００Ｂの低消費電力化を図ることができる。
なお図５Ｂでは、トランジスタ５１＿１乃至トランジスタ５１＿Ｎを介してサンプリングされる信号を信号ＳＢＵＦとして図示したが他の構成でもよい。例えば、図５Ｃに図示するように、別々のアンプ回路から出力される信号ＳＢＵＦ＿１乃至ＳＢＵＦ＿Ｎを、それぞれトランジスタ５１＿１乃至トランジスタ５１＿Ｎを介してサンプリングする構成としてもよい。
なお図５Ｂ、図５Ｃでは、容量結合を用いて、異なるＮ回のタイミングで信号ＳＢＵＦのサンプリングを行って当該サンプリングで得られる電圧を足し合わせる構成を図示したが他の構成でもよい。例えば図６に示す構成とすることができる。図６の構成では、容量素子５２＿１乃至５２＿Ｎをトランジスタ５６に置き換えた構成を図示している。図６の構成では、サンプリング動作時にはトランジスタ５１＿１乃至トランジスタ５１＿Ｎを順次オンにして、制御信号ＥＮでトランジスタ５６をオフにする。サンプリングで得られる電圧によって得られる電圧は、トランジスタ５１＿１乃至トランジスタ５１＿Ｎのいずれか一と、トランジスタ５６と、の間のノードの容量に保持される。加算時には、制御信号ＥＮでトランジスタ５６を一斉にオンにし、サンプリング時に保持した電圧に応じた電荷がノードＦＮに分配され、ノードＦＮで加算して得られる電圧の和に相当する電圧を得ることができる。
図７は、図５Ａおよび図５Ｂに示すサンプルホールド回路１３Ａで信号ＳＢＵＦをサンプリングする動作を説明するためのタイミングチャートである。図７では、信号ＳＢＵＦの波形とともに、信号ＳＩＮＩ、信号ＳＷ＿１乃至信号ＳＷ＿４、ノードＦＮを図示している。図７では、時刻Ｔ１乃至Ｔ４での動作について説明する。なおタイミングチャートを説明する図において、ハッチングを付した期間は、不定状態を表す期間である。
時刻Ｔ０では信号ＳＩＮＩをＨレベルとし、ノードＦＮを初期化（例えば０Ｖ）する。その後信号ＳＩＮＩをＬレベルとし、ノードＦＮは電気的に浮遊状態となる。
時刻Ｔ１では信号ＳＷ＿１をＨレベルとし、信号ＳＢＵＦの電圧Ｖ１を容量素子５２＿１の一方の電極に与える。容量素子５２＿１の他方の電極の電位に相当するノードＦＮは、電気的に浮遊状態にあるため、電圧Ｖ１のサンプリングによる電位の変動に応じて上昇する。なお図７の説明では、説明を容易にするため、ノードＦＮの寄生容量が容量素子５２＿１乃至５２＿Ｎの容量と比べて極めて小さいものとして説明する。そのため、ノードＦＮの電位上昇は、Ｖ１として図示している。その後信号ＳＷ＿１をＬレベルとし、ノードＦＮに電圧Ｖ１が保持される。
時刻Ｔ２では信号ＳＷ＿２をＨレベルとし、信号ＳＢＵＦの電圧Ｖ２を容量素子５２＿２の一方の電極に与える。容量素子５２＿２の他方の電極の電位に相当するノードＦＮは、電気的に浮遊状態にあるため、電圧Ｖ２のサンプリングによる電位の変動に応じて上昇する。ノードＦＮの電位上昇は、Ｖ１からＶ２だけ上昇したＶ１＋Ｖ２として図示している。その後信号ＳＷ＿２をＬレベルとし、ノードＦＮに電圧Ｖ１＋Ｖ２が保持される。
時刻Ｔ３では信号ＳＷ＿３をＨレベルとし、信号ＳＢＵＦの電圧Ｖ３を容量素子５２＿３の一方の電極に与える。容量素子５２＿３の他方の電極の電位に相当するノードＦＮは、電気的に浮遊状態にあるため、電圧Ｖ３のサンプリングによる電位の変動に応じて上昇する。ノードＦＮの電位上昇は、Ｖ１＋Ｖ２からＶ３だけ上昇したＶ１＋Ｖ２＋Ｖ３として図示している。その後信号ＳＷ＿３をＬレベルとし、ノードＦＮに電圧Ｖ１＋Ｖ２＋Ｖ３が保持される。
時刻Ｔ４では信号ＳＷ＿４をＨレベルとし、信号ＳＢＵＦの電圧Ｖ４を容量素子５２＿４の一方の電極に与える。容量素子５２＿４の他方の電極の電位に相当するノードＦＮは、電気的に浮遊状態にあるため、電圧Ｖ４のサンプリングによる電位の変動に応じて上昇する。ノードＦＮの電位上昇は、Ｖ１＋Ｖ２＋Ｖ３からＶ４だけ上昇したＶ１＋Ｖ２＋Ｖ３＋Ｖ４として図示している。その後信号ＳＷ＿４をＬレベルとし、ノードＦＮに電圧Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４が保持される。
なお図７では、ノードＦＮの電位の変動について説明を容易にするため、サンプリングして得られる電圧がそのまま加算されるとして説明したが、実際の回路構成においては配線間およびトランジスタ等の素子に寄生容量が存在する。そのため、ノードＦＮには加算に応じた電圧、例えば（Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４）／ａ（ａ：定数）が得られることになる。
以上のような動作でノードＦＮには、サンプリングして得られた電圧を加算した電圧を保持することができる。保持した電圧は、ソースフォロワ回路を介して所定のタイミングでＡ／Ｄ変換回路１４に出力することができる。
図３乃至図７で説明した動作を取り得ることで本発明の一態様の半導体装置１００Ａ、１００Ｂは、センサ付きの信号処理装置として機能する半導体装置において、低消費電力が図られた、新規な構成の半導体装置を提供することができる。本発明の一態様は、センサ付きの信号処理装置として機能する半導体装置において、長時間の駆動を実現可能な、新規な構成の半導体装置を提供することができる。または、本発明の一態様は、外界温度の変化が大きい環境下においても、センサの信号をアナログ電圧として保持することができる、新規な構成の半導体装置を提供することができる。本発明の一態様は、センサ付きの信号処理装置として機能する半導体装置において、低消費電力で且つ、精度の高いサンプリングが可能な、新規な構成の半導体装置を提供することができる。
上記図３および図４で説明した信号保持回路３１＿１乃至３１＿Ｎを有する半導体装置１００Ａの動作について、図８Ａ乃至図８Ｃを用いて説明する。
図８Ａは、半導体装置１００Ａにおける２つの動作を期間毎に分けて図示したものである。図８Ａにおいて、期間６１と期間６２が交互に切り替わる様子を図示している。
期間６１は、Ａ／Ｄ変換回路１４を非動作として、センサ１１の信号を定期的にサンプリングする期間に相当する。期間６１において、センサ１１の信号のサンプリングは、時刻Ｔ１乃至ＴＮとして図示している。期間６１から期間６２への切り替えは、ホストコントローラ１１０の制御、あるいはセンサ１１におけるサンプリング数が、サンプルホールド回路１３＿１乃至１３＿Ｎで保持可能な数、具体的にはサンプルホールド回路１３＿１乃至１３＿Ｎの数に達した時点で自律的に切り替わる構成が好ましい。
期間６１における半導体装置１００Ａの状態について、図８Ｂに図示するブロック図を用いて図示することができる。図８Ｂのブロック図では、停止状態、あるいは機能していない構成を点線で図示し、動作する状態として機能している構成を実線で図示している。センサ１１の信号のサンプリングを行う期間、センサ１１、アンプ回路１２、サンプルホールド回路１３＿１乃至１３＿Ｎの回路、および制御するためのインターフェース回路１５を動作させ、Ａ／Ｄ変換回路１４およびホストコントローラ１１０を非動作とすることができる。つまりインターフェース回路１５は、制御する期間６１において、センサ１１の信号をアンプ回路１２に入力し、アンプ回路１２の出力信号をサンプルホールド回路１３に保持する。
期間６２は、Ａ／Ｄ変換回路１４を動作させて、期間６１でサンプリングして得られる複数のアナログ電圧をＡ／Ｄ変換してホストコントローラ１１０に出力する期間に相当する。つまりインターフェース回路１５は、制御する期間６２において、サンプルホールド回路１３に保持した電圧をＡ／Ｄ変換回路１４に出力して得られるデジタル信号をインターフェース回路１５に出力する。期間６２において、センサ１１の信号のサンプリングは、停止することが好ましい。
期間６２から期間６１への切り替えは、ホストコントローラ１１０の制御、あるいは半導体装置１００Ａからホストコントローラ１１０へのデータの送信が完了した時点で自律的に切り替わる構成が好ましい。
期間６２における半導体装置１００Ａの状態について、図８Ｃに図示するブロック図を用いて図示することができる。図８Ｃのブロック図では、停止状態、あるいは機能していない構成を点線で図示し、動作する状態として機能している構成を実線で図示している。サンプルホールド回路１３＿１乃至１３＿Ｎで保持するアナログ電圧に応じたセンサ１１で取得したデータをホストコントローラ１１０に送信する期間、Ａ／Ｄ変換回路１４、インターフェース回路１５、およびホストコントローラ１１０を動作させ、センサ１１およびアンプ回路１２を非動作とすることができる。
図８Ａに図示するように期間６１に相当する図８Ｂの動作は、期間６２に相当する図８Ｃの動作より長くする構成とする。本発明の一態様の半導体装置は、複数のアナログ電圧を保持する構成とすることができる。そのため、Ａ／Ｄ変換回路を停止してセンサ信号のサンプリング動作を行う期間６１と、Ａ／Ｄ変換回路を動作させて保持しておいたアナログ電圧のＡ／Ｄ変換を行う期間６２と、を切り替えて行う構成とすることができ、一定期間ごとのセンシングデータの取得と、低消費電力化との両立を図ることができる。Ａ／Ｄ変換回路の駆動を最小限に抑えることで、バッテリの電力による長時間の駆動を実現可能な半導体装置とすることができる。
上記図５および図７で説明した信号保持回路３１Ａを有する半導体装置１００Ｂの動作について、図９Ａ乃至図９Ｃを用いて説明する。
図９Ａは、半導体装置１００Ｂにおける２つの動作を期間毎に分けて図示したものである。図９Ａにおいて、期間６１と期間６２が交互に切り替わる様子を図示している。図９Ａの説明は、図８Ａでの説明と同様である。
期間６１における半導体装置１００Ｂの状態について、図９Ｂに図示するブロック図を用いて図示することができる。図９Ｂのブロック図では、停止状態、あるいは機能していない構成を点線で図示し、動作する状態として機能している構成を実線で図示している。センサ１１の信号のサンプリングを行う期間、センサ１１、アンプ回路１２、サンプルホールド回路１３Ａ、および制御するためのインターフェース回路１５を動作させ、Ａ／Ｄ変換回路１４およびホストコントローラ１１０を非動作とすることができる。
期間６２における半導体装置１００Ｂの状態について、図９Ｃに図示するブロック図を用いて図示することができる。図９Ｃのブロック図では、停止状態、あるいは機能していない構成を点線で図示し、動作する状態として機能している構成を実線で図示している。サンプルホールド回路１３＿１乃至１３＿Ｎで保持するアナログ電圧に応じたセンサ１１で取得したデータをホストコントローラ１１０に送信する期間、Ａ／Ｄ変換回路１４、インターフェース回路１５、およびホストコントローラ１１０を動作させ、センサ１１およびアンプ回路１２を非動作とすることができる。
図８Ａ乃至図８Ｃおよび図９Ａ乃至図９Ｃの動作では、期間６１において、Ａ／Ｄ変換回路１４といった消費電力の大きい回路への電力供給の停止（パワーゲーティング）を行うことができる。その結果、バッテリの電力消費を抑制することができ、長期間にわたって半導体装置の自律的な動作を実現することができる。
図１０Ａは、複数の半導体装置１００＿１乃至１００＿ｎ（ｎは１以上の自然数）と、ホストコントローラ１１０の構成例を説明するためのブロック図である。図１０Ａに図示するホストコントローラ１１０は、一例として、制御ブロック２００、メインＣＰＵ２０１、周辺回路２０２、および通信用回路ブロック２０３を有する。また図１０Ａでは、ホストコントローラ１１０が収集したデータを送信する上記機器として、クラウド２９９を図示している。
制御ブロック２００は、半導体装置１００＿１乃至１００＿ｎと同期して、自律的に内部の回路の間欠駆動を行う機能を有する回路ブロックである。制御ブロック２００は、半導体装置１００＿１乃至１００＿ｎのサンプルホールド回路１３で収集したアナログ電圧に応じたデータを収集するための制御信号を送信する機能、半導体装置１００＿１乃至１００＿ｎが送信した信号を受信する機能を有する。
メインＣＰＵ２０１および周辺回路２０２は、ホストコントローラ１１０内の制御を行うためのプロセッサ、およびデータを記憶するためのメモリ、発振器等を有する回路ブロックである。
通信用回路ブロック２０３は、ホストコントローラ１１０が半導体装置１００＿１乃至１００＿ｎから収集した各種データをクラウド２９９に送信する機能、およびホストコントローラ１１０が必要なデータをクラウド２９９から取得する機能を有する。
なお図１０Ａでは、ホストコントローラが１つに対して複数の半導体装置を図示しているが、ホストコントローラが１つに対して１つの半導体装置の対応関係であってもよい。また図１０Ｂに図示するように、複数の半導体装置１００＿１、１００＿２から、複数のホストコントローラ１１０＿１、１１０＿２、およびクラウド２９９が必要なデータを収集する構成とすることもできる。
半導体装置の低消費電力化を図ることで、長時間にわたって自律して動作可能な複数のセンサによるデータの取得を行うことができる。そのため、利便性に優れたセンサシステムを構築することができる。
図１１Ａ、図１１Ｂには、上述したサンプルホールド回路１３の各トランジスタに適用可能な回路構成の変形例を示す。
図１Ｂ等において、トランジスタ２１乃至２３は、バックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したが、トランジスタ２１乃至２３の構造はこれに限らない。例えば、図１１Ａに図示するサンプルホールド回路１３Ｂのように、バックゲート電極線ＢＧＬに接続されたバックゲート電極を有するトランジスタ２１Ａ乃至２３Ａとしてもよい。図１１Ａの構成とすることで、トランジスタ２１Ａ乃至２３Ａの状態を外部より制御しやすくすることができる。
あるいは図１１Ｂに図示するサンプルホールド回路１３Ｃのように、ゲート電極に接続されたバックゲート電極を有するトランジスタ２１Ｂ乃至２３Ｂとしてもよい。図１１Ｂの構成とすることで、トランジスタ２１Ｂ乃至２３Ｂを流れる電流量を増やすことができる。
あるいは図１２に図示するサンプルホールド回路１３Ｄの構成としてもよい。図１２には、図１Ｂの構成に加えて、スイッチ２７、複数の容量素子２８およびコンパレータ２９を有する。スイッチ２７および複数の容量素子２８は、バックゲート電極線ＢＧＬに与えられる電圧を調整してトランジスタ２２Ｃのしきい値電圧を調整する機能を有する。しきい値電圧の調整は、コンパレータ２９が参照電圧ＶＲＥＦを参照して信号ＳＳＨの電圧をモニタし、コンパレータ２９の出力に応じて、容量素子２８の一方の電極に与える信号ＤＡ１乃至ＤＡＮを変化させて行う。当該構成とすることで、トランジスタ２２Ｃとトランジスタ２３とのしきい値電圧を揃えることができる。
以上説明した本発明の一態様の半導体装置は、複数のアナログ電圧を保持する構成とすることができる。そのため、Ａ／Ｄ変換回路を停止してのセンサ信号のサンプリング動作と、Ａ／Ｄ変換回路を動作させて保持しておいたアナログ電圧のＡ／Ｄ変換を行う動作と、を切り替えて行う構成とすることができ、一定期間ごとのセンシングデータの取得と、低消費電力化との両立を図ることができる。Ａ／Ｄ変換回路の駆動を最小限に抑えることで、バッテリの電力による長時間の駆動を実現可能な半導体装置とすることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置の構成に適用可能なトランジスタの構成、具体的には異なる電気特性を有するトランジスタを積層して設ける構成について説明する。特に本実施の形態では、半導体装置を構成する遅延回路が有する各トランジスタの構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
図１３に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図１５Ａはトランジスタ５００のチャネル長方向の断面図であり、図１５Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１５Ｃはトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置が有するＯＳトランジスタに用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
本実施の形態で説明する半導体装置は、図１３に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態におけるＡ／Ｄ変換回路１４が有するトランジスタ等に適用することができる。
トランジスタ３００は、図１５Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１３に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、図１４に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１３において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１３において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１３において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１５Ａ、図１５Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
また、図１５Ａ、図１５Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図１５Ａ、図１５Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１５Ａ、図１５Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１３、図１５Ａに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０５は、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２に拡散または捕獲（ゲッタリングともいう）される場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる反応、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０や、絶縁体５２６を得ることができる。
なお、図１５Ａ、図１５Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、ＣＡＡＣ−ＯＳ、ＣＡＣ−ＯＳであることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、チャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２へ拡散し、導電体５４２が酸化する場合がある。導電体５４２が酸化することで、導電体５４２の導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２へ拡散することを、導電体５４２が酸化物５３０中の酸素を吸収する、と言い換えることができる。
また、酸化物５３０中の酸素が導電体５４２（導電体５４２ａ、および導電体５４２ｂ）へ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２と、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体５４２と酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２と酸化物５３０ｃとの間に形成される場合や、導電体５４２と酸化物５３０ｂとの間、および導電体５４２と酸化物５３０ｃとの間に形成される場合がある。
また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
また、図１５では、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
また、図１５Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、図１５Ａ、図１５Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１３では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
（実施の形態３）
本実施の形態では、半導体装置の応用例について説明する。
＜電子部品の作製方法例＞
図１６Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。以下述べる電子部品は、半導体装置が有する各トランジスタを備えた電子部品に相当する。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１６Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。
図１６Ｂは、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図１６Ｃは、図１６Ｂの部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。回路領域７１０２には、本発明の形態に係る半導体装置が設けられている。
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう）７１０６が設定される。ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図１６Ｄにチップ７１１０の拡大図を示す。
分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）を緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。
完成した電子部品の斜視模式図を図１６Ｅに示す。図１６Ｅでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１６Ｅに示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。
電子部品７０００は、センサ等の部品と組み合わせて、半導体装置を構成することができる。センサを適用可能な形態としては、電子機器やバッテリ等の定期的な監視が必要な電子部品への適用や、構造物や生体などへの埋め込み等を挙げることができる。
＜半導体装置の応用例＞
図１７Ａでは上述の実施の形態で説明した半導体装置の斜視図について示す。図１７Ａに示すように半導体装置８００は、アンテナ８０１、集積回路部８０２、センサ８０５、バッテリ８０６を有する。
アンテナ８０１は、電波法に定められた範囲内で目的に合った大きさ、形状であればよい。
集積回路部８０２は、Ｓｉトランジスタ及びＯＳトランジスタで構成される回路８０３、アンテナとの接続をするための端子部８０４を有する。回路８０３は、Ｓｉトランジスタ及びＯＳトランジスタを形成する前工程を経て形成される。端子部８０４は、ダイシング工程やボンディング工程を経てチップ化する後工程を経て形成される。集積回路部８０２は、上述した電子部品に相当する。
センサ８０５は、熱的、あるいは電磁気学的等の諸情報をアナログデータとして出力する機能を有する回路である。
図１７Ｂには、図１７Ａの半導体装置８００が無線信号８１１を受信する模式図を示す。このような半導体装置の応用形態としては、図１７Ｃに示す斜視図で説明することができる。例えば、半導体装置８００を物品８２１に貼付、あるいは内部に設置し、外部の質問器８２２から無線信号８１１を送信する。無線信号８１１を受信した半導体装置８００は、センサによって温度等の情報をアナログ電圧としてバッテリ８０６の電力で逐次取得し、質問器８２２から無線信号８１１を受信したタイミングでＡ／Ｄ変換して送信することができる。
図１８Ａおよび図１８Ｂは、本発明の一態様の半導体装置８００における、別の応用形態を説明するための斜視図である。半導体装置９００は、回路基板９０１と、バッテリ９０２と、センサ９０３と、を有する。バッテリ９０２には、ラベル９０４が貼られている。さらに、図１８Ｂに示すように、半導体装置９００は、端子９０６と、端子９０７と、アンテナ９０８と、アンテナ９０９と、を有する。
回路基板９０１は、端子９０５と、集積回路９１０と、を有する。端子９０５は、導線９１３を介して、センサ９０３に接続される。なお、端子９０５の数は２個に限定されず、必要に応じた数だけ設ければよい。
また、回路基板９０１は、トランジスタやダイオードなどの半導体素子、抵抗素子または配線などが形成されていてもよい。
アンテナ９０８およびアンテナ９０９は、コイル状に限定されず、例えば線状、板状であってもよい。
集積回路９１０は、ＳｉトランジスタまたはＯＳトランジスタで構成される回路を有する。
センサ９０３は、熱的、力学的、あるいは電磁気学的等の諸情報をアナログデータとして出力する機能を有する回路である。
半導体装置９００は、アンテナ９０８およびアンテナ９０９と、バッテリ９０２との間に層９１２を有する。層８１２は、例えばバッテリ９０２による電磁界を遮蔽する機能を有する。層９１２としては、例えば磁性体を用いることができる。
半導体装置９００の他の装置への適用例としては、図１９Ａ、図１９Ｂに示す模式図で説明することができる。図１９Ａは自動車９５１の斜視図である。図１９Ｂは、図１９Ａで示した自動車９５１の透視図である。自動車９５１は、動力部９５３に制御信号を与えることで駆動するものである。自動車９５１は、動力部９５３に制御信号を与えるための電力を供給するバッテリ９５５、および制御部９５７を有する。
例えば、半導体装置９００を自動車９５１内部のバッテリ９５５に設置する。ユーザが自動車９５１に搭乗したタイミングで、制御部９５７を起動し、バッテリ９５５の異常検知に関するアナログデータを制御部９５７で収集する。半導体装置９００は、Ａ／Ｄコンバータ等を起動することなく、バッテリ９５５周辺の温度等の情報を取得することができる。上述したようにＡ／Ｄ変換回路を駆動するための消費電力を抑制できるため、停止時におけるバッテリの消耗を低減することができる。
別の半導体装置の応用形態としては、図２０Ａに示す模式図で説明することができる。例えば、トンネル壁面に半導体装置８００を埋め込み、外部から無線信号９１１を送信する。無線信号９１１を受信した半導体装置８００は、センサによってトンネル壁面の情報を取得し、送信することができる。半導体装置８００に、実施の形態１で示した半導体装置を用いることで、トンネル壁面の破損状況を効率よく調査することが可能になる。
また別の無線センサの応用形態としては、図２０Ｂに示す模式図で説明することができる。例えば、橋梁の支柱の壁面に半導体装置８００を埋め込み、外部から無線信号９１１を送信する。無線信号９１１を受信した半導体装置８００は、センサによって橋梁の支柱内の情報を取得し、送信することができる。半導体装置８００に、実施の形態１で示した半導体装置を用いることで、橋梁の支柱内の破損状況を効率よく調査することが可能になる。
また別の無線センサの応用形態としては、図２１Ａに示す模式図で説明することができる。例えば、接着パッド等を用いて人体に半導体装置８００を取り付け、リーダー９２２から無線信号９１１を送信する。無線信号９１１を受信した半導体装置８００は、配線９３２を介して人体に取り付けられた電極９３１等に信号を与えて生体情報等の情報を取得し、送信することができる。取得した情報は、リーダー９２２の表示部９３３で確認することができる。半導体装置８００に、実施の形態１で示した半導体装置を用いることで、人体の生体情報を効率よく取得することが可能になる。
また別の無線センサの応用形態としては、図２１Ｂに示す模式図で説明することができる。例えば、筐体９４１に収められた半導体装置８００を人体内に埋め込み、体外のリーダー９２２から無線信号９１１を送信する。無線信号９１１を受信した半導体装置８００は、生体情報等の情報を取得し、送信することができる。取得した情報は、リーダー９２２の表示部９３３で確認することができる。半導体装置８００に、実施の形態１で示した半導体装置を用いることで、人体の生体情報を効率よく取得することが可能になる。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
ＦＮ＿Ｎ：ノード、ＦＮ＿１：ノード、ＦＮ＿２：ノード、ＦＮ＿３：ノード、ＳＲ＿１：信号、ＳＴ７２：ダイシング工程、ＳＷ＿１：信号、ＳＷ＿２：信号、ＳＷ＿３：信号、ＳＷ＿４：信号、Ｔ０：時刻、Ｔ１：時刻、Ｔ２：時刻、Ｔ３：時刻、Ｔ４：時刻、ＴＮ：時刻、１１：センサ、１２：アンプ回路、１３：サンプルホールド回路、１３＿Ｎ：サンプルホールド回路、１３＿１：サンプルホールド回路、１３＿２：サンプルホールド回路、１３Ａ：サンプルホールド回路、１３Ｂ：サンプルホールド回路、１３Ｃ：サンプルホールド回路、１３Ｄ：サンプルホールド回路、１４：Ａ／Ｄ変換回路、１５：インターフェース回路、２１：トランジスタ、２１＿Ｎ：トランジスタ、２１＿１：トランジスタ、２１Ａ：トランジスタ、２１Ｂ：トランジスタ、２２：トランジスタ、２２＿Ｎ：トランジスタ、２２＿１：トランジスタ、２２Ｃ：トランジスタ、２３：トランジスタ、２３Ａ：トランジスタ、２３Ｂ：トランジスタ、２４＿Ｎ：トランジスタ、２４＿１：トランジスタ、２７：スイッチ、２８：容量素子、２９：コンパレータ、３１＿Ｎ：信号保持回路、３１＿１：信号保持回路、４１：選択回路、４２：信号保持回路、４３：選択回路、４４：選択回路、４５：加算回路、５１＿Ｎ：トランジスタ、５１＿１：トランジスタ、５２＿Ｎ：容量素子、５２＿１：容量素子、５２＿２：容量素子、５２＿３：容量素子、５２＿４：容量素子、５３：トランジスタ、５４：トランジスタ、５５：トランジスタ、５６：トランジスタ、６１：期間、６２：期間、１００：半導体装置、１００＿ｎ：半導体装置、１００＿１：半導体装置、１００＿２：半導体装置、１００Ａ：半導体装置、１００Ｂ：半導体装置、１１０：ホストコントローラ、１１０＿１：ホストコントローラ、１１０＿２：ホストコントローラ、２００：制御ブロック、２０１：メインＣＰＵ、２０２：周辺回路、２０３：通信用回路ブロック、２９９：クラウド、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５２６：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６４０：絶縁体、８００：半導体装置、８０１：アンテナ、８０２：集積回路部、８０３：回路、８０４：端子部、８０５：センサ、８０６：バッテリ、８１１：無線信号、８１２：層、８２１：物品、８２２：質問器、９００：半導体装置、９０１：回路基板、９０２：バッテリ、９０３：センサ、９０４：ラベル、９０５：端子、９０６：端子、９０７：端子、９０８：アンテナ、９０９：アンテナ、９１０：集積回路、９１１：無線信号、９１２：層、９１３：導線、９２２：リーダー、９３１：電極、９３２：配線、９３３：表示部、９４１：筐体、９５１：自動車、９５３：動力部、９５５：バッテリ、９５７：制御部、７０００：電子部品、７００１：リード、７００２：プリント基板、７００４：回路基板、７１００：半導体ウエハ、７１０２：回路領域、７１０４：分離領域、７１０６：分離線、７１１０：チップ

Claims (6)

  1. センサと、
    前記センサのセンサ信号が入力されるアンプ回路と、
    前記アンプ回路の出力信号が入力され、当該出力信号に応じた電圧を保持するサンプルホールド回路と、
    前記電圧に応じた前記サンプルホールド回路の出力信号が入力されるアナログデジタル変換回路と、
    インターフェース回路と、を有し、
    前記インターフェース回路は、前記センサ信号を前記アンプ回路に入力し、前記アンプ回路の出力信号を前記サンプルホールド回路に保持する第１の制御期間と、前記サンプルホールド回路に保持した前記電圧を前記アナログデジタル変換回路に出力して得られるデジタル信号を前記インターフェース回路に出力する第２の制御期間と、を切り替えて制御する機能を有し、
    前記アナログデジタル変換回路は、前記第１の制御期間において、前記デジタル信号の出力を停止するよう切り替えられ、
    前記第１の制御期間は、前記第２の制御期間より長い、半導体装置。
  2. センサと、
    前記センサのセンサ信号が入力されるアンプ回路と、
    前記アンプ回路の出力信号が入力され、当該出力信号に応じた電圧を保持するサンプルホールド回路と、
    前記電圧に応じた前記サンプルホールド回路の出力信号が入力されるアナログデジタル変換回路と、
    インターフェース回路と、を有し、
    前記インターフェース回路は、前記センサ信号を前記アンプ回路に入力し、前記アンプ回路の出力信号を前記サンプルホールド回路に保持する第１の制御期間と、前記サンプルホールド回路に保持した前記電圧を前記アナログデジタル変換回路に出力して得られるデジタル信号を前記インターフェース回路に出力する第２の制御期間と、を切り替えて制御する機能を有し、
    前記アナログデジタル変換回路は、前記第１の制御期間において、前記デジタル信号の出力を停止するよう切り替えられ、
    前記サンプルホールド回路は、前記アンプ回路の複数の出力信号を加算して得られる電圧を保持する機能を有し、
    前記第１の制御期間は、前記第２の制御期間より長い、半導体装置。
  3. 請求項２において、
    前記サンプルホールド回路は、一方の電極が電気的に接続された複数の容量素子を有し、
    前記サンプルホールド回路における前記アンプ回路の複数の出力信号の加算は、前記一方の電極を電気的に浮遊状態として、前記アンプ回路の複数の出力信号のいずれか一を前記容量素子の他方の電極のいずれか一に与えることで行われる、半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記サンプルホールド回路は、第１トランジスタ、第２トランジスタ、および第３トランジスタを有し、
    前記第１トランジスタ乃至前記第３トランジスタは、チャネル形成領域に酸化物半導体を有する半導体層を有する半導体装置。
  5. 請求項４において、
    前記第２トランジスタのゲートは、前記第１トランジスタのソース又はドレインの一方に電気的に接続され、
    前記第１トランジスタをオフにすることで前記アンプ回路の出力信号に応じた電圧を保持する機能を有する半導体装置。
  6. 請求項４または５において、
    前記第２トランジスタおよび前記第３トランジスタは、ソースフォロワ回路として機能する半導体装置。
JP2020552174A 2018-10-18 2019-10-10 半導体装置 Active JP7273054B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018196349 2018-10-18
JP2018196349 2018-10-18
PCT/IB2019/058629 WO2020079539A1 (ja) 2018-10-18 2019-10-10 半導体装置

Publications (3)

Publication Number Publication Date
JPWO2020079539A1 true JPWO2020079539A1 (ja) 2021-12-09
JPWO2020079539A5 JPWO2020079539A5 (ja) 2022-09-30
JP7273054B2 JP7273054B2 (ja) 2023-05-12

Family

ID=70284515

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020552174A Active JP7273054B2 (ja) 2018-10-18 2019-10-10 半導体装置

Country Status (5)

Country Link
US (1) US11476862B2 (ja)
JP (1) JP7273054B2 (ja)
KR (1) KR20210074332A (ja)
CN (1) CN112868182A (ja)
WO (1) WO2020079539A1 (ja)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5472059U (ja) * 1977-10-31 1979-05-22
JPS5862927A (ja) * 1981-10-09 1983-04-14 Toshiba Corp アナログ入力装置
JPS60124125A (ja) * 1983-12-08 1985-07-03 Ishida Scales Mfg Co Ltd 多入力信号高速アナログ・デジタル変換回路
JPH0786939A (ja) * 1993-09-14 1995-03-31 Nippon Steel Corp 並列型ａ／ｄコンバータ
JPH11225092A (ja) * 1998-02-06 1999-08-17 Kokusai Electric Co Ltd スライディングコリレータ及びマッチドフィルタ及び復調回路
JP2007194877A (ja) * 2006-01-19 2007-08-02 Matsushita Electric Ind Co Ltd 半導体装置
US20080048901A1 (en) * 2006-08-22 2008-02-28 Texas Instruments Incorporated Multiple-bank CMOS image sensor system and method
JP2010245664A (ja) * 2009-04-02 2010-10-28 Seiko Epson Corp 画像処理装置、サンプリング位置調整方法、および、ａ／ｄ変換装置
JP2015092662A (ja) * 2014-10-07 2015-05-14 セイコーエプソン株式会社 物理量測定装置及び電子機器
JP2016111677A (ja) * 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7711928A (nl) 1977-10-31 1978-04-28 Oce Van Der Grinten Nv Elektrofotografisch apparaat.
JP3598932B2 (ja) 2000-02-23 2004-12-08 日本電気株式会社 話者方向検出回路及びそれに用いる話者方向検出方法
EP1830695B1 (en) * 2004-12-14 2011-11-30 Koninklijke Philips Electronics N.V. Integrated pulse oximetry sensor
US7659892B2 (en) 2005-03-17 2010-02-09 Semiconductor Energy Laboratory Co., Ltd. Display device and portable terminal
EP1936541B1 (fr) 2006-12-22 2017-08-30 EM Microelectronic-Marin SA Chargeur de batterie fonctionnant par "tout ou rien" avec circuit de protection d'alimentation pour circuits intégrés monolithiques utilisant l'énergie de l'antenne
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5472059B2 (ja) 2010-11-24 2014-04-16 トヨタ自動車株式会社 蓄電装置
JP5862927B2 (ja) 2011-07-14 2016-02-16 日立化成株式会社 湾曲板状部品の圧粉体成形金型装置
US9110897B2 (en) 2012-11-16 2015-08-18 Electronics And Telecommunications Research Institute Sensor tag and method of providing service using the same
KR102267237B1 (ko) 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6615565B2 (ja) 2014-10-24 2019-12-04 株式会社半導体エネルギー研究所 半導体装置
EP3218705B1 (en) * 2014-11-14 2024-05-01 URSUS Medical Designs LLC Ultrasound beamforming system and method based on aram array
TWI739796B (zh) * 2016-02-12 2021-09-21 日商半導體能源硏究所股份有限公司 半導體裝置及電子裝置及半導體晶圓
TWI748035B (zh) 2017-01-20 2021-12-01 日商半導體能源硏究所股份有限公司 顯示系統及電子裝置
JP7265986B2 (ja) 2017-06-26 2023-04-27 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP2019057873A (ja) * 2017-09-22 2019-04-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器
GB2566978A (en) 2017-09-29 2019-04-03 Nokia Technologies Oy Processing audio signals
US11510002B2 (en) 2018-08-31 2022-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5472059U (ja) * 1977-10-31 1979-05-22
JPS5862927A (ja) * 1981-10-09 1983-04-14 Toshiba Corp アナログ入力装置
JPS60124125A (ja) * 1983-12-08 1985-07-03 Ishida Scales Mfg Co Ltd 多入力信号高速アナログ・デジタル変換回路
JPH0786939A (ja) * 1993-09-14 1995-03-31 Nippon Steel Corp 並列型ａ／ｄコンバータ
JPH11225092A (ja) * 1998-02-06 1999-08-17 Kokusai Electric Co Ltd スライディングコリレータ及びマッチドフィルタ及び復調回路
JP2007194877A (ja) * 2006-01-19 2007-08-02 Matsushita Electric Ind Co Ltd 半導体装置
US20080048901A1 (en) * 2006-08-22 2008-02-28 Texas Instruments Incorporated Multiple-bank CMOS image sensor system and method
JP2010245664A (ja) * 2009-04-02 2010-10-28 Seiko Epson Corp 画像処理装置、サンプリング位置調整方法、および、ａ／ｄ変換装置
JP2016111677A (ja) * 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
JP2015092662A (ja) * 2014-10-07 2015-05-14 セイコーエプソン株式会社 物理量測定装置及び電子機器

Also Published As

Publication number Publication date
US20210376848A1 (en) 2021-12-02
US11476862B2 (en) 2022-10-18
WO2020079539A1 (ja) 2020-04-23
CN112868182A (zh) 2021-05-28
JP7273054B2 (ja) 2023-05-12
KR20210074332A (ko) 2021-06-21

Similar Documents

Publication Publication Date Title
CN113330554A (zh) 存储装置
KR20210142695A (ko) 반도체 장치
WO2020065440A1 (ja) 半導体装置
WO2020044183A1 (ja) 半導体装置
KR20210127721A (ko) 반도체 장치 및 상기 반도체 장치를 가지는 전기 기기
JP7273054B2 (ja) 半導体装置
WO2021009591A1 (ja) 半導体装置、無線通信装置
JP7092592B2 (ja) 半導体装置、半導体ウエハ、および電子機器
WO2020225640A1 (ja) 半導体装置
JP7344904B2 (ja) 半導体装置
JP7374917B2 (ja) 運転者警告システム
WO2020222068A1 (ja) 冗長メモリセルを有する記憶装置、半導体装置、および、電子機器
WO2020089725A1 (ja) 電源回路、および当該電源回路を備えた半導体装置
WO2022018560A1 (ja) 半導体装置
WO2020240331A1 (ja) 半導体装置、および当該半導体装置を備えた無線通信装置
WO2020079572A1 (ja) 半導体装置、半導体ウェハ、及び電子機器
WO2020136470A1 (ja) 半導体装置
CN115398800A (zh) 半导体装置、放大器及电子设备
CN115668757A (zh) 半导体装置
CN115428167A (zh) 半导体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220921

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230427

R150 Certificate of patent or registration of utility model

Ref document number: 7273054

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150