CN115398800A - 半导体装置、放大器及电子设备 - Google Patents

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高桥圭
池田隆之
深井修次
山崎舜平
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Abstract

提供一种小型的半导体装置。提供一种功耗低的半导体装置。提供一种集成度高的半导体装置。一种半导体装置，包括第一晶体管、第一晶体管上的绝缘层、导电层及栅极驱动器。导电层的一部分以嵌入绝缘层内的方式设置。栅极驱动器包括第二晶体管及第三晶体管。第二晶体管及第三晶体管层叠在第一晶体管上。第二晶体管及第三晶体管分别在沟道形成区中包含金属氧化物。第二晶体管的源极和漏极中的一个与第三晶体管的源极和漏极中的一个通过导电层与第一晶体管的栅极电连接。栅极驱动器被提供第一电位及第二电位。栅极驱动器具有选择第一电位或第二电位并将其提供给第一晶体管的栅极的功能。

Description

半导体装置、放大器及电子设备
技术领域
本发明的一个方式涉及一种半导体装置。尤其是一种用作驱动电路的半导体装置，该驱动电路用于驱动用于电力供给的功率器件。另外，本发明的一个方式涉及一种放大器。另外，本发明的一个方式涉及一种电子构件。另外，本发明的一个方式涉及一种电子设备。另外，本发明的一个方式涉及一种半导体装置、放大器、电子构件及电子设备的制造方法。
本发明的一个方式不限于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。因此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子，可以举出显示装置、发光装置、蓄电装置、摄像装置、存储装置、车辆、移动体这些装置的驱动方法或这些装置的制造方法。
背景技术
大功率晶体管用于驱动电机等重负载，要求具有高速开关特性、低功耗、高可靠性、宽工作温度范围等。专利文献1中记载有大功率晶体管的驱动电路的一个例子。
另外，功率晶体管的驱动有时在PWM(Pulse Width Modulation：脉冲宽度调)控制下进行。PWM控制根据从微型计算机等输出的PWM信号进行。PWM信号的电压太低，无法直接驱动栅极电容较大的功率晶体管。因此，需要将PWM信号转换成高电压信号供应给功率晶体管。用于将PWM信号转换成高电压信号的驱动电路由使用硅的晶体管构成。例如，专利文献2中公开了一种半导体装置的结构，其中在硅衬底上设置n沟道型晶体管及p沟道型晶体管来控制功率晶体管的开启或关闭。
已知一种沟道形成区包含金属氧化物的晶体管(以下，有时也称为“氧化物半导体晶体管”或“OS晶体管”)。通过OS晶体管和Si晶体管的混合型CMOS工序制造各种半导体装置(非专利文献1)。如非专利文献1所示，OS晶体管可以在Si晶体管上层叠地设置。另外，OS晶体管也可以设置有第一栅电极(也称为“栅极”或“前栅极”)及第二栅电极(也称为“背栅极”)。
[先行技术文献]
[专利文献]
[专利文献1]国际专利申请公开第2017/205618号
[专利文献2]日本专利申请公开第2004-328329号公报
[非专利文献]
[非专利文献1]H.Tamura et al.，“Embedded SRAM and Cortex-M0Core Using a60-nm Crystalline Oxide Semiconductor，”IEEE MICRO，2014，Vol.34，No.6，pp.42-53.
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种小型的半导体装置、放大器、电子设备等。另外，本发明的一个方式的目的之一是提供一种功耗低的半导体装置、放大器、电子设备等。另外，本发明的一个方式的目的之一是提供一种集成度高的半导体装置、放大器、电子设备等。另外，本发明的一个方式的目的之一是防止半导体装置发生故障。另外，本发明的一个方式的目的之一是抑制制造成本增加。另外，本发明的一个方式的目的之一是提供一种新颖的半导体装置、放大器、电子构件、电子设备、车辆、移动体等。
注意，本发明的一个方式的目的不局限于上述目的。上述列举的目的并不妨碍其他目的的存在。此外，其他目的是上面没有提到而将在下面的记载中进行说明的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上面没有提到的目的。本发明的一个方式实现上述列举的目的及/或其他目的中的至少一个。
解决技术问题的手段
本发明的一个方式是一种半导体装置，包括：第一晶体管；第二晶体管；栅极驱动器；第一比较电路；第二比较电路；以及第一端子。栅极驱动器包括第三晶体管及第四晶体管。第一晶体管的源极和漏极中的一个、第二晶体管的源极和漏极中的一个与第一端子电连接。第三晶体管及第四晶体管分别层叠地设置在第一晶体管上。第三晶体管的源极和漏极中的一个、第四晶体管的源极和漏极中的一个与第一晶体管的栅极电连接。第一比较电路被提供模拟信号和第一电位。第一比较电路具有将对应模拟信号与第一电位的比较结果的信号作为第一输出信号输出的功能。第二比较电路被提供第一输出信号和载波。第二比较电路具有将对应第一输出信号与载波的比较结果的信号作为第二输出信号输出的功能。栅极驱动器具有通过对第一晶体管的栅极及第二晶体管的栅极提供所希望的电位来将对应第二输出信号的信号输出到第一端子的功能。
在上述结构中，优选第一晶体管的沟道形成区包括选自硅、锗、硅锗、砷化镓、镓铝砷、磷化铟、碳化硅、硒化锌、氮化镓和氧化镓中的一个以上。
在上述结构中，第三晶体管及第四晶体管都在沟道形成区包含金属氧化物，该金属氧化物包含铟及锌。
在上述结构中，优选载波为三角波。
本发明的一个方式是一种放大器，包括：第一晶体管；第二晶体管；栅极驱动器；电源控制电路；电感器；电容器；第一端子；第二端子；以及第三端子。栅极驱动器包括第三晶体管及第四晶体管。第三晶体管及第四晶体管分别层叠地设置在第一晶体管上。第一晶体管的源极和漏极中的一个、第二晶体管的源极和漏极中的一个与第一端子电连接。第三晶体管的源极和漏极中的一个、第四晶体管的源极和漏极中的一个与第一晶体管的栅极电连接。电源控制电路与栅极驱动器及第二端子电连接。电感器的一个端子与第一端子电连接。电感器的另一个端子与第三端子及电容器的一个端子电连接。电源控制电路具有基于从第二端子提供的模拟信号生成信号并将其提供至栅极驱动器的功能。放大器具有从第三端子输出模拟信号的放大信号的功能。
在上述结构中，优选的是，电源控制电路包括第一比较电路和第二比较电路，第一比较电路具有将对应模拟信号与第一电位的比较结果的信号作为第一输出信号输出的功能，第二比较电路具有将对应第一输出信号与载波的比较结果的信号作为第二输出信号输出的功能，并且栅极驱动器具有通过对第一晶体管的栅极及第二晶体管的栅极提供所希望的电位来将对应第二输出信号的信号输出到第一端子的功能。
在上述结构中，优选第一端子或第三端子与第二端子电连接。
本发明的一个方式是一种电子设备，包括上述记载的放大器以及扬声器。
本发明的一个方式是一种半导体装置，包括：第一晶体管；第一晶体管上的绝缘层；导电层；以及栅极驱动器。导电层的一部分以嵌入绝缘层内的方式设置。栅极驱动器包括第二晶体管及第三晶体管。第二晶体管及第三晶体管层叠在第一晶体管上。第二晶体管及第三晶体管都在沟道形成区包括金属氧化物。金属氧化物包含铟及锌。第二晶体管的源极和漏极中的一个及第三晶体管的源极和漏极中的一个通过导电层与第一晶体管的栅极电连接。栅极驱动器被提供第一电位及第二电位。栅极驱动器具有选择第一电位或第二电位并将其提供给第一晶体管的栅极的功能。
在上述结构中，优选的是，栅极驱动器包括电平转换电路，电平转换电路具有生成对第二晶体管的栅极及第三晶体管的栅极提供的电位的功能。
在上述结构中，优选第一晶体管的沟道形成区包含选自硅、锗、硅锗、砷化镓、镓铝砷、磷化铟、碳化硅、硒化锌、氮化镓及氧化镓中的一个以上。
在上述结构中，优选金属氧化物包含选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁中的一个以上。
在上述结构中，优选还包括：漏电极；漏电极上的第一扩散层；第一扩散层上的半导体区域及第二扩散层；半导体区域上的栅电极；以及第二扩散层上的源电极。并且，还优选第一扩散层包括用作第一晶体管的漏极的区域，半导体区域包括用作第一晶体管的沟道形成区的区域，第二扩散层包括用作第一晶体管的源极的区域。
在上述结构中，优选的是，还包括与半导体区域接合的第二半导体区域，其中第二扩散层的极性与第二半导体区域的极性不同，第一扩散层、第二半导体区域及第二扩散层都具有用作二极管元件的一部分的区域。
在上述结构中，优选第二半导体区域是与第二扩散层接合的区域。
在上述结构中，优选第二半导体区域与第二扩散层形成pn结。
发明效果
根据本发明的一个方式可以提供一种小型的半导体装置、放大器、电子设备等。另外，根据本发明的一个方式可以提供一种功耗低的半导体装置、放大器、电子设备等。另外，根据本发明的一个方式可以提供一种集成度高的半导体装置、放大器、电子设备等。另外，根据本发明的一个方式可以防止半导体装置发生故障。另外，根据本发明的一个方式可以抑制制造成本增加。另外，根据本发明的一个方式可以提供一种新颖的半导体装置、放大器、电子构件、电子设备、车辆、移动体等。
注意，本发明的一个方式的效果不局限于上述列举的效果。上述列举的效果并不妨碍其他效果的存在。此外，其他效果是上面没有提到而将在下面的记载中进行说明的效果。本领域技术人员可以从说明书或附图等的记载导出并适当地抽出上面没有提到的效果。本发明的一个方式具有上述列举的效果及/或其他效果中的至少一个。因此，本发明的一个方式有时不具有上述列举的效果。
附图简要说明
图1A是示出本发明的一个方式的放大器的一个例子的电路图。图1B是示出本发明的一个方式的放大器的一个例子的电路图。
图2A是示出本发明的一个方式的放大器的一个例子的电路图。图2B是示出本发明的一个方式的电路结构的方框图。
图3是示出本发明的一个方式的放大器的一个例子的电路图。
图4是示出本发明的一个方式的电路结构的电路图。
图5是示出本发明的一个方式的电路结构的电路图。
图6A是示出本发明的一个方式的电路结构的电路图。图6B是示出本发明的一个方式的电路结构的电路图。
图7是用来说明本发明的一个方式的电路的工作的时序图。
图8A是示出本发明的一个方式的电路结构的电路图。图8B是示出本发明的一个方式的电路结构的方框图。
图9是示出本发明的一个方式的电路结构的电路图。
图10是说明本发明的一个方式的电路图。
图11是示出半导体装置的结构例子的截面图。
图12是示出半导体装置的结构例子的截面图。
图13是示出晶体管的结构例子的截面图。
图14A是示出晶体管的结构例子的截面图。图14B是示出晶体管的结构例子的截面图。
图15是示出包括本发明的一个方式的半导体装置的电子构件的结构例子的图。
图16是示出包括本发明的一个方式的半导体装置的电子构件的结构例子的图。
图17是示出半导体装置的结构例子的截面图。
图18是示出电子构件的一个例子的图。
图19A是本发明的一个方式的电子设备的一个例子。图19B是本发明的一个方式的电子设备的一个例子。图19C是本发明的一个方式的电子设备的一个例子。图19D是本发明的一个方式的电子设备的一个例子。图19E是本发明的一个方式的电子设备的一个例子。
实施发明的方式
下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
此外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，这不是为了限定构成要素的数量而附加上的。此外，这不是为了限定构成要素的顺序而附加上的。例如，在本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他实施方式或权利要求书中附有“第二”。此外，例如，在本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他实施方式或权利要求书中被省略。
在附图中，有时使用同一符号表示同一构成要素、具有相同功能的构成要素、由同一材料形成的构成要素或者同时形成的构成要素等，并且有时省略重复说明。
此外，为了便于对发明的理解，附图等示出的各结构的位置、大小和范围等有时不表示实际上的位置、大小和范围等。因此，所公开的发明不一定局限于附图等所公开的位置、大小、范围等。例如，在实际的制造工序中，有时抗蚀剂掩模等因蚀刻等处理而被非意图性地减薄，但是为了便于理解有时省略图示。
此外，尤其在俯视图(也称为平面图)或立体图等中，为了易于理解附图，有时省略部分构成要素的记载。
此外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。
在本说明书等中，“端子”例如有时是指布线或与布线连接的电极。此外，在本说明书等中，有时将“布线”的一部分称为“端子”。
此外，在本说明书等中，“上”或“下”不局限于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，“绝缘层A上的电极B”不需要在绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，由于“源极”及“漏极”的功能，例如在采用不同极性的晶体管时或在电路工作中电流的方向变化时等，根据工作条件等而相互调换，因此很难限定哪个是“源极”，哪个是“漏极”。因此，在本说明书中，“源极”及“漏极”可以互相调换。
在本说明书等中，“电连接”包括直接连接的情况或通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的收发，就对其没有特别的限制。因此，即便记载为“电连接”，在实际电路中有时存在没有物理连接的部分而只是布线延伸的情况。
此外，在本说明书中，“平行”例如是指在-10°以上且10°以下的角度的范围中配置两条直线的状态。因此，也包括角度为-5°以上且5°以下的情况。此外，“垂直”或“正交”例如是指在80°以上且100°以下的角度的范围中配置两条直线的状态。因此，也包括角度为85°以上且95°以下的情况。
此外，在本说明书等中，除非特别叙述，关于计数值或计量值提到“同一”、“相同”、“相等”或“均匀”等的情况下，包括±20％的变动作为误差。
此外，在本说明书中，当在形成抗蚀剂掩模之后进行蚀刻处理时，在没有特别说明的情况下，在蚀刻处理结束之后去除该抗蚀剂掩模。
在很多情况下，电压是指某个电位与基准电位(例如，接地电位或源电位等)之间的电位差。因此，有时也可以互换“电压”与“电位”的称谓。
注意，例如当导电性充分低时，即使表示为“半导体”也具有“绝缘体”的特性。因此，也可以使用“绝缘体”代替“半导体”。此时，“半导体”和“绝缘体”的境界模糊，因此难以精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“绝缘体”。
此外，例如当导电性充分高时，即使表示为“半导体”也具有“导电体”的特性。因此，也可以使用“导电体”代替“半导体”。此时，“半导体”和“导电体”的境界模糊，因此难以精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“导电体”。
注意，在本说明书等中，晶体管的“开启状态”是指晶体管的源极和漏极电短路的状态(还称为“导通状态”)。此外，晶体管的“关闭状态”是指晶体管的源极和漏极电断开的状态(还称为“非导通状态”)。
此外，在本说明书等中，“通态电流(on-state current)”有时是指在晶体管处于开启状态时流过源极与漏极之间的电流。此外，“关态电流(off-state current)”有时是指在晶体管处于关闭状态时流过源极与漏极之间的电流。
此外，在本说明书等中，高电源电位VDD(也称为“VDD”或“H电位”)是指其电位比低电源电位VSS高的电源电位。此外，低电源电位VSS(也称为“VSS”或“L电位”)是指其电位比高电源电位VDD低的电源电位。此外，也可以将接地电位用作VDD或VSS。例如，在VDD是接地电位时，VSS是低于接地电位的电位，在VSS是接地电位时，VDD是高于接地电位的电位。
此外，在本说明书等中，栅极是指栅电极及栅极布线的一部分或全部。栅极布线是指用来电连接至少一个晶体管的栅电极与其他电极或其他布线的布线。
此外，在本说明书等中，源极是指源区域、源电极及源极布线的一部分或全部。源区域是指半导体层中的电阻率为一定值以下的区域。源电极是指导电层中的连接到源区域的部分。源极布线是指用来电连接至少一个晶体管的源电极与其他电极或其他布线的布线。
此外，在本说明书等中，漏极是指漏区域、漏电极及漏极布线的一部分或全部。漏区域是指半导体层中的电阻率为一定值以下的区域。漏电极是指导电层中的连接到漏区域的部分。漏极布线是指用来电连接至少一个晶体管的漏电极与其他电极或其他布线的布线。
此外，半导体装置是指包含半导体元件(晶体管、二极管等)的电路及具有该电路的装置。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，集成电路、具备集成电路的芯片、显示装置、发光装置、照明装置以及电子设备等都是半导体装置。
(实施方式1)
在本实施方式中对本发明的一个方式的放大器进行说明。
图1A、图1B、图2A及图3示出本发明的一个方式的放大器。
图1A所示的放大器750包括半导体装置751、电感器752、电容器753及端子793。电感器752有时也被称为线圈。放大器750能够处理提供至端子792的输入信号并将其从端子793输出。另外，有时也将放大器750称为amplifier。
提供至端子792的输入信号例如为模拟信号。当输入信号为数字信号时，例如可以利用数字-模拟转换电路将数字信号转换为模拟信号之后再提供给端子792。
半导体装置751包括栅极驱动器760、电源控制电路761、晶体管762、晶体管763、端子791、端子792、端子794及端子795。栅极驱动器760包括端子G1及端子G2。电源控制电路761包括比较器771。端子V1及端子V2与栅极驱动器760连接。端子REF与电源控制电路761连接。比较器有时也被称为比较电路。
电感器752的一个端子与端子791电连接，另一个端子与电容器753的一个电极及端子793电连接。电容器753的另一个端子被提供地电位。
半导体装置751能够进行提供至端子792的输入信号的放大、转换等并将其从端子791输出。电感器752及电容器753可以用作低通滤波器。该低通滤波器能够使来自端子791的输出信号中的特定频率成分衰减并将其从端子793输出。
端子793的输出反馈到端子792。注意，虽然图1A中示出端子793与端子792电连接的情况下进行反馈的例子，但是也可以在端子791与端子792电连接的情况下进行反馈。
在半导体装置751中，比较器771的非反相输入端子和反相输入端子中的一方与端子792电连接，另一方与端子REF电连接。端子REF被提供参考电位Vr。比较器771的输出端子与栅极驱动器760电连接。
栅极驱动器760的端子G1与晶体管762的栅极电连接，端子G2与晶体管763的栅极电连接。晶体管762的源极和漏极中的一个和晶体管763的源极和漏极中的一个与端子791电连接。晶体管762的源极和漏极中的另一个与端子794电连接，晶体管763的源极和漏极中的另一个与端子795电连接。
作为一个例子，对端子794提供高电位VH，对端子795提供低电位VL。低电位VL可以使用地电位。当晶体管763为开启状态且晶体管762为关闭状态时，端子791为与端子795电连接的状态，端子791被提供低电位VL。当晶体管763为关闭状态且晶体管762为开启状态时，端子791为与端子794电连接的状态，端子791被提供高电位VH。
比较器771能够将提供至端子792的信号与参考电位Vr的比较结果输出到栅极驱动器760。
栅极驱动器760能够根据比较器771的输出控制晶体管762的栅极及晶体管763的栅极并从端子791输出振幅宽度为高电位VH与低电位VL之差的信号。
如图1B所示，可以将提供至端子792的信号进行电阻分割并将其提供至比较器771的非反相输入端子或反相输入端子。图1B示出在端子792与端子795间设置电阻器774及电阻器775进行电阻分割的例子。
图2A所示的放大器750的电源控制电路761的结构与图1B不同。图2A所示的放大器750的电源控制电路761包括比较器771、比较器772、载波产生电路773、电阻器774、电阻器775及端子REF。提供至端子792的信号被电阻器774及电阻器775进行电阻分割并被提供至比较器772的非反相输入端子和反相输入端子中的一方。比较器772的非反相输入端子和反相输入端子中的另一方与端子REF电连接。比较器771的非反相输入端子和反相输入端子中的一方与比较器772的输出端子电连接，另一方与载波产生电路773电连接。比较器771的输出端子与栅极驱动器760电连接。
载波产生电路773能够生成载波并将其输出。载波可以为各种各样的波形，例如，三角波等。
比较器772能够将作为来自端子792的输入信号与参考电位Vr的比较结果的信号A输出到比较器771。比较器771能够将作为信号A与由载波产生电路773提供的载波的比较结果的信号B输出到栅极驱动器760。
有时将图1A及图1B所示的电源控制电路761的控制方式称为滞环控制方式，将图2A所示的电源控制电路761的控制方式称为PWM(Pulse Width Modulation)控制方式。
有时将晶体管762及晶体管763称为功率MOSFET(Power MOSFET)或功率晶体管。晶体管762及晶体管763也可以包括寄生二极管。寄生二极管具有防回流、整流等的功能。此外，寄生二极管能够缓和源极与漏极间被施加高电压时的电场集中等从而能够抑制晶体管的损坏或劣化。注意，也可以另行设置二极管元件来代替寄生二极管或与寄生二极管组合来与晶体管并联连接。
图2B示出栅极驱动器760的结构例子。注意，关于栅极驱动器760的结构将在后面进行详细的说明。
图2B所示的栅极驱动器760包括端子G1、端子G2以及两个驱动电路760a。两个驱动电路760a中的一个与端子G1连接，另一个与端子G2连接。驱动电路760a包括与端子G1或端子G2连接的缓冲电路104、与缓冲电路104连接的缓冲电路103、与缓冲电路103连接的电平转换电路102以及与电平转换电路102连接的缓冲电路101。缓冲电路104包括晶体管121及晶体管122。晶体管121的源极和漏极中的一个与端子Ⅴ1电连接，另一个与晶体管122的源极和漏极中的一个电连接。晶体管122的源极和漏极中的另一个与端子Ⅴ2电连接。
晶体管121及晶体管122优选使用形成沟道的半导体层中包含为金属氧化物的一种的氧化物半导体(Oxide Semiconductor：OS)的晶体管(也称为“OS晶体管”或“OS-FET”)。OS晶体管可以利用溅射法、CVD法、ALD法等薄膜形成法来形成。通过作为晶体管121及晶体管122使用OS晶体管并且作为晶体管762及晶体管763之中的至少一个使用沟道形成区包含选自硅、锗、硅锗、砷化镓、镓铝砷、磷化铟、碳化硅、硒化锌、氮化镓和氧化镓中的一个以上的晶体管，可以在设置晶体管762及晶体管763之中的至少一个之后利用该薄膜形成法等层叠地设置OS晶体管。由此，可以缩小放大器750的电路面积、芯片面积等。此外，可以提高放大器750的集成度。另外，由于可以将晶体管762、晶体管763等与OS晶体管层叠地设置，由此可以减少布线的引绕，从而有可能提高放大器750的特性、可靠性等。
图3所示的放大器750的电源控制电路761的结构与图2不同，其还包括电容器776、电阻器777、电阻器778及电容器779。另外，代替端子793的输出，端子791的输出通过电阻器778被反馈到比较器772的非反相输入端子和反相输入端子中的一方(以下记作端子Ci1)。
图3中端子Ci1与端子792间设置有电容器776和电阻器777。电容器776的一个电极与端子792电连接，另一个电极与电阻器777的一个端子电连接。电阻器777的另一个端子与端子Ci1、电阻器778的一个端子及电容器779的一个电极电连接。电阻器778的另一个端子与端子791电连接。电容器779的另一个电极与比较器772的输出端子电连接。
比较器772和电容器779用作积分电路。
通过将来自端子791的反馈提供至端子Ci1，例如可以减少在端子793获得的输出信号的失真、噪声等。
例如，图3所示的放大器750可适用于放大音频信号。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式2)
在本实施方式中，对可用于本发明的一个方式的半导体装置的驱动电路的结构及工作以及使用该驱动电路的半导体装置的结构的一个例子进行说明。
图4是示出上一实施方式的栅极驱动器760中的驱动电路760a的一个例子的电路图。图4所示的驱动电路760a包括缓冲电路101、电平转换电路102、缓冲电路103及缓冲电路104。
在本实施方式说明的驱动电路760a中，缓冲电路101、缓冲电路103、缓冲电路104及电平转换电路102由具有相同极性的晶体管构成。因此，在驱动电路760a中，设置在驱动电路760a内的晶体管可以由单一极性的晶体管构成。
再者，驱动电路760a具有如下结构：在电平转换电路102内设置电容器，通过该电容器提供用于升压的信号，利用该电容器的电容耦合进行信号的升压。在该结构中，可以使施加到电平转换电路102内的晶体管的源极-漏极间的电压小于施加到电平转换电路102内的电容器的电压，从而可以抑制晶体管的绝缘击穿。
接着，对驱动电路760a中的各电路进行说明。
缓冲电路101具有如下功能中的一者或两者：将从微型计算机等输出的PWM信号升压至能使电平转换电路102工作的信号并将其输出；将从微型计算机等输出的PWM信号转换为电荷供给能力得到提高的信号并将其输出。从微型计算机等输出的PWM信号通过端子IN_H及端子IN_L被输入到缓冲电路101。从缓冲电路101输出的信号是输入到电平转换电路102的信号。
图4中将从微型计算机等输出的PWM信号记作第一信号(图中标为1st signal)。另外，图4中将从缓冲电路101输出的被输入电平转换电路102的信号记作第二信号(图中标为2nd signal)。PWM信号通过缓冲电路101、电平转换电路102及缓冲电路103被升压。升压后的该PWM信号是用于使缓冲电路104中的晶体管121及晶体管122交替地变为导通状态的信号。
注意，图4中作为PWM信号的一个例子示出从端子IN_H及端子IN_L输入的两个信号，但是不局限于此。例如，也可以采用将三个以上的PMW信号输入到缓冲电路101的结构。另外，从端子IN_H及端子IN_L输入的两个信号优选为互为反相的信号。
电平转换电路102包括晶体管111、晶体管112、电容器113及电容器114。电容器113的一个电极及电容器114的一个电极被提供缓冲电路101的输出。晶体管111的源极和漏极中的一个与端子V2电连接，另一个与晶体管112的栅极及电容器113的另一个电极电连接。晶体管112的源极和漏极中的一个与端子V2电连接，另一个与晶体管111的栅极及电容器114的另一个电极电连接。
电平转换电路102是具有如下功能的电路，根据从缓冲电路101输出的第二信号对从微型计算机等输出的PWM信号的电压进行升压并将其输出。被输入到电平转换电路102的信号是从缓冲电路101输出并提供给电容器113及电容器114的信号。从缓冲电路101输出的信号是要输入电平转换电路102的信号。
提供给电平转换电路102的第二信号通过电容器113及电容器114中的电容耦合而升压。通过电容耦合升压的第二信号通过施加到端子V2的电压(以下记作电压v2a)被进一步升压并被输出至缓冲电路103。图4中将从电平转换电路102输出并被输入到缓冲电路103的信号记作第三信号(图中标为3rd signal)。第二信号及第三信号原本是提供给端子IN_H及端子IN_L的信号。
晶体管111及晶体管112是用作开关的晶体管。再者，晶体管111及晶体管112是具有相同极性的晶体管。作为一个例子，图4中示出作为晶体管111及晶体管112采用n沟道型晶体管的例子。
晶体管111及晶体管112进行如下工作：在输入到电容器113及电容器114的第二信号中的一方变为H电平时，使其栅极与H电平的电容器连接的晶体管变为导通状态；反之，在输入到电容器113及电容器114的第二信号中的另一方变为L电平时，使其栅极与L电平的电容器连接的晶体管变为非导通状态。例如，当将输入到电容器113的第二信号设定为H电平时晶体管112变为导通状态，当将输入到电容器114的第二信号设定为L电平时晶体管111变为非导通状态。或者，当将输入到电容器113的第二信号设定为L电平时晶体管112变为非导通状态，当将输入到电容器114的第二信号设定为H电平时晶体管111变为导通状态。
在晶体管111为导通状态的期间，电流从端子V2流向节点N1，该节点被充电(第一工作)。在该节点N1处，与晶体管111的源极和漏极中的一个连接的电容器113和为非导通状态的晶体管112的栅极彼此连接。
另一方面，晶体管112进行与晶体管111相反的工作。也就是说，在晶体管112为导通状态的期间，电流从端子V2流向节点N2，该节点被充电(第一工作)。在该节点N2处，与晶体管112的源极和漏极中的一个连接的电容器114和为非导通状态的晶体管111的栅极彼此连接。
接着，在晶体管111为非导通状态的期间，与晶体管111的源极和漏极中的一个连接的电容器113及晶体管112的栅极彼此连接的节点变为电浮动状态(浮动)。此时，对电容器113提供H电平。由此，处于电浮动状态的节点的电位通过电容耦合进一步升高。通过该电容耦合升压的信号作为第三信号输出到缓冲电路103(第二工作)。
另一方面，在晶体管112为非导通状态的期间，与晶体管112的源极和漏极中的一个连接的电容器114及晶体管111的栅极彼此连接的节点变为电浮动状态(浮动)。此时，对电容器114提供H电平。由此，处于电浮动状态的节点的电位通过电容耦合进一步升高。通过该电容耦合升压的信号作为第三信号输出到缓冲电路103(第二工作)。
通过重复上述说明的第一工作和第二工作，电平转换电路102可以输出通过对第二信号进行升压得到的第三信号。
注意，电容器113及电容器114优选为不会被高电压绝缘击穿的元件。电容器113及电容器114的静电电容优选为缓冲电路103的栅极电容的5倍以上，优选为10倍以上。注意，当电容器113及电容器114的静电电容较大时，优选利用缓冲电路101将第二信号转换为电荷供给能力高的信号。
另外，为了使电容器113及电容器114具有大静电电容，可以将其设置在与形成有半导体装置的晶体管的衬底不同的衬底上。
电容器113及电容器114的静电电容可以相同也可以不同。
图4所示的电平转换电路102具有利用电容耦合将第二信号提供给电容器113及电容器114的结构。通过采用该结构，可以防止高电压直接施加到晶体管111及晶体管112的源极-漏极间，从而可以防止晶体管的绝缘击穿。由此，用于驱动功率晶体管的驱动电路可以在正常状态下工作，可以防止发生故障。此外，可以防止贯通电流流过电平转换电路102内，由此可以实现低功耗化。
缓冲电路103具有如下功能中的一者或两者：将从电平转换电路102输出的第三信号升压至能使缓冲电路104工作的信号并将其输出；将从电平转换电路102输出的第三信号转换成电荷供给能力得到提高的信号并将其输出。输入到缓冲电路103的信号是提供给缓冲电路103的晶体管的栅极的信号。从缓冲电路103输出的信号是输入缓冲电路104的信号。
图4中将提供给缓冲电路103的晶体管的栅极的信号记作第三信号。另外，图4中将从缓冲电路103输出的被输入缓冲电路104的信号记作第四信号(图中标为4th signal)。第四信号原本是提供给端子IN_H及端子IN_L的信号。
注意，虽然图4中示出了在电平转换电路102与缓冲电路104间设置缓冲电路103的结构，但是也可以采用设置多个缓冲电路的结构。或者，也可以采用在电平转换电路102与缓冲电路104间设置触发器等延迟电路的结构。
缓冲电路104包括晶体管121及晶体管122。缓冲电路104输出的信号通过输出端子OUT提供至设置在外部的功率MOSFET。
另外，施加到端子V1的电压(以下记作电压v1a)是用来将与输出端子OUT连接的功率MOSFET切换至导通状态的电压。电压v2a是用来将与输出端子OUT连接的功率晶体管切换至非导通状态的电压。缓冲电路104将从输出端子OUT输出的电压切换为来自端子V1的电压或来自端子V2的电压，由此控制与输出端子OUT连接的功率MOSFET的开关。注意，有时也将电压v1a称作第一电压。另外，有时也将电压v2a称作第二电压。电压v1a及电压v2a优选为基于高电源电位VDD通过使用自举电路进行升压而生成的电压。另外，在高电源电位VDD为较高电压的情况下，电压v1a及电压v2a也可以是对高电源电位VDD进行降压而生成的电压。另外，电压v1a及电压v2a也可以是直接从外部施加的电压。注意，电压v1a是比电压v2a大的电压。
缓冲电路104是具有根据从缓冲电路103输出的第四信号输出用来切换功率晶体管的导通和非导通的电压的功能的电路。输入到缓冲电路104的信号是提供给缓冲电路104中的晶体管121或晶体管122的栅极的信号。从缓冲电路104输出的信号是通过输出端子OUT输出来切换设置在外部的功率晶体管的导通和非导通的信号。注意，如上所述，提供至晶体管121及晶体管122的栅极的第四信号原本是提供给端子IN_H及端子IN_L的信号。第四信号使晶体管121及晶体管122交替地变为导通状态。因此，从输出端子OUT输出的信号是通过切换电压v1a和电压v2a而输出的信号。
以上说明的驱动电路760a具有利用电容耦合将信号提供给电平转换电路102内的电容器113及电容器114的结构。通过采用该结构，可以防止高电压直接施加到晶体管111及晶体管112的源极-漏极间，从而可以防止晶体管的绝缘击穿。由此，用于驱动功率晶体管的驱动电路可以在正常状态下工作，可以防止发生故障。此外，可以防止贯通电流流过电平转换电路102内，由此可以实现低功耗化。由此，可以提高放大器750的可靠性。此外，可以降低放大电路的功耗。此外，有时可以减少从放大器750输出的信号的噪声。
接着，参照图5至图9说明图4所示的驱动电路760a的具体的电路结构及工作。
图5是示出图4所示的驱动电路的电路图的电路结构的具体例子的图。
图5所示的缓冲电路101包括反相器电路131及反相器电路132。反相器电路131及反相器电路132分别被供给来自端子V3和端子GND的电位。端子GND被提供地电位。另外，反相器电路131及反相器电路132包括与电平转换电路102中的晶体管111、晶体管112具有相同极性的晶体管。
图6A示出作为具有相同极性的晶体管包括n沟道型晶体管的反相器电路131及反相器电路132的电路结构的一个例子。
图6A所示的反相器电路131(或反相器电路132)包括晶体管151、晶体管152、晶体管153、晶体管154及电容器155。与图4及图5的晶体管111及晶体管112同样，作为晶体管151、晶体管152、晶体管153及晶体管154示出n沟道型晶体管。
端子V3被施加通过电容器113及电容器114中的电荷的充放电进行电平转换电路102的升压的电压。与端子V3连接的布线优选具有高电荷供给能力，从而可以高速地进行电容器113及电容器114中的电荷的充放电。注意，有时也将施加到端子V3的电压(以下电压v3a)称为第三电压。电压v3a优选为基于高电源电位VDD通过使用自举电路进行升压而生成的电压。在高电源电位VDD为较高电压的情况下，电压v3a也可以是在内部对高电源电位VDD进行降压而生成的电压。另外，电压v3a也可以是直接从外部施加的电压。注意，电压v3a是比电压v1a及电压v2a小的电压。
晶体管151及晶体管152的源极和漏极中的一个端子与端子V3连接。另外，晶体管153及晶体管154的源极和漏极中的一个端子与端子GND连接。电容器155设置在晶体管152的栅极与源极和漏极中的另一个端子间。图6A所示的反相器电路131(或反相器电路132)是能够将与第一信号的逻辑反相的信号作为第二信号输出的电路。
另外，图6A所示的反相器电路131(或反相器电路132)也可以如图6B所示地电串联排列，以可以输出将第一信号的逻辑再次反相成原始逻辑而得出的第二信号。
另外，图5所示的电平转换电路102与图4说明的电平转换电路102具有同样的结构。图5与图4同样地，作为电平转换电路102中的晶体管111及晶体管112示出n沟道型晶体管。
图5所示的缓冲电路103包括晶体管141、晶体管142、晶体管143及晶体管144。缓冲电路103与端子V4和端子V2连接。缓冲电路103将对缓冲电路104的晶体管121及晶体管122的栅极施加的信号作为第四信号输出，该第四信号是通过基于第三信号切换施加到端子V4的电压(以下称为电压v4a)与电压v2a而得到的。作为晶体管141、晶体管142、晶体管143及晶体管144，与图4及图5的晶体管111及晶体管112同样地示出n沟道型晶体管。
电压v4a是将第三信号进一步升压以确保晶体管121及晶体管122变为开启的电压。该升压可以防止如下情况发生：当通过晶体管111及晶体管112输出的第三信号为下降了相当于晶体管的阈值电压大小的电压的信号时晶体管121及晶体管122不开启。有时也将电压v4a称为第四电压。电压v4a优选为基于高电源电位VDD通过使用自举电路进行升压而生成的电压。在高电源电位VDD为较高电压的情况下，电压v4a也可以是在内部对高电源电位VDD进行降压而生成的电压。另外，电压v4a也可以是直接从外部施加的电压。注意，电压v4a是与电压v1a相等或比电压v1a大的电压。
图7是示出本发明的一个方式的电路的工作的时序图。将提供给图5所示的端子IN_H的PWM信号记作PWM信号S_H，将提供给端子IN_L的PWM信号记作PWM信号S_L。另外，将提供给输出端子OUT的输出信号记作输出信号S_OUT。PWM信号S_H、PWM信号S_L及输出信号S_OUT可以如图7所示的时序图那样表示。注意，作为PWM信号S_H、PWM信号S_L及输出信号S_OUT的电压的标度(scales)示出相同振幅电压，但是实际上输出信号S_OUT的振幅电压小于PWM信号S_H及PWM信号S_L的振幅电压。PWM信号S_H及PWM信号S_L的振幅电压通过上述缓冲电路101、电平转换电路102、缓冲电路103升压为用于控制缓冲电路104中的晶体管121及晶体管122的导通状态或非导通状态的电压。接着，在驱动电路760a中，可以根据被升压的PWM信号S_H及PWM信号S_L输出用于输出电压V1或电压V2的输出信号S_OUT。
另外，在图5所示的驱动电路760a的结构中，可以使缓冲电路101中提供低电源电位的布线的电压与缓冲电路103及缓冲电路104中提供低电源电位的布线的电压为不同的电压。具体而言，缓冲电路101中提供低电源电位的布线的电压可以为地电位，缓冲电路103及缓冲电路104中提供低电源电位的布线的电压可以为端子V2的电压。由此，当由积蓄在布线中的电抗成分产生的电流流过驱动电路760a内时，可以减少因电流流过提供PWM信号的端子IN_H及端子IN_L引起的故障。
图5、图6A及图6B说明的晶体管111及晶体管112、晶体管121及晶体管122、晶体管141至晶体管144以及晶体管151至晶体管154都是n沟道型晶体管。也就是说，半导体装置中的缓冲电路101、缓冲电路103、缓冲电路104及电平转换电路102可以由单一极性的晶体管构成。
与由互补型晶体管构成驱动电路的情况相比，由单一极性的晶体管构成半导体装置可以减少用来分开形成n沟道型晶体管及p沟道型晶体管的光掩模数。因此，通过采用本发明的结构可以降低制造成本。
只是将构成半导体装置的晶体管换成单一极性的晶体管的话，当构成将PWM信号转换为高电压信号的半导体装置时，由于信号的转换使用高电压而有可能发生晶体管的绝缘击穿。本实施方式的结构的半导体装置具有利用电容耦合对电平转换电路102内的电容器113及电容器114提供信号的结构。通过采用该结构，可以防止高电压直接施加到晶体管111及晶体管112的源极-漏极间，从而可以防止晶体管的绝缘击穿。由此，用于驱动功率晶体管的驱动电路可以在正常状态下工作，可以防止发生故障。
再者，在本实施方式的结构的半导体装置中，通过由单一极性的晶体管构成半导体装置，可以将硅以外的半导体材料用于半导体层来构成晶体管。例如，可以将氧化物半导体用于半导体层构成晶体管。
氧化物半导体的能隙比硅大，氧化物半导体中因热激发产生的载流子极少。因此，将氧化物半导体用于半导体层的晶体管即便在高温环境下也不会发生特性劣化，可以将电特性变化保持在很小的范围内。
另外，氧化物半导体尤其优选为通过减少作为电子供与体(供体)的水分或氢等杂质并减少氧缺陷而被高纯度化的氧化物半导体(purified OS)。高纯度化的氧化物半导体为i型(本征半导体)或无限趋近于i型。因此，高纯度化的氧化物半导体层中具有沟道形成区的晶体管的关态电流明显较小，在高温环境下也具有高可靠性。具有上述特性的使用氧化物半导体的晶体管适用于本实施方式的半导体装置中使用的晶体管。
以上说明的驱动电路760a由单一极性的晶体管构成电路。通过采用该结构，构成驱动电路760a的晶体管可以由使用氧化物半导体的晶体管构成。通过采用该结构，可以使构成驱动电路760a的晶体管为关态电流明显较小在高温环境下也具有高可靠性的晶体管。由此，可以防止构成驱动电路760a的晶体管因温度变化发生故障。再者，可以消除为了不使驱动电路760a变为高温状态而在配置上的制约，如预先将功率晶体管与驱动电路分开一定距离设置或设置冷却装置等配置上的制约。
在图5所示的驱动电路760a的结构中，也可以如图8A所示地将输出端子OUT分成输出端子OUT_H及输出端子OUT_L这两个输出端子。如图8A所示，通过将输出端子分成输出端子OUT_H及输出端子OUT_L这两个输出端子，可以减少流过端子V1与端子V2间的贯通电流。
另外，图8A所示的驱动电路760a也可以以图8B所示的方框图简略地表示。
接着，图9中使用图8B的方框图示出作为用来驱动功率晶体管的低侧驱动器的半导体装置的应用例。
图9中作为栅极驱动器760的一个例子示出使用图8A的驱动电路760a的低侧驱动器。另外，图9还示出了为功率MOSFET的晶体管762及晶体管763，其被提供来自栅极驱动器760的输出。另外，还示出对栅极驱动器760提供信号等的控制电路211。
图9所示的栅极驱动器760包括两个驱动电路760a(以下称为驱动电路760a1及驱动电路760a2)。图9所示的结构包括控制电路211、光电耦合器212及光电耦合器213、基准电压生成电路214至216、二极管Di1至Di3、电容器Cap1至Cap4、晶体管762及晶体管763。注意，在图9所示的电路图中，设置在布线上的电阻器是为了将流过的电流转换为电压而设置的元件。另外，在图9所示的电路图中，电压PHV及电压PGND是施加到与晶体管762及晶体管763连接的负载(未图示)的电压。
控制电路211例如可以使用图2所示的电源控制电路761。
从控制电路211输出的PWM信号通过光电耦合器212及光电耦合器213或布线提供给驱动电路760a1及驱动电路760a2。另外，在驱动电路760a1中，来自基准电压生成电路214至216的电压被施加到端子V1、V2及V3。另外，作为电压v4a，基准电压生成电路214、215及216输出的电压通过二极管Di1及Di2以及电容器Cap1及Cap2被升压，被升压后的电压施加到驱动电路760a1。
注意，在图9所示的低侧驱动器的结构中，驱动电路760a1的端子GND与端子V2间设置有二极管Di3以使电流双方向流动。该二极管Di3是为了下述目的而设置的元件，可以根据需要进行设置：为了防止施加到端子GND与端子V2的电压差较大时发生故障，使该端子间短路以不使该端子间形成大的电位差。
在本实施方式示出的驱动电路中，缓冲电路及电平转换电路由具有相同极性的晶体管构成。因此，设置在驱动电路内的晶体管可以由单一极性的晶体管构成。
再者，驱动电路具有如下结构：在电平转换电路内设置电容器，通过该电容器提供用于升压的信号，利用该电容器的电容耦合进行信号的升压。在该结构中，可以使施加到电平转换电路内的晶体管的源极-漏极间的电压小于施加到电平转换电路内的电容器的电压，从而可以抑制晶体管的绝缘击穿。
本实施方式可以与其他实施方式适当地组合而实施。
(实施方式3)
本实施方式示出本发明的一个方式的比较器的结构例子。
图10示出比较器50的结构的一个例子，该比较器50可用作上述实施方式中说明的放大器中的比较器。比较器50包括晶体管21至晶体管25。比较器50包括被供应第一电位的布线VBM_IN、被供应第二电位的布线VBP_IN、被供应规定电位VB3的布线VB3_IN、输入端子CP1_IN、输入端子CM1_IN、输出端子CP1_OUT以及输出端子CM1_OUT。
这里，规定电位VB3比第二电位高，在比较器50中，第一电位为高电源电位，第二电位为低电源电位。
在比较器50中，晶体管21的源极和漏极中的一个与布线VBM_IN电连接，晶体管21的源极和漏极中的另一个与晶体管22的源极和漏极中的一个及晶体管24的源极和漏极中的一个电连接，晶体管21的栅极与布线VB3_IN电连接。
晶体管22的源极和漏极中的另一个与晶体管23的源极和漏极中的一个及输出端子CM1_OUT电连接，晶体管23的源极和漏极中的另一个及晶体管23的栅极与布线VBP_IN电连接，晶体管22的栅极与输入端子CP1_IN电连接。
晶体管24的源极和漏极中的另一个与晶体管25的源极和漏极中的一个及输出端子CP1_OUT电连接，晶体管25的源极和漏极中的另一个及晶体管25的栅极与布线VBP_IN电连接，晶体管24的栅极与输入端子CM1_IN电连接。
也可以使图10所示的多个电路并联连接且将其用作比较器50。换言之，也可以将图10所示的比较器的输出输入到下一级比较器50，连接多个比较器而使用。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式4)
对可以应用于在上述实施方式中说明的放大器的半导体装置的结构例子进行说明。
图11所示的半导体装置包括晶体管300、晶体管500及电容器600。此外，在图11所示的例子中，半导体装置包括多个晶体管300。
图14A是晶体管500的沟道长度方向上的截面图，图14B是晶体管500的沟道宽度方向上的截面图。
晶体管500为OS晶体管。由于晶体管500的关态电流小，所以通过将该晶体管500用于半导体装置所包括的晶体管，可以在半导体装置中长期保持被写入的数据。
晶体管500例如为n沟道型晶体管。
这里，上述实施方式中说明的放大器750中的半导体装置751中的栅极驱动器760及电源控制电路761可以由作为晶体管500示出的晶体管构成。另外，晶体管762及晶体管763之中的至少一个可以使用作为晶体管300示出的晶体管。
如图11所示，可以将晶体管500与晶体管300层叠。因此，当晶体管762(或晶体管763)使用图11的晶体管300时，可以以晶体管500构成如栅极驱动器760、电源控制电路761等半导体装置751的构成要素并将其层叠地设置在晶体管762(或晶体管763)上。注意，也可以仅将部分上述电路层叠地设置在晶体管300上。
如图11所示，本实施方式中说明的半导体装置包括晶体管300、晶体管500及电容器600。晶体管500设置在晶体管300的上方，电容器600设置在晶体管300及晶体管500的上方。层385为设置有晶体管300的层。在图11中，例如层385包括衬底311、夹在衬底311与绝缘体322之间的各层。层585为设置有晶体管500的层。在图11中例如层585包括夹在绝缘体514与绝缘体574之间的各层。关于衬底311、绝缘体322、绝缘体514及绝缘体574将在后面叙述。
上述实施方式中说明的放大器750中的电容器可以使用图11所示的电容器600。例如，栅极驱动器760和电源控制电路761中的电容器可以使用电容器600。
晶体管300设置在衬底311上，并包括：导电体316；绝缘体315；由衬底311的一部分构成的半导体区域313；以及被用作源区域或漏区域的扩散层314a及扩散层314b。导电体316可以被用作晶体管300的栅极。绝缘体315可以被用作晶体管300的栅极绝缘膜。扩散层314a及扩散层314b例如为低电阻区域。
此外，晶体管300例如可以应用于上述实施方式所示的晶体管762及晶体管763。
图12与图11的不同之处在于晶体管300的结构。图12所示的晶体管300以区域319的一部分形成在较深的位置的方式设置。至于区域319，将在后面进行详细说明。
图11及图12所示的晶体管300是具有平面结构的晶体管。
图13示出具有沟槽结构的晶体管300的一个例子。
图11、图12、图13示出的晶体管300适合用作功率MOSFET，尤其适用于晶体管762和晶体管763。图11、图12、图13所示的晶体管300有时也被称为D-MOS(Double DiffusionMetal Oxide Semiconductor)FET。
图11所示的晶体管300是具有平面结构的晶体管。通过将扩散层314a和扩散层314b用作源区域和漏区域，晶体管300可以作为MOSFET工作。这里，将扩散层314a和扩散层314b都用作源极，在扩散层314a和扩散层314b的外侧形成区域319，在图11所示的截面中的硅衬底的半导体区域313的下方的区域中设置用作漏极的扩散层317，由此可以将晶体管300用作D-MOSFET。
另外，可以在扩散层317的下方设置背面电极318并将其用作漏电极。注意，也可以将扩散层314a及扩散层314b都用作漏极，将扩散层317用作源极。
区域319优选为与扩散层314a及扩散层314b具有相反极性的区域。例如，扩散层314a及扩散层314b为n型区域时优选区域319为p型区域。或者，区域319也可以为高电阻区域。有时区域319为本征区域。扩散层314a及扩散层314b与具有相反极性的区域319接触而形成pn结。本发明书等中有时将该pn结区域称为寄生二极管。寄生二极管具有防回流、整流等功能。另外，寄生二极管具有包括晶体管的功能。寄生二极管形成在扩散层314a及扩散层314b与扩散层317间，由此可以缓和源极与漏极间被施加高电压时的电场集中等，从而可以抑制晶体管的损坏或劣化。
优选扩散层314a及扩散层314b的顶面上设置有导电体328b。另外，优选区域319的顶面上也设置有导电体328b。
此外，有时不设置扩散层314a、扩散层314b以及扩散层317。在不设置这些扩散层的情况下，也有时通过以与衬底311的半导体区域313等连接的方式设置导电体328b、背面电极318等将这些电极用作源电极、漏电极等。
在此，优选在设置背面电极之前对衬底311进行抛光。例如，通过对衬底311进行抛光，可以去除衬底311表面的自然氧化膜等，以抑制电阻上升。此外，优选对衬底311进行抛光，以减薄衬底311的厚度。例如，衬底311的厚度优选为5μm以上且300μm以下，更优选为10μm以上且150μm以下。通过减薄衬底311的厚度，可以拉近晶体管300中的源极与漏极间距离，由此可以提高晶体管的通态电流。
在此，在对衬底311进行抛光来减薄衬底311的厚度的情况下，优选在对置一侧，具体而言，例如在导电体632及绝缘体640上设置支撑衬底。作为支撑衬底，例如可以使用树脂衬底等。此外，也可以使用具有粘合层的衬底作为支撑衬底。作为粘合层，可以使用可去除的粘合剂。在此情况下，当对衬底311进行抛光时，使用粘合层粘合第一支撑衬底并进行抛光，然后形成背面电极318，以覆盖背面电极318的方式在与第一支撑衬底相反一侧设置第二支撑衬底，分离第一支撑衬底，使得导电体632露出。然后，通过凸块、引线键合、利用导电夹的夹键合等连接导电体632。
此外，晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域或其附近的区域、被用作源区域或漏区域的扩散层314a及扩散层314b、扩散层317等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(砷化镓铝)、InP(磷化铟)、SiC(碳化硅)、ZnSe(硒化锌)、GaN(氮化镓)以及GaOx(氧化镓；x为大于0的实数)等的材料。此外，也可以使用因使晶格受应力而改变晶面间距来控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在扩散层314a、扩散层314b及扩散层317中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于功函数取决于导电体的材料，所以通过选择导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛、氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨、铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图11所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构及驱动方法使用适当的晶体管即可。例如，当半导体装置只由OS晶体管构成时，使晶体管300具有与使用氧化物半导体的晶体管500同样的结构即可。此外，关于晶体管500将在后面叙述。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，氧氮化硅是指在其组成中氧含量多于氮含量的材料，而氮氧化硅是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，氧氮化铝是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作用来使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢及杂质从衬底311或晶体管300等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容器600或晶体管500连接的导电体328、导电体330等。在图11所示的例子中，以嵌入绝缘体320及绝缘体322中的方式设置导电体328，以嵌入绝缘体324及绝缘体326中的方式设置导电体330。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一符号表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线与连接于布线的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
在此，在半导体元件之间、半导体元件与导电体之间或者导电体之间通过插头或布线连接的情况下，例如是指电连接。
作为各插头及布线(导电体328、导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨、钼等高熔点材料，优选使用钨。或者，优选使用铝、铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
在图11所示的半导体装置中，导电体328b被设置在扩散层314a、扩散层314b等上。此外，绝缘体315有时包括被扩散层314a及导电体328b夹持的区域及被扩散层314b及导电体328b夹持的区域。导电体328被设置在导电体328b上。导电体328b有时包括被扩散层314a及导电体328夹持的区域或被扩散层314b及导电体328夹持的区域。
此外，如图12所示，区域319也可以以其一部分形成至较深处的方式设置。
另外，图11及图12示出晶体管300为具有平面结构的D-MOSFET的例子，图13示出晶体管300为具有沟槽结构的D-MOSFET的例子。图13中，用作栅极的导电体316形成在设置在扩散层314a与扩散层314b间的沟槽内。扩散层314a及扩散层314b与导电体316间形成有用作栅极绝缘体的绝缘体315。
与平面结构相比，在沟槽结构中，集成电路的面积优选缩小到0.5倍以下，更优选缩小到0.4倍以下。
此外，也可以在绝缘体326及导电体330上设置布线层。例如，在图11中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料设置。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
在上面说明包括导电体356的布线层，但是根据本实施方式的半导体装置不局限于此。与包括导电体356的布线层同样的布线层可以为多个。
在绝缘体354上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514及绝缘体516中的任一个，优选使用对氧、氢具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，优选使用能够防止氢或杂质从衬底311或设置有晶体管300的区域等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管500之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过对上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜、氧氮化硅膜等。
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中嵌入导电体518、构成晶体管500的导电体(例如，导电体503)等。此外，导电体518被用作与导电体610b、晶体管300或电容器600连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料设置。
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
在绝缘体516的上方设置有晶体管500。
如图14A、图14B所示，晶体管500包括以嵌入绝缘体514及绝缘体516的方式配置的导电体503、配置在绝缘体516及导电体503上的绝缘体520、配置在绝缘体520上的绝缘体522、配置在绝缘体522上的绝缘体524、配置在绝缘体524上的氧化物530a、配置在氧化物530a上的氧化物530b、彼此分开地配置在氧化物530b上的导电体542a及导电体542b、配置在导电体542a及导电体542b上并以重叠于导电体542a和导电体542b之间的方式形成开口的绝缘体580、配置在开口的底面及侧面的氧化物530c、配置在氧化物530c的形成面上的绝缘体550以及配置在绝缘体550的形成面上的导电体560。
此外，如图14A、图14B所示，优选在氧化物530a、氧化物530b、导电体542a及导电体542b与绝缘体580之间配置有绝缘体544。此外，如图14A、图14B所示，导电体560优选包括设置在绝缘体550的内侧的导电体560a及以嵌入导电体560a的内侧的方式设置的导电体560b。此外，如图14A和图14B所示，优选在绝缘体580、导电体560及绝缘体550上配置有绝缘体574。
注意，下面有时将氧化物530a、氧化物530b及氧化物530c统称为氧化物530。
在晶体管500中，在形成沟道的区域及其附近层叠有氧化物530a、氧化物530b及氧化物530c的三层，但是本发明不局限于此。例如，可以设置氧化物530b的单层、氧化物530b与氧化物530a的两层结构、氧化物530b与氧化物530c的两层结构或者四层以上的叠层结构。此外，在晶体管500中，导电体560具有两层结构，但是本发明不局限于此。例如，导电体560也可以具有单层结构或三层以上的叠层结构。注意，图11、图14A所示的晶体管500的结构只是一个例子而不局限于上述结构，可以根据电路结构及驱动方法使用适当的晶体管。
在此，导电体560被用作晶体管的栅电极，导电体542a及导电体542b被用作源电极或漏电极。如上所述，导电体560以嵌入绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式设置。导电体560、导电体542a及导电体542b相对于绝缘体580的开口的配置是自对准地被选择。换言之，在晶体管500中，可以在源电极与漏电极之间自对准地配置栅电极。由此，可以在不设置用于对准的余地的方式形成导电体560，所以可以实现晶体管500的占有面积的缩小。由此，可以实现半导体装置的微型化及高集成化。
再者，导电体560自对准地形成在导电体542a与导电体542b之间的区域，所以导电体560不包括与导电体542a及导电体542b重叠的区域。由此，可以降低形成在导电体560与导电体542a及导电体542b之间的寄生电容。因此，可以提高晶体管500的开关速度，从而晶体管500可以具有高频率特性。
导电体560有时被用作第一栅(也称为顶栅极)电极。导电体503有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压。尤其是，通过对导电体503供应负电位，可以使晶体管500的阈值电压大于0V且可以减小关态电流。因此，与不对导电体503施加负电位时相比，在对导电体503施加负电位的情况下，可以减小对导电体560施加的电位为0V时的漏极电流。
导电体503以与氧化物530及导电体560重叠的方式配置。由此，在对导电体560及导电体503供应电位的情况下，从导电体560产生的电场和从导电体503产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。在本说明书等中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
此外，导电体503具有与导电体518相同的结构，以与绝缘体514及绝缘体516的开口的内壁接触的方式形成有导电体503a，其内侧形成有导电体503b。此外，在晶体管500中，层叠有导电体503a与导电体503b，但是本发明不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，抑制杂质或氧的扩散的功能是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
例如，通过使导电体503a具有抑制氧的扩散的功能，可以抑制因导电体503b氧化而导致导电率的下降。
此外，在导电体503还具有布线的功能的情况下，作为导电体503b，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。在此情况下，不一定需要设置导电体503a。在附图中，导电体503b具有单层结构，但是也可以具有叠层结构，例如，可以采用钛或氮化钛和上述导电材料的叠层结构。
绝缘体520、绝缘体522及绝缘体524被用作第二栅极绝缘膜。
在此，与氧化物530接触的绝缘体524优选使用包含超过化学计量组成的氧的绝缘体。换言之，优选在绝缘体524中形成有过剩氧区域。通过以与氧化物530接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物530中的氧空位，从而可以提高晶体管500的可靠性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy：热脱附谱)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，进一步优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。此外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
当绝缘体524具有过剩氧区域时，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
当绝缘体522具有抑制氧、杂质的扩散的功能时，氧化物530所包含的氧不扩散到绝缘体520一侧，所以是优选的。此外，可以抑制导电体503与绝缘体524及氧化物530所包含的氧起反应。
作为绝缘体522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘膜的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放或氢等杂质从晶体管500的周围部进入氧化物530的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。此外，还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体520优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。此外，通过组合high-k材料的绝缘体与氧化硅或氧氮化硅，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体520。
此外，在图14A、图14B的晶体管500中，作为由三层的叠层结构而成的第二栅极绝缘膜示出绝缘体520、绝缘体522及绝缘体524，但是第二栅极绝缘膜也可以具有单层结构、两层结构或四层以上的叠层结构。此时，不局限于采用由相同材料而成的叠层结构，也可以采用由不同材料而成的叠层结构。
在晶体管500中，优选将被用作氧化物半导体的金属氧化物用于包含沟道形成区域的氧化物530。例如，作为氧化物530优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。
具体而言，作为氧化物530a使用In：Ga：Zn＝1：3：4[原子个数比]或1：1：0.5[原子个数比]的金属氧化物，即可。此外，作为氧化物530b使用In：Ga：Zn＝4：2：3[原子个数比]或1：1：1[原子个数比]的金属氧化物，即可。此外，作为氧化物530c使用In：Ga：Zn＝1：3：4[原子个数比]、Ga：Zn＝2：1[原子个数比]或Ga：Zn＝2：5[原子个数比]的金属氧化物，即可。作为氧化物530c具有叠层结构的情况下的具体例子，可以举出In：Ga：Zn＝4：2：3[原子个数比]和In：Ga：Zn＝1：3：4[原子个数比]的叠层结构、Ga：Zn＝2：1[原子个数比]和In：Ga：Zn＝4：2：3[原子个数比]的叠层结构、Ga：Zn＝2：5[原子个数比]和In：Ga：Zn＝4：2：3[原子个数比]的叠层结构、氧化镓和In：Ga：Zn＝4：2：3[原子个数比]的叠层结构等。
此外，氧化物530b也可以具有结晶性。例如，优选使用后面说明的CAAC-OS(c-axisaligned crystalline oxide semiconductor)。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制由源电极或漏电极氧从氧化物530b被抽出。此外，即使进行加热处理也可以减少氧从氧化物530b被抽出，所以晶体管500在制造工序中的高温度(所谓热积存：thermal budget)中也是稳定的。
作为在氧化物530中被用作沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
在氧化物530中，当在氧化物530b之下设置有氧化物530a时，可以抑制杂质从形成在氧化物530a下方的结构物扩散到氧化物530b。当在氧化物530b之上设置有氧化物530c时，可以抑制杂质从形成在氧化物530c的上方的结构物扩散到氧化物530b。
此外，氧化物530优选具有各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。此外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。此外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。此外，氧化物530c可以使用可用于氧化物530a或氧化物530b的金属氧化物。
优选的是，使氧化物530a及氧化物530c的导带底的能量高于氧化物530b的导带底的能量。换言之，氧化物530a及氧化物530c的电子亲和势优选小于氧化物530b的电子亲和势。
在此，在氧化物530a、氧化物530b及氧化物530c的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物530a、氧化物530b及氧化物530c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面以及氧化物530b与氧化物530c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b以及氧化物530b与氧化物530c除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a及氧化物530c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为氧化物530b。通过使氧化物530a及氧化物530c具有上述结构，可以降低氧化物530a与氧化物530b的界面及氧化物530b与氧化物530c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管500的通态电流。
在氧化物530b上设置有被用作源电极及漏电极的导电体542a及导电体542b。作为导电体542a及导电体542b，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。氮化钽等的金属氮化物膜对氢或氧具有阻挡性，所以是更优选的。
此外，虽然在图14A中示出导电体542a及导电体542b的单层结构，但是也可以采用两层以上的叠层结构。例如，优选层叠氮化钽膜及钨膜。此外，也可以层叠钛膜及铝膜。此外，也可以采用在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。
此外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜并在其上形成钼膜或氮化钼膜的三层结构等。此外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
此外，如图14A所示，有时在氧化物530与导电体542a(导电体542b)的界面及其附近作为低电阻区域形成有区域543a及区域543b。此时，区域543a被用作源区域和漏区域中的一个，区域543b被用作源区域和漏区域中的另一个。此外，沟道形成区域形成在夹在区域543a和区域543b之间的区域中。
通过以与氧化物530接触的方式设置上述导电体542a(导电体542b)，区域543a(区域543b)的氧浓度有时降低。此外，在区域543a(区域543b)中有时形成包括包含在导电体542a(导电体542b)中的金属及氧化物530的成分的金属化合物层。在此情况下，区域543a(区域543b)的载流子浓度增加，区域543a(区域543b)成为低电阻区域。
绝缘体544以覆盖导电体542a及导电体542b的方式设置，抑制导电体542a及导电体542b的氧化。此时，绝缘体544也可以以覆盖氧化物530的侧面且与绝缘体524接触的方式设置。
作为绝缘体544，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗、钕、镧或镁等中的一种或两种以上的金属氧化物。此外，作为绝缘体544也可以使用氮氧化硅或氮化硅等。
尤其是，作为绝缘体544，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。此外，在导电体542a及导电体542b是具有耐氧化性的材料或者吸收氧也其导电性不会显著降低的情况下，不需要必须设置绝缘体544。根据所需要的晶体管特性，适当地设计即可。
通过包括绝缘体544，可以抑制绝缘体580所包含的水、氢等杂质经过氧化物530c、绝缘体550扩散到氧化物530b。此外，可以抑制绝缘体580所包含的过剩氧使导电体560氧化。
绝缘体550被用作第一栅极绝缘膜。绝缘体550优选以接触于氧化物530c的内侧(顶面及侧面)的方式配置。绝缘体550优选与上述绝缘体524同样地使用包含过剩的氧并通过加热而释放氧的绝缘体形成。
具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
通过作为绝缘体550以与氧化物530c的顶面接触的方式设置通过加热而释放氧的绝缘体，可以高效地从绝缘体550通过氧化物530c对氧化物530b的沟道形成区域供应氧。此外，与绝缘体524同样，优选降低绝缘体550中的水或氢等杂质的浓度。绝缘体550的厚度优选为1nm以上且20nm以下。
此外，为了将绝缘体550所包含的过剩氧高效地供应到氧化物530，也可以在绝缘体550与导电体560之间设置金属氧化物。该金属氧化物优选抑制从绝缘体550到导电体560的氧扩散。通过设置抑制氧的扩散的金属氧化物，从绝缘体550到导电体560的过剩氧的扩散受到抑制。换言之，可以抑制供应到氧化物530的过剩氧量减少。此外，可以抑制因过剩氧导致的导电体560的氧化。作为该金属氧化物，可以使用可用于绝缘体544的材料。
此外，与第二栅极绝缘膜同样，绝缘体550也可以具有叠层结构。由于当进行晶体管的微型化及高集成化时，有时栅极绝缘膜的薄膜化导致泄漏电流等问题，因此通过使被用作栅极绝缘膜的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。
在图14A及图14B中，被用作第一栅电极的导电体560具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体550所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。此外，作为导电体560a可以使用可应用于氧化物530的氧化物半导体。在此情况下，通过采用溅射法形成导电体560b，可以降低导电体560a的电阻值来使其成为导电体。其可以称为OC(Oxide Conductor)电极。
作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560b还被用作布线，所以优选使用导电性高的导电体。导电体560b也可以具有叠层结构，例如，可以采用钛或氮化钛和上述导电材料的叠层结构。
绝缘体580优选隔着绝缘体544设置在导电体542a及导电体542b上。绝缘体580优选具有过剩氧区域。例如，绝缘体580优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅和具有空孔的氧化硅容易在后面的工序中形成过剩氧区域，所以是优选的。
绝缘体580优选具有过剩氧区域。通过以与氧化物530c接触的方式设置通过加热而释放氧的绝缘体580，可以将绝缘体580中的氧通过氧化物530c高效地供应给氧化物530。此外，优选降低绝缘体580中的水或氢等杂质的浓度。
绝缘体580的开口以与导电体542a和导电体542b之间的区域重叠的方式形成。由此，导电体560以嵌入绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式设置。
在进行半导体装置的微型化时，需要缩短栅极长度，但是需要防止导电体560的导电性的下降。为此，在增大导电体560的厚度的情况下，导电体560有可能具有纵横比高的形状。在本实施方式中，由于将导电体560以嵌入绝缘体580的开口的方式设置，所以即使导电体560具有纵横比高的形状，在工序中也不发生导电体560的倒塌。
绝缘体574优选以与绝缘体580的顶面、导电体560的顶面及绝缘体550的顶面接触的方式设置。通过利用溅射法形成绝缘体574，可以在绝缘体550及绝缘体580中形成过剩氧区域。由此，可以将氧从该过剩氧区域供应到氧化物530中。
例如，作为绝缘体574，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，通过利用溅射法形成的氧化铝可以在被用作氧供应源的同时还具有氢等杂质的阻挡膜的功能。
此外，优选在绝缘体574上设置被用作层间膜的绝缘体581。与绝缘体524等同样，优选降低绝缘体581中的水或氢等杂质的浓度。
此外，在形成于绝缘体581、绝缘体574、绝缘体580及绝缘体544中的开口配置导电体540a及导电体540b。导电体540a及导电体540b以隔着导电体560彼此对置的方式设置。导电体540a及导电体540b具有与后面说明的导电体546及导电体548同样的结构。
在绝缘体581上设置有绝缘体582。绝缘体582优选使用对氧、氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
此外，在绝缘体520、绝缘体522、绝缘体524、绝缘体544、绝缘体580、绝缘体574、绝缘体581及绝缘体582中嵌入导电体546及导电体548等。导电体546及导电体548例如被用作连接导电体610b与晶体管300的插头或布线。
此外，在绝缘体580、绝缘体574、绝缘体581及绝缘体582中嵌入导电体546b及导电体548b等。导电体546b及导电体548b例如被用作与晶体管500的导电体542a、导电体542b等连接的插头或布线。
导电体546、导电体546b、导电体548以及导电体548b可以使用与导电体328及导电体330相同的材料而设置。
接着，在晶体管500上方设置导电体610b。在图1所示的例子中，导电体610b被设置在绝缘体582上。在图1所示的例子中，导电体610b通过导电体548b连接于晶体管500。
此外，在绝缘体582上，除了导电体610b之外，还可以设置导电体610a。导电体610a例如可以对与导电体610b相同的导电膜加工而形成。在导电体610a及导电体610b上设置绝缘体630，加上，以隔着绝缘体630与导电体610a重叠的方式设置导电体620，由此可以在绝缘体582上设置由导电体610a、导电体620以及绝缘体630构成的电容器600。
作为导电体610a及导电体610b可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图11中，导电体610a及导电体610b具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)、Al(铝)等即可。
在导电体620及绝缘体630上设置有绝缘体640。绝缘体640可以使用与绝缘体320同样的材料设置。此外，绝缘体640可以被用作覆盖其下方的凹凸形状的平坦化膜。
在图11所示的半导体装置中，以嵌入绝缘体640中的方式设置导电体631，并在导电体631上设置导电体632。导电体631可以被用作与晶体管300电连接的插头。此外，导电体632通过导电体631电连接于晶体管300。
图11示出在衬底311上构成的半导体装置的一个例子。导电体632例如被用作电极焊盘，该电极焊盘用来通过凸块、引线键合、夹键合等电连接于被设置在与被设置在衬底311上的结构不同的芯片上的电路。
图15示出将图11所示的半导体装置通过凸块637配置在印刷电路板(PrintedCircuit Board：PCB)638上的例子。在图15中，图11所示的半导体装置中导电体632露出的表面与印刷电路板638隔着凸块637相对。此外，也可以在背面电极318上设置树脂层641等，以保持强度。
图16示出将图11所示的半导体装置配置在印刷电路板638上并通过引线键合连接导电体632与其他芯片的例子。在图16中，以导电体632露出的表面位于上方的方式将图11所示的半导体装置配置在印刷电路板638上。设置有背面电极318的表面与印刷电路板638隔着树脂层639相对。导电体632与引线642键合。
在此，导电体632与连接于晶体管300的扩散层314a或扩散层314b的导电体以彼此重叠的方式设置，由此可以缩短晶体管300与导电体632之间引绕的导电体，来降低晶体管300与导电体632之间的电阻。更具体而言，例如，如图1所示，优选设置至少与导电体328b及导电体328中的任一个重叠的导电体632。此外，导电体356及导电体518优选各自以至少部分与导电体632重叠的方式设置。
通过缩短晶体管300与导电体632之间引绕的导电体，可以降低电阻，因此例如在图11所示的半导体装置中可以减薄各布线，更具体而言，例如设置在绝缘体326、绝缘体354、绝缘体516等中的导电体及导电体632的厚度。由此，在图11所示的半导体装置中，可以实现半导体元件的微型化。
本发明的一个方式的蓄电装置有时与大容量的组电池连接。此外，在与本发明的一个方式的蓄电装置连接的组电池中，有时进行快速充电、快速放电等。因此，有时大电流流过晶体管300。
在大电流流过晶体管300的情况下，晶体管300的发热量有可能增大。OS晶体管可以抑制伴随温度变化而发生的特性变动。因此，通过使用OS晶体管作为晶体管500，即使在晶体管300的发热量增大的情况下也可以实现半导体装置的稳定工作。
图17具有如下结构：作为第一结构体，在衬底311b上设置包括晶体管500的层585，在层585上设置导电体610b、导电体631等，并在导电体631等上设置绝缘体901及以嵌入到绝缘体901的方式设置的导电体632；作为第二结构体，设置包括层385的结构，在层385中采用绝缘体322及该绝缘体322上的绝缘体902的叠层结构代替绝缘体322；并且该第一结构体与该第二结构体贴合。衬底311b上设置有绝缘体322b，贯穿衬底311b及绝缘体322b设置有导电体903。导电体903和印刷电路板对置，并可以使用凸块使导电体903和印刷电路板上的布线电连接。
在此，导电体328及导电体632的主要成分优选为相同的金属元素。此外，绝缘体901及绝缘体902优选由相同的成分构成。
例如，作为导电体328、632可以使用Cu、Al、Sn、Zn、W、Ag、Pt或Au等。从接合的容易性的观点来看，优选使用Cu、Al、W或Au。此外，绝缘体901、902可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氮化钛等。
换言之，优选的是，作为导电体328和导电体632使用上述金属材料中的相同金属材料。此外，优选的是，作为绝缘体901及绝缘体902使用上述绝缘材料中的相同绝缘材料。通过采用上述结构，可以高成品率地进行贴合。
注意，导电体328及导电体632也可以具有多个层的多层结构，此时表面层(接合面)使用相同金属材料即可。此外，绝缘体901及绝缘体902也可以具有多个层的多层结构，此时表面层(接合面)使用相同绝缘材料即可。
通过进行该贴合，可以获得导电体328与导电体632的良好电连接。此外，可以以足够的机械强度使绝缘体901及绝缘体902连接。
当直接接合金属层时，可以利用表面活化接合法。在该方法中，通过溅射处理等去除表面的氧化膜及杂质吸附层等并使清洁化且活化了的表面接触而接合。或者，可以利用并用温度及压力使表面接合的扩散接合法等。上述方法都可以发生原子级的结合，因此可以获得电上和机械上都优异的接合。
此外，当接合绝缘层时，可以利用亲水性接合法等。在该方法中，在通过抛光等获得高平坦性之后，使利用氧等离子体等进行过亲水性处理的表面接触而暂时接合，利用热处理进行脱水，由此进行正式接合。亲水性接合法也发生原子级的结合，因此可以获得机械上优异的接合。
由于在各接合面绝缘层与金属层是混在一起的，所以，例如，组合表面活化接合法及亲水性接合法即可。
例如，可以采用在进行抛光之后使表面清洁化，对金属层的表面进行防氧处理，然后进行亲水性处理来进行接合的方法等。此外，也可以作为金属层的表面使用Au等难氧化性金属，进行亲水性处理。此外，也可以使用上述以外的接合方法。
通过采用本结构，可以在抑制使用包含氧化物半导体的晶体管的半导体装置的电特性变动的同时提高可靠性。此外，在使用包含氧化物半导体的晶体管的放大器中，可以实现微型化或高集成化。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式5)
在本实施方式中说明本发明的一个方式的金属氧化物。
<<金属氧化物>>
作为氧化物530，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于根据本发明的氧化物530的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含镓、钇、锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
注意，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[金属氧化物的结构]
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS、多晶氧化物半导体、nc-OS(nanocrystallineoxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。此外，在CAAC-OS中，即使在畸变附近也很难观察到明确的晶界(也称为grain boundary)。即，可知由于晶格排列畸变，抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
此外，CAAC-OS趋向于具有层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M,Zn)层)的层状结晶结构(也称为层状结构)。此外，铟和元素M彼此可以取代，在用铟取代(M,Zn)层中的元素M的情况下，也可以将该层表示为(In,M,Zn)层。此外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In,M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察到明确的晶界，因此可以说不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
此外，在包含铟、镓和锌的金属氧化物的一种的In-Ga-Zn氧化物(以下，IGZO)是上述纳米晶时可能具有稳定的结构。尤其是，IGZO有在大气中不容易进行晶体生长的倾向，所以与在IGZO是大结晶(在此，几mm的结晶或者几cm的结晶)时相比在IGZO是小结晶(例如，上述纳米结晶)时可能在结构上稳定。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
在杂质混入氧化物半导体中时，有时形成缺陷能级或氧空位。因此，在杂质混入氧化物半导体的沟道形成区域中时，使用氧化物半导体的晶体管的电特性容易变动而有时会降低可靠性。此外，在沟道形成区域包括氧空位时，晶体管容易具有常开启特性。
此外，上述缺陷能级有时包括陷阱能级。被金属氧化物的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在沟道形成区域具有陷阱态密度高的金属氧化物的晶体管的电特性有时不稳定。
此外，在氧化物半导体的沟道形成区域存在有杂质时，沟道形成区域的结晶性有时降低，或者与沟道形成区域接触地设置的氧化物的结晶性有时降低。在沟道形成区域的结晶性低时，有晶体管的稳定性或可靠性下降的趋势。此外，在与沟道形成区域接触地设置的氧化物的结晶性低时，有时形成界面能级而降低晶体管的稳定性或可靠性。
因此，为了提高晶体管的稳定性或可靠性，降低氧化物半导体的沟道形成区域及其附近的杂质浓度是有效的。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
具体而言，将该氧化物半导体的沟道形成区域及其附近的通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)得到的上述杂质的浓度设定为1×1018atoms/cm3以下，优选设定为2×1016atoms/cm3以下。或者，将该氧化物半导体的沟道形成区域及其附近的通过利用EDX的元素分析得到的上述杂质的浓度设定为1.0atomic％以下。此外，在作为该氧化物半导体使用包含元素M的氧化物时，将该氧化物半导体的沟道形成区域及其附近的相对于元素M的上述杂质的浓度比设定为低于0.10，优选设定为低于0.05。在此，用来算出上述浓度比的元素M的浓度既可以是与算出上述杂质的浓度的区域相同的区域的浓度，也可以是该氧化物半导体中的浓度。
因为其杂质浓度得到降低的金属氧化物的缺陷态密度低，所以有时其陷阱态密度也低。
在氢进入金属氧化物的氧空位中时，有时氧空位和氢键合而形成VOH。有时VOH被用作供体而产生作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。
由此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。此外，由于氧化物半导体中的氢容易因热、电场等压力而移动，因此当氧化物半导体包含多量的氢时，也有晶体管的可靠性会下降的忧虑。
也就是说，优选尽量减少金属氧化物中的VOH来使该金属氧化物成为高纯度本征或实质上高纯度本征。为了得到这种VOH被充分减少的氧化物半导体，重要的是：去除氧化物半导体中的水分、氢等杂质(有时记载为脱水、脱氢化处理)；以及对氧化物半导体供应氧来填补氧空位(有时也称为加氧化处理)。通过将VOH等杂质被充分减少的氧化物半导体用于晶体管的沟道形成区域，可以赋予稳定的电特性。
此外，优选将载流子浓度低的氧化物半导体用于晶体管。在以降低氧化物半导体的载流子浓度为目的的情况下，降低氧化物半导体中的杂质浓度以降低缺陷态密度，即可。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。此外，作为氧化物半导体中的杂质，例如有氢、氮、碱金属、碱土金属、铁、镍、硅等。
特别是，包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时在氧化物半导体中形成氧空位。在氧化物半导体中的沟道形成区域包含氧空位的情况下，晶体管趋于具有常开启特性。再者，有时氢进入氧空位中的缺陷被用作供体而产生作为载流子的电子。有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。
氢进入氧空位中的缺陷(VOH)会被用作氧化物半导体的供体。然而，难以对该缺陷定量地进行评价。于是，在氧化物半导体中，有时不是根据供体浓度而是根据载流子浓度进行评价。由此，在本说明书等中，有时作为氧化物半导体的参数，不采用供体浓度而采用假定为不被施加电场的状态的载流子浓度。也就是说，有时可以将本说明书等所记载的“载流子浓度”换称为“供体浓度”。
由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体膜中，利用SIMS测得的氢浓度低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。通过将氢等杂质被充分减少的氧化物半导体用于晶体管的沟道形成区域，可以赋予稳定的电特性。
沟道形成区域的氧化物半导体的载流子浓度优选为1×1018cm-3以下，更优选为低于1×1017cm-3，进一步优选为低于1×1016cm-3，进一步优选低于1×1013cm-3，进一步优选为低于1×1012cm-3。此外，对沟道形成区域的氧化物半导体的载流子浓度的下限值并没有特别的限定，例如可以为1×10-9cm-3。
根据本发明的一个方式可以提供一种可靠性良好的半导体装置。根据本发明的一个方式可以提供一种具有良好的电特性的半导体装置。根据本发明的一个方式可以提供一种通态电流大的半导体装置。根据本发明的一个方式可以提供一种能够进行微型化或高集成化的半导体装置。根据本发明的一个方式可以提供一种低功耗的半导体装置。
<<其他半导体材料>>
可以用于氧化物530的半导体材料不局限于上述金属氧化物。作为氧化物530，也可以使用具有带隙的半导体材料(不是零带隙半导体的半导体材料)。例如，优选将硅等单个元素的半导体、砷化镓等化合物半导体、被用作半导体的层状物质(也称为原子层物质、二维材料等)等用于半导体材料。特别是，优选将被用作半导体的层状物质用于半导体材料。
在此，在本说明书等中，层状物质是具有层状结晶结构的材料群的总称。层状结晶结构是由共价键或离子键形成的层通过如范德华力那样的比共价键或离子键弱的键合层叠的结构。层状物质在单位层中具有高导电性，即，具有高二维导电性。通过将被用作半导体并具有高二维导电性的材料用于沟道形成区域，可以提供通态电流大的晶体管。
作为层状物质，有石墨烯、硅烯、硫族化物等。硫族化物是包含氧族元素的化合物。此外，氧族元素是属于第16族的元素的总称，其中包括氧、硫、硒、碲、钋、鉝。此外，作为硫族化物，可以举出过渡金属硫族化物、第13族硫族化物等。
作为氧化物530，例如优选使用被用作半导体的过渡金属硫族化物。作为能够被用作氧化物530的过渡金属硫族化物，可以具体地举出硫化钼(典型的是MoS2)、硒化钼(典型的是MoSe2)、碲化钼(典型的是MoTe2)、硫化钨(典型的是WS2)、硒化钨(典型的是WSe2)、碲化钨(典型的是WTe2)、硫化铪(典型的是HfS2)、硒化铪(典型的是HfSe2)、硫化锆(典型的是ZrS2)、硒化锆(典型的是ZrSe2)等。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式6)
在本实施方式中，参照图18说明以在上述实施方式中说明的放大器为电子构件的例子。
在本实施方式中，参照图18说明安装有本发明的半导体装置的芯片1200的一个例子。芯片1200上安装有多个电路(系统)。如此，一个芯片上集成有多个电路(系统)的技术有时被称为单片系统(System on Chip：SoC)。
图18示出印刷电路板1203上设置有多个芯片的例子。图18中，印刷电路板1203上设置有芯片1201。芯片1201设置有本发明的一个方式的半导体装置的至少一部分。例如，设置有上述实施方式所示的半导体装置所包括的栅极驱动器及电源控制电路。此外，芯片1201设置有上述实施方式所示的半导体装置所包括的功率MOSFET中的至少一个。芯片1201的背面设置有多个凸块1202，该多个凸块1202与印刷电路板1203连接。
通过采用本发明的一个方式的半导体装置的结构，可以在一个芯片内在功率MOSFET上层叠地设置栅极驱动器、电源控制电路等电路，由此可以减少电子构件中的芯片数量。
通过减少芯片数量，即使在振动环境下也可以稳定地进行电路工作。此外，通过使用凸块使芯片与印刷电路板的连接电极进行牢固的机械连接并确保其确实地电连接，由此可以得到更加耐受振动的结构。因此，例如适合应用于安装在车辆上的电子构件。
另外，通过采用本发明的一个方式的半导体装置的结构，可以对芯片进行集成化而实现芯片的小型化，由此可以实现电子设备的小型化。另外，由于芯片的小型化有时能够减少功耗。
图18所示的印刷电路板1203除了芯片1201之外还包括芯片1221、芯片1222等。芯片1221例如可以设置有电感器752，芯片1222例如可以设置有电容器753。注意，电感器752、电容器753等有时设置在芯片1201中而不是与芯片1201不同的芯片。
当本发明的一个方式的放大器如图1所示的例子那样具有多个功率MOSFET时，可以将各功率MOSFET分别设置在不同的芯片上。例如，在图18所示的印刷电路板1203中，可以将第一功率MOSFET设置在芯片1201中并将第二功率MOSFET设置在芯片1225中。通过在不同芯片中设置功率MOSFET，可以减少MOSFET间的泄漏。
或者，也可以在一个芯片内的同一衬底上设置多个功率MOSFET并在该多个功率MOSFET上层叠地设置栅极驱动器、电源控制电路等。由此，可以实现电路的集成化。
优选印刷电路板1203上设置有集成电路1223。集成电路1223具有对芯片1201提供控制信号、电源等的功能。集成电路1223例如包括CPU、运算电路、转换电路等。运算电路例如可以具有进行图像处理、积和运算的功能。另外，转换电路例如可以包括A/D(模拟/数字)转换电路及D/A(数字/模拟)转换电路中的一方或双方。
另外，作为可设置在印刷电路板1203的各种芯片，可以设置DRAM、快闪存储器等存储装置。另外，印刷电路板1203可以设置有能够进行无线通信的芯片。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式7)
在本实施方式中，对本发明的一个方式的电子设备的一个例子进行说明。
参照图19对具备本发明的一个方式的放大器的电子设备的例子进行说明。
本发明的一个方式的放大器可用于声音再现装置等电子设备。本发明的一个方式的放大器可用于扬声器等。另外，本发明的一个方式的放大器可用于包括扬声器的电子设备等。另外，作为声音再现装置，例如可以举出汽车音频系统、数字音频播放器等。另外，本发明的一个方式的放大器可用于头戴式耳机、耳机等。
上述实施方式所示的栅极驱动器760对晶体管762及晶体管763的开关频率例如优选为音频信号的频率的10倍以上。开关频率例如优选为100kHz以上且5MHz以下。优选以使低通滤波器的截止频率高于可听频带的方式调整电感器的电感及电容器的容量。
图19A所示的扫地机器人7000包括二次电池、照度传感器、麦克风、照相机、扬声器、显示器、各种传感器(红外线传感器、超声波传感器、加速度传感器、压电传感器、光传感器、陀螺仪传感器等)及移动机构等。扫地机器人7000安装有轮胎、吸入口等。扫地机器人7000可以自动行走，检测垃圾并，可以从底面的吸入口吸引垃圾。
麦克风具有检测使用者的声音及周围的声音等音频信号的功能。此外，扬声器具有发出声音及警告音等音频信号的功能。扫地机器人7000可以分析通过麦克风输入的音频信号，从扬声器发出所需要的音频信号。扫地机器人7000可以通过使用麦克风及扬声器与使用者交流。
本发明的一个方式的放大器可用于放大通过麦克风输入的音频信号及放大由扬声器发出的音频信号。
照相机具有拍摄扫地机器人7000的周围的图像的功能。此外，扫地机器人7000具有使用移动机构移动的功能。扫地机器人7000可以通过使用照相机拍摄周围的图像而分析该图像，判断移动时的障碍物的有无等。
图19B所示的智能手机7210是便携式信息终端的一个例子。智能手机7210包括麦克风、照相机、扬声器、各种传感器及显示部。本发明的一个方式的放大器可用于放大通过麦克风输入的音频信号及放大由扬声器发出的音频信号。
图19C所示的耳机7400包括主体7401、框体7402、耳挂7403以及配置于框体7402内的电路板7404。作为电路板7404，可以使用搭载有上述实施方式所示的本发明的一个方式的放大器的芯片。通过使用该芯片，可以提供小型的耳机。另外，可以提供轻量的耳机。
另外，耳机7400优选具有无线通信功能。另外，耳机7400优选在框体7402内包括二次电池。通过使耳机包括二次电池，无需有线连接到电源即可使用。
另外，耳机7400优选具有无线通信功能。当进行无线通信时，作为通信协议或通信技术可以使用：通信标准诸如LTE(Long Term Evolution：长期演进)、GSM(Global Systemfor Mobile Communication：注册商标：全球移动通讯系统)、EDGE(Enhanced Data Ratesfor GSM Evolution：GSM增强数据率演进)、CDMA2000(Code Division Multiple Access2000：码分多址2000)、W-CDMA(注册商标)；或者由IEEE(电气电子工程师学会)通信标准化的规格诸如Wi-Fi(注册商标)、Bluetooth(注册商标)、ZigBee(注册商标)等。
图19D所示的电视7500包括显示部7501和扬声器7502。本发明的一个方式的放大器可用于放大从扬声器发出的音频信号。
图19E示出车辆8400的内装。车辆8400包括显示部8411、扬声器8403和麦克风8404。本发明的一个方式的放大器可用于放大通过麦克风输入的音频信号及放大从扬声器发出的音频信号。
本实施方式可以与其他实施方式的记载适当地组合。
[符号说明]
：21：晶体管、22：晶体管、23：晶体管、24：晶体管、25：晶体管、50：比较器、101：缓冲电路、102：电平转换电路、103：缓冲电路、104：缓冲电路、111：晶体管、112：晶体管、113：电容器、114：电容器、121：晶体管、122：晶体管、131：反相器电路、132：反相器电路、141：晶体管、142：晶体管、143：晶体管、144：晶体管、151：晶体管、152：晶体管、153：晶体管、154：晶体管、155：电容器、211：控制电路、212：光电耦合器、213：光电耦合器、214：基准电压生成电路、215：基准电压生成电路、216：基准电压生成电路、300：晶体管、311：衬底、311b：衬底、313：半导体区域、314a：扩散层、314b：扩散层、315：绝缘体、316：导电体、317：扩散层、318：背面电极、319：区域、320：绝缘体、322：绝缘体、322b：绝缘体、324：绝缘体、326：绝缘体、328：导电体、328b：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、385：层、500：晶体管、503：导电体、503a：导电体、503b：导电体、510：绝缘体、512：绝缘体、514：绝缘体、516：绝缘体、518：导电体、520：绝缘体、522：绝缘体、524：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、530c：氧化物、540a：导电体、540b：导电体、542a：导电体、542b：导电体、543a：区域、543b：区域、544：绝缘体、546：导电体、546b：导电体、548：导电体、548b：导电体、550：绝缘体、560：导电体、560a：导电体、560b：导电体、574：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、585：层、600：电容器、610a：导电体、610b：导电体、620：导电体、630：绝缘体、631：导电体、632：导电体、637：凸块、638：印刷电路板、639：树脂层、640：绝缘体、641：树脂层、642：引线、750：放大器、751：半导体装置、752：电感器、753：电容器、760：栅极驱动器、760a：驱动电路、760a1：驱动电路、760a2：驱动电路、761：电源控制电路、762：晶体管、763：晶体管、771：比较器、772：比较器、773：载波产生电路、774：电阻器、775：电阻器、776：电容器、777：电阻器、778：电阻器、779：电容器、791：端子、792：端子、793：端子、794：端子、795：端子、901：绝缘体、902：绝缘体、903：导电体、1200：芯片、1201：芯片、1202：凸块、1203：印刷电路板、1221：芯片、1222：芯片、1223：集成电路、1225：芯片、7000：扫地机器人、7210：智能手机、7400：耳机、7401：主体、7402：框体、7403：耳挂、7404：电路板、7500：电视、7501：显示部、7502：扬声器、8400：车辆、8403：扬声器、8404：麦克风、8411：显示部。

Claims (16)

1.一种半导体装置，包括：
第一晶体管；
第二晶体管；
栅极驱动器；
第一比较电路；
第二比较电路；以及
第一端子，
其中，所述栅极驱动器包括第三晶体管及第四晶体管，
所述第一晶体管的源极和漏极中的一个、所述第二晶体管的源极和漏极中的一个与所述第一端子电连接，
所述第三晶体管及所述第四晶体管分别层叠地设置在所述第一晶体管上，
所述第三晶体管的源极和漏极中的一个、所述第四晶体管的源极和漏极中的一个与所述第一晶体管的栅极电连接，
所述第一比较电路被提供模拟信号和第一电位，
所述第一比较电路具有将对应所述模拟信号与所述第一电位的比较结果的信号作为第一输出信号输出的功能，
所述第二比较电路被提供所述第一输出信号和载波，
所述第二比较电路具有将对应所述第一输出信号与所述载波的比较结果的信号作为第二输出信号输出的功能，
并且，所述栅极驱动器具有通过对所述第一晶体管的栅极及所述第二晶体管的栅极提供所希望的电位来将对应所述第二输出信号的信号输出到所述第一端子的功能。
2.根据权利要求1所述的半导体装置，其中所述第一晶体管的沟道形成区包括选自硅、锗、硅锗、砷化镓、镓铝砷、磷化铟、碳化硅、硒化锌、氮化镓和氧化镓中的一个以上。
3.根据权利要求1或2所述的半导体装置，其中所述第三晶体管及所述第四晶体管都在沟道形成区包含金属氧化物，并且该金属氧化物包含铟及锌。
4.根据权利要求1至3中任一项所述的半导体装置，其中所述载波为三角波。
5.一种放大器，包括：
第一晶体管；
第二晶体管；
栅极驱动器；
电源控制电路；
电感器；
电容器；
第一端子；
第二端子；以及
第三端子，
其中，所述栅极驱动器包括第三晶体管及第四晶体管，
所述第三晶体管及所述第四晶体管分别层叠地设置在所述第一晶体管上，
所述第一晶体管的源极和漏极中的一个、所述第二晶体管的源极和漏极中的一个与所述第一端子电连接，
所述第三晶体管的源极和漏极中的一个、所述第四晶体管的源极和漏极中的一个与所述第一晶体管的栅极电连接，
所述电源控制电路与所述栅极驱动器及所述第二端子电连接，
所述电感器的一个端子与所述第一端子电连接，
所述电感器的另一个端子与所述第三端子及所述电容器的一个端子电连接，
所述电源控制电路具有基于从所述第二端子提供的模拟信号生成信号并将其提供至所述栅极驱动器的功能，
并且，该放大器具有从所述第三端子输出所述模拟信号的放大信号的功能。
6.根据权利要求5所述的放大器，
其中所述电源控制电路包括第一比较电路和第二比较电路，
所述第一比较电路具有将对应所述模拟信号与所述第一电位的比较结果的信号作为第一输出信号输出的功能，
所述第二比较电路具有将对应所述第一输出信号与载波的比较结果的信号作为第二输出信号输出的功能，
并且所述栅极驱动器具有通过对所述第一晶体管的栅极及所述第二晶体管的栅极提供所希望的电位来将对应所述第二输出信号的信号输出到所述第一端子的功能。
7.根据权利要求5或6所述的放大器，其中所述第一端子或所述第三端子与所述第二端子电连接。
8.一种电子设备，包括权利要求5至7中任一项所述的放大器以及扬声器。
9.一种半导体装置，包括：
第一晶体管；
所述第一晶体管上的绝缘层；
导电层；以及
栅极驱动器，
其中，所述导电层的一部分以嵌入所述绝缘层内的方式设置，
所述栅极驱动器包括第二晶体管及第三晶体管，
所述第二晶体管及所述第三晶体管层叠在所述第一晶体管上，
所述第二晶体管及所述第三晶体管都在沟道形成区包括金属氧化物，
所述金属氧化物包含铟及锌，
所述第二晶体管的源极和漏极中的一个及所述第三晶体管的源极和漏极中的一个通过所述导电层与所述第一晶体管的栅极电连接，
所述栅极驱动器被提供第一电位及第二电位，
所述栅极驱动器具有选择所述第一电位或所述第二电位并将其提供给所述第一晶体管的栅极的功能。
10.根据权利要求9所述的半导体装置，
其中所述栅极驱动器包括电平转换电路，
并且所述电平转换电路具有生成对所述第二晶体管的栅极及所述第三晶体管的栅极提供的电位的功能。
11.根据权利要求9或10所述的半导体装置，其中所述第一晶体管的沟道形成区包含选自硅、锗、硅锗、砷化镓、镓铝砷、磷化铟、碳化硅、硒化锌、氮化镓及氧化镓中的一个以上。
12.根据权利要求9至11中的任一项所述的半导体装置，其中所述金属氧化物包含选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁中的一个以上。
13.根据权利要求9至12中的任一项所述的半导体装置，还包括：
第一扩散层；
所述第一扩散层上的半导体区域及第二扩散层；
所述半导体区域上的栅电极；以及
所述第二扩散层上的源电极，
其中所述第一扩散层包括用作所述第一晶体管的漏极的区域，
所述半导体区域包括用作所述第一晶体管的沟道形成区的区域，
所述第二扩散层包括用作所述第一晶体管的源极的区域。
14.根据权利要求13的半导体装置，还包括与所述半导体区域接合的第二半导体区域，
其中所述第二扩散层的极性与所述第二半导体区域的极性不同，
所述第一扩散层、所述第二半导体区域及所述第二扩散层都具有用作二极管元件的一部分的区域。
15.根据权利要求14所述的半导体装置，其中所述第二半导体区域是与所述第二扩散层接合的区域。
16.根据权利要求15所述的半导体装置，其中所述第二半导体区域与所述第二扩散层形成pn结。
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