KR20220054313A - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20220054313A
KR20220054313A KR1020227007303A KR20227007303A KR20220054313A KR 20220054313 A KR20220054313 A KR 20220054313A KR 1020227007303 A KR1020227007303 A KR 1020227007303A KR 20227007303 A KR20227007303 A KR 20227007303A KR 20220054313 A KR20220054313 A KR 20220054313A
Authority
KR
South Korea
Prior art keywords
terminal
oxide
insulator
conductor
transistor
Prior art date
Application number
KR1020227007303A
Other languages
English (en)
Inventor
게이 다카하시
다카유키 이케다
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20220054313A publication Critical patent/KR20220054313A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/38—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers
    • H03F3/387—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/38—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers
    • H03F3/387—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only
    • H03F3/393—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/70—Charge amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/372—Noise reduction and elimination in amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45534—Indexing scheme relating to differential amplifiers the FBC comprising multiple switches and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45551—Indexing scheme relating to differential amplifiers the IC comprising one or more switched capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

앰프를 갖고, 그 정밀도가 향상된 반도체 장치를 제공한다. 반도체 장치는 스위치, 용량 소자, 초퍼 회로, 및 앰프를 갖는다. 앰프는 비반전 입력 단자, 반전 입력 단자, 반전 출력 단자, 및 비반전 출력 단자를 갖고, 반도체 장치는, 스위치와 용량 소자를 사용하여, 제 1 기간에서 입력된 제 1 전위 및 제 2 전위를 샘플링하고 유지하는 기능을 갖는다. 초퍼 회로는 앰프의 입력 단자 측과 출력 단자 측의 각각에 제공되고, 제 2 기간에서, 제 1 전위 및 제 2 전위는 각각 비반전 입력 단자 및 반전 입력 단자 중 어느 쪽에 입력된다. 제 3 기간에서, 제 1 전위 및 제 2 전위는 비반전 입력 단자 및 반전 입력 단자 중 제 2 기간과는 다른 입력 단자에 입력된다. 반전 출력 단자와 비반전 출력 단자도 마찬가지로, 제 2 기간과 제 3 기간에서, 초퍼 회로에 의하여 바뀌어, 반도체 장치로부터 전위가 출력된다.

Description

반도체 장치 및 그 동작 방법
본 발명은 반도체 장치 및 그 동작 방법에 관한 것이다. 특히 앰프(증폭 회로라고도 함)를 갖고, 그 정밀도가 향상된 반도체 장치에 관한 것이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용한 장치를 말하고, 예를 들어 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 갖는 장치 등을 말한다. 또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하고, 예를 들어 집적 회로, 집적 회로를 포함하는 칩이나, 패키지에 칩을 수납한 전자 부품, 집적 회로를 포함하는 전자 기기는 반도체 장치의 일례이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
반도체 회로 기술의 하나로서, 스위치(스위칭 소자라고도 함)와 용량 소자를 조합하여 상기 용량 소자로의 충전 및 상기 용량 소자로부터의 방전을 스위치에 의하여 제어하는 스위치드 커패시터 회로가 알려져 있다. 스위치드 커패시터 회로는 전기 특성의 온도 의존성이 작고, 반도체 회로 내의 저항 소자 대신에 사용할 수 있기 때문에, 온도 의존성이 작은 반도체 장치를 실현할 수 있다.
또한 스위치드 커패시터 회로와 앰프를 조합하여 사용하는 기술이 알려져 있다(비특허문헌 1 참조). 스위치드 커패시터 회로와 앰프를 조합한 반도체 장치(스위치드 커패시터 앰프라고도 함)는, 상기 반도체 장치에 입력되는 신호(전위)를 샘플링하고 용량 소자에 유지함으로써, 정밀도가 높은 앰프를 실현할 수 있다.
한편, 트랜지스터의 채널 형성 영역에 산화물 반도체 또는 금속 산화물을 갖는 트랜지스터(산화물 반도체 트랜지스터, OS(Oxide Semiconductor) 트랜지스터라고도 함)가 주목을 받고 있다. OS 트랜지스터는 트랜지스터가 오프 상태일 때의 드레인 전류(오프 전류라고도 함)가 매우 작은(예를 들어 비특허문헌 2, 3 참조) 특성을 갖고, 예를 들어, OS 트랜지스터를 DRAM의 메모리 셀에 사용함으로써, 용량 소자에 축적된 전하를 장시간 유지할 수 있다.
산화물 반도체에서는 단결정도 비정질도 아닌 CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 2 및 비특허문헌 4 참조). 비특허문헌 2 및 비특허문헌 4에서는 CAAC 구조를 갖는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다.
Behzad Razavi, 쿠로다 타다히로 감역, "아날로그 CMOS 집적회로 설계 응용편", MARUZEN PUBLISHING CO., LTD., 2003년 3월, p.495-498 S. Yamazaki et al., "Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics," Jpn.J.Appl.Phys., vol.53, 04ED18(2014). K.Kato et al., "Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material, Indium-Gallium-Zinc Oxide," Jpn.J.Appl.Phys., vol.51, 021201(2012). S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186
비반전 입력 단자와 반전 입력 단자를 갖는 앰프에서, 예를 들어, 비반전 입력 단자와 반전 입력 단자의 전위차가 0V인 경우에도 출력되는 오프셋 전압, 파워가 주파수에 반비례하므로 필터를 사용한 제거가 어려운 1/f 노이즈, 열 에너지에 의하여 자유 전자가 불규칙적으로 움직임으로써 발생하는 열잡음 등, 앰프에 기인하는 노이즈가, 스위치드 커패시터 앰프가 입력 신호를 샘플링하고 용량 소자에 유지하는 기간에서도, 출력에 중첩되기 때문에, 상기 노이즈의 제거가 어려운 문제가 있었다.
본 발명의 일 형태는 앰프에 기인하는 노이즈가 출력에 주는 영향이 경감된 스위치드 커패시터 앰프를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 앰프를 갖는 반도체 장치이며 앰프에 기인하는 노이즈가 출력에 주는 영향이 경감된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 앰프를 갖는 반도체 장치이며 앰프의 정밀도가 향상된 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태는 상기 과제 모두를 반드시 해결할 필요는 없고, 적어도 하나의 과제를 해결할 수 있으면 좋다. 또한 상기 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 이들 외의 과제는 명세서, 청구범위, 도면 등의 기재에서 저절로 명백해지는 것이며, 명세서, 청구범위, 도면 등의 기재에서 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 스위치와, 제 1 용량 소자 및 제 2 용량 소자와, 제 1 초퍼 회로 및 제 2 초퍼 회로와, 앰프와, 제 1 입력 단자 및 제 2 입력 단자와, 제 1 출력 단자 및 제 2 출력 단자를 갖는 반도체 장치이다. 앰프는 비반전 입력 단자와, 반전 입력 단자와, 반전 출력 단자와, 비반전 출력 단자를 갖는다. 제 1 기간에서, 반도체 장치는 제 1 입력 단자와 제 1 용량 소자의 한쪽 단자를 전기적으로 접속하고, 제 2 입력 단자와 제 2 용량 소자의 한쪽 단자를 전기적으로 접속하고, 제 1 용량 소자의 다른 쪽 단자와 제 1 출력 단자를 전기적으로 접속하고, 제 2 용량 소자의 다른 쪽 단자와 제 2 출력 단자를 전기적으로 접속하고, 제 1 초퍼 회로는 제 1 용량 소자의 다른 쪽 단자와 비반전 입력 단자를 전기적으로 접속하고, 제 2 용량 소자의 다른 쪽 단자와 반전 입력 단자를 전기적으로 접속하고, 제 2 초퍼 회로는 반전 출력 단자와 제 1 출력 단자를 전기적으로 접속하고, 비반전 출력 단자와 제 2 출력 단자를 전기적으로 접속한다. 제 2 기간에서, 반도체 장치는 제 1 용량 소자의 한쪽 단자와 제 1 출력 단자를 전기적으로 접속하고, 제 2 용량 소자의 한쪽 단자와 제 2 출력 단자를 전기적으로 접속하고, 제 1 초퍼 회로는 제 1 용량 소자의 다른 쪽 단자와 비반전 입력 단자를 전기적으로 접속하고, 제 2 용량 소자의 다른 쪽 단자와 반전 입력 단자를 전기적으로 접속하고, 제 2 초퍼 회로는 반전 출력 단자와 제 1 출력 단자를 전기적으로 접속하고, 비반전 출력 단자와 제 2 출력 단자를 전기적으로 접속한다. 제 3 기간에서, 반도체 장치는 제 1 용량 소자의 한쪽 단자와 제 1 출력 단자를 전기적으로 접속하고, 제 2 용량 소자의 한쪽 단자와 제 2 출력 단자를 전기적으로 접속하고, 제 1 초퍼 회로는 제 1 용량 소자의 다른 쪽 단자와 반전 입력 단자를 전기적으로 접속하고, 제 2 용량 소자의 다른 쪽 단자와 비반전 입력 단자를 전기적으로 접속하고, 제 2 초퍼 회로는 비반전 출력 단자와 제 1 출력 단자를 전기적으로 접속하고, 반전 출력 단자와 제 2 출력 단자를 전기적으로 접속한다.
또한 상기 형태에서, 스위치, 제 1 초퍼 회로, 및 제 2 초퍼 회로는 트랜지스터를 갖고, 트랜지스터의 각각은 채널 형성 영역에 금속 산화물을 갖는다.
또한 본 발명의 일 형태는 스위치와, 제 1 용량 소자 및 제 2 용량 소자와, 제 1 초퍼 회로 및 제 2 초퍼 회로와, 앰프와, 제 1 입력 단자 및 제 2 입력 단자와, 제 1 출력 단자 및 제 2 출력 단자를 갖는 반도체 장치의 동작 방법이다. 앰프는 비반전 입력 단자와, 반전 입력 단자와, 반전 출력 단자와, 비반전 출력 단자를 갖는다. 제 1 기간에서, 반도체 장치는 제 1 입력 단자와 제 1 용량 소자의 한쪽 단자를 전기적으로 접속하고, 제 2 입력 단자와 제 2 용량 소자의 한쪽 단자를 전기적으로 접속하고, 제 1 용량 소자의 다른 쪽 단자와 제 1 출력 단자를 전기적으로 접속하고, 제 2 용량 소자의 다른 쪽 단자와 제 2 출력 단자를 전기적으로 접속하고, 제 1 초퍼 회로는 제 1 용량 소자의 다른 쪽 단자와 비반전 입력 단자를 전기적으로 접속하고, 제 2 용량 소자의 다른 쪽 단자와 반전 입력 단자를 전기적으로 접속하고, 제 2 초퍼 회로는 반전 출력 단자와 제 1 출력 단자를 전기적으로 접속하고, 비반전 출력 단자와 제 2 출력 단자를 전기적으로 접속한다. 제 2 기간에서, 반도체 장치는 제 1 용량 소자의 한쪽 단자와 제 1 출력 단자를 전기적으로 접속하고, 제 2 용량 소자의 한쪽 단자와 제 2 출력 단자를 전기적으로 접속하고, 제 1 초퍼 회로는 제 1 용량 소자의 다른 쪽 단자와 비반전 입력 단자를 전기적으로 접속하고, 제 2 용량 소자의 다른 쪽 단자와 반전 입력 단자를 전기적으로 접속하고, 제 2 초퍼 회로는 반전 출력 단자와 제 1 출력 단자를 전기적으로 접속하고, 비반전 출력 단자와 제 2 출력 단자를 전기적으로 접속한다. 제 3 기간에서, 반도체 장치는 제 1 용량 소자의 한쪽 단자와 제 1 출력 단자를 전기적으로 접속하고, 제 2 용량 소자의 한쪽 단자와 제 2 출력 단자를 전기적으로 접속하고, 제 1 초퍼 회로는 제 1 용량 소자의 다른 쪽 단자와 반전 입력 단자를 전기적으로 접속하고, 제 2 용량 소자의 다른 쪽 단자와 비반전 입력 단자를 전기적으로 접속하고, 제 2 초퍼 회로는 비반전 출력 단자와 제 1 출력 단자를 전기적으로 접속하고, 반전 출력 단자와 제 2 출력 단자를 전기적으로 접속한다.
또한 상기 형태에서, 스위치, 제 1 초퍼 회로, 및 제 2 초퍼 회로는 트랜지스터를 갖고, 트랜지스터의 각각은 채널 형성 영역에 금속 산화물을 갖는다.
또한 본 발명의 일 형태는 제 1 스위치 내지 제 6 스위치와, 제 1 용량 소자 및 제 2 용량 소자와, 제 1 초퍼 회로 및 제 2 초퍼 회로와, 앰프와, 제 1 입력 단자 및 제 2 입력 단자와, 제 1 출력 단자 및 제 2 출력 단자를 갖는 반도체 장치이다. 앰프는 비반전 입력 단자와, 반전 입력 단자와, 반전 출력 단자와, 비반전 출력 단자를 갖고, 제 1 초퍼 회로는 제 1 단자 내지 제 4 단자를 갖고, 제 2 초퍼 회로는 제 5 단자 내지 제 8 단자를 갖는다. 제 1 입력 단자는 제 1 스위치의 한쪽 단자에 전기적으로 접속되고, 제 2 입력 단자는 제 2 스위치의 한쪽 단자에 전기적으로 접속되고, 제 1 스위치의 다른 쪽 단자는 제 3 스위치의 한쪽 단자 및 제 1 용량 소자의 한쪽 단자에 전기적으로 접속되고, 제 2 스위치의 다른 쪽 단자는 제 4 스위치의 한쪽 단자 및 제 2 용량 소자의 한쪽 단자에 전기적으로 접속되고, 제 1 용량 소자의 다른 쪽 단자는 제 5 스위치의 한쪽 단자 및 제 1 단자에 전기적으로 접속되고, 제 2 용량 소자의 다른 쪽 단자는 제 6 스위치의 한쪽 단자 및 제 2 단자에 전기적으로 접속된다. 제 3 단자는 비반전 입력 단자에 전기적으로 접속되고, 제 4 단자는 반전 입력 단자에 전기적으로 접속되고, 반전 출력 단자는 제 5 단자에 전기적으로 접속되고, 비반전 출력 단자는 제 6 단자에 전기적으로 접속되고, 제 7 단자는 제 3 스위치의 다른 쪽 단자, 제 5 스위치의 다른 쪽 단자, 및 제 1 출력 단자에 전기적으로 접속되고, 제 8 단자는 제 4 스위치의 다른 쪽 단자, 제 6 스위치의 다른 쪽 단자, 및 제 2 출력 단자에 전기적으로 접속된다. 제 1 기간에서, 제 1 초퍼 회로는 제 1 단자와 제 3 단자 사이를 도통 상태로 하는 기능, 및 제 2 단자와 제 4 단자 사이를 도통 상태로 하는 기능을 갖고, 제 2 초퍼 회로는 제 5 단자와 제 7 단자 사이를 도통 상태로 하는 기능, 및 제 6 단자와 제 8 단자 사이를 도통 상태로 하는 기능을 갖는다. 제 2 기간에서, 제 1 초퍼 회로는 제 1 단자와 제 4 단자 사이를 도통 상태로 하는 기능, 및 제 2 단자와 제 3 단자 사이를 도통 상태로 하는 기능을 갖고, 제 2 초퍼 회로는 제 5 단자와 제 8 단자 사이를 도통 상태로 하는 기능, 및 제 6 단자와 제 7 단자 사이를 도통 상태로 하는 기능을 갖는다.
또한 상기 형태에서, 제 1 스위치 내지 제 6 스위치, 제 1 초퍼 회로, 및 제 2 초퍼 회로는 트랜지스터를 갖고, 트랜지스터의 각각은 채널 형성 영역에 금속 산화물을 갖는다.
본 발명의 일 형태에 의하여, 앰프에 기인하는 노이즈가 출력에 주는 영향이 경감된 스위치드 커패시터 앰프를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 앰프를 갖는 반도체 장치이며 앰프에 기인하는 노이즈가 출력에 주는 영향이 경감된 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 앰프를 갖는 반도체 장치이며 앰프의 정밀도가 향상된 반도체 장치를 제공할 수 있다.
또한, 상기 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 상기 효과 모두를 반드시 가질 필요는 없고, 적어도 하나의 과제를 갖기만 하면 된다. 이들 이외의 효과는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명백해질 것이며, 명세서, 청구범위, 도면 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1의 (A)는 반도체 장치의 구성예를 나타낸 블록도이다. 도 1의 (B), (D), (F)는 스위치를 나타내는 심벌을 나타낸 도면이다. 도 1의 (C), (E), (G)는 스위치의 구성예를 나타낸 회로도이다.
도 2의 (A)는 초퍼 회로를 나타내는 심벌을 나타낸 도면이다. 도 2의 (B)는 초퍼 회로의 구성예를 나타낸 회로도이다. 도 2의 (C)는 앰프를 나타내는 심벌을 나타낸 도면이다. 도 2의 (D)는 앰프의 구성예를 나타낸 회로도이다.
도 3은 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 4의 (A) 내지 (C)는 반도체 장치의 등가 회로를 나타낸 도면이다.
도 5는 반도체 장치의 구성예를 나타낸 단면도이다.
도 6의 (A) 내지 (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 7의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 7의 (B), (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 8의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 8의 (B), (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 9의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 9의 (B), (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 10의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 10의 (B), (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 11의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 11의 (B), (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 12의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 12의 (B), (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 13의 (A), (B)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 14는 반도체 장치의 구성예를 나타낸 단면도이다.
도 15의 (A), (B)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 16의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이다. 도 16의 (B)는 CAAC-IGZO막의 XRD 스펙트럼을 설명하는 도면이다. 도 16의 (C)는 CAAC-IGZO막의 극미 전자선 회절 패턴을 설명하는 도면이다.
아래에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 아래에 기재되는 복수의 실시형태는 적절히 조합할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 기재되는 경우에는, 구성예를 서로 적절히 조합할 수 있다.
또한 본 명세서에 첨부된 도면에서는 구성 요소를 기능마다 분류하여 서로 독립된 블록으로서 블록도를 도시하였지만, 실제의 구성 요소들을 기능마다 완전히 나누는 것은 어려우며 하나의 구성 요소가 복수의 기능에 관련될 수도 있다.
또한 도면 등에서 크기, 층의 두께, 영역 등은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되지는 않는다. 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다.
또한 도면 등에서 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 혹은 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 이의 반복적인 설명은 생략하는 경우가 있다.
또한 본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한 본 명세서 등에서 "위"나 "아래" 등 배치를 나타내는 용어는, 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것을 한정하는 것이 아니다. 예를 들어 "게이트 절연층 위의 게이트 전극"이라는 표현은, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소가 포함되는 것을 제외하지 않는다.
또한 본 명세서 등에서 "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니다.
또한 본 명세서 등에서 복수의 요소에 같은 부호를 사용하는 경우, 특히 이들을 구별할 필요가 있는 경우에는, 부호에 "_1", "_2", "[n]", "[m, n]" 등의 식별용 부호를 붙여서 기재하는 경우가 있다. 예를 들어 두 번째 배선(GL)을 배선(GL[2])이라고 기재한다.
또한 본 명세서 등에서 "전기적으로 접속"에는 "어떠한 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서 "어떠한 전기적 작용을 갖는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어 "어떠한 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 이들 외 각종 기능을 갖는 소자 등이 포함된다. 또한 "전기적으로 접속"이라고 표현되는 경우에도, 실제의 회로에서는 물리적인 접속 부분이 없고 배선이 연장되어 있을 뿐인 경우도 있다.
또한 본 명세서 등에서 "전극"이나 "배선"이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다.
또한 본 명세서 등에서 전기 회로에서의 "단자"란, 전류 또는 전위의 입력(또는 출력)이나 신호의 수신(또는 송신)이 수행되는 부분을 말한다. 따라서 배선 또는 전극의 일부가 단자로서 기능하는 경우가 있다.
일반적으로, "용량 소자"는 2개의 전극이 절연체(유전체)를 개재(介在)하여 마주 보는 구성을 갖는다. 또한 본 명세서 등에서 "용량 소자"는 2개의 전극이 절연체를 개재하여 마주 보는 구성을 갖는 것 이외에, 2개의 배선이 절연체를 개재하여 마주 보는 구성을 갖는 것 또는 2개의 배선이 절연체를 개재하여 배치된 것인 경우가 포함된다. 또한 본 명세서 등에서 "용량 소자"를 "콘덴서" 또는 "커패시터"라고 부르는 경우가 있다.
또한 본 명세서 등에서 "전압"이란, 어떤 전위와 기준의 전위(예를 들어 그라운드 전위)의 전위차를 말하는 경우가 많다. 따라서 전압과 전위차는 바꿔 말할 수 있다.
또한 본 명세서 등에서 트랜지스터란 소스와 드레인과 게이트를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고 소스(소스 단자, 소스 영역, 또는 소스 전극)와 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극) 사이에 채널 형성 영역을 갖고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흐르게 할 수 있는 것이다. 또한 본 명세서 등에서 채널 형성 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 사용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서는 특별히 언급이 없는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급이 없는 경우, n채널형 트랜지스터에서는 소스에 대한 게이트의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태를, p채널형 트랜지스터에서는 소스에 대한 게이트의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 즉 n채널형 트랜지스터의 오프 전류란, 소스에 대한 게이트의 전압(Vgs)이 문턱 전압(Vth)보다 낮을 때의 드레인 전류를 말하는 경우가 있다.
상기 오프 전류의 설명에서 드레인을 소스로 바꿔 읽어도 좋다. 즉 오프 전류란 트랜지스터가 오프 상태일 때의 소스 전류를 말하는 경우가 있다. 또한 오프 전류와 같은 의미로 누설 전류라고 하는 경우가 있다. 또한 본 명세서 등에서 오프 전류란 트랜지스터가 오프 상태일 때에 소스와 드레인 사이를 흐르는 전류를 말하는 경우가 있다.
또한 본 명세서 등에서 온 전류란 트랜지스터가 온 상태(도통 상태라고도 함)일 때에 소스와 드레인 사이를 흐르는 전류를 말하는 경우가 있다.
또한 본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체 등으로 분류된다.
예를 들어 트랜지스터의 채널 형성 영역에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 갖는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 부를 수 있다. 즉 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터를 "산화물 반도체 트랜지스터", "OS 트랜지스터"라고 부를 수 있다. 마찬가지로, "산화물 반도체를 사용한 트랜지스터"도 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터이다.
또한 본 명세서 등에서 질소를 포함하는 금속 산화물도 금속 산화물(metal oxide)이라고 부르는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다. 금속 산화물의 자세한 사항에 대해서는 나중에 설명한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 구성예 및 동작예에 대하여 설명한다.
<반도체 장치의 구성예>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치(100)의 구성예를 나타낸 블록도이다. 반도체 장치(100)는 스위치(SW1_1), 스위치(SW1_2), 스위치(SW2_1), 스위치(SW2_2), 스위치(SW3_1), 스위치(SW3_2), 용량 소자(C11), 용량 소자(C12), 초퍼 회로(20_1), 초퍼 회로(20_2), 및 앰프(30)를 갖는다.
또한 반도체 장치(100)는 입력 단자(INP), 입력 단자(INM), 출력 단자(OUTP), 및 출력 단자(OUTM)를 갖고, 초퍼 회로(20_1), 초퍼 회로(20_2), 및 앰프(30)의 각각은 제 1 단자 내지 제 4 단자를 갖는다. 초퍼 회로(20_1), 초퍼 회로(20_2), 및 앰프(30)가 갖는 제 1 단자 내지 제 4 단자에 대해서는 후술한다.
또한 본 명세서 등에서, 같은 기능을 갖는 복수의 요소를 구별하기 위하여 "_1" 또는 "_2" 등의 부호가 사용된다. 즉 스위치(SW1_1), 스위치(SW1_2)에 대하여, 임의의 스위치를 가리키는 경우에는 스위치(SW1)의 부호를 사용하여 설명을 하고, 둘 중 하나를 특정할 필요가 있는 경우에는 스위치(SW1_1) 또는 스위치(SW1_2)의 부호를 사용하여 설명을 한다.
또한 본 명세서 등에서, 구성 요소 간의 신호나 전위의 입출력을 설명함에 있어서, "입력 단자", "출력 단자", "단자" 등의 표현을 사용하지만, 실제의 회로에서는 "입력 단자", "출력 단자", "단자" 등의 물리적인 접속 부분이 존재하지 않고 배선 또는 전극 등에 의하여 전기적으로 접속되어 있을 뿐인 경우가 있다.
반도체 장치(100)에서, 입력 단자(INP)는 스위치(SW1_1)의 한쪽 단자에 전기적으로 접속되고, 입력 단자(INM)는 스위치(SW1_2)의 한쪽 단자에 전기적으로 접속되고, 스위치(SW1_1)의 다른 쪽 단자는 스위치(SW3_1)의 한쪽 단자 및 용량 소자(C11)의 한쪽 단자에 전기적으로 접속되고, 스위치(SW1_2)의 다른 쪽 단자는 스위치(SW3_2)의 한쪽 단자 및 용량 소자(C12)의 한쪽 단자에 전기적으로 접속된다.
용량 소자(C11)의 다른 쪽 단자는 스위치(SW2_1)의 한쪽 단자 및 초퍼 회로(20_1)의 제 1 단자에 전기적으로 접속되고, 용량 소자(C12)의 다른 쪽 단자는 스위치(SW2_2)의 한쪽 단자 및 초퍼 회로(20_1)의 제 2 단자에 전기적으로 접속되고, 초퍼 회로(20_1)의 제 3 단자는 앰프(30)의 제 1 단자에 전기적으로 접속되고, 초퍼 회로(20_1)의 제 4 단자는 앰프(30)의 제 2 단자에 전기적으로 접속된다.
앰프(30)의 제 3 단자는 초퍼 회로(20_2)의 제 1 단자에 전기적으로 접속되고, 앰프(30)의 제 4 단자는 초퍼 회로(20_2)의 제 2 단자에 전기적으로 접속되고, 초퍼 회로(20_2)의 제 3 단자는 스위치(SW2_1)의 다른 쪽 단자, 스위치(SW3_1)의 다른 쪽 단자, 및 출력 단자(OUTM)에 전기적으로 접속되고, 초퍼 회로(20_2)의 제 4 단자는 스위치(SW2_2)의 다른 쪽 단자, 스위치(SW3_2)의 다른 쪽 단자, 및 출력 단자(OUTP)에 전기적으로 접속된다.
<스위치의 구성예>
스위치(SW1)는 예를 들어 트랜지스터(11)를 사용하여 구성할 수 있다. 도 1의 (B)는 스위치(SW1)를 나타내는 심벌을 나타낸 도면이고, 도 1의 (C)는 스위치(SW1)의 구성예를 나타낸 회로도이다. 또한 도 1의 (B) 등에서는, 스위치(SW1)가 갖는 2개의 단자를 단자(T11), 단자(T12)라고 표기한다.
도 1의 (C)에 나타낸 바와 같이, 스위치(SW1)는 트랜지스터(11)를 갖고, 트랜지스터(11)의 소스 및 드레인 중 한쪽은 단자(T11)에 전기적으로 접속되고, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은 단자(T12)에 전기적으로 접속된다. 트랜지스터(11)의 게이트에는 신호(S1)가 입력되고, 스위치(SW1)의 도통 상태 또는 비도통 상태는 신호(S1)에 의하여 제어된다. 즉 신호(S1)가 하이 레벨일 때 단자(T11)와 단자(T12) 사이는 도통 상태가 되고, 신호(S1)가 로 레벨일 때 단자(T11)와 단자(T12) 사이는 비도통 상태가 된다.
스위치(SW2)는 예를 들어 트랜지스터(12)를 사용하여 구성할 수 있다. 도 1의 (D)는 스위치(SW2)를 나타내는 심벌을 나타낸 도면이고, 도 1의 (E)는 스위치(SW2)의 구성예를 나타낸 회로도이다. 또한 도 1의 (D) 등에서는, 스위치(SW2)가 갖는 2개의 단자를 단자(T13), 단자(T14)라고 표기한다. 스위치(SW2)의 구성예에 대해서는 스위치(SW1)와 같기 때문에 설명을 생략한다. 스위치(SW2)의 도통 상태 또는 비도통 상태는 신호(S2)에 의하여 제어되고, 신호(S2)가 하이 레벨일 때 단자(T13)와 단자(T14) 사이는 도통 상태가 되고, 신호(S2)가 로 레벨일 때 단자(T13)와 단자(T14) 사이는 비도통 상태가 된다.
스위치(SW3)는 예를 들어 트랜지스터(13)를 사용하여 구성할 수 있다. 도 1의 (F)는 스위치(SW3)를 나타내는 심벌을 나타낸 도면이고, 도 1의 (G)는 스위치(SW3)의 구성예를 나타낸 회로도이다. 또한 도 1의 (F) 등에서는, 스위치(SW3)가 갖는 2개의 단자를 단자(T15), 단자(T16)라고 표기한다. 스위치(SW3)의 구성예에 대해서는 스위치(SW1)와 같기 때문에 설명을 생략한다. 스위치(SW3)의 도통 상태 또는 비도통 상태는 신호(S3)에 의하여 제어되고, 신호(S3)가 하이 레벨일 때 단자(T15)와 단자(T16) 사이는 도통 상태가 되고, 신호(S3)가 로 레벨일 때 단자(T15)와 단자(T16) 사이는 비도통 상태가 된다.
<초퍼 회로의 구성예>
초퍼 회로(20)는 예를 들어 트랜지스터(21) 내지 트랜지스터(24)를 사용하여 구성할 수 있다. 도 2의 (A)는 초퍼 회로(20)를 나타내는 심벌을 나타낸 도면이고, 도 2의 (B)는 초퍼 회로(20)의 구성예를 나타낸 회로도이다.
도 2의 (A) 등에서는, 초퍼 회로(20)가 갖는 4개의 단자를 단자(T21) 내지 단자(T24)라고 표기한다. 또한 초퍼 회로(20)에서, 단자(T21)는 상술한 제 1 단자에 상당하고, 단자(T22)는 상술한 제 2 단자에 상당하고, 단자(T23)는 상술한 제 3 단자에 상당하고, 단자(T24)는 상술한 제 4 단자에 상당한다.
도 2의 (B)에 나타낸 바와 같이, 초퍼 회로(20)는 트랜지스터(21) 내지 트랜지스터(24)를 갖고, 단자(T21)는 트랜지스터(21)의 소스 및 드레인 중 한쪽 및 트랜지스터(22)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 단자(T22)는 트랜지스터(23)의 소스 및 드레인 중 한쪽 및 트랜지스터(24)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 단자(T23)는 트랜지스터(21)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(24)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 단자(T24)는 트랜지스터(23)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(22)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다.
트랜지스터(21)의 게이트 및 트랜지스터(23)의 게이트에는 신호(S4)가 입력되고, 트랜지스터(21) 및 트랜지스터(23)의 도통 상태 또는 비도통 상태는 신호(S4)에 의하여 제어된다. 트랜지스터(22)의 게이트 및 트랜지스터(24)의 게이트에는 신호(S5)가 입력되고, 트랜지스터(22) 및 트랜지스터(24)의 도통 상태 또는 비도통 상태는 신호(S5)에 의하여 제어된다.
또한 신호(S5)는 신호(S4)의 반전 신호이다. 신호(S4)가 하이 레벨일 때 신호(S5)는 로 레벨이고, 신호(S4)가 로 레벨일 때 신호(S5)는 하이 레벨이다. 즉 신호(S4)가 하이 레벨일 때, 단자(T21)와 단자(T23) 사이가 도통 상태에 있고, 단자(T22)와 단자(T24) 사이가 도통 상태에 있다. 신호(S4)가 로 레벨일 때, 단자(T21)와 단자(T24) 사이가 도통 상태에 있고, 단자(T22)와 단자(T23) 사이가 도통 상태에 있다.
<트랜지스터 1>
트랜지스터(11) 내지 트랜지스터(13) 및 트랜지스터(21) 내지 트랜지스터(24)로서는 OS 트랜지스터를 사용할 수 있다. 산화물 반도체는 밴드 갭이 2eV 이상이므로 오프 전류가 매우 작은 특성을 갖는다. OS 트랜지스터는, 예를 들어 소스와 드레인 간의 전압이 10V일 때, 채널 폭 1㎛당 정규화된 오프 전류를 10×10-21A(10zA) 이하로 할 수 있다. OS 트랜지스터의 자세한 사항에 대해서는, 실시형태 2 및 실시형태 3에서 설명한다.
또한 OS 트랜지스터는, 박막법 등의 방법을 사용하여 형성할 수 있으므로 반도체 기판 위에 적층하여 제공할 수 있고, 고온 환경하에서도 오프 전류가 증가하기 어려우므로 예를 들어 스위치(SW1) 내지 스위치(SW3)를 신뢰성이 높은 스위치로 할 수 있고, 채널 형성 영역에 실리콘을 갖는 트랜지스터와 같은 제조 장치를 사용하여 제작할 수 있으므로 낮은 비용으로 제작할 수 있다는 등의 특징을 갖는다.
트랜지스터(11) 내지 트랜지스터(13) 및 트랜지스터(21) 내지 트랜지스터(24)는 백 게이트(제 2 게이트, 보텀 게이트라고도 함)를 가져도 좋다. 예를 들어, 트랜지스터(11)가 백 게이트를 갖는 경우, 트랜지스터(11)의 백 게이트에 소정의 전위를 인가함으로써, 트랜지스터(11)의 문턱 전압을 증감시킬 수 있다. 또는 트랜지스터(11)의 백 게이트를 트랜지스터(11)의 게이트(백 게이트와 대비시켜 제 1 게이트, 톱 게이트, 프런트 게이트라고도 함)에 전기적으로 접속함으로써 트랜지스터(11)의 온 전류를 크게 할 수 있다.
OS 트랜지스터의 채널 형성 영역에 사용되는 금속 산화물은 적어도 In, Ga, Sn, 및 Zn 중 1종류 이상의 원소를 함유하는 산화물인 것이 바람직하다. 이와 같은 산화물로서, In-Sn-Ga-Zn 산화물, In-Ga-Zn 산화물, In-Sn-Zn 산화물, In-Al-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In 산화물, Sn 산화물, Zn 산화물 등을 사용할 수 있다.
또는, 트랜지스터(11) 내지 트랜지스터(13) 및 트랜지스터(21) 내지 트랜지스터(24)로서, OS 트랜지스터 이외의 트랜지스터를 사용하여도 좋다. 트랜지스터(11) 내지 트랜지스터(13) 및 트랜지스터(21) 내지 트랜지스터(24)로서는, 오프 전류가 작은 트랜지스터가 바람직하고, 예를 들어, 채널 형성 영역에 밴드 갭이 넓은 반도체를 갖는 트랜지스터를 사용할 수 있다. 밴드 갭이 넓은 반도체란, 밴드 갭이 2.2eV 이상의 반도체를 가리키는 경우가 있으며, 예를 들어 탄소화 실리콘, 질화 갈륨, 다이아몬드 등이 있다.
<앰프의 구성예>
앰프(30)는 예를 들어 트랜지스터(31) 내지 트랜지스터(39) 및 트랜지스터(41) 내지 트랜지스터(44)를 사용하여 구성할 수 있다. 도 2의 (C)는 앰프(30)를 나타내는 심벌을 나타낸 도면이고, 도 2의 (D)는 앰프(30)의 구성예를 나타낸 회로도이다.
도 2의 (C) 등에서는, 앰프(30)가 갖는 4개의 단자를 단자(T31) 내지 단자(T34)라고 표기한다. 또한 앰프(30)에서, 단자(T31)는 상술한 제 1 단자에 상당하고, 단자(T32)는 상술한 제 2 단자에 상당하고, 단자(T33)는 상술한 제 3 단자에 상당하고, 단자(T34)는 상술한 제 4 단자에 상당한다. 또한 단자(T31)는 앰프(30)의 비반전 입력 단자로서의 성질을 가질 수 있고, 단자(T32)는 앰프(30)의 반전 입력 단자로서의 성질을 가질 수 있고, 단자(T33)는 앰프(30)의 반전 출력 단자로서의 성질을 가질 수 있고, 단자(T34)는 앰프(30)의 비반전 출력 단자로서의 성질을 가질 수 있다.
또한 도 2의 (D)에 나타낸 바와 같이, 앰프(30)는 단자(T_VDD), 단자(T_BP), 단자(T_CP), 단자(T_COM), 단자(T_CN), 및 단자(T_BN)를 갖는다.
도 2의 (D)에 나타낸 바와 같이, 앰프(30)는 트랜지스터(31) 내지 트랜지스터(39) 및 트랜지스터(41) 내지 트랜지스터(44)를 갖고, 트랜지스터(31)의 소스 및 드레인 중 한쪽은 단자(T_VDD)에 전기적으로 접속되고, 트랜지스터(31)의 소스 및 드레인 중 다른 쪽은 트랜지스터(32)의 소스 및 드레인 중 한쪽, 트랜지스터(33)의 소스 및 드레인 중 한쪽, 트랜지스터(34)의 소스 및 드레인 중 한쪽, 및 트랜지스터(35)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
트랜지스터(32)의 소스 및 드레인 중 다른 쪽은 트랜지스터(41)의 소스 및 드레인 중 한쪽 및 트랜지스터(43)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 트랜지스터(33)의 소스 및 드레인 중 다른 쪽은 기준 전위가 공급되는 배선에 전기적으로 접속된다. 트랜지스터(34)의 소스 및 드레인 중 다른 쪽은 기준 전위가 공급되는 배선에 전기적으로 접속되고, 트랜지스터(35)의 소스 및 드레인 중 다른 쪽은 트랜지스터(42)의 소스 및 드레인 중 한쪽 및 트랜지스터(44)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
트랜지스터(36)의 소스 및 드레인 중 한쪽 및 트랜지스터(37)의 소스 및 드레인 중 한쪽은 단자(T_VDD)에 전기적으로 접속되고, 트랜지스터(36)의 소스 및 드레인 중 다른 쪽은 트랜지스터(38)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 트랜지스터(37)의 소스 및 드레인 중 다른 쪽은 트랜지스터(39)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(38)의 소스 및 드레인 중 다른 쪽은 단자(T33) 및 트랜지스터(41)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 트랜지스터(39)의 소스 및 드레인 중 다른 쪽은 단자(T34) 및 트랜지스터(42)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 트랜지스터(43)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(44)의 소스 및 드레인 중 다른 쪽은 기준 전위가 공급되는 배선에 전기적으로 접속된다.
또한 트랜지스터(31)의 게이트, 트랜지스터(36)의 게이트, 및 트랜지스터(37)의 게이트는 단자(T_BP)에 전기적으로 접속되고, 트랜지스터(38)의 게이트 및 트랜지스터(39)의 게이트는 단자(T_CP)에 전기적으로 접속되고, 트랜지스터(32)의 게이트는 단자(T31)에 전기적으로 접속되고, 트랜지스터(35)의 게이트는 단자(T32)에 전기적으로 접속된다. 트랜지스터(33)의 게이트 및 트랜지스터(34)의 게이트는 단자(T_COM)에 전기적으로 접속되고, 트랜지스터(41)의 게이트 및 트랜지스터(42)의 게이트는 단자(T_CN)에 전기적으로 접속되고, 트랜지스터(43)의 게이트 및 트랜지스터(44)의 게이트는 단자(T_BN)에 전기적으로 접속된다.
또한 단자(T_VDD)에는 전원 전위(VDD)가 입력되고, 단자(T_BP), 단자(T_CP), 단자(T_COM), 단자(T_CN), 및 단자(T_BN)의 각각에는 앰프(30)의 동작을 조정하는 바이어스 전위가 입력된다. 예를 들어 단자(T_COM)에는 단자(T31)와 단자(T32)에 입력되는 전위의 중심 전위가 입력되는 것이 바람직하다.
<트랜지스터 2>
트랜지스터(31) 내지 트랜지스터(39) 및 트랜지스터(41) 내지 트랜지스터(44)로서는, 반도체 기판에 형성된 트랜지스터를 사용할 수 있다. 반도체 기판은 트랜지스터의 채널 영역을 형성할 수 있으면 특별히 한정되지 않는다. 예를 들어, 단결정 실리콘 기판, 단결정 저마늄 기판, 화합물 반도체 기판(SiC 기판, GaN 기판 등), SOI(Silicon on Insulator) 기판 등을 사용할 수 있다.
SOI 기판으로서는, 예를 들어, 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온에서 가열함으로써 표면으로부터 일정한 깊이에 산화층을 형성함과 함께, 표면 층에 생긴 결함을 소멸시켜 형성한 SIMOX(Separation by Implanted Oxygen) 기판이나 수소 이온 주입에 의하여 형성된 미소한 공동(micro void)의 열처리에 의한 성장을 이용하여 반도체 기판을 벽개(劈開)하는 스마트 컷법, ELTRAN법(등록 상표: Epitaxial Layer Transfer) 등을 사용하여 형성된 SOI 기판을 사용할 수 있다. 또한 단결정 기판을 사용하여 형성된 트랜지스터는 채널 형성 영역에 단결정 반도체를 갖는다.
본 실시형태에서는, 반도체 기판으로서 단결정 실리콘 기판을 사용한 예에 대하여 설명한다. 단결정 실리콘 기판에 형성된 트랜지스터를 "Si 트랜지스터"라고 부른다. 또한 도 2의 (D)에 나타낸 앰프(30)의 구성예에서, 트랜지스터(31) 내지 트랜지스터(39)는 p채널형이고, 트랜지스터(41) 내지 트랜지스터(44)는 n채널형이다.
<반도체 장치의 동작예>
도 3은 반도체 장치(100)의 동작예를 나타낸 타이밍 차트이다. 도 3에 나타낸 타이밍 차트는 시각 T1 내지 시각 T10에서의 신호(S1) 내지 신호(S5)의 전위 상태(하이 레벨 또는 로 레벨)를 나타낸 것이다.
시각 T1에서, 신호(S1) 및 신호(S2)는 로 레벨에서 하이 레벨로 변화된다. 신호(S3) 및 신호(S5)는 로 레벨을 유지하고, 신호(S4)는 하이 레벨을 유지한다. 즉 스위치(SW1) 및 스위치(SW2)는 도통 상태에 있고, 스위치(SW3)는 비도통 상태에 있다. 시각 T1부터 시각 T2까지의 기간에서, 입력 단자(INP) 및 입력 단자(INM)에 입력된 전위의 샘플링이 수행된다.
샘플링이 수행됨으로써, 용량 소자(C11)의 한쪽 단자에 전하 +Q11이 축적된 경우, 용량 소자(C11)의 다른 쪽 단자에는 전하 -Q11이 축적된다. 용량 소자(C12)도 마찬가지로, 용량 소자(C12)의 한쪽 단자에 전하 +Q12가 축적된 경우, 용량 소자(C12)의 다른 쪽 단자에는 전하 -Q12가 축적된다.
또한 시각 T1부터 시각 T5까지의 기간에서, 초퍼 회로(20_1) 및 초퍼 회로(20_2)는 제 1 단자와 제 3 단자 사이가 도통 상태에 있고, 제 2 단자와 제 4 단자 사이가 도통 상태에 있다. 시각 T1부터 시각 T2까지의 기간의 스위치(SW1) 내지 스위치(SW3), 초퍼 회로(20_1), 및 초퍼 회로(20_2)의 상태를 반영한 반도체 장치(100)의 등가 회로를 도 4의 (A)에 나타내었다.
이 상태에 있어서, 시각 T2에서, 신호(S2)가 하이 레벨에서 로 레벨로 변화되면, 스위치(SW2)는 비도통 상태가 된다. 또한 시각 T3에서, 신호(S1)가 하이 레벨에서 로 레벨로 변화되면, 스위치(SW1)는 비도통 상태가 된다. 스위치(SW1) 및 스위치(SW2)가 비도통 상태가 됨으로써 용량 소자(C11) 및 용량 소자(C12)는 플로팅 상태(전기적으로 부유 상태)가 된다.
시각 T4에서, 신호(S3)가 로 레벨에서 하이 레벨로 변화되면, 스위치(SW3)는 도통 상태가 된다. 이때, 용량 소자(C11)의 한쪽 단자에는 전하 +Q11이, 다른 쪽 단자에는 전하 -Q11이 축적된 상태가 유지되고, 또한 용량 소자(C12)의 한쪽 단자에는 전하 +Q12가, 다른 쪽 단자에는 전하 -Q12가 축적된 상태가 유지된다. 그러므로, 출력 단자(OUTP)에 출력되는 전위에서 출력 단자(OUTM)에 출력되는 전위를 빼서 얻은 차는, 시각 T1부터 시각 T2까지의 기간에서 입력 단자(INP)에 입력된 전위에서 입력 단자(INM)에 입력된 전위를 빼서 얻은 차와 동등하다.
시각 T4부터 시각 T5까지의 기간의 스위치(SW1) 내지 스위치(SW3), 초퍼 회로(20_1), 및 초퍼 회로(20_2)의 상태를 반영한 반도체 장치(100)의 등가 회로를 도 4의 (B)에 나타내었다.
시각 T4부터 시각 T10까지의 기간에서, 스위치(SW1) 및 스위치(SW2)는 비도통 상태에 있고, 스위치(SW3)는 도통 상태에 있다. 시각 T5에서, 신호(S4)가 하이 레벨에서 로 레벨로 변화되고, 신호(S5)가 로 레벨에서 하이 레벨로 변화된다. 즉 시각 T5부터 시각 T6까지의 기간에서, 초퍼 회로(20_1) 및 초퍼 회로(20_2)는 제 1 단자와 제 4 단자 사이가 도통 상태에 있고, 제 2 단자와 제 3 단자 사이가 도통 상태에 있다.
시각 T5부터 시각 T6까지의 기간의 스위치(SW1) 내지 스위치(SW3), 초퍼 회로(20_1), 및 초퍼 회로(20_2)의 상태를 반영한 반도체 장치(100)의 등가 회로를 도 4의 (C)에 나타내었다.
시각 T4부터 시각 T10까지의 기간에서, 스위치(SW1) 내지 스위치(SW3)의 상태는 변화되지 않고, 초퍼 회로(20_1) 및 초퍼 회로(20_2)의 상태가 변화된다. 즉 시각 T4부터 시각 T5까지의 기간, 시각 T6부터 시각 T7까지의 기간, 및 시각 T8부터 시각 T9까지의 기간에서, 초퍼 회로(20_1) 및 초퍼 회로(20_2)는 제 1 단자와 제 3 단자 사이가 도통 상태에 있고, 제 2 단자와 제 4 단자 사이가 도통 상태에 있다. 반도체 장치(100)는 도 4의 (B)에 나타낸 등가 회로의 상태가 된다.
또한 시각 T5부터 시각 T6까지의 기간, 시각 T7부터 시각 T8까지의 기간, 및 시각 T9부터 시각 T10까지의 기간에서, 초퍼 회로(20_1) 및 초퍼 회로(20_2)는 제 1 단자와 제 4 단자 사이가 도통 상태에 있고, 제 2 단자와 제 3 단자 사이가 도통 상태에 있다. 반도체 장치(100)는 도 4의 (C)에 나타낸 등가 회로의 상태가 된다.
<반도체 장치>
상술한 바와 같이, 반도체 장치(100)는 시각 T1부터 시각 T2까지의 기간에서, 입력 단자(INP) 및 입력 단자(INM)에 입력된 전위의 샘플링을 수행하고, 시각 T4부터 시각 T10까지의 기간에서, 출력 단자(OUTP) 및 출력 단자(OUTM)에 전위를 출력한다. 이때, 출력 단자(OUTP)에 출력되는 전위에서 출력 단자(OUTM)에 출력되는 전위를 빼서 얻은 차는, 입력 단자(INP)에 입력된 전위에서 입력 단자(INM)에 입력된 전위를 빼서 얻은 차와 동등하다.
또한 시각 T4부터 시각 T5까지의 기간, 시각 T6부터 시각 T7까지의 기간, 및 시각 T8부터 시각 T9까지의 기간에서, 초퍼 회로(20_1)는 용량 소자(C11)의 다른 쪽 단자와 앰프(30)의 제 1 단자를 전기적으로 접속하고(도통 상태로 하고), 용량 소자(C12)의 다른 쪽 단자와 앰프(30)의 제 2 단자를 전기적으로 접속한다. 마찬가지로, 초퍼 회로(20_2)는 앰프(30)의 제 3 단자와 출력 단자(OUTM)를 전기적으로 접속하고, 앰프(30)의 제 4 단자와 출력 단자(OUTP)를 전기적으로 접속한다(도 4의 (B)에 나타낸 등가 회로의 상태).
시각 T5부터 시각 T6까지의 기간, 시각 T7부터 시각 T8까지의 기간, 및 시각 T9부터 시각 T10까지의 기간에서, 초퍼 회로(20_1)는 용량 소자(C11)의 다른 쪽 단자와 앰프(30)의 제 2 단자를 전기적으로 접속하고(도통 상태로 하고), 용량 소자(C12)의 다른 쪽 단자와 앰프(30)의 제 1 단자를 전기적으로 접속한다. 마찬가지로, 초퍼 회로(20_2)는 앰프(30)의 제 3 단자와 출력 단자(OUTP)를 전기적으로 접속하고, 앰프(30)의 제 4 단자와 출력 단자(OUTM)를 전기적으로 접속한다(도 4의 (C)에 나타낸 등가 회로의 상태).
즉 반도체 장치(100)는 도 4의 (B)에 나타낸 등가 회로의 상태와 도 4의 (C)에 나타낸 등가 회로의 상태를 교대로 취함으로써, 예를 들어 앰프(30)에 기인하는 오프셋 전압의 영향을 없앨 수 있다. 또한 예를 들어 앰프(30)가 갖는 입력 단자의 극성을 바꿈으로써 앰프(30)에 기인하는 1/f 노이즈, 열잡음 등이 출력에 주는 영향을 경감할 수 있다.
또한 반도체 장치(100)는, 트랜지스터(11) 내지 트랜지스터(13) 및 트랜지스터(21) 내지 트랜지스터(24)로서 OS 트랜지스터 등 오프 전류가 작은 트랜지스터를 사용함으로써, 시각 T1부터 시각 T2까지의 기간에서 샘플링한 전위를 장시간 유지할 수 있다.
반도체 장치(100)를 사용함으로써, 앰프(30)에 기인하는 오프셋 전압이나 노이즈의 영향이 경감된 고정밀도 앰프를 실현할 수 있고, 또한 샘플링한 전위를 장시간 유지할 수 있으므로, 반도체 장치(100)는 예를 들어 출력 임피던스가 높은 센서 등의 고정밀도 계측에 적합하다.
또한 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 위의 실시형태에서 설명한 반도체 장치(100)를 구성하는 트랜지스터의 구성예에 대하여 설명한다. 본 실시형태에서는, 단결정 실리콘 기판에 형성된 Si 트랜지스터를 갖는 층 위쪽에 OS 트랜지스터를 갖는 층이 적층되어 제공되어 있다.
<반도체 장치의 구성예>
도 5에 나타낸 반도체 장치는 트랜지스터(300), 트랜지스터(500), 및 용량 소자(600)를 갖는다. 도 6의 (A)는 트랜지스터(500)의 채널 길이 방향의 단면도이고, 도 6의 (B)는 트랜지스터(500)의 채널 폭 방향의 단면도이고, 도 6의 (C)는 트랜지스터(300)의 채널 폭 방향의 단면도이다.
트랜지스터(500)는 예를 들어 위의 실시형태에 나타낸 트랜지스터(21)에 상당하고, 트랜지스터(500)는 제 1 게이트(톱 게이트, 프런트 게이트, 또는 단순히 게이트라고도 함)에 더하여 제 2 게이트(보텀 게이트, 백 게이트라고도 함)를 갖는다. 또한 트랜지스터(300)는 앰프(30)를 구성하는 Si 트랜지스터에 상당하고, 용량 소자(600)는 예를 들어 용량 소자(C11)에 상당한다.
트랜지스터(500)는 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터(OS 트랜지스터)이다. 트랜지스터(500)는 오프 전류가 매우 낮다는 특성을 갖기 때문에, 상기 실시형태에서, 이것을 스위치(SW1) 내지 스위치(SW3) 및 초퍼 회로(20)에 사용한 반도체 장치(100)는 샘플링한 전위를 장시간 유지할 수 있다.
도 5에 나타낸 바와 같이, 본 실시형태에서 설명하는 반도체 장치에서, 트랜지스터(500)는 트랜지스터(300) 위쪽에 제공되고, 용량 소자(600)는 트랜지스터(300) 및 트랜지스터(500) 위쪽에 제공되어 있다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 갖는다.
트랜지스터(300)에서는, 도 6의 (C)에 나타낸 바와 같이 반도체 영역(313)의 상면 및 채널 폭 방향의 측면이 절연체(315)를 개재하여 도전체(316)로 덮여 있다. 이와 같이 트랜지스터(300)를 Fin형으로 하면, 실효적인 채널 폭이 증대되기 때문에, 트랜지스터(300)의 온 특성을 향상시킬 수 있다. 또한 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(300)의 오프 특성을 향상시킬 수 있다.
또한 트랜지스터(300)는 p채널형 및 n채널형 중 어느 쪽이어도 좋다.
반도체 영역(313)에서 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는 Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 포함하는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)에는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한 도전체의 재료에 따라 일함수가 결정되기 때문에, 도전체의 재료를 변경함으로써 트랜지스터의 Vth를 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층으로 하여 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
또한 도 5에 나타낸 트랜지스터(300)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(300)를 덮어 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
절연체(322)는 그 아래쪽에 제공되는 트랜지스터(300) 등으로 인하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
또한 절연체(324)에는, 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 갖는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 갖는 막에는, 예를 들어 CVD법에 의하여 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(500) 등 산화물 반도체를 갖는 반도체 소자로 수소가 확산되면, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막은, 구체적으로는 수소의 이탈량이 적은 막이다.
수소의 이탈량은 예를 들어 승온 이탈 가스 분석(TDS 분석)법 등을 사용하여 분석할 수 있다. 예를 들어 절연체(324)의 수소의 이탈량은, TDS 분석에서 막의 표면 온도가 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어 절연체(326)의 비유전율은 4 미만인 것이 바람직하고, 3 미만인 것이 더 바람직하다. 또한 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하인 것이 바람직하고, 0.6배 이하인 것이 더 바람직하다. 비유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(600) 또는 트랜지스터(500)에 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 갖는다. 또한 플러그 또는 배선으로서의 기능을 갖는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 그리고 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328) 및 도전체(330) 등)의 재료로서는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써, 배선 저항을 저감할 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 5에서는 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 트랜지스터(300)에 접속되는 플러그 또는 배선으로서의 기능을 갖는다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(350)로서는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 또한 도전체(356)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(350)의 개구부에 수소에 대한 배리어성을 갖는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(500)로 수소가 확산되는 것을 억제할 수 있다.
또한 수소에 대한 배리어성을 갖는 도전체에는, 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 갖는 질화 탄탈럼층이, 수소에 대한 배리어성을 갖는 절연체(350)와 접하는 구조가 바람직하다.
절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어 도 5에서는 절연체(360), 절연체(362), 및 절연체(364)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성되어 있다. 도전체(366)는 플러그 또는 배선으로서의 기능을 갖는다. 또한 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(360)로서는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 또한 도전체(366)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(360)의 개구부에 수소에 대한 배리어성을 갖는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(500)로 수소가 확산되는 것을 억제할 수 있다.
절연체(364) 및 도전체(366) 위에 배선층을 제공하여도 좋다. 예를 들어 도 5에서는 절연체(370), 절연체(372), 및 절연체(374)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성되어 있다. 도전체(376)는 플러그 또는 배선으로서의 기능을 갖는다. 또한 도전체(376)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(370)로서는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 또한 도전체(376)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(370)의 개구부에 수소에 대한 배리어성을 갖는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(500)로 수소가 확산되는 것을 억제할 수 있다.
절연체(374) 및 도전체(376) 위에 배선층을 제공하여도 좋다. 예를 들어 도 5에서는 절연체(380), 절연체(382), 및 절연체(384)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성되어 있다. 도전체(386)는 플러그 또는 배선으로서의 기능을 갖는다. 또한 도전체(386)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(380)로서는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 또한 도전체(386)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(380)의 개구부에 수소에 대한 배리어성을 갖는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(500)로 수소가 확산되는 것을 억제할 수 있다.
도전체(356)를 포함하는 배선층, 도전체(366)를 포함하는 배선층, 도전체(376)를 포함하는 배선층, 및 도전체(386)를 포함하는 배선층에 대하여 앞에서 설명하였지만, 본 실시형태에 따른 반도체 장치는 이에 한정되는 것이 아니다. 도전체(356)를 포함하는 배선층과 같은 배선층을 3층 이하로 하여도 좋고, 도전체(356)를 포함하는 배선층과 같은 배선층을 5층 이상으로 하여도 좋다.
절연체(384) 위에는 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)가 순차적으로 적층되어 제공되어 있다. 절연체(510), 절연체(512), 절연체(514), 및 절연체(516) 중 어느 것에는, 산소나 수소에 대한 배리어성을 갖는 물질을 사용하는 것이 바람직하다.
예를 들어 절연체(510) 및 절연체(514)에는, 기판(311) 또는 트랜지스터(300)를 제공하는 영역 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 갖는 막을 사용하는 것이 바람직하다. 따라서 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 갖는 막에는, 예를 들어 CVD법에 의하여 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(500) 등 산화물 반도체를 갖는 반도체 소자로 수소가 확산되면, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막은, 구체적으로는 수소의 이탈량이 적은 막이다.
또한 수소에 대한 배리어성을 갖는 막으로서, 예를 들어 절연체(510) 및 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소, 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 크다. 따라서 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 수소, 수분 등의 불순물이 트랜지스터(500)에 혼입되는 것을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터 산소가 방출되는 것을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 예를 들어 절연체(512) 및 절연체(516)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 유전율이 비교적 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(512) 및 절연체(516)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)에는 도전체(518), 및 트랜지스터(500)를 구성하는 도전체(도전체(503)) 등이 매립되어 있다. 또한 도전체(518)는 용량 소자(600) 또는 트랜지스터(300)에 접속되는 플러그 또는 배선으로서의 기능을 갖는다. 도전체(518)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히 절연체(510) 및 절연체(514)와 접하는 영역의 도전체(518)는 산소, 수소, 및 물에 대한 배리어성을 갖는 도전체인 것이 바람직하다. 상기 구성으로 함으로써, 트랜지스터(300)와 트랜지스터(500)를 산소, 수소, 및 물에 대한 배리어성을 갖는 층에 의하여 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(500)로 수소가 확산되는 것을 억제할 수 있다.
절연체(516) 위쪽에는 트랜지스터(500)가 제공되어 있다.
도 6의 (A), (B)에 나타낸 바와 같이, 트랜지스터(500)는 절연체(514) 및 절연체(516)에 매립되도록 배치된 도전체(503)와, 절연체(516)와 도전체(503) 위에 배치된 절연체(520)와, 절연체(520) 위에 배치된 절연체(522)와, 절연체(522) 위에 배치된 절연체(524)와, 절연체(524) 위에 배치된 산화물(530a)과, 산화물(530a) 위에 배치된 산화물(530b)과, 산화물(530b) 위에 서로 떨어져 배치된 도전체(542a) 및 도전체(542b)와, 도전체(542a) 및 도전체(542b) 위에 배치되고 도전체(542a)와 도전체(542b) 사이에 중첩하여 개구가 형성된 절연체(580)와, 개구 내에 배치된 도전체(560)와, 산화물(530b), 도전체(542a), 도전체(542b), 및 절연체(580)와 도전체(560) 사이에 배치된 절연체(550)와, 산화물(530b), 도전체(542a), 도전체(542b), 및 절연체(580)와 절연체(550) 사이에 배치된 산화물(530c)을 갖는다.
또한 도 6의 (A), (B)에 나타낸 바와 같이, 산화물(530a), 산화물(530b), 도전체(542a), 및 도전체(542b)와 절연체(580) 사이에 절연체(544)가 배치되는 것이 바람직하다. 또한 도 6의 (A), (B)에 나타낸 바와 같이, 도전체(560)는 절연체(550)의 내측에 제공된 도전체(560a)와, 도전체(560a)의 내측에 매립되도록 제공된 도전체(560b)를 갖는 것이 바람직하다. 또한 도 6의 (A), (B)에 나타낸 바와 같이, 절연체(580), 도전체(560), 및 절연체(550) 위에 절연체(574)가 배치되는 것이 바람직하다.
또한 아래에서, 산화물(530a), 산화물(530b), 및 산화물(530c)을 통틀어 산화물(530)이라고 하는 경우가 있다. 또한 도전체(542a) 및 도전체(542b)를 통틀어 도전체(542)라고 하는 경우가 있다.
또한 채널이 형성되는 영역과 그 근방에서 산화물(530a), 산화물(530b), 및 산화물(530c)의 3층이 적층된 트랜지스터(500)의 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(530b)의 단층, 산화물(530b)과 산화물(530a)의 2층 구조, 산화물(530b)과 산화물(530c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한 트랜지스터(500)에서는 도전체(560)를 2층의 적층 구조로서 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(560)는 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다. 또한 도 5 및 도 6의 (A), (B)에 나타낸 트랜지스터(500)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
여기서, 도전체(560)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(542a) 및 도전체(542b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 상술한 바와 같이, 도전체(560)는 절연체(580)의 개구, 및 도전체(542a)와 도전체(542b) 사이의 영역에 매립되도록 형성된다. 도전체(560), 도전체(542a), 및 도전체(542b)의 배치는 절연체(580)의 개구에 대하여 자기 정합(self-aligned)적으로 선택된다. 즉, 트랜지스터(500)에서, 게이트 전극을 소스 전극과 드레인 전극 사이에 자기 정합적으로 배치할 수 있다. 따라서 위치를 맞추기 위한 마진을 제공하지 않고 도전체(560)를 형성할 수 있기 때문에, 트랜지스터(500)의 점유 면적을 축소할 수 있다. 이로써, 반도체 장치의 미세화, 고집적화를 도모할 수 있다.
또한 도전체(560)가 도전체(542a)와 도전체(542b) 사이의 영역에 자기 정합적으로 형성되기 때문에, 도전체(560)는 도전체(542a) 또는 도전체(542b)와 중첩되는 영역을 갖지 않는다. 이로써, 도전체(560)와 도전체(542a) 및 도전체(542b) 사이에 형성되는 기생 용량을 저감할 수 있다. 따라서 트랜지스터(500)는 스위칭 속도가 향상되고, 높은 주파수 특성을 가질 수 있다.
도전체(560)는 제 1 게이트 전극으로서 기능하는 경우가 있다. 또한 도전체(503)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(503)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(500)의 Vth를 제어할 수 있다. 특히, 도전체(503)에 음의 전위를 인가함으로써, 트랜지스터(500)의 Vth를 0V보다 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(503)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 저감할 수 있다.
도전체(503)는 산화물(530) 및 도전체(560)와 중첩되도록 배치된다. 이로써, 도전체(560) 및 도전체(503)에 전위를 인가한 경우, 도전체(560)로부터 발생하는 전계와 도전체(503)로부터 발생하는 전계가 연결되므로, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다. 본 명세서 등에서는, 제 1 게이트 전극 및 제 2 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 본 명세서 등에서, S-channel 구조는, 소스 전극 및 드레인 전극으로서 기능하는 도전체(542a) 및 도전체(542b)와 접하는 산화물(530)의 측면 및 주변이, 채널 형성 영역과 마찬가지로 I형이라는 특징을 갖는다. 또한 도전체(542a) 및 도전체(542b)와 접하는 산화물(530)의 측면 및 주변은 절연체(544)와 접하기 때문에, 채널 형성 영역과 마찬가지로 I형이 될 수 있다. 또한 본 명세서 등에서 I형이란, 후술하는 고순도 진성과 같은 것으로 취급할 수 있다. 또한 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와는 다르다. S-channel 구조를 채용하면, 단채널 효과에 대한 내성이 높은, 즉 단채널 효과가 발생하기 어려운 트랜지스터로 할 수 있다.
또한 도전체(503)는 도전체(518)와 같은 구성을 갖고, 절연체(514) 및 절연체(516)의 개구의 내벽과 접하여 도전체(503a)가 형성되고, 그 내측에 도전체(503b)가 형성되어 있다.
절연체(520), 절연체(522), 절연체(524), 및 절연체(550)는 게이트 절연막으로서의 기능을 갖는다.
여기서, 산화물(530)과 접하는 절연체(524)로서는, 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 절연체를 사용하는 것이 바람직하다. 즉, 절연체(524)에는 과잉 산소 영역이 형성되어 있는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물(530)과 접하여 제공함으로써, 산화물(530) 내의 산소 결손을 저감하여, 트랜지스터(500)의 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 갖는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 절연체(524)가 과잉 산소 영역을 갖는 경우, 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 것이 바람직하다.
절연체(522)가 산소나 불순물의 확산을 억제하는 기능을 가지면, 산화물(530)에 포함되는 산소가 절연체(520) 측으로 확산되지 않기 때문에 바람직하다. 또한 도전체(503)가 절연체(524)나 산화물(530)에 포함되는 산소와 반응하는 것을 억제할 수 있다.
절연체(522)로서는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등을 포함하는 절연체의 단층 또는 적층을 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연막으로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
특히 불순물 및 산소 등의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서는, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터의 산소의 방출이나, 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
또한 절연체(520)는 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한 high-k 재료의 절연체를 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연체(520)를 얻을 수 있다.
또한 절연체(520), 절연체(522), 및 절연체(524)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
트랜지스터(500)에서는, 채널 형성 영역을 포함하는 산화물(530)로서, 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어 산화물(530)로서, In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물(530)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
또한 산화물 반도체로서 기능하는 금속 산화물은 스퍼터링법으로 형성하여도 좋고, ALD(Atomic Layer Deposition)법으로 형성하여도 좋다. 산화물 반도체로서 기능하는 금속 산화물에 대해서는 다른 실시형태에서 설명한다.
또한 트랜지스터(500)에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물의 캐리어 밀도를 낮추는 경우에는, 금속 산화물 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 금속 산화물 내의 불순물로서는, 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 금속 산화물 내에 산소 결손을 형성하는 경우가 있다. 금속 산화물 내의 채널 형성 영역에 산소 결손이 포함되면 트랜지스터는 노멀리 온 특성을 갖는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 많이 포함되는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다.
산소 결손에 수소가 들어간 결함은 금속 산화물의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 금속 산화물은 도너 농도가 아니라 캐리어 밀도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 금속 산화물의 파라미터로서, 도너 농도 대신에 전계가 인가되지 않는 상태를 상정한 캐리어 밀도를 사용하는 경우가 있다. 즉, 본 명세서 등에 기재되는 "캐리어 밀도"는 "도너 농도"라고 바꿔 말할 수 있는 경우가 있다.
그러므로 산화물(530)에 금속 산화물을 사용하는 경우, 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 금속 산화물의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 산화물(530)에 금속 산화물을 사용하는 경우, 채널 형성 영역에서의 금속 산화물의 캐리어 밀도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더 바람직하고, 1×1013cm-3 미만인 것이 더 바람직하고, 1×1012cm-3 미만인 것이 더 바람직하다. 또한 채널 형성 영역에서의 금속 산화물의 캐리어 밀도의 하한값은 특별히 한정되지 않고, 예를 들어 1×10-9cm-3으로 할 수 있다.
또한 산화물(530)에 금속 산화물을 사용하는 경우, 도전체(542)(도전체(542a) 및 도전체(542b))와 산화물(530)이 접함으로써, 산화물(530) 내의 산소가 도전체(542)로 확산되어, 도전체(542)가 산화되는 경우가 있다. 도전체(542)가 산화된 경우, 도전체(542)의 도전율이 저하될 가능성이 높다. 또한 산화물(530) 내의 산소가 도전체(542)로 확산되는 것을 도전체(542)가 산화물(530) 내의 산소를 흡수한다고 바꿔 말할 수 있다.
또한 산화물(530) 내의 산소가 도전체(542)(도전체(542a) 및 도전체(542b))로 확산됨으로써, 도전체(542a)와 산화물(530b) 사이 및 도전체(542b)와 산화물(530b) 사이에 이층(異層)이 형성되는 경우가 있다. 상기 이층은 도전체(542)보다 산소를 많이 포함하기 때문에, 상기 이층은 절연성을 갖는 것으로 추정된다. 이때, 도전체(542)와, 상기 이층과, 산화물(530b)의 3층 구조는 금속-절연체-반도체로 이루어지는 3층 구조로 간주할 수 있고, MIS(Metal-Insulator-Semiconductor) 구조라고 부르거나, 또는 MIS 구조를 주로 갖는 다이오드 접합 구조라고 부르는 경우가 있다.
또한 상기 이층은 도전체(542)와 산화물(530b) 사이에 형성되는 것에 한정되지 않고, 예를 들어 도전체(542)와 산화물(530c) 사이에 형성되는 경우나, 도전체(542)와 산화물(530b) 사이, 및 도전체(542)와 산화물(530c) 사이에 형성되는 경우가 있다.
또한 산화물(530)에서 채널 형성 영역으로서 기능하는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이 밴드 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
그 외에, 산화물(530)에 사용할 수 있는 반도체 재료는 상술한 금속 산화물에 한정되지 않는다. 산화물(530)로서 밴드 갭을 갖는 반도체 재료(제로-갭(zero-gap) 반도체가 아닌 반도체 재료)를 사용하여도 좋다. 예를 들어, 실리콘 등의 단체 원소의 반도체, 비소화 갈륨 등의 화합물 반도체, 반도체로서 기능하는 층상 물질(원자층 물질, 2차원 재료 등이라고도 함) 등을 반도체 재료에 사용하는 것이 바람직하다. 특히, 반도체로서 기능하는 층상 물질을 반도체 재료에 사용하면 적합하다.
여기서 본 명세서 등에서 층상 물질이란 층상 결정 구조를 갖는 재료군의 총칭이다. 층상 결정 구조는 공유 결합이나 이온 결합에 의하여 형성되는 층이 판데르발스 힘과 같은 공유 결합이나 이온 결합보다 약한 결합에 의하여 적층되는 구조이다. 층상 물질은 단위층 내에서의 전기 전도성이 높고, 즉 2차원 전기 전도성이 높다. 반도체로서 기능하고, 2차원 전기 전도성이 높은 재료를 채널 형성 영역에 사용함으로써, 온 전류가 높은 트랜지스터를 제공할 수 있다.
층상 물질로서, 그래핀, 실리센, 칼코젠화물 등이 있다. 칼코젠화물은 칼코젠을 포함하는 화합물이다. 또한 칼코젠이란 16족에 속하는 원소의 총칭이고, 산소, 황, 셀레늄, 텔루륨, 폴로늄, 리버모륨이 포함된다. 또한 칼코젠화물로서 전이 금속 칼코제나이드, 13족 칼코제나이드 등을 들 수 있다.
산화물(530)로서, 예를 들어 반도체로서 기능하는 전이 금속 칼코게나이드를 사용하는 것이 바람직하다. 산화물(530)로서 적용할 수 있는 전이 금속 칼코게나이드로서 구체적으로는 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
산화물(530)은 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다.
또한 산화물(530)은 각 금속 원자의 원자수비가 상이한 복수의 산화물층의 적층 구조를 갖는 것이 바람직하다. 구체적으로는, 산화물(530a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530a)에 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530c)로서는 산화물(530a) 또는 산화물(530b)로서 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한 산화물(530a) 및 산화물(530c)의 전도대 하단의 에너지가 산화물(530b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 또한 바꿔 말하면, 산화물(530a) 및 산화물(530c)의 전자 친화력이 산화물(530b)의 전자 친화력보다 작은 것이 바람직하다.
여기서, 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(530a)과 산화물(530b), 산화물(530b)과 산화물(530c)이 산소 이외에 공통의 원소를 포함함으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-Ga-Zn 산화물인 경우, 산화물(530a) 및 산화물(530c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하는 것이 좋다.
이때, 캐리어의 주된 경로는 산화물(530b)이다. 산화물(530a), 산화물(530c)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 따라서 캐리어 전도에 대한 계면 산란의 영향이 작고, 트랜지스터(500)는 높은 온 전류를 얻을 수 있다.
산화물(530b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(542)(도전체(542a) 및 도전체(542b))가 제공된다. 도전체(542)에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한 도 6의 (A)에 나타낸 바와 같이, 산화물(530)과 도전체(542)의 계면과 그 근방에는 저저항 영역으로서 영역(543)(영역(543a) 및 영역(543b))이 형성되는 경우가 있다. 이때, 영역(543a)은 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 영역(543b)은 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다. 또한 영역(543a)과 영역(543b) 사이의 영역에 채널 형성 영역이 형성된다.
상기 도전체(542)를 산화물(530)과 접하도록 제공함으로써, 영역(543)의 산소 농도가 저감되는 경우가 있다. 또한 영역(543)에, 도전체(542)에 포함되는 금속과, 산화물(530)의 성분을 포함하는 금속 화합물층이 형성되는 경우가 있다. 이와 같은 경우, 영역(543)의 캐리어 밀도가 증가되어 영역(543)은 저저항 영역이 된다.
절연체(544)는 도전체(542)를 덮도록 제공되어, 도전체(542)의 산화를 억제한다. 이때 절연체(544)는 산화물(530)의 측면을 덮어 절연체(524)와 접하도록 제공되어도 좋다.
절연체(544)로서는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 절연체(544)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로 추후의 공정에서의 열처리에서 결정화되기 어렵기 때문에 바람직하다. 또한 도전체(542)가 내산화성을 갖는 재료이거나, 또는 산소를 흡수하여도 도전성이 현저하게 저하되지 않는 경우에는, 절연체(544)는 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(550)는 게이트 절연막으로서 기능한다. 절연체(550)는 산화물(530c)의 내측(상면 및 측면)과 접하여 배치되는 것이 바람직하다. 절연체(550)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 예를 들어 TDS 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하의 범위가 바람직하다.
구체적으로는 과잉 산소를 포함하는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 갖는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다.
가열에 의하여 산소가 방출되는 절연체를 절연체(550)로서 산화물(530c)의 상면과 접하여 제공함으로써, 절연체(550)로부터 산화물(530c)을 통하여 산화물(530b)의 채널 형성 영역에 산소를 효과적으로 공급할 수 있다. 또한 절연체(524)와 마찬가지로 절연체(550) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(550)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(550)에 포함되는 과잉 산소를 산화물(530)에 효율적으로 공급하기 위하여, 절연체(550)와 도전체(560) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(550)로부터 도전체(560)로의 산소의 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(550)로부터 도전체(560)로의 과잉 산소의 확산이 억제된다. 즉, 산화물(530)에 공급하는 과잉 산소량의 감소를 억제할 수 있다. 또한 과잉 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 상기 금속 산화물에는, 절연체(544)에 사용할 수 있는 재료를 사용하면 좋다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도 6의 (A), (B)에서는 2층 구조로 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소에 의하여 도전체(560b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(560b)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(560b)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
절연체(580)는 절연체(544)를 개재하여 도전체(542) 위에 제공된다. 절연체(580)는 과잉 산소 영역을 갖는 것이 바람직하다. 예를 들어 절연체(580)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이므로 바람직하다. 특히, 산화 실리콘, 공공을 갖는 산화 실리콘은 추후의 공정에서 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
또한 가열에 의하여 산소가 방출되는 절연체(580)를 산화물(530c)과 접하여 제공함으로써, 절연체(580) 내의 산소를 산화물(530c)을 통하여 산화물(530)에 효율적으로 공급할 수 있다. 또한 절연체(580) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
절연체(580)의 개구는 도전체(542a)와 도전체(542b) 사이의 영역과 중첩하여 형성된다. 이에 의하여, 도전체(560)는 절연체(580)의 개구, 및 도전체(542a)와 도전체(542b) 사이의 영역에 매립되도록 형성된다.
반도체 장치를 미세화하기 위하여 게이트 길이를 짧게 하는 것이 요구되지만, 도전체(560)의 도전성이 저하되지 않도록 할 필요가 있다. 이를 위하여 도전체(560)의 막 두께를 두껍게 하면, 도전체(560)는 종횡비가 높은 형상을 가질 수 있다. 본 실시형태에서는 절연체(580)의 개구에 매립되도록 도전체(560)를 제공하기 때문에, 도전체(560)를 종횡비가 높은 형상으로 하여도, 공정 중에 도전체(560)를 붕괴시키지 않고 형성할 수 있다.
절연체(574)는 절연체(580)의 상면, 도전체(560)의 상면, 및 절연체(550)의 상면과 접하여 제공되는 것이 바람직하다. 절연체(574)를 스퍼터링법에 의하여 성막함으로써, 절연체(550) 및 절연체(580)에 과잉 산소 영역을 제공할 수 있다. 이로써, 이 과잉 산소 영역으로부터 산화물(530) 내에 산소를 공급할 수 있다.
예를 들어 절연체(574)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히 산화 알루미늄은 배리어성이 높아 0.5nm 이상 3.0nm 이하의 박막이어도 수소 및 질소의 확산을 억제할 수 있다. 따라서 스퍼터링법에 의하여 성막한 산화 알루미늄은 산소 공급원이면서 수소 등의 불순물의 배리어막으로서의 기능도 가질 수 있다.
또한 절연체(574) 위에 층간막으로서 기능하는 절연체(581)를 제공하는 것이 바람직하다. 절연체(581)는 절연체(524) 등과 마찬가지로 막 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한 절연체(581), 절연체(574), 절연체(580), 및 절연체(544)에 형성된 개구에 도전체(540a) 및 도전체(540b)를 배치한다. 도전체(540a) 및 도전체(540b)는 도전체(560)를 사이에 두고 대향하여 제공된다. 도전체(540a) 및 도전체(540b)는 후술하는 도전체(546) 및 도전체(548)와 같은 구성을 갖는다.
절연체(581) 위에는 절연체(582)가 제공되어 있다. 절연체(582)에는 산소나 수소에 대한 배리어성을 갖는 물질을 사용하는 것이 바람직하다. 따라서 절연체(582)에는 절연체(514)와 같은 재료를 사용할 수 있다. 예를 들어 절연체(582)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소, 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 크다. 따라서 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 수소, 수분 등의 불순물이 트랜지스터(500)에 혼입되는 것을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터 산소가 방출되는 것을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 절연체(582) 위에는 절연체(586)가 제공되어 있다. 절연체(586)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 유전율이 비교적 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(586)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(520), 절연체(522), 절연체(524), 절연체(544), 절연체(580), 절연체(574), 절연체(581), 절연체(582), 및 절연체(586)에는 도전체(546) 및 도전체(548) 등이 매립되어 있다.
도전체(546) 및 도전체(548)는 용량 소자(600), 트랜지스터(500), 또는 트랜지스터(300)에 접속되는 플러그 또는 배선으로서의 기능을 갖는다. 도전체(546) 및 도전체(548)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
다음으로, 트랜지스터(500) 위쪽에는 용량 소자(600)가 제공되어 있다. 용량 소자(600)는 도전체(610)와, 도전체(620)와, 절연체(630)를 갖는다.
또한 도전체(546) 및 도전체(548) 위에 도전체(612)를 제공하여도 좋다. 도전체(612)는 트랜지스터(500)에 접속되는 플러그 또는 배선으로서의 기능을 갖는다. 도전체(610)는 용량 소자(600)의 전극으로서의 기능을 갖는다. 또한 도전체(612) 및 도전체(610)는 동시에 형성할 수 있다.
도전체(612) 및 도전체(610)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도 5에서는 도전체(612) 및 도전체(610)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 배리어성을 갖는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 갖는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(630)를 개재하여 도전체(610)와 중첩되도록 도전체(620)를 제공한다. 또한 도전체(620)에는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한 도전체 등의 다른 구조와 동시에 형성하는 경우에는 저저항 금속 재료인 Cu(구리)나 Al(알루미늄) 등을 사용하면 좋다.
도전체(620) 및 절연체(630) 위에는 절연체(650)가 제공되어 있다. 절연체(650)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한 절연체(650)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
본 구조를 사용함으로써, OS 트랜지스터를 갖는 반도체 장치에서, 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또는 온 전류가 높은 OS 트랜지스터를 제공할 수 있다. 또는 오프 전류가 낮은 OS 트랜지스터를 제공할 수 있다. 또는 소비 전력이 저감된 반도체 장치를 제공할 수 있다. 또는 OS 트랜지스터를 갖는 반도체 장치에서 미세화 또는 고집적화를 도모할 수 있다.
<트랜지스터의 구조예>
또한 본 실시형태에서 설명하는 반도체 장치의 트랜지스터(500)는 상기 구조에 한정되는 것이 아니다. 아래에서는, 트랜지스터(500)에 사용할 수 있는 구조예에 대하여 설명한다.
<트랜지스터의 구조예 1>
도 7의 (A), (B), 및 (C)를 사용하여 트랜지스터(510A)의 구조예를 설명한다. 도 7의 (A)는 트랜지스터(510A)의 상면도이다. 도 7의 (B)는 도 7의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 7의 (C)는 도 7의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 7의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 7의 (A), (B), 및 (C)에서는, 트랜지스터(510A)와, 층간막으로서 기능하는 절연체(511), 절연체(512), 절연체(514), 절연체(516), 절연체(580), 절연체(582), 및 절연체(584)를 나타내었다. 또한 트랜지스터(510A)에 전기적으로 접속되고 콘택트 플러그로서 기능하는 도전체(546)(도전체(546a) 및 도전체(546b))와, 배선으로서 기능하는 도전체(503)를 나타내었다.
트랜지스터(510A)는 제 1 게이트 전극으로서 기능하는 도전체(560)(도전체(560a) 및 도전체(560b))와, 제 2 게이트 전극으로서 기능하는 도전체(505)(도전체(505a) 및 도전체(505b))와, 제 1 게이트 절연막으로서 기능하는 절연체(550)와, 제 2 게이트 절연막으로서 기능하는 절연체(521), 절연체(522), 및 절연체(524)와, 채널이 형성되는 영역을 갖는 산화물(530)(산화물(530a), 산화물(530b), 및 산화물(530c))과, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(542a)와, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(542b)와, 절연체(574)를 갖는다.
또한 도 7의 (B)에 나타낸 바와 같이, 트랜지스터(510A)에서는 산화물(530c), 절연체(550), 및 도전체(560)가 절연체(580)에 제공된 개구부 내에 절연체(574)를 개재하여 배치된다. 또한 산화물(530c), 절연체(550), 및 도전체(560)는 도전체(542a)와 도전체(542b) 사이에 배치된다.
절연체(511) 및 절연체(512)는 층간막으로서 기능한다.
층간막으로서는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체의 단층 또는 적층을 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
예를 들어 절연체(511)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 따라서 절연체(511)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또한 예를 들어 절연체(511)로서 산화 알루미늄이나 질화 실리콘 등을 사용하여도 좋다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연체(511)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다.
예를 들어 절연체(512)는 절연체(511)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
도전체(503)는 절연체(512)에 매립되도록 형성된다. 여기서, 도전체(503)의 상면의 높이와 절연체(512)의 상면의 높이는 실질적으로 같게 할 수 있다. 또한 도전체(503)를 단층으로 하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(503)를 2층 이상의 다층막 구조로 하여도 좋다. 또한 도전체(503)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다.
트랜지스터(510A)에서 도전체(560)는 제 1 게이트 전극으로서 기능하는 경우가 있다. 또한 도전체(505)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(505)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(510A)의 문턱 전압을 제어할 수 있다. 특히, 도전체(505)에 음의 전위를 인가함으로써, 트랜지스터(510A)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(505)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 저감할 수 있다.
또한 예를 들어 도전체(505)와 도전체(560)를 중첩시켜 제공함으로써, 도전체(560) 및 도전체(505)에 전위를 인가한 경우, 도전체(560)로부터 발생하는 전계와 도전체(505)로부터 발생하는 전계가 연결되므로, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 갖는 도전체(560)의 전계와, 제 2 게이트 전극으로서의 기능을 갖는 도전체(505)의 전계로 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 즉, 상술한 트랜지스터(500)와 마찬가지로 surrounded channel(S-channel) 구조이다.
절연체(514) 및 절연체(516)는 절연체(511) 또는 절연체(512)와 마찬가지로 층간막으로서 기능한다. 예를 들어 절연체(514)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 상기 구성에 의하여, 수소, 물 등의 불순물이 절연체(514)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다. 또한 예를 들어 절연체(516)는 절연체(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
제 2 게이트로서 기능하는 도전체(505)는 절연체(514) 및 절연체(516)의 개구의 내벽과 접하여 도전체(505a)가 형성되고, 그 내측에 도전체(505b)가 형성되어 있다. 여기서, 도전체(505a) 및 도전체(505b)의 상면의 높이와 절연체(516)의 상면의 높이는 실질적으로 같게 할 수 있다. 또한 도전체(505a) 및 도전체(505b)가 적층된 트랜지스터(510A)의 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(505)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다.
여기서 도전체(505a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한 본 명세서 등에서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능이다.
예를 들어 도전체(505a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(505b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다.
또한 도전체(505)가 배선의 기능을 겸하는 경우, 도전체(505b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다. 이 경우, 도전체(503)를 반드시 제공할 필요는 없다. 또한 도전체(505b)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(521), 절연체(522), 및 절연체(524)는 제 2 게이트 절연막으로서의 기능을 갖는다.
또한 절연체(522)는 배리어성을 갖는 것이 바람직하다. 절연체(522)는 배리어성을 가지면, 트랜지스터(510A)의 주변부로부터 트랜지스터(510A)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
절연체(522)로서는, 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 알루미늄 및 하프늄을 포함하는 산화질화물, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등을 포함하는 절연체의 단층 또는 적층을 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연막으로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
또한 절연체(521)는 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한 high-k 재료의 절연체를 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연체(521)를 얻을 수 있다.
또한 도 7의 (B), (C)에서는 제 2 게이트 절연막으로서 3층의 적층 구조를 나타내었지만, 2층 이하 또는 4층 이상의 적층 구조로 하여도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
채널 형성 영역으로서 기능하는 영역을 갖는 산화물(530)은 산화물(530a)과, 산화물(530a) 위의 산화물(530b)과, 산화물(530b) 위의 산화물(530c)을 갖는다. 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 산화물(530)로서는 상술한 금속 산화물의 1종류인 산화물 반도체를 사용할 수 있다.
또한 산화물(530c)은 절연체(580)에 제공된 개구부 내에 절연체(574)를 개재하여 제공되는 것이 바람직하다. 절연체(574)가 배리어성을 갖는 경우, 절연체(580)로부터의 불순물이 산화물(530)로 확산되는 것을 억제할 수 있다.
도전체(542)는 한쪽이 소스 전극으로서 기능하고, 다른 쪽이 드레인 전극으로서 기능한다.
도전체(542a)와 도전체(542b)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 혹은 이를 주성분으로 하는 합금을 사용할 수 있다. 특히, 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 갖고, 또한 내산화성이 높기 때문에 바람직하다.
또한 도 7의 (B)에서는 단층 구조를 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 질화 탄탈럼막과 텅스텐막을 적층하는 것이 좋다. 또한 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한 도전체(542) 위에 배리어층을 제공하여도 좋다. 배리어층에는 산소 또는 수소에 대한 배리어성을 갖는 물질을 사용하는 것이 바람직하다. 상기 구성에 의하여, 절연체(574)를 성막할 때 도전체(542)가 산화되는 것을 억제할 수 있다.
배리어층에는 예를 들어 금속 산화물을 사용할 수 있다. 특히, 산화 알루미늄, 산화 하프늄, 산화 갈륨 등, 산소나 수소에 대한 배리어성을 갖는 절연막을 사용하는 것이 바람직하다. 또한 CVD법에 의하여 형성된 질화 실리콘을 사용하여도 좋다.
배리어층을 가짐으로써, 도전체(542)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 도전체(542)에 텅스텐이나 알루미늄 등 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
절연체(550)는 제 1 게이트 절연막으로서 기능한다. 절연체(550)는 절연체(580)에 제공된 개구부 내에 산화물(530c) 및 절연체(574)를 개재하여 제공되는 것이 바람직하다.
트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있다. 그 경우, 절연체(550)는 제 2 게이트 절연막과 마찬가지로 적층 구조로 하여도 좋다. 게이트 절연막으로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다. 또한 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도전체(560a) 및 도전체(560a) 위의 도전체(560b)를 갖는다. 도전체(560a)에는 도전체(505a)와 마찬가지로 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(560b)의 재료 선택성을 향상시킬 수 있다. 즉, 도전체(560a)를 가짐으로써, 도전체(560b)의 산화가 억제되므로, 도전율이 저하되는 것을 방지할 수 있다.
산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 도전체(560a)에는, 산화물(530)로서 사용할 수 있는 산화물 반도체를 사용할 수 있다. 그 경우, 도전체(560b)를 스퍼터링법에 의하여 성막함으로써, 도전체(560a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(560)는 배선으로서 기능하기 때문에, 도전체(560b)에 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(560b)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(580)와 트랜지스터(510A) 사이에 절연체(574)를 배치한다. 절연체(574)에는, 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 혹은 질화 실리콘 등을 사용할 수 있다.
절연체(574)를 가짐으로써, 절연체(580)에 포함되는 물 및 수소 등의 불순물이 산화물(530c), 절연체(550)를 통하여 산화물(530b)로 확산되는 것을 억제할 수 있다. 또한 절연체(580)에 포함되는 과잉 산소에 의하여 도전체(560)가 산화되는 것을 억제할 수 있다.
절연체(580), 절연체(582), 및 절연체(584)는 층간막으로서 기능한다.
절연체(582)는 절연체(514)와 마찬가지로, 물 또는 수소 등의 불순물이 외부로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
또한 절연체(580) 및 절연체(584)는 절연체(516)와 마찬가지로 절연체(582)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 트랜지스터(510A)는 절연체(580), 절연체(582), 및 절연체(584)에 매립된 도전체(546) 등의 플러그나 배선을 통하여 다른 구조에 전기적으로 접속되어도 좋다.
또한 도전체(546)의 재료로서는, 도전체(505)와 마찬가지로, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료의 단층 또는 적층을 사용할 수 있다. 예를 들어 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써, 배선 저항을 저감할 수 있다.
예를 들어 도전체(546)로서 수소 및 산소에 대한 배리어성을 갖는 도전체인 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층 구조를 사용함으로써, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
상기 구조를 가짐으로써, 온 전류가 높은 OS 트랜지스터를 제공할 수 있다. 또는 오프 전류가 낮은 OS 트랜지스터를 제공할 수 있다. 또는 OS 트랜지스터를 갖는 반도체 장치에서, 전기 특성의 변동을 억제함과 함께, 신뢰성을 향상시킬 수 있다.
<트랜지스터의 구조예 2>
도 8의 (A), (B), 및 (C)를 사용하여 트랜지스터(510B)의 구조예를 설명한다. 도 8의 (A)는 트랜지스터(510B)의 상면도이다. 도 8의 (B)는 도 8의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 8의 (C)는 도 8의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 8의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510B)는 트랜지스터(510A)의 변형예이다. 따라서 설명의 반복을 피하기 위하여 트랜지스터(510A)와 상이한 점에 대하여 주로 설명한다.
트랜지스터(510B)는 도전체(542)(도전체(542a) 및 도전체(542b))와 산화물(530c), 절연체(550), 및 도전체(560)가 중첩되는 영역을 갖는다. 상기 구조로 함으로써, 온 전류가 높은 트랜지스터를 제공할 수 있다. 또한 제어성이 높은 트랜지스터를 제공할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도전체(560a) 및 도전체(560a) 위의 도전체(560b)를 갖는다. 도전체(560a)에는 도전체(505a)와 마찬가지로 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(560b)의 재료 선택성을 향상시킬 수 있다. 즉, 도전체(560a)를 가짐으로써, 도전체(560b)의 산화가 억제되므로, 도전율이 저하되는 것을 방지할 수 있다.
또한 도전체(560)의 상면 및 측면, 절연체(550)의 측면, 및 산화물(530c)의 측면을 덮도록 절연체(574)를 제공하는 것이 바람직하다. 또한 절연체(574)에는, 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 혹은 질화 실리콘 등을 사용할 수 있다.
절연체(574)를 제공함으로써, 도전체(560)의 산화를 억제할 수 있다. 또한 절연체(574)를 가짐으로써, 절연체(580)에 포함되는 물 및 수소 등의 불순물이 트랜지스터(510B)로 확산되는 것을 억제할 수 있다.
또한 도전체(546)와 절연체(580) 사이에 배리어성을 갖는 절연체(576)(절연체(576a) 및 절연체(576b))를 배치하여도 좋다. 절연체(576)를 제공함으로써, 절연체(580)의 산소가 도전체(546)와 반응하여 도전체(546)가 산화되는 것을 억제할 수 있다.
또한 배리어성을 갖는 절연체(576)를 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 산소를 흡수하는 성질을 가지면서도 도전성이 높은 금속 재료를 도전체(546)에 사용함으로써, 저소비 전력의 반도체 장치를 제공할 수 있다. 구체적으로는, 텅스텐이나 알루미늄 등 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
<트랜지스터의 구조예 3>
도 9의 (A), (B), 및 (C)를 사용하여 트랜지스터(510C)의 구조예를 설명한다. 도 9의 (A)는 트랜지스터(510C)의 상면도이다. 도 9의 (B)는 도 9의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 9의 (C)는 도 9의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 9의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510C)는 트랜지스터(510A)의 변형예이다. 따라서 설명의 반복을 피하기 위하여 트랜지스터(510A)와 상이한 점에 대하여 주로 설명한다.
도 9의 (A), (B), 및 (C)에 나타낸 트랜지스터(510C)에서는, 도전체(542a)와 산화물(530b) 사이에 도전체(547a)가 배치되고, 도전체(542b)와 산화물(530b) 사이에 도전체(547b)가 배치되어 있다. 여기서, 도전체(542a)(도전체(542b))는 도전체(547a)(도전체(547b))의 상면 및 도전체(560) 측의 측면을 넘어 연장되고, 산화물(530b)의 상면과 접하는 영역을 갖는다. 여기서, 도전체(547)로서는, 도전체(542)로서 사용할 수 있는 도전체를 사용하면 좋다. 또한 도전체(547)의 막 두께는 적어도 도전체(542)보다 두꺼운 것이 바람직하다.
도 9의 (A), (B), 및 (C)에 나타낸 트랜지스터(510C)에서는, 위와 같은 구성을 가짐으로써, 트랜지스터(510A)보다 도전체(542)를 도전체(560)에 가깝게 할 수 있다. 또는 도전체(542a)의 단부 및 도전체(542b)의 단부와 도전체(560)를 중첩시킬 수 있다. 이로써, 트랜지스터(510C)의 실질적인 채널 길이를 짧게 하고, 온 전류 및 주파수 특성을 향상시킬 수 있다.
또한 도전체(547a)(도전체(547b))는 도전체(542a)(도전체(542b))와 중첩하여 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전체(546a)(도전체(546b))를 매립하는 개구를 형성하는 에칭에서, 도전체(547a)(도전체(547b))가 스토퍼로서 기능하므로, 산화물(530b)이 오버 에칭되는 것을 방지할 수 있다.
또한 도 9의 (A), (B), 및 (C)에 나타낸 트랜지스터(510C)는, 절연체(544) 위에서 절연체(544)와 접하여 절연체(545)를 배치하는 구성으로 하여도 좋다. 절연체(544)는 물 또는 수소 등의 불순물이나 과잉 산소가 절연체(580) 측으로부터 트랜지스터(510C)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(545)로서는, 절연체(544)로서 사용할 수 있는 절연체를 사용할 수 있다. 또한 절연체(544)로서는, 예를 들어 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화 실리콘, 또는 질화산화 실리콘 등의 질화물 절연체를 사용하여도 좋다.
또한 도 9의 (A), (B), 및 (C)에 나타낸 트랜지스터(510C)에서는, 도 7의 (A), (B), 및 (C)에 나타낸 트랜지스터(510A)와는 달리, 도전체(505)를 단층 구조로 제공하여도 좋다. 이 경우, 패턴 형성된 도전체(505) 위에 절연체(516)가 되는 절연막을 성막하고, 상기 절연막의 상부를 도전체(505)의 상면이 노출될 때까지 CMP법 등을 사용하여 제거하면 좋다. 여기서, 도전체(505)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어 도전체(505)의 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써, 도전체(505) 위에 형성되는 절연층의 평탄성을 양호하게 하고, 산화물(530b) 및 산화물(530c)의 결정성을 향상시킬 수 있다.
<트랜지스터의 구조예 4>
도 10의 (A), (B), 및 (C)를 사용하여 트랜지스터(510D)의 구조예를 설명한다. 도 10의 (A)는 트랜지스터(510D)의 상면도이다. 도 10의 (B)는 도 10의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 10의 (C)는 도 10의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 10의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510D)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 피하기 위하여 상기 트랜지스터와 상이한 점에 대하여 주로 설명한다.
도 10의 (A), (B), 및 (C)에서는, 도전체(503)를 제공하지 않고, 제 2 게이트로서의 기능을 갖는 도전체(505)를 배선으로서도 기능시킨다. 또한 산화물(530c) 위에 절연체(550)를 갖고, 절연체(550) 위에 금속 산화물(552)을 갖는다. 또한 금속 산화물(552) 위에 도전체(560)를 갖고, 도전체(560) 위에 절연체(570)를 갖는다. 또한 절연체(570) 위에 절연체(571)를 갖는다.
금속 산화물(552)은 산소의 확산을 억제하는 기능을 갖는 것이 바람직하다. 절연체(550)와 도전체(560) 사이에 산소의 확산을 억제하는 금속 산화물(552)을 제공함으로써, 도전체(560)로의 산소의 확산이 억제된다. 즉, 산화물(530)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 산소로 인한 도전체(560)의 산화를 억제할 수 있다.
또한 금속 산화물(552)은 제 1 게이트의 일부로서의 기능을 가져도 좋다. 예를 들어 산화물(530)로서 사용할 수 있는 산화물 반도체를 금속 산화물(552)로서 사용할 수 있다. 그 경우, 도전체(560)를 스퍼터링법에 의하여 성막함으로써, 금속 산화물(552)의 전기 저항값을 저하시켜 도전층으로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한 금속 산화물(552)은 게이트 절연막의 일부로서의 기능을 갖는 경우가 있다. 따라서 절연체(550)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 금속 산화물(552)로서는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 상기 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 물리적 막 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있다. 또한 게이트 절연막으로서 기능하는 절연층의 등가 산화막 두께(EOT)를 저감할 수 있다.
트랜지스터(510D)의 금속 산화물(552)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 게이트 전극의 일부로서 기능하는 금속 산화물과, 게이트 절연막의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(552)을 가짐으로써, 금속 산화물(552)이 게이트 전극으로서 기능하는 경우에는, 도전체(560)로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(510D)의 온 전류를 향상시킬 수 있다. 또는 게이트 절연막으로서 기능하는 경우에는, 절연체(550)와 금속 산화물(552)의 물리적인 두께에 의하여 도전체(560)와 산화물(530) 사이의 거리를 유지함으로써, 도전체(560)와 산화물(530) 사이의 누설 전류를 억제할 수 있다. 따라서 절연체(550) 및 금속 산화물(552)의 적층 구조를 제공함으로써, 도전체(560)와 산화물(530) 사이의 물리적인 거리, 및 도전체(560)로부터 산화물(530)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는, 산화물(530)에 사용할 수 있는 산화물 반도체를 저저항화시켜 금속 산화물(552)로서 사용할 수 있다. 또는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연층인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로 추후의 공정에서의 열처리에서 결정화되기 어렵기 때문에 바람직하다. 또한 금속 산화물(552)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(570)에는, 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 절연체(570)보다 위쪽으로부터의 산소로 인하여 도전체(560)가 산화되는 것을 억제할 수 있다. 또한 절연체(570)보다 위쪽으로부터의 물 또는 수소 등의 불순물이 도전체(560) 및 절연체(550)를 통하여 산화물(530)에 혼입되는 것을 억제할 수 있다.
절연체(571)는 하드 마스크로서 기능한다. 절연체(571)를 제공함으로써, 도전체(560)를 가공할 때, 도전체(560)의 측면을 실질적으로 수직으로, 구체적으로는 도전체(560)의 측면과 기판 표면이 이루는 각을 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다.
또한 절연체(571)에 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연성 재료를 사용함으로써, 배리어층으로서의 기능을 겸하게 하여도 좋다. 이 경우, 절연체(570)는 제공하지 않아도 된다.
절연체(571)를 하드 마스크로서 사용하여, 절연체(570), 도전체(560), 금속 산화물(552), 절연체(550), 및 산화물(530c)의 일부를 선택적으로 제거함으로써, 이들의 측면을 실질적으로 일치시키고, 또한 산화물(530b)의 표면의 일부를 노출시킬 수 있다.
또한 트랜지스터(510D)는 노출된 산화물(530b)의 표면의 일부에 영역(531a) 및 영역(531b)을 갖는다. 영역(531a) 및 영역(531b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다.
영역(531a) 및 영역(531b)의 형성은, 예를 들어 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용하여, 노출된 산화물(530b)의 표면에 인 또는 붕소 등의 불순물 원소를 도입함으로써 실현할 수 있다. 또한 본 실시형태 등에서 "불순물 원소"란, 주성분 원소 이외의 원소를 말한다.
또한 산화물(530b)의 표면의 일부를 노출시킨 후에 금속막을 성막하고, 그 후에 가열 처리를 함으로써, 상기 금속막에 포함되는 원소를 산화물(530b)로 확산시켜 영역(531a) 및 영역(531b)을 형성할 수도 있다.
산화물(530b)에서 불순물 원소가 도입된 영역은 전기 저항률이 저하된다. 그러므로 영역(531a) 및 영역(531b)을 "불순물 영역" 또는 "저저항 영역"이라고 하는 경우가 있다.
절연체(571) 및/또는 도전체(560)를 마스크로서 사용함으로써, 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성할 수 있다. 따라서 영역(531a) 및/또는 영역(531b)과 도전체(560)가 중첩되지 않아, 기생 용량을 저감할 수 있다. 또한 채널 형성 영역과 소스 드레인 영역(영역(531a) 또는 영역(531b)) 사이에 오프셋 영역이 형성되지 않는다. 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성함으로써, 온 전류의 증가, 문턱 전압의 저감, 동작 주파수의 향상 등을 실현할 수 있다.
또한 오프 전류를 더 저감하기 위하여 채널 형성 영역과 소스 드레인 영역 사이에 오프셋 영역을 제공하여도 좋다. 오프셋 영역은 전기 저항률이 높은 영역이고, 상술한 불순물 원소가 도입되지 않는 영역이다. 오프셋 영역의 형성은 절연체(575)의 형성 후에 상술한 불순물 원소를 도입함으로써 실현할 수 있다. 이 경우, 절연체(575)도 절연체(571) 등과 마찬가지로 마스크로서 기능한다. 따라서 산화물(530b)에서 절연체(575)와 중첩되는 영역에 불순물 원소가 도입되지 않아, 상기 영역의 전기 저항률을 높게 유지할 수 있다.
또한 트랜지스터(510D)는 절연체(570), 도전체(560), 금속 산화물(552), 절연체(550), 및 산화물(530c)의 측면에 절연체(575)를 갖는다. 절연체(575)는 비유전율이 낮은 절연체인 것이 바람직하다. 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 또는 수지 등인 것이 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 공공을 갖는 산화 실리콘을 절연체(575)에 사용하면, 추후의 공정에서 절연체(575) 내에 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다. 또한 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 또한 절연체(575)는 산소를 확산시키는 기능을 갖는 것이 바람직하다.
또한 트랜지스터(510D)는 절연체(575), 산화물(530) 위에 절연체(574)를 갖는다. 절연체(574)는 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 스퍼터링법을 사용함으로써, 물 또는 수소 등의 불순물이 적은 절연체를 성막할 수 있다. 예를 들어 절연체(574)로서 산화 알루미늄을 사용하는 것이 좋다.
또한 스퍼터링법을 사용한 산화막은 피성막 구조체로부터 수소를 추출하는 경우가 있다. 따라서 절연체(574)가 산화물(530) 및 절연체(575)로부터 수소 및 물을 흡수함으로써, 산화물(530) 및 절연체(575)의 수소 농도를 저감할 수 있다.
<트랜지스터의 구조예 5>
도 11의 (A), (B), 및 (C)를 사용하여 트랜지스터(510E)의 구조예를 설명한다. 도 11의 (A)는 트랜지스터(510E)의 상면도이다. 도 11의 (B)는 도 11의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 11의 (C)는 도 11의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 11의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510E)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 피하기 위하여 상기 트랜지스터와 상이한 점에 대하여 주로 설명한다.
도 11의 (A), (B), 및 (C)에서는 도전체(542)를 제공하지 않고, 노출된 산화물(530b)의 표면의 일부에 영역(531a) 및 영역(531b)을 갖는다. 영역(531a) 및 영역(531b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다. 또한 산화물(530b)과 절연체(574) 사이에 절연체(573)를 갖는다.
도 11의 (B)에 나타낸 영역(531)(영역(531a) 및 영역(531b))은 산화물(530b)에 후술하는 원소가 첨가된 영역이다. 영역(531)은 예를 들어 더미 게이트를 사용함으로써 형성할 수 있다.
구체적으로는, 산화물(530b) 위에 더미 게이트를 제공하고, 상기 더미 게이트를 마스크로서 사용하여 상기 산화물(530b)을 저저항화시키는 원소를 첨가하는 것이 좋다. 즉, 산화물(530)이 더미 게이트와 중첩되지 않은 영역에 상기 원소가 첨가되어 영역(531)이 형성된다. 또한 상기 원소의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
또한 산화물(530)을 저저항화시키는 원소로서는 대표적으로는 붕소 또는 인을 들 수 있다. 또한 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 상기 원소의 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 등을 사용하여 측정하면 좋다.
특히 붕소 및 인은 저온 폴리실리콘 등의 제조 라인의 장치를 사용할 수 있기 때문에 바람직하다. 기존의 설비를 전용할 수 있기 때문에, 설비 투자를 억제할 수 있다.
이어서, 산화물(530b) 및 더미 게이트 위에 절연체(573)가 되는 절연막 및 절연체(574)가 되는 절연막을 성막하여도 좋다. 절연체(573)가 되는 절연막 및 절연체(574)가 되는 절연막을 적층하여 제공함으로써, 영역(531)과 산화물(530c) 및 절연체(550)가 중첩되는 영역을 제공할 수 있다.
구체적으로는, 절연체(574)가 되는 절연막 위에 절연체(580)가 되는 절연막을 제공한 후, 절연체(580)가 되는 절연막에 CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 절연체(580)가 되는 절연막의 일부를 제거하여 더미 게이트를 노출시킨다. 이어서, 더미 게이트를 제거할 때, 더미 게이트와 접하는 절연체(573)의 일부도 제거하는 것이 좋다. 따라서 절연체(580)에 제공된 개구부의 측면에서는 절연체(574) 및 절연체(573)가 노출되고, 상기 개구부의 밑면에서는 산화물(530b)에 제공된 영역(531)의 일부가 노출된다. 다음으로, 상기 개구부에 산화물(530c)이 되는 산화막, 절연체(550)가 되는 절연막, 및 도전체(560)가 되는 도전막을 순차적으로 성막한 후, 절연체(580)가 노출될 때까지 CMP 처리 등에 의하여, 산화물(530c)이 되는 산화막, 절연체(550)가 되는 절연막, 및 도전체(560)가 되는 도전막의 일부를 제거함으로써, 도 11의 (A), (B), 및 (C)에 나타낸 트랜지스터를 형성할 수 있다.
또한 절연체(573) 및 절연체(574)는 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
도 11의 (A), (B), 및 (C)에 나타낸 트랜지스터에는 기존의 장치를 전용할 수 있고, 또한 도전체(542)가 제공되지 않기 때문에, 비용을 절감할 수 있다.
<트랜지스터의 구조예 6>
도 12의 (A), (B), 및 (C)를 사용하여 트랜지스터(510F)의 구조예를 설명한다. 도 12의 (A)는 트랜지스터(510F)의 상면도이다. 도 12의 (B)는 도 12의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 12의 (C)는 도 12의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 12의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510F)는 트랜지스터(510A)의 변형예이다. 따라서 설명의 반복을 피하기 위하여 상기 트랜지스터와 상이한 점에 대하여 주로 설명한다.
트랜지스터(510A)에서는, 절연체(574)의 일부가 절연체(580)에 제공된 개구부 내에 제공되고, 도전체(560)의 측면을 덮도록 제공되어 있다. 한편, 트랜지스터(510F)에서는 절연체(580)와 절연체(574)의 일부를 제거하여 개구가 형성되어 있다.
또한 도전체(546)와 절연체(580) 사이에 배리어성을 갖는 절연체(576)(절연체(576a) 및 절연체(576b))를 배치하여도 좋다. 절연체(576)를 제공함으로써, 절연체(580)의 산소가 도전체(546)와 반응하여 도전체(546)가 산화되는 것을 억제할 수 있다.
또한 산화물(530)로서 산화물 반도체를 사용하는 경우에는, 각 금속 원자의 원자수비가 상이한 복수의 산화물층의 적층 구조를 갖는 것이 바람직하다. 구체적으로는, 산화물(530a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530a)에 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530c)로서는 산화물(530a) 또는 산화물(530b)로서 사용할 수 있는 금속 산화물을 사용할 수 있다.
산화물(530a), 산화물(530b), 및 산화물(530c)은 결정성을 갖는 것이 바람직하고, 특히 CAAC-OS를 사용하는 것이 바람직하다. CAAC-OS 등 결정성을 갖는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 갖는다. 따라서 소스 전극 또는 드레인 전극에 의한 산화물(530b)로부터의 산소 추출을 억제할 수 있다. 이에 의하여, 열처리를 수행한 경우에도 산화물(530b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(510F)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
또한 산화물(530a) 및 산화물(530c) 중 한쪽 또는 양쪽을 생략하여도 좋다. 산화물(530)을 산화물(530b)의 단층으로 하여도 좋다. 산화물(530)을 산화물(530a), 산화물(530b), 및 산화물(530c)의 적층으로 하는 경우에는, 산화물(530a) 및 산화물(530c)의 전도대 하단의 에너지가 산화물(530b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 또한 바꿔 말하면, 산화물(530a) 및 산화물(530c)의 전자 친화력이 산화물(530b)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 산화물(530c)에는 산화물(530a)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는, 산화물(530c)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530c)에 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가 산화물(530c)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
여기서, 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(530a)과 산화물(530b), 산화물(530b)과 산화물(530c)이 산소 이외에 공통의 원소를 포함함으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-Ga-Zn 산화물인 경우, 산화물(530a) 및 산화물(530c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하여도 좋다. 또한 산화물(530c)을 적층 구조로 하여도 좋다. 예를 들어 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 Ga-Zn 산화물의 적층 구조, 또는 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 산화 갈륨의 적층 구조를 사용할 수 있다. 바꿔 말하면, In-Ga-Zn 산화물과 In을 포함하지 않는 산화물의 적층 구조를 산화물(530c)에 사용하여도 좋다.
구체적으로는 산화물(530a)로서, In:Ga:Zn=1:3:4[원자수비] 또는 1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(530b)로서, In:Ga:Zn=4:2:3[원자수비] 또는 3:1:2[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(530c)로서, In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=4:2:3[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(530c)을 적층 구조로 하는 경우의 구체적인 예로서는, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:1[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:5[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 산화 갈륨의 적층 구조 등을 들 수 있다.
이때, 캐리어의 주된 경로는 산화물(530b)이다. 산화물(530a), 산화물(530c)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 따라서 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지므로, 트랜지스터(510F)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다. 또한 산화물(530c)을 적층 구조로 한 경우, 상술한 산화물(530b)과 산화물(530c)의 계면에서의 결함 준위 밀도를 낮추는 효과에 더하여, 산화물(530c)에 포함되는 구성 원소가 절연체(550) 측으로 확산되는 것을 억제하는 것이 기대된다. 더 구체적으로는 산화물(530c)을 적층 구조로 하고, In을 포함하지 않는 산화물을 적층 구조의 위쪽에 위치하게 하기 때문에 절연체(550) 측으로 확산될 수 있는 In을 억제할 수 있다. 절연체(550)는 게이트 절연체로서 기능하기 때문에, In이 확산된 경우 트랜지스터는 특성 불량을 일으킨다. 따라서 산화물(530c)을 적층 구조로 함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
산화물(530)로서는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어 산화물(530)의 채널 형성 영역이 되는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이 밴드 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다. 이와 같은 트랜지스터를 사용함으로써, 저소비 전력의 반도체 장치를 제공할 수 있다.
<트랜지스터의 구조예 7>
도 13의 (A), (B)를 사용하여 트랜지스터(510G)의 구조예를 설명한다. 트랜지스터(510G)는 트랜지스터(500)의 변형예이다. 따라서, 설명의 반복을 피하기 위하여 주로 상기 트랜지스터와 상이한 점에 대하여 설명한다. 또한, 도 13의 (A), (B)에 도시된 구성은 트랜지스터(300) 등 본 발명의 일 형태의 반도체 장치가 갖는 다른 트랜지스터에도 적용할 수 있다.
도 13의 (A)는 트랜지스터(510G)의 채널 길이 방향의 단면도이고, 도 13의 (B)는 트랜지스터(510G)의 채널 폭 방향의 단면도이다. 도 13의 (A), (B)에 도시된 트랜지스터(510G)는 절연체(402) 및 절연체(404)를 갖는 점이 도 6의 (A), (B)에 도시된 트랜지스터(500)와 상이하다. 또한, 도전체(540a)의 측면에 접하여 절연체(551)가 제공되고, 도전체(540b)의 측면에 접하여 절연체(551)가 제공되는 점이 도 6의 (A), (B)에 도시된 트랜지스터(500)와 상이하다. 또한, 절연체(520)를 갖지 않는 점이 도 6의 (A), (B)에 도시된 트랜지스터(500)와 상이하다.
도 13의 (A), (B)에 도시된 트랜지스터(510G)는 절연체(512) 위에 절연체(402)가 제공된다. 또한, 절연체(574) 위 및 절연체(402) 위에 절연체(404)가 제공된다.
도 13의 (A), (B)에 도시된 트랜지스터(510G)에서는 절연체(514), 절연체(516), 절연체(522), 절연체(524), 절연체(544), 절연체(580), 및 절연체(574)가 패터닝되어 있고, 절연체(404)가 이들을 덮는 구조가 되어 있다. 즉, 절연체(404)는 절연체(574)의 상면, 절연체(574)의 측면, 절연체(580)의 측면, 절연체(544)의 측면, 절연체(524)의 측면, 절연체(522)의 측면, 절연체(516)의 측면, 절연체(514)의 측면, 절연체(402)의 상면과 각각 접한다. 이로써, 산화물(530) 등은 절연체(404)와 절연체(402)에 의하여 외부로부터 격리된다.
절연체(402) 및 절연체(404)는 수소(예를 들어, 수소 원자, 수소 분자 등 중 적어도 하나) 또는 물 분자의 확산을 억제하는 기능이 높은 것이 바람직하다. 예를 들어, 절연체(402) 및 절연체(404)로서, 수소 배리어성이 높은 재료인 질화 실리콘 또는 질화산화 실리콘을 사용하는 것이 바람직하다. 이로써, 산화물(530)에 수소 등이 확산되는 것을 억제할 수 있기 때문에, 트랜지스터(510G)의 특성이 저하하는 것을 억제할 수 있다. 따라서, OS 트랜지스터를 갖는 반도체 장치의 신뢰성을 높일 수 있다.
절연체(551)는 절연체(581), 절연체(404), 절연체(574), 절연체(580), 및 절연체(544)에 접하여 제공된다. 절연체(551)는 수소 또는 물 분자의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어, 절연체(551)로서 수소 배리어성이 높은 재료인, 질화 실리콘, 산화 알루미늄, 또는 질화산화 실리콘 등의 절연체를 사용하는 것이 바람직하다. 특히, 질화 실리콘은 수소 배리어성이 높은 재료이기 때문에, 절연체(551)로서 사용하면 적합하다. 절연체(551)로서 수소 배리어성이 높은 재료를 사용함으로써, 물 또는 수소 등의 불순물이 절연체(580) 등으로부터 도전체(540a) 및 도전체(540b)를 통하여 산화물(530)로 확산되는 것을 억제할 수 있다. 또한, 절연체(580)에 포함되는 산소가 도전체(540a) 및 도전체(540b)에 흡수되는 것을 억제할 수 있다. 따라서, OS 트랜지스터를 갖는 반도체 장치의 신뢰성을 높일 수 있다.
도 14는 트랜지스터(500) 및 트랜지스터(300)를 도 13의 (A), (B)에 도시된 구성으로 한 경우의 반도체 장치의 구성예를 나타낸 단면도이다. 도전체(546)의 측면에 절연체(551)가 제공되어 있다.
도 15의 (A), (B)는 도 13의 (A), (B)에 도시된 트랜지스터의 변형예를 나타낸 것이다. 도 15의 (A)는 트랜지스터의 채널 길이 방향의 단면도이고, 도 15의 (B)는 트랜지스터의 채널 폭 방향의 단면도이다. 도 15의 (A), (B)에 도시된 트랜지스터는 산화물(530c)이 산화물(530c1)과 산화물(530c2)의 2층 구조인 점이 도 13의 (A), (B)에 도시된 트랜지스터와 상이하다.
산화물(530c1)은 절연체(524)의 상면, 산화물(530a)의 측면, 산화물(530b)의 상면 및 측면, 도전체(542a) 및 도전체(542b)의 측면, 절연체(544)의 측면, 및 절연체(580)의 측면과 접한다. 산화물(530c2)은 절연체(550)와 접한다.
산화물(530c1)로서, 예를 들어 In-Zn 산화물을 사용할 수 있다. 또한, 산화물(530c2)로서, 산화물(530c)이 1층 구조인 경우에 산화물(530c)에 사용할 수 있는 재료와 같은 재료를 사용할 수 있다. 예를 들어, 산화물(530c2)로서, In:Ga:Zn=1:3:4[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용할 수 있다.
산화물(530c)을 산화물(530c1)과 산화물(530c2)의 2층 구조로 함으로써, 산화물(530c)을 1층 구조로 하는 경우보다 트랜지스터의 온 전류를 높일 수 있다. 따라서, 트랜지스터를, 예를 들어 파워 MOS 트랜지스터로 할 수 있다. 또한, 도 6의 (A), (B)에 도시된 트랜지스터가 갖는 산화물(530c)도 산화물(530c1)과 산화물(530c2)의 2층 구조로 할 수 있다.
도 15의 (A), (B)에 도시된 트랜지스터는, 예를 들어 트랜지스터(500), 트랜지스터(300), 또는 그 양쪽에 적용할 수 있다.
또한, 본 실시형태는 본 명세서에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 금속 산화물의 1종류인 산화물 반도체에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등 중에서 선택된 1종류 또는 복수 종류가 포함되는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
<결정 구조의 분류>
우선, 산화물 반도체에서의 결정 구조의 분류에 대하여, 도 16의 (A)를 사용하여 설명한다. 도 16의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과 Ga과 Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 16의 (A)에 나타낸 바와 같이, 산화물 반도체는 "Amorphous(무정형)"와 "Crystalline(결정성)"과, "Crystal(결정)"로 크게 분류된다. 또한 "Amorphous"에는 completely amorphous가 포함된다. 또한 "Crystalline"에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(cloud-aligned composite)가 포함된다. 또한 "Crystalline"의 분류에서 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한 "Crystal"에는 single crystal 및 poly crystal이 포함된다.
또한 도 16의 (A)에 나타낸 굵은 테두리 내의 구조는 "Amorphous(무정형)"와 "Crystal(결정)"의 중간 상태이고, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉 상기 구조는 에너지적으로 불안정한 "Amorphous(무정형)"나, "Crystal(결정)"과는 전혀 다른 구조라고 할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서, "Crystalline"으로 분류되는 CAAC-IGZO막을 GIXD(Grazing-Incidence XRD) 측정하여 얻어지는 XRD 스펙트럼을 도 16의 (B)에 나타내었다. 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 아래에서는, 도 16의 (B)에 나타낸 GIXD 측정에 의하여 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 나타낸다. 또한 도 16의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 도 16의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 16의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크가 검출된다. 구체적으로는, CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한 도 16의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는, 피크 강도가 검출된 각도를 축으로 좌우 비대칭이다.
또한 막 또는 기판의 결정 구조는, 극미 전자선 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(극미 전자선 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 16의 (C)에 나타내었다. 도 16의 (C)는 기판에 대하여 전자선을 평행하게 입사하는 NBED에 의하여 관찰되는 회절 패턴을 나타낸 것이다. 또한 도 16의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 극미 전자선 회절법에서는 프로브 직경을 1nm로 하여 전자선 회절이 수행된다.
도 16의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
<<산화물 반도체의 구조>>
또한 산화물 반도체는 결정 구조에 주목한 경우, 도 16의 (A)와는 다른 식으로 분류되는 경우가 있다. 예를 들어 산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체로서는, 예를 들어 상술한 CAAC-OS 및 nc-OS가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
여기서, 상술한 CAAC-OS, nc-OS, 및 a-like OS에 대하여 자세히 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 갖고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 갖는 영역을 말한다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 갖고, 상기 영역은 변형을 갖는 경우가 있다. 또한 변형이란, 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉 CAAC-OS는 c축 배향을 갖고, a-b면 방향으로는 명확한 배향을 갖지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역의 각각은, 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 등 중에서 선택된 1종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 포함하는 층(이하 In층)과, 원소 M, 아연(Zn), 및 산소를 포함하는 층(이하 (M,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있다. 따라서 (M,Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서, 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한 예를 들어 CAAC-OS막의 전자선 회절 패턴에서, 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형, 칠각형 등의 격자 배열이 상기 변형에 포함되는 경우가 있다. 또한 CAAC-OS에서 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수는 없다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 갖는 결정성의 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 포함하는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서 CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서 CAAC-OS를 포함하는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 포함하는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 바꿔 말하면, nc-OS는 미소한 결정을 갖는다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, 결정성을 나타내는 피크가 검출되지 않는다. 또한 nc-OS막에 대하여 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자선 회절이라고도 함)을 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다. a-like OS는 공동 또는 저밀도 영역을 갖는다. 즉 a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다. 또한 a-like OS는 nc-OS 및 CAAC-OS에 비하여 막 내의 수소 농도가 높다.
<<산화물 반도체의 구성>>
다음으로, 상술한 CAC-OS에 대하여 자세히 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한 아래에서는 금속 산화물에서 하나 또는 복수의 금속 원소가 편재되고, 상기 금속 원소를 포함하는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리하여 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하 클라우드상이라고도 함)이다. 즉 CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 갖는 복합 금속 산화물이다.
여기서, In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 표기한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한 제 2 영역은 [Ga]이 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크고, [Ga]이 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한 제 2 영역은 [Ga]이 제 1 영역에서의 [Ga]보다 크고, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는, 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 바꿔 말할 수 있다. 또한 상기 제 2 영역을 Ga을 주성분으로 하는 영역이라고 바꿔 말할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로 하는 영역(제 1 영역)과 Ga을 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합된 구조를 갖는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉 CAC-OS는 재료의 일부에서는 도전성의 기능을 갖고, 재료의 일부에서는 절연성의 기능을 갖고, 재료의 전체에서는 반도체로서의 기능을 갖는다. 도전성의 기능과 절연성의 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 취하고, 각각이 상이한 특성을 갖는다. 본 발명의 일 형태의 산화물 반도체에는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상이 포함되어도 좋다.
<산화물 반도체를 포함하는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 캐리어 농도는 1Х1017cm-3 이하, 바람직하게는 1Х1015cm-3 이하, 더 바람직하게는 1Х1013cm-3 이하, 더욱 바람직하게는 1Х1011cm-3 이하, 더욱더 바람직하게는 1Х1010cm-3 미만이고, 1Х10-9cm-3 이상이다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘이나 탄소의 농도와 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체로서 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 본 실시형태에서 기재한 구성, 구조, 방법 등은, 다른 실시형태 등에서 기재한 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
Q11: 전하, Q12: 전하, C11: 용량 소자, C12: 용량 소자, S1: 신호, S2: 신호, S3: 신호, S4: 신호, S5: 신호, SW1: 스위치, SW1_1: 스위치, SW1_2: 스위치, SW2: 스위치, SW2_1: 스위치, SW2_2: 스위치, SW3: 스위치, SW3_1: 스위치, SW3_2: 스위치, INP: 입력 단자, INM: 입력 단자, OUTP: 출력 단자, OUTM: 출력 단자, T11: 단자, T12: 단자, T13: 단자, T14: 단자, T15: 단자, T16: 단자, T21: 단자, T22: 단자, T23: 단자, T24: 단자, T31: 단자, T32: 단자, T33: 단자, T34: 단자, T_BN: 단자, T_BP: 단자, T_CN: 단자, T_COM: 단자, T_CP: 단자, T_VDD: 단자, VDD: 전원 전위, 11: 트랜지스터, 12: 트랜지스터, 13: 트랜지스터, 20: 초퍼 회로, 20_1: 초퍼 회로, 20_2: 초퍼 회로, 21: 트랜지스터, 22: 트랜지스터, 23: 트랜지스터, 24: 트랜지스터, 30: 앰프, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 트랜지스터, 36: 트랜지스터, 37: 트랜지스터, 38: 트랜지스터, 39: 트랜지스터, 41: 트랜지스터, 42: 트랜지스터, 43: 트랜지스터, 44: 트랜지스터, 100: 반도체 장치, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 364: 절연체, 366: 도전체, 370: 절연체, 372: 절연체, 374: 절연체, 376: 도전체, 380: 절연체, 382: 절연체, 384: 절연체, 386: 도전체, 402: 절연체, 404: 절연체, 500: 트랜지스터, 503: 도전체, 503a: 도전체, 503b: 도전체, 505: 도전체, 505a: 도전체, 505b: 도전체, 510: 절연체, 510A: 트랜지스터, 510B: 트랜지스터, 510C: 트랜지스터, 510D: 트랜지스터, 510E: 트랜지스터, 510F: 트랜지스터, 510G: 트랜지스터, 511: 절연체, 512: 절연체, 514: 절연체, 516: 절연체, 518: 도전체, 520: 절연체, 521: 절연체, 522: 절연체, 524: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530c: 산화물, 530c1: 산화물, 530c2: 산화물, 531: 영역, 531a: 영역, 531b: 영역, 540a: 도전체, 540b: 도전체, 542: 도전체, 542a: 도전체, 542b: 도전체, 543: 영역, 543a: 영역, 543b: 영역, 544: 절연체, 545: 절연체, 546: 도전체, 546a: 도전체, 546b: 도전체, 547: 도전체, 547a: 도전체, 547b: 도전체, 548: 도전체, 550: 절연체, 551: 절연체, 552: 금속 산화물, 560: 도전체, 560a: 도전체, 560b: 도전체, 570: 절연체, 571: 절연체, 573: 절연체, 574: 절연체, 575: 절연체, 576: 절연체, 576a: 절연체, 576b: 절연체, 580: 절연체, 581: 절연체, 582: 절연체, 584: 절연체, 586: 절연체, 600: 용량 소자, 610: 도전체, 612: 도전체, 620: 도전체, 630: 절연체, 650: 절연체

Claims (6)

  1. 반도체 장치로서,
    스위치와,
    제 1 용량 소자 및 제 2 용량 소자와,
    제 1 초퍼 회로 및 제 2 초퍼 회로와,
    앰프와,
    제 1 입력 단자 및 제 2 입력 단자와,
    제 1 출력 단자 및 제 2 출력 단자를 갖고,
    상기 앰프는 비반전 입력 단자와, 반전 입력 단자와, 반전 출력 단자와, 비반전 출력 단자를 갖고,
    상기 반도체 장치는, 제 1 기간에서, 상기 제 1 입력 단자와 상기 제 1 용량 소자의 한쪽 단자를 전기적으로 접속하고, 상기 제 2 입력 단자와 상기 제 2 용량 소자의 한쪽 단자를 전기적으로 접속하고, 상기 제 1 용량 소자의 다른 쪽 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 다른 쪽 단자와 상기 제 2 출력 단자를 전기적으로 접속하고,
    상기 제 1 초퍼 회로는, 상기 제 1 기간에서, 상기 제 1 용량 소자의 다른 쪽 단자와 상기 비반전 입력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 다른 쪽 단자와 상기 반전 입력 단자를 전기적으로 접속하고,
    상기 제 2 초퍼 회로는, 상기 제 1 기간에서, 상기 반전 출력 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 비반전 출력 단자와 상기 제 2 출력 단자를 전기적으로 접속하고,
    상기 반도체 장치는, 제 2 기간에서, 상기 제 1 용량 소자의 한쪽 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 한쪽 단자와 상기 제 2 출력 단자를 전기적으로 접속하고,
    상기 제 1 초퍼 회로는, 상기 제 2 기간에서, 상기 제 1 용량 소자의 다른 쪽 단자와 상기 비반전 입력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 다른 쪽 단자와 상기 반전 입력 단자를 전기적으로 접속하고,
    상기 제 2 초퍼 회로는, 상기 제 2 기간에서, 상기 반전 출력 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 비반전 출력 단자와 상기 제 2 출력 단자를 전기적으로 접속하고,
    상기 반도체 장치는, 제 3 기간에서, 상기 제 1 용량 소자의 한쪽 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 한쪽 단자와 상기 제 2 출력 단자를 전기적으로 접속하고,
    상기 제 1 초퍼 회로는, 상기 제 3 기간에서, 상기 제 1 용량 소자의 다른 쪽 단자와 상기 반전 입력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 다른 쪽 단자와 상기 비반전 입력 단자를 전기적으로 접속하고,
    상기 제 2 초퍼 회로는, 상기 제 3 기간에서, 상기 비반전 출력 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 반전 출력 단자와 상기 제 2 출력 단자를 전기적으로 접속하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 스위치, 상기 제 1 초퍼 회로, 및 상기 제 2 초퍼 회로는 트랜지스터를 갖고,
    상기 트랜지스터의 각각은 채널 형성 영역에 금속 산화물을 갖는, 반도체 장치.
  3. 반도체 장치의 동작 방법으로서,
    스위치와,
    제 1 용량 소자 및 제 2 용량 소자와,
    제 1 초퍼 회로 및 제 2 초퍼 회로와,
    앰프와,
    제 1 입력 단자 및 제 2 입력 단자와,
    제 1 출력 단자 및 제 2 출력 단자를 갖고,
    상기 앰프는 비반전 입력 단자와, 반전 입력 단자와, 반전 출력 단자와, 비반전 출력 단자를 갖고,
    제 1 기간에서, 상기 반도체 장치는, 상기 제 1 입력 단자와 상기 제 1 용량 소자의 한쪽 단자를 전기적으로 접속하고, 상기 제 2 입력 단자와 상기 제 2 용량 소자의 한쪽 단자를 전기적으로 접속하고, 상기 제 1 용량 소자의 다른 쪽 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 다른 쪽 단자와 상기 제 2 출력 단자를 전기적으로 접속하고,
    상기 제 1 기간에서, 상기 제 1 초퍼 회로는 상기 제 1 용량 소자의 다른 쪽 단자와 상기 비반전 입력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 다른 쪽 단자와 상기 반전 입력 단자를 전기적으로 접속하고,
    상기 제 1 기간에서, 상기 제 2 초퍼 회로는 상기 반전 출력 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 비반전 출력 단자와 상기 제 2 출력 단자를 전기적으로 접속하고,
    제 2 기간에서, 상기 반도체 장치는 상기 제 1 용량 소자의 한쪽 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 한쪽 단자와 상기 제 2 출력 단자를 전기적으로 접속하고,
    상기 제 2 기간에서, 상기 제 1 초퍼 회로는 상기 제 1 용량 소자의 다른 쪽 단자와 상기 비반전 입력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 다른 쪽 단자와 상기 반전 입력 단자를 전기적으로 접속하고,
    상기 제 2 기간에서, 상기 제 2 초퍼 회로는 상기 반전 출력 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 비반전 출력 단자와 상기 제 2 출력 단자를 전기적으로 접속하고,
    제 3 기간에서, 상기 반도체 장치는 상기 제 1 용량 소자의 한쪽 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 한쪽 단자와 상기 제 2 출력 단자를 전기적으로 접속하고,
    상기 제 3 기간에서, 상기 제 1 초퍼 회로는 상기 제 1 용량 소자의 다른 쪽 단자와 상기 반전 입력 단자를 전기적으로 접속하고, 상기 제 2 용량 소자의 다른 쪽 단자와 상기 비반전 입력 단자를 전기적으로 접속하고,
    상기 제 3 기간에서, 상기 제 2 초퍼 회로는 상기 비반전 출력 단자와 상기 제 1 출력 단자를 전기적으로 접속하고, 상기 반전 출력 단자와 상기 제 2 출력 단자를 전기적으로 접속하는, 반도체 장치의 동작 방법.
  4. 제 3 항에 있어서,
    상기 스위치, 상기 제 1 초퍼 회로, 및 상기 제 2 초퍼 회로는 트랜지스터를 갖고,
    상기 트랜지스터의 각각은 채널 형성 영역에 금속 산화물을 갖는, 반도체 장치의 동작 방법.
  5. 반도체 장치로서,
    제 1 스위치 내지 제 6 스위치와,
    제 1 용량 소자 및 제 2 용량 소자와,
    제 1 초퍼 회로 및 제 2 초퍼 회로와,
    앰프와,
    제 1 입력 단자 및 제 2 입력 단자와,
    제 1 출력 단자 및 제 2 출력 단자를 갖고,
    상기 앰프는 비반전 입력 단자와, 반전 입력 단자와, 반전 출력 단자와, 비반전 출력 단자를 갖고,
    상기 제 1 초퍼 회로는 제 1 단자 내지 제 4 단자를 갖고,
    상기 제 2 초퍼 회로는 제 5 단자 내지 제 8 단자를 갖고,
    상기 제 1 입력 단자는 상기 제 1 스위치의 한쪽 단자에 전기적으로 접속되고,
    상기 제 2 입력 단자는 상기 제 2 스위치의 한쪽 단자에 전기적으로 접속되고,
    상기 제 1 스위치의 다른 쪽 단자는 상기 제 3 스위치의 한쪽 단자 및 상기 제 1 용량 소자의 한쪽 단자에 전기적으로 접속되고,
    상기 제 2 스위치의 다른 쪽 단자는 상기 제 4 스위치의 한쪽 단자 및 상기 제 2 용량 소자의 한쪽 단자에 전기적으로 접속되고,
    상기 제 1 용량 소자의 다른 쪽 단자는 상기 제 5 스위치의 한쪽 단자 및 상기 제 1 단자에 전기적으로 접속되고,
    상기 제 2 용량 소자의 다른 쪽 단자는 상기 제 6 스위치의 한쪽 단자 및 상기 제 2 단자에 전기적으로 접속되고,
    상기 제 3 단자는 상기 비반전 입력 단자에 전기적으로 접속되고,
    상기 제 4 단자는 상기 반전 입력 단자에 전기적으로 접속되고,
    상기 반전 출력 단자는 상기 제 5 단자에 전기적으로 접속되고,
    상기 비반전 출력 단자는 상기 제 6 단자에 전기적으로 접속되고,
    상기 제 7 단자는 상기 제 3 스위치의 다른 쪽 단자, 상기 제 5 스위치의 다른 쪽 단자, 및 상기 제 1 출력 단자에 전기적으로 접속되고,
    상기 제 8 단자는 상기 제 4 스위치의 다른 쪽 단자, 상기 제 6 스위치의 다른 쪽 단자, 및 상기 제 2 출력 단자에 전기적으로 접속되고,
    상기 제 1 초퍼 회로는, 제 1 기간에서, 상기 제 1 단자와 상기 제 3 단자 사이를 도통 상태로 하는 기능, 및 상기 제 2 단자와 상기 제 4 단자 사이를 도통 상태로 하는 기능을 갖고,
    상기 제 2 초퍼 회로는, 상기 제 1 기간에서, 상기 제 5 단자와 상기 제 7 단자 사이를 도통 상태로 하는 기능, 및 상기 제 6 단자와 상기 제 8 단자 사이를 도통 상태로 하는 기능을 갖고,
    상기 제 1 초퍼 회로는, 제 2 기간에서, 상기 제 1 단자와 상기 제 4 단자 사이를 도통 상태로 하는 기능, 및 상기 제 2 단자와 상기 제 3 단자 사이를 도통 상태로 하는 기능을 갖고,
    상기 제 2 초퍼 회로는, 상기 제 2 기간에서, 상기 제 5 단자와 상기 제 8 단자 사이를 도통 상태로 하는 기능, 및 상기 제 6 단자와 상기 제 7 단자 사이를 도통 상태로 하는 기능을 갖는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 스위치 내지 상기 제 6 스위치, 상기 제 1 초퍼 회로, 및 상기 제 2 초퍼 회로는 트랜지스터를 갖고,
    상기 트랜지스터의 각각은 채널 형성 영역에 금속 산화물을 갖는, 반도체 장치.
KR1020227007303A 2019-08-29 2020-08-20 반도체 장치 및 그 동작 방법 KR20220054313A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2019-156546 2019-08-29
JP2019156546 2019-08-29
PCT/IB2020/057814 WO2021038390A1 (ja) 2019-08-29 2020-08-20 半導体装置、及びその動作方法

Publications (1)

Publication Number Publication Date
KR20220054313A true KR20220054313A (ko) 2022-05-02

Family

ID=74683694

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227007303A KR20220054313A (ko) 2019-08-29 2020-08-20 반도체 장치 및 그 동작 방법

Country Status (5)

Country Link
US (1) US20220302880A1 (ko)
JP (1) JP7538804B2 (ko)
KR (1) KR20220054313A (ko)
CN (1) CN114258633A (ko)
WO (1) WO2021038390A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024038891A (ja) 2022-09-08 2024-03-21 株式会社東芝 電子回路及び電力変換器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002530916A (ja) 1998-11-12 2002-09-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 増幅器により発生するｄｃオフセット及びノイズを減少させる手段を有する回路
JP4354473B2 (ja) * 2006-09-07 2009-10-28 株式会社半導体理工学研究センター 容量帰還型チョッパ増幅回路
US8471744B1 (en) * 2011-12-01 2013-06-25 Hong Kong Applied Science & Technology Research Institute Company, Ltd. Reduced residual offset sigma delta analog-to-digital converter (ADC) with chopper timing at end of integrating phase before trailing edge
CN104698871B (zh) 2013-12-04 2017-12-19 无锡华润上华科技有限公司 一种传感器控制电路和电子装置
CN106160671B (zh) * 2015-04-10 2019-03-15 无锡华润上华科技有限公司 信号放大电路

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Behzad Razavi, 쿠로다 타다히로 감역, "아날로그 CMOS 집적회로 설계 응용편", MARUZEN PUBLISHING CO., LTD., 2003년 3월, p.495-498
K.Kato et al., "Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material, Indium-Gallium-Zinc Oxide," Jpn.J.Appl.Phys., vol.51, 021201(2012).
S. Yamazaki et al., "Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics," Jpn.J.Appl.Phys., vol.53, 04ED18(2014).
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186

Also Published As

Publication number Publication date
US20220302880A1 (en) 2022-09-22
JPWO2021038390A1 (ko) 2021-03-04
CN114258633A (zh) 2022-03-29
WO2021038390A1 (ja) 2021-03-04
JP7538804B2 (ja) 2024-08-22

Similar Documents

Publication Publication Date Title
KR20220080017A (ko) 반도체 장치
JP7564092B2 (ja) 半導体装置
CN113167821B (zh) 二次电池的异常检测装置以及半导体装置
JP2024029175A (ja) 撮像装置
JP7554673B2 (ja) 半導体装置
JP7546544B2 (ja) 半導体装置
US20220276834A1 (en) Semiconductor device including product-sum operation circuit and memory device, electronic component, and electronic device
WO2021038390A1 (ja) 半導体装置、及びその動作方法
JP7412346B2 (ja) 半導体装置
CN112840669B (zh) 声源分离装置、半导体装置及电子设备
WO2021005439A1 (ja) 半導体装置、蓄電装置および半導体装置の動作方法
WO2021019356A1 (ja) 情報処理システム、及びその動作方法
JP7546561B2 (ja) 整合回路、半導体装置
WO2020222068A1 (ja) 冗長メモリセルを有する記憶装置、半導体装置、および、電子機器
US20220020683A1 (en) Semiconductor device
KR20230041967A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination