KR20210074332A - 반도체 장치 - Google Patents
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Abstract
신규 구성을 가지는 반도체 장치를 제공한다. 센서와, 센서의 센서 신호가 입력되는 앰프 회로와, 앰프의 출력 신호가 입력되고 상기 출력 신호에 따른 전압을 유지하는 샘플 홀드 회로와, 전압에 따른 샘플 홀드 회로의 출력 신호가 입력되는 아날로그 디지털 변환 회로와, 인터페이스 회로를 가진다. 인터페이스 회로는, 센서 신호를 앰프 회로에 입력하고 앰프 회로의 출력 신호를 샘플 홀드 회로에 유지하는 제 1 제어 기간과, 샘플 홀드 회로에 유지한 전압을 아날로그 디지털 변환 회로에 출력하여 얻어지는 디지털 신호를 인터페이스 회로에 출력하는 제 2 제어 기간을 전환하여 제어하는 기능을 가진다. 아날로그 디지털 변환 회로는 제 1 제어 기간에서 디지털 신호의 출력을 정지하도록 전환된다. 제 1 제어 기간은 제 2 제어 기간보다 길다.
Description
본 발명의 일 형태는 반도체 장치에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 신호 처리 장치, 송수신 장치, 무선 센서, 및 센서 장치 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
반도체 장치의 저소비 전력화를 위한 연구 개발이 진행되고 있다. 예를 들어 특허문헌 1에서는, 센서와, 앰프 회로와, 샘플 홀드 회로와, 콤퍼레이터 등을 가지는 아날로그 디지털 변환 회로(Analog to digital: 이하 A/D 변환 회로)를 포함하는, 센서가 있는 신호 처리 장치로서 기능하는 반도체 장치가 제안되고 있다.
특허문헌 1에는, 무선 신호에 의한 전력의 공급이 수행되는 기간에서, 샘플 홀드 회로의 동작과 콤퍼레이터의 동작이 다른 기간에 수행되도록 함으로써 소비 전력의 순간적인 증가를 억제하는 구성을 가지는 반도체 장치에 대하여 개시(開示)되어 있다.
반도체 장치의 소비 전류에서는 A/D 변환 회로의 소비 전류가 차지하는 비율이 크다. 반도체 장치의 저소비 전력화를 위해서는 A/D 변환 회로를 간헐적으로 동작시키는 것이 유효하다. 그러나 센서로부터 출력되는 아날로그 신호는 일정 기간마다 샘플링되기 때문에, A/D 변환 회로를 장기간에 걸쳐 비동작 기간으로 하기가 어려웠다.
센서가 있는 신호 처리 장치로서 기능하는 반도체 장치에서는, 아날로그 신호로서 취득하는 값의 정도(精度)를 높이기 위하여, 복수 회의 샘플링을 수행하여 그 평균을 산출하는 구성이 유효하다. 그러나 복수 회의 샘플링마다 A/D 변환 회로를 동작시킬 필요가 있기 때문에, A/D 변환 회로를 장기간에 걸쳐 비동작 기간으로 하기가 어려웠다.
본 발명의 일 형태는 센서가 있는 신호 처리 장치로서 기능하는 반도체 장치에 있어서, 저소비 전력화를 달성하는, 신규 구성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 센서가 있는 신호 처리 장치로서 기능하는 반도체 장치에 있어서, 장시간의 구동을 실현할 수 있는, 신규 구성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 외부 온도의 변화가 큰 환경에서도 센서의 신호를 아날로그 전압으로서 유지할 수 있는, 신규 구성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 센서가 있는 신호 처리 장치로서 기능하는 반도체 장치에 있어서, 저소비 전력이며, 정도가 높은 샘플링이 가능한, 신규 구성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 센서와, 센서의 센서 신호가 입력되는 앰프 회로와, 앰프 회로의 출력 신호가 입력되고 상기 출력 신호에 따른 전압을 유지하는 샘플 홀드 회로와, 전압에 따른 샘플 홀드 회로의 출력 신호가 입력되는 아날로그 디지털 변환 회로와, 인터페이스 회로를 가지고, 인터페이스 회로는, 센서 신호를 앰프 회로에 입력하고 앰프 회로의 출력 신호를 샘플 홀드 회로에 유지하는 제 1 제어 기간과, 샘플 홀드 회로에 유지한 전압을 아날로그 디지털 변환 회로에 출력하여 얻어지는 디지털 신호를 인터페이스 회로에 출력하는 제 2 제어 기간을 전환하여 제어하는 기능을 가지고, 아날로그 디지털 변환 회로는 제 1 제어 기간에서 디지털 신호의 출력을 정지하도록 전환되고, 제 1 제어 기간은 제 2 제어 기간보다 긴, 반도체 장치이다.
본 발명의 일 형태는 센서와, 센서의 센서 신호가 입력되는 앰프 회로와, 앰프 회로의 출력 신호가 입력되고 상기 출력 신호에 따른 전압을 유지하는 샘플 홀드 회로와, 전압에 따른 샘플 홀드 회로의 출력 신호가 입력되는 아날로그 디지털 변환 회로와, 인터페이스 회로를 가지고, 인터페이스 회로는, 센서 신호를 앰프 회로에 입력하고 앰프 회로의 출력 신호를 샘플 홀드 회로에 유지하는 제 1 제어 기간과, 샘플 홀드 회로에 유지한 전압을 아날로그 디지털 변환 회로에 출력하여 얻어지는 디지털 신호를 인터페이스 회로에 출력하는 제 2 제어 기간을 전환하여 제어하는 기능을 가지고, 아날로그 디지털 변환 회로는 제 1 제어 기간에서 디지털 신호의 출력을 정지하도록 전환되고, 샘플 홀드 회로는 앰프의 복수의 출력 신호를 가산하여 얻어지는 전압을 유지하는 기능을 가지고, 제 1 제어 기간은 제 2 제어 기간보다 긴, 반도체 장치이다.
본 발명의 일 형태에 있어서, 샘플 홀드 회로는 한쪽 전극이 전기적으로 접속된 복수의 용량 소자를 가지고, 샘플 홀드 회로에 있어서 앰프의 복수의 출력 신호의 가산은, 한쪽 전극을 전기적으로 부유 상태로 하고, 앰프의 복수의 출력 신호 중 어느 하나를 용량 소자의 다른 쪽 전극 중 어느 하나에 공급함으로써 수행되는 반도체 장치가 바람직하다.
본 발명의 일 형태에 있어서, 샘플 홀드 회로는 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 가지고, 제 1 트랜지스터 내지 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가지는 반도체 장치가 바람직하다.
본 발명의 일 형태에 있어서, 제 2 트랜지스터의 게이트는 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 1 트랜지스터를 오프로 함으로써 앰프의 출력 신호에 따른 전압을 유지하는 기능을 가지는 반도체 장치가 바람직하다.
본 발명의 일 형태에 있어서, 제 2 트랜지스터 및 제 3 트랜지스터는 소스 폴로어 회로로서 기능하는 반도체 장치가 바람직하다.
또한 상기 외의 본 발명의 일 형태에 대해서는 이하의 실시형태에서의 설명, 및 도면에 기재되어 있다.
본 발명의 일 형태는 센서가 있는 신호 처리 장치로서 기능하는 반도체 장치에 있어서, 저소비 전력화를 달성하는, 신규 구성을 가지는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 센서가 있는 신호 처리 장치로서 기능하는 반도체 장치에 있어서, 장시간의 구동을 실현할 수 있는, 신규 구성을 가지는 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 외부 온도의 변화가 큰 환경에서도 센서의 신호를 아날로그 전압으로서 유지할 수 있는, 신규 구성을 가지는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 센서가 있는 신호 처리 장치로서 기능하는 반도체 장치에 있어서, 저소비 전력이며, 정도가 높은 샘플링이 가능한, 신규 구성을 가지는 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 신규 반도체 장치 등을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 효과를 추출할 수 있다.
도 1의 (A), (B)는 반도체 장치의 구성을 설명하는 블록도 및 회로도이다.
도 2의 (A), (B)는 반도체 장치의 구성을 설명하는 블록도이다.
도 3의 (A), (B)는 반도체 장치의 구성을 설명하는 블록도 및 회로도이다.
도 4는 반도체 장치의 동작을 설명하는 타이밍 차트이다.
도 5의 (A), (B), (C)는 반도체 장치의 구성을 설명하는 블록도 및 회로도이다.
도 6은 반도체 장치의 구성을 설명하는 회로도이다.
도 7은 반도체 장치의 동작을 설명하는 타이밍 차트이다.
도 8의 (A), (B), (C)는 반도체 장치의 구성을 설명하는 도면이다.
도 9의 (A), (B), (C)는 반도체 장치의 구성을 설명하는 도면이다.
도 10의 (A), (B)는 반도체 장치의 구성을 설명하는 블록도이다.
도 11의 (A), (B)는 반도체 장치의 구성을 설명하는 회로도이다.
도 12는 반도체 장치의 구성을 설명하는 회로도이다.
도 13은 반도체 장치의 동작을 설명하는 단면 모식도이다.
도 14는 반도체 장치의 구성을 설명하는 단면 모식도이다.
도 15의 (A), (B), (C)는 반도체 장치의 구성을 설명하는 단면 모식도이다.
도 16의 (A), (B), (C), (D), (E)는 전자 부품의 제작 방법을 설명하는 흐름도, 및 전자 부품의 구성을 설명하는 도면이다.
도 17의 (A), (B), (C)는 반도체 장치의 응용예를 설명하는 도면이다.
도 18의 (A), (B)는 반도체 장치의 응용예를 설명하는 도면이다.
도 19의 (A), (B)는 반도체 장치의 응용예를 설명하는 도면이다.
도 20의 (A), (B)는 반도체 장치의 응용예를 설명하는 도면이다.
도 21의 (A), (B)는 반도체 장치의 응용예를 설명하는 도면이다.
도 2의 (A), (B)는 반도체 장치의 구성을 설명하는 블록도이다.
도 3의 (A), (B)는 반도체 장치의 구성을 설명하는 블록도 및 회로도이다.
도 4는 반도체 장치의 동작을 설명하는 타이밍 차트이다.
도 5의 (A), (B), (C)는 반도체 장치의 구성을 설명하는 블록도 및 회로도이다.
도 6은 반도체 장치의 구성을 설명하는 회로도이다.
도 7은 반도체 장치의 동작을 설명하는 타이밍 차트이다.
도 8의 (A), (B), (C)는 반도체 장치의 구성을 설명하는 도면이다.
도 9의 (A), (B), (C)는 반도체 장치의 구성을 설명하는 도면이다.
도 10의 (A), (B)는 반도체 장치의 구성을 설명하는 블록도이다.
도 11의 (A), (B)는 반도체 장치의 구성을 설명하는 회로도이다.
도 12는 반도체 장치의 구성을 설명하는 회로도이다.
도 13은 반도체 장치의 동작을 설명하는 단면 모식도이다.
도 14는 반도체 장치의 구성을 설명하는 단면 모식도이다.
도 15의 (A), (B), (C)는 반도체 장치의 구성을 설명하는 단면 모식도이다.
도 16의 (A), (B), (C), (D), (E)는 전자 부품의 제작 방법을 설명하는 흐름도, 및 전자 부품의 구성을 설명하는 도면이다.
도 17의 (A), (B), (C)는 반도체 장치의 응용예를 설명하는 도면이다.
도 18의 (A), (B)는 반도체 장치의 응용예를 설명하는 도면이다.
도 19의 (A), (B)는 반도체 장치의 응용예를 설명하는 도면이다.
도 20의 (A), (B)는 반도체 장치의 응용예를 설명하는 도면이다.
도 21의 (A), (B)는 반도체 장치의 응용예를 설명하는 도면이다.
아래에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 본 명세서 등에서 "제 1", "제 2" 및 "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 수를 한정하는 것은 아니다. 또한 구성 요소의 순서를 한정하는 것은 아니다. 또한 예를 들어 본 명세서 등의 한 실시형태에서 "제 1"이라고 언급되는 구성 요소가, 다른 실시형태 또는 청구범위에서는 "제 2"라고 언급되는 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 한 실시형태에서 "제 1"이라고 언급된 구성 요소를 다른 실시형태 또는 청구범위에서 생략할 수도 있다.
또한 도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 반복 설명은 생략하는 경우가 있다.
(실시형태 1)
본 발명의 일 형태의 반도체 장치의 구성 및 동작에 대하여 도 1 내지 도 11을 사용하여 설명한다.
본 발명의 일 형태의 반도체 장치는 인터페이스 회로, 앰프 회로, 샘플 홀드 회로, A/D 변환 회로, 및 센서를 포함한다. 반도체 장치는 배터리를 포함하고, 배터리가 공급하는 전력으로 구동한다. 반도체 장치는 RF(Radio Freqency) 신호 등의 무선, 또는 유선에 의한 통신 회로를 포함하고, 외부로부터의 요구에 따라 센서에서 취득한 신호를 송신하는 기능을 가진다. 반도체 장치는 A/D 변환 회로 등 소비 전력이 큰 회로의 동작을 간헐적으로 구동하고, 배터리의 전력을 센서 및 샘플 홀드 회로의 구동에 분배한다. 샘플 홀드 회로는 A/D 변환 회로의 구동이 정지된 기간에서, 배터리의 전력을 사용하여 센서에서 얻어지는 신호를 정기적으로 취득하고, 아날로그 전압으로서 유지한다. 또한 신호의 유지는 채널 형성 영역에 산화물 반도체(OS: Oxide Semiconductor)를 가지는 트랜지스터(OS 트랜지스터)로 구성되는 샘플 홀드 회로에서 수행한다.
OS 트랜지스터는 오프 전류가 매우 낮고, 실리콘을 반도체층에 가지는 트랜지스터(Si 트랜지스터)에 비하여 온도에 따른 특성 변동도 작기 때문에, 환경 온도의 변화가 큰 환경에서도 정기적으로 센싱하여 얻어지는 센서 신호를 아날로그 전압으로서 유지할 수 있다.
디지털 신호를 생성하기 위한 A/D 변환 회로는 소비 전력이 크다. 그러므로 A/D 변환 회로의 동작을 간헐적으로 구동함으로써 반도체 장치의 소비 전력을 억제한다. A/D 변환 회로의 구동이 정지된 기간에서는 센서 및 샘플 홀드 회로의 구동을 수행한다. A/D 변환 회로의 구동이 정지된 기간에도 센서에서 얻어지는 신호를 샘플 홀드 회로에서 정기적으로 샘플링한다. 샘플링으로 얻어진 복수의 아날로그 전압에 의한 신호는 A/D 변환 회로를 구동한 타이밍으로 일괄하여 A/D 변환되고, 외부의 상위 기기에 출력되는 구성으로 한다.
A/D 변환 회로를 정지시켜 수행하는 센서 신호의 샘플링 동작과, A/D 변환 회로를 동작시켜 유지해 놓은 아날로그 전압의 A/D 변환을 수행하는 동작을 전환하여 수행하는 구성으로 함으로써, 일정 기간마다의 센싱 데이터의 취득과 저소비 전력화의 양립을 달성할 수 있다. A/D 변환 회로의 구동을 최소한으로 억제함으로써, 배터리의 전력에 의한 장시간의 구동을 실현할 수 있는 반도체 장치로 할 수 있다.
도 1의 (A)에는 본 발명의 일 형태를 설명하기 위한 반도체 장치(100)를 도시하였다. 반도체 장치(100)는 일례로서, 센서(11), 앰프 회로(12), 샘플 홀드 회로(13), A/D 변환 회로(14), 및 인터페이스 회로(15)를 가진다. 반도체 장치(100)는 호스트 컨트롤러(110)와의 사이에서 신호를 송수신하는 기능을 가진다. 또한 도시를 생략하였지만, 반도체 장치(100)는 반도체 장치(100)의 각 회로에 전력을 공급하기 위한 배터리 등을 포함한다.
센서(11)는 광, 소리, 변형, 가속도, 압력, 습도, 전계, 자계, 또는 화학 물질량 등의 입력 신호를 전기 신호의 출력 신호로 변환하는 기능을 가진다. 전기 신호의 출력 신호는 아날로그값의 전압(아날로그 전압)을 가지는 신호(SSNS)로서 얻어진다. 센서(11)로서는 환경을 모니터하는 각종 센서(광 센서, 열 센서, 습도 센서, 가스 센서, 취기 센서, 진동 센서, 가속도 센서, 변형 센서 등), 및 각종 생체 센서 등을 사용할 수 있다. 도 1의 (A)에 도시한 바와 같은 센서가 있는 반도체 장치는, 건조물이나 인체에 삽입된 칩에 의한 일정 기간마다의 측정의 결과를 무선에 의한 통신으로 송신할 수 있다. 그러므로 센서(11)에는, 목적에 맞는 하나 또는 복수의 센서를 적용하는 것이 바람직하다.
앰프 회로(12)는 센서(11)로 얻어지는 신호의 전류 또는 전압을 증폭하기 위한 회로이다. 앰프 회로(12)는 입력되는 신호(SSNS)를 신호(SBUF)로서 출력하는 기능을 가진다. 신호(SBUF)는 신호(SSNS)의 전류 또는 전압을 증폭한 신호에 상당한다. 앰프 회로(12)는 연산 증폭기 또는 버퍼 등을 사용하여 구성할 수 있다.
샘플 홀드 회로(13)는 앰프 회로(12)가 출력하는 신호(SBUF)에 따른 아날로그 전압을 유지하고, 상기 아날로그 전압에 따른 전압을 가지는 신호(SSH)를 출력하는 기능을 가진다. 샘플 홀드 회로(13)가 가지는 스위치를 소정의 시각에 온으로 하여 신호(SBUF)를 샘플링함으로써, 센서(11)가 출력한 신호(SSNS)에 따른 아날로그 전압이 소정의 시각에 샘플 홀드 회로(13)에 기록된다.
A/D 변환 회로(14)는 샘플 홀드 회로(13)가 출력하는 신호(SSH)를 디지털값의 신호(SADC)로 변환하기 위한 회로이다. A/D 변환 회로(14)로서는 예를 들어, 병렬 비교 방식 A/D 변환 회로, 파이프라인 방식 A/D 변환 회로, 축차 비교 방식 A/D 변환 회로, 델타 시그마 방식 A/D 변환 회로, 이중 적분 방식 A/D 변환 회로에서 임의의 것을 선택하면 좋다.
인터페이스 회로(15)는 외부의 상기 기기에 상당하는 호스트 컨트롤러(110)와의 사이에서 신호의 송수신을 수행하는 기능을 가진다. 인터페이스 회로(15)는 A/D 변환 회로(14)가 출력하는 신호(SADC)를 바탕으로 호스트 컨트롤러(110)에 송신하기 위한 신호를 생성하는 기능을 가진다. 신호의 송수신은 무선에 의한 통신인 것이 바람직하다. 인터페이스 회로(15)는 무선 통신을 수행하기 위한 구성으로서 안테나 및 송수신 회로를 포함하는 것이 바람직하다. 송수신 회로는 예를 들어, 정류 회로, 변조 회로, 복조 회로, 발진 회로, 정전압 회로(레귤레이터) 등을 포함하는 구성으로 한다. 건조물이나 인체에 칩을 삽입하고 일정 기간마다 센서에 의한 측정을 수행하고, 얻어진 정보를 무선에 의한 통신으로 호스트 컨트롤러(110)로 수집하는 구성으로 할 수 있다.
인터페이스 회로(15)는 호스트 컨트롤러(110)로부터 수신하는 신호에 응하여 센서(11), 앰프 회로(12), 샘플 홀드 회로(13), 및 A/D 변환 회로(14)를 제어하기 위한 신호(SENE)를 출력하는 기능을 가진다. 신호(SENE)는 A/D 변환 회로(14)의 구동 또는 구동 정지를 제어하기 위한 신호, 샘플 홀드 회로(13)의 구동을 제어하기 위한 신호, 센서(11) 및 앰프 회로(12)의 구동 또는 구동 정지를 제어하기 위한 신호에 상당한다.
도 1의 (B)에는 샘플 홀드 회로(13)의 구성에 대하여 나타내었다. 샘플 홀드 회로(13)는 트랜지스터(21 내지 23)를 가진다. 트랜지스터(21 내지 23)는 n채널형 트랜지스터로 하였다. 신호(SW)는 트랜지스터(21)의 온 또는 오프를 제어하고, 소정의 타이밍으로 신호(SBUF)를 샘플링하기 위한 신호이다.
또한 샘플 홀드 회로(13) 중 하나를 특정할 필요가 없을 때는 샘플 홀드 회로(13)의 부호를 사용하여 설명하고, 임의의 샘플 홀드 회로(13)를 가리킬 때는 샘플 홀드 회로(13_1), 샘플 홀드 회로(13_2) 등의 부호를 사용하여 설명한다. 다른 요소에 대해서도 마찬가지이며, 복수의 요소를 구별하기 위하여 "_2", 또는 "[1]" 등을 부호에 붙여 사용한다.
도 1의 (B)에는 샘플링된 아날로그 전압을 유지하는 노드(FN)를 도시하였다. 또한 도 1의 (B)에는 노드(FN)가 소스 폴로어 회로의 입력 단자인 트랜지스터(22)의 게이트에 접속되는 구성을 도시하였다. 또한 소스 폴로어 회로의 바이어스 전압(VB)이 트랜지스터(23)의 게이트에 인가되는 구성을 도시하였다. 또한 노드(FN)에는 용량 소자가 접속되는 구성을 도시하였지만, 트랜지스터(22)의 게이트 용량을 충분히 크게 확보하는 구성 등으로 함으로써 생략할 수도 있다. 소스 폴로어 회로를 제공함으로써, 후단의 회로에 대한 전하 공급 능력을 높일 수 있다. 또한 OS 트랜지스터는 환경 온도의 변화에 대한 트랜지스터의 전기 특성의 변동이 작다. 그러므로 소스 폴로어 회로를 OS 트랜지스터로 구성함으로써, 외부 온도의 변화가 큰 환경에서 흐르는 누설 전류를 저감할 수 있다.
트랜지스터(21 내지 23)는 OS 트랜지스터인 구성으로 한다. OS 트랜지스터를 샘플 홀드 회로(13)가 가지는 트랜지스터에 사용하는 구성으로 함으로써, 오프 시에 소스와 드레인 사이를 흐르는 누설 전류(이하 오프 전류)가 매우 낮은 것을 이용하여, 신호(SBUF)를 샘플링하여 얻어지는 아날로그 전압을 노드(FN)에 유지시킬 수 있다. 그러므로 아날로그 전압의 취득 후, 바로 A/D 변환하지 않고 아날로그 전압 그대로 유지시켜 판독하는 구성으로 하여도, 정도가 높은 출력 신호를 취득할 수 있어, 반도체 장치(100)의 저소비 전력화를 달성할 수 있다.
이에 더하여, OS 트랜지스터가 사용된 샘플 홀드 회로(13)에서는 전하의 충전 또는 방전을 함으로써 아날로그 전압의 재기록 및 판독이 가능하게 되므로, 실질적으로 횟수에 제한이 없는 아날로그 전압의 취득 및 판독이 가능하다. OS 트랜지스터가 사용된 신호 유지 회로는 자기 메모리 또는 저항 변화형 메모리 등과 달리, 원자 레벨로의 구조 변화를 수반하지 않기 때문에 재기록 내성이 우수하다. 또한 OS 트랜지스터가 사용된 신호 유지 회로는 플래시 메모리와 같이 반복적인 재기록 동작을 수행하여도 전자 포획 중심(trapping center)의 증가로 인한 불안정성이 나타나지 않는다.
또한 OS 트랜지스터가 사용된 신호 유지 회로는 Si 트랜지스터가 사용된 회로 상 등에 자유로이 배치할 수 있기 때문에, 복수의 지연 회로를 포함하는 구성으로 한 경우에도 집적화를 용이하게 수행할 수 있다. 또한 OS 트랜지스터는 Si 트랜지스터와 같은 제조 장치를 사용하여 제작할 수 있으므로 저렴하게 제작할 수 있다.
또한 OS 트랜지스터는 게이트 전극, 소스 전극, 및 드레인 전극에 더하여, 백 게이트 전극을 포함하면, 4단자의 반도체 소자로 할 수 있다. 게이트 전극 또는 백 게이트 전극에 인가하는 전압에 따라, 소스와 드레인 사이를 흐르는 신호의 입출력을 독립적으로 제어할 수 있는 전기 회로망으로 구성할 수 있다. 그래서 LSI와 같은 사상으로 회로 설계를 수행할 수 있다. 그리고 OS 트랜지스터는 고온 환경에서 Si 트랜지스터보다 뛰어난 전기 특성을 가진다. 구체적으로는 125℃ 이상 150℃ 이하로 높은 온도에서도 온 전류와 오프 전류의 비가 크기 때문에 양호한 스위칭 동작을 수행할 수 있다.
또한 도 1의 (B)에는 샘플 홀드 회로(13)로서 아날로그 전압을 유지하는 노드(FN)를 하나 포함하는 회로 구성을 도시하였지만, 도 2의 (A)에 반도체 장치(100A)로서 나타낸 바와 같이, 복수의 샘플 홀드 회로(13_1 내지 13_N)(N은 2 이상의 자연수)를 포함하는 회로 구성으로 할 수 있다. 또는 도 2의 (B)에 반도체 장치(100B)로서 나타낸 바와 같이, 샘플 홀드 회로(13A) 내에 복수의 신호 유지 회로(31_1 내지 31_N)를 포함하는 회로 구성으로 할 수 있다.
반도체 장치(100A)에 포함되는 샘플 홀드 회로(13_1 내지 13_N)의 구성예에 대하여 도 3의 (A) 및 (B)를 참조하여 설명한다. 도 4에서는 도 3의 (A) 및 (B)에서 설명하는 샘플 홀드 회로(13_1 내지 13_N)의 동작예에 대하여 설명한다. 또한 반도체 장치(100B)에 포함되는 신호 유지 회로(31_1 내지 31_N)를 가지는 샘플 홀드 회로(13A)의 구성예에 대하여 도 5의 (A) 내지 (C)를 참조하여 설명한다. 도 7에서는 도 5의 (A) 내지 (C)에서 설명하는 샘플 홀드 회로(13A)의 동작예에 대하여 설명한다.
도 3의 (A)에 도시된 샘플 홀드 회로(13_1 내지 13_N)는 선택 회로(41), 복수의 신호 유지 회로(42), 및 선택 회로(43)를 가진다. 선택 회로(41)는 신호(SBUF)를 복수의 신호 유지 회로(42)에 분배하고 샘플링하기 위한 회로이다. 선택 회로(41)는 디멀티플렉서로서 기능하는 회로이다. 복수의 신호 유지 회로(42)는 도 1의 (B)에서 설명한, 샘플링된 아날로그 전압을 유지하는 노드(FN)에 접속되는 트랜지스터로 구성되는 회로에 상당한다. 선택 회로(43)는 복수의 신호 유지 회로(42)에서 유지된 아날로그 전압을 신호(SSH)로서 선택하고, 순차적으로 출력하기 위한 회로이다. 선택 회로(41)는 멀티플렉서로서 기능하는 회로이다. 신호(Sw)는 디멀티플렉서로서 기능하는 선택 회로(41)를 제어하기 위한 신호이다. 신호(SR)는 멀티플렉서로서 기능하는 선택 회로(43)를 제어하기 위한 신호이다.
도 3의 (B)에는 도 3의 (A)에 도시된 샘플 홀드 회로(13_1 내지 13_N)의 구체적인 구성예를 나타내는 회로도를 도시하였다. 도 3의 (B)에는 선택 회로(41)로서 기능하는 트랜지스터(21_1 내지 21_N)를 도시하였다. 도 3의 (B)에는 신호 유지 회로(42)를 구성하는 트랜지스터(21_1 내지 21_N)의 소스 및 드레인 중 한쪽 및 트랜지스터(22_1 내지 22_N)의 게이트에 접속된 노드(FN_1 내지 FN_N)를 도시하였다. 또한 선택 회로(43)로서 기능하는 트랜지스터(24_1 내지 24_N)를 도시하였다.
샘플 홀드 회로(13_1 내지 13_N)가 가지는 각 트랜지스터는 OS 트랜지스터인 구성으로 한다. OS 트랜지스터를 샘플 홀드 회로(13_1 내지 13_N)가 가지는 트랜지스터에 사용하는 구성으로 함으로써, 오프 시에 소스와 드레인 사이를 흐르는 누설 전류(이하 오프 전류)가 매우 낮은 것을 이용하여, 신호(SBUF)를 샘플링하여 얻어지는 아날로그 전압을 노드(FN)에 유지시킬 수 있다. 그러므로 아날로그 전압의 취득 후, 바로 A/D 변환하지 않고 아날로그 전압 그대로 유지시켜 판독하는 구성으로 하여도, 정도가 높은 출력 신호를 취득할 수 있어, 반도체 장치(100A)의 저소비 전력화를 달성할 수 있다.
도 3의 (B)에서는 신호(SBUF)를 샘플링하기 위한 신호(SW)를 신호(SW_1 내지 SW_N)로 하였다. 도 3의 (B)에서는 유지한 복수의 아날로그 전압을 신호(SSH)로서 순차적으로 판독하기 위한 신호(SR)를 신호(SR_1 내지 SR_N)로 하였다. 도 3의 (A) 및 (B)에 도시한 샘플 홀드 회로(13_1 내지 13_N)는 상이한 N번의 타이밍으로, 신호(SBUF)의 샘플링을 수행하고 신호 유지 회로(42)로서 기능하는 노드(FN_1 내지 FN_N)의 각각에 아날로그 전압을 유지한다. 또한 도 3의 (A) 및 (B)에 도시한 샘플 홀드 회로(13_1 내지 13_N)는 상이한 N번의 타이밍으로, 신호 유지 회로(42)로서 기능하는 노드(FN_1 내지 FN_N)의 각각이 유지한 아날로그 전압을 신호(SSH)로서 출력한다.
도 4는 도 3의 (A) 및 (B)에 나타낸 샘플 홀드 회로(13_1 내지 13_N)에서 신호(SBUF)를 샘플링하는 동작을 설명하기 위한 타이밍 차트이다. 도 4에서는 신호(SBUF)의 파형과 함께, 신호(SW_1 내지 SW_3) 및 신호(SW_N), 노드(FN_1 내지 FN_3) 및 노드(F_N)를 도시하였다. 도 4에서는 시각(T1 내지 TN)에서의 동작에 대하여 설명한다. 또한 타이밍 차트를 설명하는 도면에서, 해칭을 넣은 기간은 부정(不定) 상태를 나타내는 기간이다. 또한 도 4에서 설명하는 기간에서, 신호(SR_1 내지 SR_N)(미도시)는 L레벨이다.
시각(T1)에서는 신호(SW_1)를 H레벨로 하여, 신호(SBUF)의 전압(V1)을 노드(FN_1)에 기록함으로써 신호(SBUF)의 샘플링이 수행된다.
기간(TW)을 둔 시각(T2)에서 신호(SW_2)를 H레벨로 하여, 신호(SBUF)의 전압(V2)을 노드(FN_2)에 기록함으로써 신호(SBUF)의 샘플링이 수행된다.
이하 마찬가지로, 기간(TW)을 둔 시각(T3)에서 신호(SW_3)를 H레벨로 하여, 신호(SBUF)의 전압(V3)을 노드(FN_3)에 기록함으로써 신호(SBUF)의 샘플링이 수행된다. 또한 시각(TN)에서 신호(SW_N)를 H레벨로 하여, 신호(SBUF)의 전압(VN)을 노드(FN_N)에 기록함으로써 신호(SBUF)의 샘플링이 수행된다. 노드(FN_1 내지 FN_N)에 유지한 전압(V1 내지 VN)은 신호(SW_1 내지 SW_N)를 L레벨로 함으로써 유지할 수 있다.
도 5의 (A)에 도시된 샘플 홀드 회로(13A)는 선택 회로(44), 복수의 신호 유지 회로(31_1 내지 31_N), 및 가산 회로(45)를 가진다. 선택 회로(44)는 신호(SBUF)를 복수의 신호 유지 회로(31_1 내지 31_N)에 분배하고 샘플링하기 위한 회로이다. 선택 회로(44)는 디멀티플렉서로서 기능하는 회로이다. 복수의 신호 유지 회로(42)는 노드(FN)에 접속되는 트랜지스터 및 용량 소자로 구성되는 회로에 상당한다. 가산 회로(45)는 선택 회로(44)의 샘플링에 따른 전위의 변동을 용량 소자의 한쪽 전극에 공급하여, 다른 쪽 전극에 접속된 노드(FN)를 용량 결합으로 변동시킴으로써 전위의 가산을 수행하는 회로에 상당한다. 신호(Sw)는 디멀티플렉서로서 기능하는 선택 회로(44)를 제어하기 위한 신호이다.
도 5의 (B)에는 도 5의 (A)에 도시된 샘플 홀드 회로(13A)의 구체적인 구성예를 나타내는 회로도를 도시하였다. 도 5의 (B)에는 선택 회로(44)로서 기능하는 트랜지스터(51_1 내지 51_N)를 도시하였다. 도 5의 (B)에는 신호 유지 회로(31_1 내지 31_N)를 구성하는 트랜지스터(51_1 내지 51_N), 및 트랜지스터(51_1 내지 51_N)의 소스 및 드레인 중 한쪽에 접속된 용량 소자(52_1 내지 52_N)를 도시하였다. 도 5의 (B)에는 용량 소자(52_1 내지 52_N), 트랜지스터(53)의 소스 및 드레인 중 한쪽, 및 소스 폴로어 회로의 입력 단자인 트랜지스터(54)의 게이트에 접속된 노드(FN)를 도시하였다. 도 5의 (B)에는 소스 폴로어 회로의 바이어스 전압(VB)이 트랜지스터(55)의 게이트에 인가되는 구성을 도시하였다. 트랜지스터(53)의 게이트에는 신호(SINI)가 공급된다. 신호(SINI)는 노드(FN)의 전위를 초기화하기 위한 신호이다.
도 5의 (B)에서는 신호(SBUF)를 샘플링하기 위한 신호(SW)를 신호(SW_1 내지 SW_N)로 하였다. 도 5의 (A) 및 (B)에 도시한 샘플 홀드 회로(13A)는 상이한 N번의 타이밍으로, 신호(SBUF)의 샘플링을 수행하고 상기 샘플링에 의하여 얻어지는 전압을 가산 회로(45)로서 기능하는 용량 소자(52_1 내지 52_N)의 용량 결합을 이용하여 가산한다. 가산하여 얻어지는 전압의 합에 상당하는 전압은 노드(FN)에 유지된다. 노드(FN)에 유지된 아날로그 전압은 소스 폴로어 회로로서 기능하는 트랜지스터(54, 55)를 통하여 신호(SSH)로서 출력된다. 또한 트랜지스터(51_1 내지 51_N) 중 어느 하나와 용량 소자(52_1 내지 52_N) 중 어느 하나 사이의 노드에는 샘플링에 의하여 얻어지는 전하를 유지하기 위한 용량 소자가 제공된다. 상기 용량 소자의 정전 용량(단순히 용량이라고도 함)을 노드(FN)의 용량보다 크게 함으로써, 노드(FN)의 전위의 변동에 따른 변동을 억제할 수 있다.
샘플 홀드 회로(13A)가 가지는 각 트랜지스터는 OS 트랜지스터인 구성으로 한다. OS 트랜지스터를 샘플 홀드 회로(13A)가 가지는 트랜지스터에 사용하는 구성으로 함으로써, 오프 시에 소스와 드레인 사이를 흐르는 누설 전류(이하 오프 전류)가 매우 낮은 것을 이용하여, 신호(SBUF)를 샘플링하여 얻어지는 아날로그 전압을 노드(FN)에 유지시킬 수 있다. 그러므로 아날로그 전압의 취득 후, 바로 A/D 변환하지 않고 아날로그 전압 그대로 유지시켜 판독하는 구성으로 하여도, 정도가 높은 출력 신호를 취득할 수 있어, 반도체 장치(100B)의 저소비 전력화를 달성할 수 있다.
또한 도 5의 (B)에서는 트랜지스터(51_1 내지 51_N)를 통하여 샘플링되는 신호를 신호(SBUF)로서 도시하였지만 다른 구성이어도 좋다. 예를 들어 도 5의 (C)에 도시한 바와 같이, 다른 앰프 회로들로부터 출력되는 신호(SBUF_1 내지 SBUF_N)를, 각각 트랜지스터(51_1 내지 51_N)를 통하여 샘플링하는 구성으로 하여도 좋다.
또한 도 5의 (B), (C)에서는 용량 결합을 사용하여, 상이한 N번의 타이밍으로, 신호(SBUF)의 샘플링을 수행하고 상기 샘플링에 의하여 얻어지는 전압의 가산을 수행하는 구성을 도시하였지만 다른 구성이어도 좋다. 예를 들어 도 6에 나타낸 구성으로 할 수 있다. 도 6의 구성에서는 용량 소자(52_1 내지 52_N)가 트랜지스터(56)로 치환되어 있다. 도 6의 구성에서는 샘플링 동작 시에는 트랜지스터(51_1 내지 51_N)를 순차적으로 온으로 하고, 제어 신호(EN)로 트랜지스터(56)를 오프로 한다. 샘플링에 의하여 얻어지는 전압에 의하여 얻어지는 전압은 트랜지스터(51_1 내지 51_N) 중 어느 하나와 트랜지스터(56)의 사이의 노드의 용량에 유지된다. 가산 시에는, 제어 신호(EN)로 트랜지스터(56)를 일제히 온으로 함으로써 샘플링 시에 유지한 전압에 따른 전하가 노드(FN)에 분배되고, 노드(FN)에서 가산하여 얻어지는 전압의 합에 상당하는 전압을 얻을 수 있다.
도 7은 도 5의 (A) 및 (B)에 나타낸 샘플 홀드 회로(13A)에서 신호(SBUF)를 샘플링하는 동작을 설명하기 위한 타이밍 차트이다. 도 7에서는 신호(SBUF)의 파형과 함께, 신호(SINI), 신호(SW_1 내지 SW_4), 노드(FN)를 도시하였다. 도 7에서는 시각(T1 내지 T4)에서의 동작에 대하여 설명한다. 또한 타이밍 차트를 설명하는 도면에서, 해칭을 넣은 기간은 부정 상태를 나타내는 기간이다.
시각(T0)에서는 신호(SINI)를 H레벨로 하여, 노드(FN)를 초기화(예를 들어 0V)한다. 그 후 신호(SINI)를 L레벨로 함으로써, 노드(FN)는 전기적으로 부유 상태가 된다.
시각(T1)에서는 신호(SW_1)를 H레벨로 하여, 신호(SBUF)의 전압(V1)을 용량 소자(52_1)의 한쪽 전극에 인가한다. 용량 소자(52_1)의 다른 쪽 전극의 전위에 상당하는 노드(FN)는 전기적으로 부유 상태에 있기 때문에, 전압(V1)의 샘플링에 의한 전위의 변동에 따라 상승한다. 또한 도 7에서는 설명을 쉽게 하기 위하여, 노드(FN)의 기생 용량이 용량 소자(52_1 내지 52_N)의 용량에 비하여 매우 작은 것으로 하여 설명한다. 그러므로 노드(FN)의 전위 상승은 V1로서 도시하였다. 그 후 신호(SW_1)를 L레벨로 하여, 노드(FN)에 전압(V1)이 유지된다.
시각(T2)에서는 신호(SW_2)를 H레벨로 하여, 신호(SBUF)의 전압(V2)을 용량 소자(52_2)의 한쪽 전극에 인가한다. 용량 소자(52_2)의 다른 쪽 전극의 전위에 상당하는 노드(FN)는 전기적으로 부유 상태에 있기 때문에, 전압(V2)의 샘플링에 의한 전위의 변동에 따라 상승한다. 노드(FN)의 전위 상승은 V1에서 V2만큼 상승한 V1+V2로서 도시하였다. 그 후 신호(SW_2)를 L레벨로 하여, 노드(FN)에 전압(V1+V2)이 유지된다.
시각(T3)에서는 신호(SW_3)를 H레벨로 하여, 신호(SBUF)의 전압(V3)을 용량 소자(52_3)의 한쪽 전극에 인가한다. 용량 소자(52_3)의 다른 쪽 전극의 전위에 상당하는 노드(FN)는 전기적으로 부유 상태에 있기 때문에, 전압(V3)의 샘플링에 의한 전위의 변동에 따라 상승한다. 노드(FN)의 전위 상승은 V1+V2에서 V3만큼 상승한 V1+V2+V3으로서 도시하였다. 그 후 신호(SW_3)를 L레벨로 하여, 노드(FN)에 전압(V1+V2+V3)이 유지된다.
시각(T4)에서는 신호(SW_4)를 H레벨로 하여, 신호(SBUF)의 전압(V4)을 용량 소자(52_4)의 한쪽 전극에 인가한다. 용량 소자(52_4)의 다른 쪽 전극의 전위에 상당하는 노드(FN)는 전기적으로 부유 상태에 있기 때문에, 전압(V4)의 샘플링에 의한 전위의 변동에 따라 상승한다. 노드(FN)의 전위 상승은 V1+V2+V3에서 V4만큼 상승한 V1+V2+V3+V4로서 도시하였다. 그 후 신호(SW_4)를 L레벨로 하여, 노드(FN)에 전압(V1+V2+V3+V4)이 유지된다.
또한 도 7에서는 노드(FN)의 전위의 변동에 대하여 설명을 쉽게 하기 위하여, 샘플링하여 얻어지는 전압이 그대로 가산되는 것으로 하여 설명하였지만, 실제의 회로 구성에서는 배선 사이 및 트랜지스터 등의 소자에 기생 용량이 존재한다. 그러므로 노드(FN)에서는 가산에 따른 전압, 예를 들어 (V1+V2+V3+V4)/a(a: 정수(定數))가 얻어진다.
상술한 바와 같은 동작으로, 노드(FN)에는 샘플링하여 얻어진 전압을 가산한 전압을 유지할 수 있다. 유지한 전압은 소스 폴로어 회로를 통하여 소정의 타이밍으로 A/D 변환 회로(14)에 출력할 수 있다.
도 3 내지 도 7에서 설명한 동작을 실행할 수 있으므로, 본 발명의 일 형태의 반도체 장치(100A, 100B)는 센서가 있는 신호 처리 장치로서 기능하는 반도체 장치에 있어서, 저소비 전력화를 달성하는, 신규 구성을 가지는 반도체 장치로 할 수 있다. 본 발명의 일 형태는 센서가 있는 신호 처리 장치로서 기능하는 반도체 장치에 있어서, 장시간의 구동을 실현할 수 있는, 신규 구성을 가지는 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 외부 온도의 변화가 큰 환경에서도 센서의 신호를 아날로그 전압으로서 유지할 수 있는, 신규 구성을 가지는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 센서가 있는 신호 처리 장치로서 기능하는 반도체 장치에 있어서, 저소비 전력이며, 정도가 높은 샘플링이 가능한, 신규 구성을 가지는 반도체 장치를 제공할 수 있다.
상기 도 3 및 도 4에서 설명한 신호 유지 회로(31_1 내지 31_N)를 가지는 반도체 장치(100A)의 동작에 대하여 도 8의 (A) 내지 (C)를 사용하여 설명한다.
도 8의 (A)는 반도체 장치(100A)에서의 2개의 동작을 기간마다 나누어 도시한 것이다. 도 8의 (A)에서는, 기간(61)과 기간(62)이 번갈아 전환되는 상태가 도시되어 있다.
기간(61)은 A/D 변환 회로(14)를 비동작으로 하고, 센서(11)의 신호를 정기적으로 샘플링하는 기간에 상당한다. 기간(61)에 있어서, 센서(11)의 신호의 샘플링은 시각(T1 내지 TN)으로서 도시하였다. 기간(61)에서 기간(62)으로의 전환은, 호스트 컨트롤러(110)의 제어에 의하여 수행되거나, 또는 센서(11)에서의 샘플링 수가 샘플 홀드 회로(13_1 내지 13_N)에서 유지 가능한 수, 구체적으로는 샘플 홀드 회로(13_1 내지 13_N)의 개수에 달한 시점에서 자율적으로 수행되는 구성이 바람직하다.
기간(61)에서의 반도체 장치(100A)의 상태에 대하여 도 8의 (B)에 도시한 블록도를 사용하여 설명할 수 있다. 도 8의 (B)의 블록도에서는, 정지 상태 또는 기능하고 있지 않는 구성을 점선으로 도시하고, 동작하는 상태로서 기능하고 있는 구성을 실선으로 도시하였다. 센서(11)의 신호의 샘플링을 수행하는 기간에서는, 센서(11), 앰프 회로(12), 샘플 홀드 회로(13_1 내지 13_N), 및 제어하기 위한 인터페이스 회로(15)를 동작시키고, A/D 변환 회로(14) 및 호스트 컨트롤러(110)를 비동작으로 할 수 있다. 즉 인터페이스 회로(15)는 제어를 수행하는 기간(61)에 있어서, 센서(11)의 신호를 앰프 회로(12)에 입력하고, 앰프 회로(12)의 출력 신호를 샘플 홀드 회로(13)에 유지한다.
기간(62)은 A/D 변환 회로(14)를 동작시켜, 기간(61)에서 샘플링하여 얻어지는 복수의 아날로그 전압을 A/D 변환하여, 호스트 컨트롤러(110)에 출력하는 기간에 상당한다. 즉 인터페이스 회로(15)는 제어를 수행하는 기간(62)에 있어서, 샘플 홀드 회로(13)에 유지한 전압을 A/D 변환 회로(14)에 출력하여 얻어지는 디지털 신호를 인터페이스 회로(15)에 출력한다. 기간(62)에 있어서, 센서(11)의 신호의 샘플링은 정지되는 것이 바람직하다.
기간(62)에서 기간(61)으로의 전환은, 호스트 컨트롤러(110)의 제어에 의하여 수행되거나, 또는 반도체 장치(100A)로부터 호스트 컨트롤러(110)로의 데이터의 송신이 완료한 시점에서 자율적으로 수행되는 구성이 바람직하다.
기간(62)에서의 반도체 장치(100A)의 상태에 대하여 도 8의 (C)에 도시한 블록도를 사용하여 설명할 수 있다. 도 8의 (C)의 블록도에서는, 정지 상태 또는 기능하고 있지 않는 구성을 점선으로 도시하고, 동작하는 상태로서 기능하고 있는 구성을 실선으로 도시하였다. 샘플 홀드 회로(13_1 내지 13_N)에서 유지하는, 아날로그 전압에 따른 센서(11)로 취득한 데이터를 호스트 컨트롤러(110)에 송신하는 기간에서는, A/D 변환 회로(14), 인터페이스 회로(15), 및 호스트 컨트롤러(110)를 동작시키고, 센서(11) 및 앰프 회로(12)를 비동작으로 할 수 있다.
도 8의 (A)에 도시한 바와 같이, 기간(61)에 상당하는 도 8의 (B)의 동작은 기간(62)에 상당하는 도 8의 (C)의 동작보다 긴 구성으로 한다. 본 발명의 일 형태의 반도체 장치는 복수의 아날로그 전압을 유지하는 구성으로 할 수 있다. 그러므로 A/D 변환 회로를 정지하고 센서 신호의 샘플링 동작을 수행하는 기간(61)과, A/D 변환 회로를 동작시켜 유지해 놓은 아날로그 전압의 A/D 변환을 수행하는 기간(62)을 전환하여 수행하는 구성으로 할 수 있어, 일정 기간마다의 센싱 데이터의 취득과 저소비 전력화의 양립을 달성할 수 있다. A/D 변환 회로의 구동을 최소한으로 억제함으로써, 배터리의 전력에 의한 장시간의 구동을 실현할 수 있는 반도체 장치로 할 수 있다.
상기 도 5 및 도 7에서 설명한 신호 유지 회로(31A)를 가지는 반도체 장치(100B)의 동작에 대하여 도 9의 (A) 내지 (C)를 사용하여 설명한다.
도 9의 (A)는 반도체 장치(100B)에서의 2개의 동작을 기간마다 나누어 도시한 것이다. 도 9의 (A)에서는, 기간(61)과 기간(62)이 번갈아 전환되는 상태가 도시되어 있다. 도 9의 (A)에서의 설명은 도 8의 (A)에서의 설명과 같다.
기간(61)에서의 반도체 장치(100B)의 상태에 대하여 도 9의 (B)에 도시한 블록도를 사용하여 설명할 수 있다. 도 9의 (B)의 블록도에서는, 정지 상태 또는 기능하고 있지 않는 구성을 점선으로 도시하고, 동작하는 상태로서 기능하고 있는 구성을 실선으로 도시하였다. 센서(11)의 신호의 샘플링을 수행하는 기간에서는, 센서(11), 앰프 회로(12), 샘플 홀드 회로(13A), 및 제어하기 위한 인터페이스 회로(15)를 동작시키고, A/D 변환 회로(14) 및 호스트 컨트롤러(110)를 비동작으로 할 수 있다.
기간(62)에서의 반도체 장치(100B)의 상태에 대하여 도 9의 (C)에 도시한 블록도를 사용하여 설명할 수 있다. 도 9의 (C)의 블록도에서는, 정지 상태 또는 기능하고 있지 않는 구성을 점선으로 도시하고, 동작하는 상태로서 기능하고 있는 구성을 실선으로 도시하였다. 샘플 홀드 회로(13_1 내지 13_N)에서 유지하는, 아날로그 전압에 따른 센서(11)로 취득한 데이터를 호스트 컨트롤러(110)에 송신하는 기간에서는, A/D 변환 회로(14), 인터페이스 회로(15), 및 호스트 컨트롤러(110)를 동작시키고, 센서(11) 및 앰프 회로(12)를 비동작으로 할 수 있다.
도 8의 (A) 내지 (C) 및 도 9의 (A) 내지 (C)의 동작에서는, 기간(61)에 있어서 A/D 변환 회로(14) 등 소비 전력이 큰 회로에 대한 전력 공급의 정지(파워 게이팅)를 수행할 수 있다. 결과적으로 배터리의 전력 소비가 억제될 수 있어, 반도체 장치는 장기간에 걸쳐 자율적으로 동작할 수 있다.
도 10의 (A)는 복수의 반도체 장치(100_1 내지 100_n)(n은 1 이상의 자연수)와, 호스트 컨트롤러(110)의 구성예를 설명하기 위한 블록도이다. 도 10의 (A)에 도시한 호스트 컨트롤러(110)는 일례로서, 제어 블록(200), 메인 CPU(201), 주변 회로(202), 및 통신용 회로 블록(203)을 가진다. 또한 도 10의 (A)에서는 호스트 컨트롤러(110)가 수집한 데이터를 송신하는 상기 기기로서 클라우드(299)를 도시하였다.
제어 블록(200)은 반도체 장치(100_1 내지 100_n)와 동기화되어, 내부의 회로의 간헐 구동을 자율적으로 수행하는 기능을 가지는 회로 블록이다. 제어 블록(200)은, 반도체 장치(100_1 내지 100_n)의 샘플 홀드 회로(13)로 수집한 아날로그 전압에 따른 데이터를 수집하기 위한 제어 신호를 송신하는 기능, 반도체 장치(100_1 내지 100_n)가 송신한 신호를 수신하는 기능을 가진다.
메인 CPU(201) 및 주변 회로(202)는, 호스트 컨트롤러(110) 내의 제어를 수행하기 위한 프로세서, 데이터를 기억하기 위한 메모리, 및 발진기 등을 가지는 회로 블록이다.
통신용 회로 블록(203)은, 호스트 컨트롤러(110)가 반도체 장치(100_1 내지 100_n)로부터 수집한 각종 데이터를 클라우드(299)에 송신하는 기능, 및 호스트 컨트롤러(110)가 필요한 데이터를 클라우드(299)로부터 취득하는 기능을 가진다.
또한 도 10의 (A)에서는 하나의 호스트 컨트롤러에 대하여 복수의 반도체 장치를 제공하는 구성을 도시하였지만, 하나의 호스트 컨트롤러에 대하여 하나의 반도체 장치를 제공하는 구성이어도 좋다. 또한 도 10의 (B)에 도시한 바와 같이, 복수의 반도체 장치(100_1, 100_2)로부터, 복수의 호스트 컨트롤러(110_1, 110_2), 및 클라우드(299)가 필요한 데이터를 수집하는 구성으로 할 수도 있다.
반도체 장치의 저소비 전력화를 달성함으로써, 장시간에 걸쳐 자율적으로 동작할 수 있는 복수의 센서에 의한 데이터의 취득이 가능하다. 그러므로 편리성이 우수한 센서 시스템을 구축할 수 있다.
도 11의 (A), (B)에는 상술한 샘플 홀드 회로(13)의 각 트랜지스터에 적용할 수 있는 회로 구성의 변형예를 나타내었다.
도 1의 (B) 등에서 트랜지스터(21 내지 23)를, 백 게이트 전극을 가지지 않은 톱 게이트 구조 또는 보텀 게이트 구조의 트랜지스터로서 도시하였지만, 트랜지스터(21 내지 23)의 구조는 이에 한정되지 않는다. 예를 들어 도 11의 (A)에 도시한 샘플 홀드 회로(13B)와 같이, 백 게이트 전극선(BGL)에 접속된 백 게이트 전극을 가지는 트랜지스터(21A 내지 23A)로 하여도 좋다. 도 11의 (A)의 구성으로 함으로써 트랜지스터(21A 내지 23A)의 상태를 외부에서 제어하기 쉽게 할 수 있다.
또는 도 11의 (B)에 도시한 샘플 홀드 회로(13C)와 같이, 게이트 전극에 접속된 백 게이트 전극을 가지는 트랜지스터(21B 내지 23B)로 하여도 좋다. 도 11의 (B)의 구성으로 함으로써 트랜지스터(21B 내지 23B)를 흐르는 전류량을 늘릴 수 있다.
또는 도 12에 도시한 샘플 홀드 회로(13D)의 구성으로 하여도 좋다. 도 12에는 도 1의 (B)의 구성에 더하여, 스위치(27), 복수의 용량 소자(28), 및 콤퍼레이터(29)를 가진다. 스위치(27) 및 복수의 용량 소자(28)는 백 게이트 전극선(BGL)에 인가되는 전압을 조정하여 트랜지스터(22C)의 문턱 전압을 조정하는 기능을 가진다. 문턱 전압의 조정은 콤퍼레이터(29)가 참조 전압(VREF)을 참조하여 신호(SSH)의 전압을 모니터하고, 콤퍼레이터(29)의 출력에 따라 용량 소자(28)의 한쪽 전극에 공급하는 신호(DA1 내지 DAN)를 변화시킴으로써 수행된다. 상기 구성으로 함으로써 트랜지스터(22C)와 트랜지스터(23)의 문턱 전압을 일치시킬 수 있다.
여기까지 설명한 본 발명의 일 형태의 반도체 장치는 복수의 아날로그 전압을 유지하는 구성으로 할 수 있다. 그러므로 A/D 변환 회로를 정지시켜 수행하는 센서 신호의 샘플링 동작과, A/D 변환 회로를 동작시켜 유지해 놓은 아날로그 전압의 A/D 변환을 수행하는 동작을 전환하여 수행하는 구성으로 할 수 있어, 일정 기간마다의 센싱 데이터의 취득과 저소비 전력화의 양립을 달성할 수 있다. A/D 변환 회로의 구동을 최소한으로 억제함으로써, 배터리의 전력에 의한 장시간의 구동을 실현할 수 있는 반도체 장치로 할 수 있다.
(실시형태 2)
본 실시형태에서는 앞의 실시형태에서 설명한 반도체 장치의 구성에 적용할 수 있는 트랜지스터의 구성, 구체적으로는 다른 전기 특성을 가지는 트랜지스터를 적층하여 제공하는 구성에 대하여 설명한다. 특히 본 실시형태에서는 반도체 장치를 구성하는 지연 회로가 가지는 각 트랜지스터의 구성에 대하여 설명한다. 상기 구성으로 함으로써 반도체 장치의 설계 자유도를 높일 수 있다. 또한 다른 전기 특성을 가지는 트랜지스터를 적층하여 제공함으로써 반도체 장치의 집적도를 높일 수 있다.
도 13에 나타내어진 반도체 장치는 트랜지스터(300)와, 트랜지스터(500)와, 용량 소자(600)를 가진다. 도 15의 (A)는 트랜지스터(500)의 채널 길이 방향의 단면도이고, 도 15의 (B)는 트랜지스터(500)의 채널 폭 방향의 단면도이고, 도 15의 (C)는 트랜지스터(300)의 채널 폭 방향의 단면도이다.
트랜지스터(500)는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(OS 트랜지스터)이다. 트랜지스터(500)는 오프 전류가 작기 때문에, 이를 반도체 장치가 가지는 OS 트랜지스터에 사용함으로써, 기록된 데이터를 장기간에 걸쳐 유지할 수 있다. 즉 리프레시 동작의 빈도가 적거나, 또는 리프레시 동작을 필요로 하지 않기 때문에, 반도체 장치의 소비 전력을 저감할 수 있다.
본 실시형태에서 설명하는 반도체 장치는, 도 13에 나타내어진 바와 같이 트랜지스터(300), 트랜지스터(500), 용량 소자(600)를 가진다. 트랜지스터(500)는 트랜지스터(300) 위쪽에 제공되고, 용량 소자(600)는 트랜지스터(300) 및 트랜지스터(500) 위쪽에 제공되어 있다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 또한 트랜지스터(300)는 예를 들어, 상기 실시형태에서의 A/D 변환 회로(14)가 가지는 트랜지스터 등에 적용할 수 있다.
트랜지스터(300)는 도 15의 (C)에 나타낸 바와 같이 반도체 영역(313)의 상면 및 채널 폭 방향의 측면이 절연체(315)를 개재(介在)하여 도전체(316)로 덮여 있다. 이와 같이, 트랜지스터(300)를 Fin형으로 함으로써, 실효적인 채널 폭이 증대되어, 트랜지스터(300)의 온 특성을 향상시킬 수 있다. 또한 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(300)의 오프 특성을 향상시킬 수 있다.
또한 트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
반도체 영역(313)에서 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는 Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여, 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)에는, 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 혹은 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전 재료를 사용할 수 있다.
또한 도전체의 재료에 따라 일함수가 결정되기 때문에, 상기 도전체의 재료를 선택함으로써 트랜지스터의 문턱 전압을 조정할 수 있다. 구체적으로는 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층으로 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
또한 도 13에 나타낸 트랜지스터(300)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다. 예를 들어 반도체 장치를 OS 트랜지스터만의 단극성 회로(n채널형 트랜지스터만 등, 동극성의 트랜지스터로 이루어지는 것을 의미함)로 하는 경우, 도 14에 나타내어진 바와 같이, 트랜지스터(300)의 구성을 산화물 반도체를 사용한 트랜지스터(500)와 같은 구성으로 하면 좋다. 또한 트랜지스터(500)의 자세한 사항에 대해서는 후술한다.
트랜지스터(300)를 덮어 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
또한 본 명세서에서 산화질화 실리콘이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 실리콘이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 또한 본 명세서에서 산화질화 알루미늄이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 알루미늄이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
절연체(322)는 그 아래쪽에 제공되는 트랜지스터(300) 등으로 인하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
또한 절연체(324)에는 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
수소의 이탈량은 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어 절연체(324)의 수소의 이탈량에 대해서는 TDS 분석 시의 막의 표면 온도가 50℃ 내지 500℃의 범위에서, 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(600) 또는 트랜지스터(500)와 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 가진다. 또한 플러그 또는 배선으로서의 기능을 가지는 도전체에는 복수의 구조를 통틀어 동일한 부호가 부여되는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선과 접속되는 플러그가 일체물이어도 좋다. 즉 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328), 도전체(330) 등)의 재료로서는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전 재료로 형성하는 것이 바람직하다. 저저항 도전 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 13에서, 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(350)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 가지는 절연체(350)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 구조인 것이 바람직하다.
절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어 도 13에서, 절연체(360), 절연체(362), 및 절연체(364)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성되어 있다. 도전체(366)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(360)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(366)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 가지는 절연체(360)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(364) 및 도전체(366) 위에 배선층을 제공하여도 좋다. 예를 들어 도 13에서, 절연체(370), 절연체(372), 및 절연체(374)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성되어 있다. 도전체(376)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(376)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(370)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(376)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 가지는 절연체(370)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(374) 및 도전체(376) 위에 배선층을 제공하여도 좋다. 예를 들어 도 13에서, 절연체(380), 절연체(382), 및 절연체(384)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성되어 있다. 도전체(386)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(386)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(380)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(386)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 가지는 절연체(380)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
상기에서, 도전체(356)를 포함하는 배선층, 도전체(366)를 포함하는 배선층, 도전체(376)를 포함하는 배선층, 및 도전체(386)를 포함하는 배선층에 대하여 설명하였지만, 본 실시형태에 따른 반도체 장치는 이에 한정되는 것이 아니다. 도전체(356)를 포함하는 배선층과 같은 배선층을 3층 이하로 하여도 좋고, 도전체(356)를 포함하는 배선층과 같은 배선층을 5층 이상으로 하여도 좋다.
절연체(384) 위에는 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)가 순차적으로 적층되어 제공되어 있다. 절연체(510), 절연체(512), 절연체(514), 및 절연체(516) 중 어느 것은 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다.
예를 들어 절연체(510) 및 절연체(514)에는 예를 들어 기판(311) 또는 트랜지스터(300)를 제공하는 영역 등으로부터 트랜지스터(500)를 제공하는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
또한 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(510) 및 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소와, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(500)로의 혼입을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 예를 들어 절연체(512) 및 절연체(516)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(512) 및 절연체(516)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)에는 도전체(518), 및 트랜지스터(500)를 구성하는 도전체(예를 들어 도전체(503)) 등이 매립되어 있다. 또한 도전체(518)는 용량 소자(600) 또는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(518)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히 절연체(510) 및 절연체(514)와 접하는 영역의 도전체(518)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(516) 위쪽에는 트랜지스터(500)가 제공되어 있다.
도 15의 (A), (B)에 나타내어진 바와 같이, 트랜지스터(500)는 절연체(514) 및 절연체(516)에 매립되도록 배치된 도전체(503)와, 절연체(516) 및 도전체(503) 위에 배치된 절연체(520)와, 절연체(520) 위에 배치된 절연체(522)와, 절연체(522) 위에 배치된 절연체(524)와, 절연체(524) 위에 배치된 산화물(530a)과, 산화물(530a) 위에 배치된 산화물(530b)과, 산화물(530b) 위에 서로 이격되어 배치된 도전체(542a) 및 도전체(542b)와, 도전체(542a) 및 도전체(542b) 위에 배치되고 도전체(542a)와 도전체(542b) 사이에 중첩되어 개구가 형성된 절연체(580)와, 개구의 저면 및 측면에 배치된 산화물(530c)과, 산화물(530c)의 형성면에 배치된 절연체(550)와, 절연체(550)의 형성면에 배치된 도전체(560)를 가진다.
또한 도 15의 (A), (B)에 나타낸 바와 같이, 산화물(530a), 산화물(530b), 도전체(542a), 및 도전체(542b)와 절연체(580) 사이에 절연체(544)가 배치되는 것이 바람직하다. 또한 도 15의 (A), (B)에 나타낸 바와 같이, 도전체(560)는 절연체(550)의 내측에 제공된 도전체(560a)와 도전체(560a)의 내측에 매립되도록 제공된 도전체(560b)를 가지는 것이 바람직하다. 또한 도 15의 (A), (B)에 나타낸 바와 같이, 절연체(580), 도전체(560), 및 절연체(550) 위에 절연체(574)가 배치되는 것이 바람직하다.
또한 아래에서, 산화물(530a), 산화물(530b), 및 산화물(530c)을 통틀어 산화물(530)이라고 하는 경우가 있다.
또한 트랜지스터(500)에서 채널이 형성되는 영역과 그 근방에서, 산화물(530a), 산화물(530b), 및 산화물(530c)의 3층을 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(530b)의 단층, 산화물(530b)과 산화물(530a)의 2층 구조, 산화물(530b)과 산화물(530c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한 트랜지스터(500)에서는 도전체(560)를 2층의 적층 구조로서 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(560)가 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다. 또한 도 13, 도 15의 (A)에 나타낸 트랜지스터(500)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
여기서 도전체(560)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(542a) 및 도전체(542b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 상술한 바와 같이, 도전체(560)는 절연체(580)의 개구, 및 도전체(542a)와 도전체(542b) 사이의 영역에 매립되도록 형성된다. 도전체(560), 도전체(542a), 및 도전체(542b)의 배치는 절연체(580)의 개구에 대하여 자기 정합(self-aligned)적으로 선택된다. 즉 트랜지스터(500)에서, 게이트 전극을 소스 전극과 드레인 전극 사이에 자기 정합적으로 배치시킬 수 있다. 따라서 도전체(560)를 위치를 맞추기 위한 마진의 제공없이 형성할 수 있기 때문에, 트랜지스터(500)의 점유 면적의 축소를 달성할 수 있다. 이로써 반도체 장치의 미세화, 고집적화를 달성할 수 있다.
또한 도전체(560)가 도전체(542a)와 도전체(542b) 사이의 영역에 자기 정합적으로 형성되기 때문에, 도전체(560)는 도전체(542a) 또는 도전체(542b)와 중첩되는 영역을 가지지 않는다. 이로써 도전체(560)와 도전체(542a) 및 도전체(542b) 사이에 형성되는 기생 용량을 저감할 수 있다. 따라서 트랜지스터(500)의 스위칭 속도를 향상시키고, 높은 주파수 특성을 가지게 할 수 있다.
도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전체(503)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우 도전체(503)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(500)의 문턱 전압을 제어할 수 있다. 특히 도전체(503)에 음의 전위를 인가함으로써, 트랜지스터(500)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(503)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
도전체(503)는 산화물(530) 및 도전체(560)와 중첩되도록 배치된다. 이에 의하여, 도전체(560) 및 도전체(503)에 전위를 인가한 경우, 도전체(560)로부터 발생하는 전계와 도전체(503)로부터 발생하는 전계가 연결되고, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다. 본 명세서 등에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 도전체(503)는 도전체(518)와 같은 구성이고, 절연체(514) 및 절연체(516)의 개구의 내벽에 접하여 도전체(503a)가 형성되고, 그 내측에 도전체(503b)가 형성된다. 또한 트랜지스터(500)에서는 도전체(503a) 및 도전체(503b)를 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(503)는 단층 또는 3층 이상의 적층 구조로 제공하는 구성을 가져도 좋다.
여기서 도전체(503a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전 재료를 사용하는 것이 바람직하다. 또한 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능으로 한다.
예를 들어 도전체(503a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(503b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다.
또한 도전체(503)가 배선의 기능을 겸하는 경우, 도전체(503b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전 재료를 사용하는 것이 바람직하다. 그 경우, 도전체(505)는 반드시 제공하지 않아도 된다. 또한 도전체(503b)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전 재료의 적층으로 하여도 좋다.
절연체(520), 절연체(522), 및 절연체(524)는 제 2 게이트 절연막으로서의 기능을 가진다.
여기서 산화물(530)과 접하는 절연체(524)에는 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 절연체를 사용하는 것이 바람직하다. 즉 절연체(524)에는 과잉 산소 영역이 형성되어 있는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물(530)에 접하여 제공함으로써, 산화물(530) 내의 산소 결손을 저감하여, 트랜지스터(500)의 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 가지는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 상기 과잉 산소 영역을 가지는 절연체와 산화물(530)을 접촉시켜 가열 처리, 마이크로파 처리, 및 RF 처리 중 어느 하나 또는 복수의 처리를 수행하여도 좋다. 상기 처리를 수행함으로써, 산화물(530) 내의 물 또는 수소를 제거할 수 있다. 예를 들어 산화물(530)에 있어서, VoH의 결합이 절단되는 반응, 바꿔 말하면 "VOH→VO+H"의 반응이 일어나, 탈수소화할 수 있다. 이때 발생한 수소의 일부는 산소와 결합하여 H2O로서 산화물(530) 또는 산화물(530) 근방의 절연체에서 제거되는 경우가 있다. 또한 수소의 일부는 도전체(542)로 확산 또는 포획(게터링이라고도 함)되는 경우가 있다.
또한 상기 마이크로파 처리는, 예를 들어 고밀도 플라스마를 발생시키는 전원을 가지는 장치 또는 기판 측에 RF를 인가하는 전원을 가지는 장치를 사용하면 적합하다. 예를 들어 산소를 포함하는 가스를 사용하고, 또한 고밀도 플라스마를 사용함으로써, 고밀도의 산소 라디칼을 생성할 수 있어, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 효율적으로 산화물(530) 또는 산화물(530) 근방의 절연체 내에 도입할 수 있다. 또한 상기 마이크로파 처리는 압력을 133Pa 이상, 바람직하게는 200Pa 이상, 더 바람직하게는 400Pa 이상으로 하면 좋다. 또한 마이크로파 처리를 수행하는 장치 내에 도입하는 가스로서, 예를 들어 산소와 아르곤을 사용하고, 산소 유량비(O2/(O2+Ar))가 50% 이하, 바람직하게는 10% 이상 30% 이하로 마이크로파 처리를 수행하면 좋다.
또한 트랜지스터(500)의 제작 공정에서, 산화물(530)의 표면이 노출된 상태로 가열 처리를 수행하는 것이 적합하다. 상기 가열 처리는 100℃ 이상 450℃ 이하, 바람직하게는 350℃ 이상 400℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이에 의하여 산화물(530)에 산소가 공급되어, 산소 결손(VO)의 저감을 달성할 수 있다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다. 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한 산화물(530)에 가산소화 처리를 수행함으로써, 산화물(530) 내의 산소 결손을, 공급된 산소에 의하여 수복(修復)하는 반응, 바꿔 말하면 "VO+O→null"의 반응을 촉진할 수 있다. 또한 산화물(530) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이로써 산화물(530) 내에 잔존한 수소가 산소 결손에 재결합하여 VOH가 형성되는 것을 억제할 수 있다.
또한 절연체(524)가 과잉 산소 영역을 가지는 경우, 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다.
절연체(522)가 산소나 불순물의 확산을 억제하는 기능을 가짐으로써, 산화물(530)이 가지는 산소는 절연체(520) 측으로 확산되지 않아 바람직하다. 또한 절연체(524)나 산화물(530)이 가지는 산소와 도전체(503)가 반응하는 것을 억제할 수 있다.
절연체(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연막으로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감하는 것이 가능해진다.
특히 불순물 및 산소 등의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터의 산소의 방출이나, 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(520)는 열적으로 안정되어 있는 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되어 있기 때문에 적합하다. 또한 high-k 재료의 절연체를 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정되어 있으며 비유전율이 높은 적층 구조의 절연체(520)나 절연체(526)를 얻을 수 있다.
또한 도 15의 (A), (B)의 트랜지스터(500)에서는 3층의 적층 구조로 이루어진 제 2 게이트 절연막으로서 절연체(520), 절연체(522), 및 절연체(524)가 도시되어 있지만, 제 2 게이트 절연막은 단층, 2층, 또는 4층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
트랜지스터(500)는 채널 형성 영역을 포함하는 산화물(530)에, 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어 산화물(530)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 특히 산화물(530)로서 적용할 수 있는 In-M-Zn 산화물은 CAAC-OS, CAC-OS인 것이 바람직하다. 또한 산화물(530)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
또한 트랜지스터(500)에는 캐리어 농도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물의 캐리어 농도를 낮추는 경우에는 금속 산화물 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 금속 산화물 내의 불순물로서는 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 금속 산화물 내에 산소 결손을 형성하는 경우가 있다. 또한 산화물(530) 내의 산소 결손에 수소가 들어간 경우, 산소 결손과 수소가 결합하여 VOH를 형성하는 경우가 있다. VOH는 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 많이 포함되어 있는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또한 금속 산화물 내의 수소는 열, 전계 등의 스트레스로 이동하기 쉽기 때문에 금속 산화물에 많은 수소가 포함되면, 트랜지스터의 신뢰성이 악화될 우려도 있다. 본 발명의 일 형태에서는 산화물(530) 내의 VOH를 가능한 한 저감하고, 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 금속 산화물을 얻기 위해서는 금속 산화물 내의 수분, 수소 등의 불순물을 제거하는 것(탈수, 탈수소화 처리라고 기재하는 경우가 있음)과, 금속 산화물에 산소를 공급하여 산소 결손을 보전하는 것(가산소화 처리라고 기재하는 경우가 있음)이 중요하다. VOH 등의 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
산소 결손에 수소가 들어간 결함은 금속 산화물의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 금속 산화물은 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는, 금속 산화물의 파라미터로서 도너 농도가 아니라 전계가 인가되지 않은 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉 본 명세서 등에 기재되는 '캐리어 농도'는 '도너 농도'로 바꿔 말할 수 있는 경우가 있다.
따라서, 금속 산화물을 산화물(530)에 사용하는 경우, 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에 있어서, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 산화물(530)에 금속 산화물을 사용하는 경우, 채널 형성 영역의 금속 산화물의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더욱 바람직하고, 1×1012cm-3 미만인 것이 더욱 바람직하다. 또한 채널 형성 영역의 금속 산화물의 캐리어 농도의 하한값에 대해서는 특별히 한정은 없지만, 예를 들어 1×10-9cm- 3로 할 수 있다.
또한 산화물(530)에 금속 산화물을 사용하는 경우, 도전체(542)(도전체(542a) 및 도전체(542b))와 산화물(530)이 접함으로써, 산화물(530) 내의 산소가 도전체(542)로 확산되어, 도전체(542)가 산화되는 경우가 있다. 도전체(542)가 산화됨으로써, 도전체(542)의 도전율이 저하하는 개연성이 높다. 또한 산화물(530) 내의 산소가 도전체(542)로 확산되는 것을 도전체(542)가 산화물(530) 내의 산소를 흡수한다고 바꿔 말할 수 있다.
또한 산화물(530) 내의 산소가 도전체(542)(도전체(542a) 및 도전체(542b))로 확산됨으로써, 도전체(542a)와 산화물(530b) 사이 및 도전체(542b)와 산화물(530b) 사이에 이층(異層)이 형성되는 경우가 있다. 상기 이층은 도전체(542)보다 산소를 많이 포함하기 때문에, 상기 이층은 절연성을 가지는 것으로 추정된다. 이때 도전체(542)와, 상기 이층과, 산화물(530b)의 3층 구조는 금속-절연체-반도체로 이루어지는 3층 구조로 간주할 수 있고, MIS(Metal-Insulator-Semiconductor) 구조라고 부르거나, 또는 주로 MIS 구조를 가지는 다이오드 접합 구조라고 부르는 경우가 있다.
또한 상기 이층은 도전체(542)와 산화물(530b) 사이에 형성되는 것에 한정되지 않고, 예를 들어 이층이 도전체(542)와 산화물(530c) 사이에 형성되는 경우나, 도전체(542)와 산화물(530b) 사이 및 도전체(542)와 산화물(530c) 사이에 형성되는 경우가 있다.
또한 산화물(530)에서 채널 형성 영역으로서 기능하는 금속 산화물은 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(530)은 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다.
또한 산화물(530)은 각 금속 원자의 원자수비가 상이한 산화물로 이루어지는 적층 구조를 가지는 것이 바람직하다. 구체적으로는 산화물(530a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530c)은 산화물(530a) 또는 산화물(530b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한 산화물(530a) 및 산화물(530c)의 전도대 하단의 에너지가 산화물(530b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 또한 바꿔 말하면 산화물(530a) 및 산화물(530c)의 전자 친화력이 산화물(530b)의 전자 친화력보다 작은 것이 바람직하다.
여기서 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고 할 수도 있다. 이와 같이 하기 위해서는 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는 산화물(530a)과 산화물(530b), 산화물(530b)과 산화물(530c)이, 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-Ga-Zn 산화물인 경우, 산화물(530a) 및 산화물(530c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하는 것이 좋다.
이때 캐리어의 주된 경로는 산화물(530b)이다. 산화물(530a), 산화물(530c)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면, 및 산화물(530b)과 산화물(530c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아져, 트랜지스터(500)는 높은 온 전류를 얻을 수 있다.
산화물(530b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(542a) 및 도전체(542b)가 제공된다. 도전체(542a) 및 도전체(542b)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 가지기 때문에 바람직하다.
또한 도 15에서는 도전체(542a) 및 도전체(542b)를 단층 구조로서 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 질화 탄탈럼막과 텅스텐막을 적층하는 것이 좋다. 또한 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한 도 15의 (A)에 나타낸 바와 같이, 산화물(530)과 도전체(542a)(도전체(542b)) 사이의 계면과 그 근방에는 저저항 영역으로서 영역(543a) 및 영역(543b)이 형성되는 경우가 있다. 이때 영역(543a)은 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 영역(543b)은 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다. 또한 영역(543a)과 영역(543b) 사이의 영역에 채널 형성 영역이 형성된다.
상기 도전체(542a)(도전체(542b))를 산화물(530)과 접하도록 제공함으로써, 영역(543a)(영역(543b))의 산소 농도가 저감되는 경우가 있다. 또한 영역(543a)(영역(543b))에, 도전체(542a)(도전체(542b))에 포함되는 금속과, 산화물(530)의 성분을 포함하는 금속 화합물층이 형성되는 경우가 있다. 이와 같은 경우, 영역(543a)(영역(543b))의 캐리어 농도가 증가하고, 영역(543a)(영역(543b))은 저저항 영역이 된다.
절연체(544)는 도전체(542a) 및 도전체(542b)를 덮도록 제공되어, 도전체(542a) 및 도전체(542b)의 산화를 억제한다. 이때 절연체(544)는 산화물(530)의 측면을 덮어 절연체(524)와 접하도록 제공되어도 좋다.
절연체(544)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 네오디뮴, 란타넘, 또는 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 또한 절연체(544)로서 질화산화 실리콘 또는 질화 실리콘 등도 사용할 수 있다.
특히 절연체(544)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로 추후의 공정에서의 열처리에서, 결정화하기 어렵기 때문에 바람직하다. 또한 도전체(542a) 및 도전체(542b)가 내산화성을 가지는 재료인 경우, 또는 산소를 흡수하여도 도전성이 현저히 저하하지 않는 경우에는 절연체(544)는 필수 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(544)를 가짐으로써, 절연체(580)에 포함되는 물 및 수소 등의 불순물이 산화물(530c), 절연체(550)를 통하여 산화물(530b)로 확산되는 것을 억제할 수 있다. 또한 절연체(580)가 가지는 과잉 산소에 의하여 도전체(560)가 산화되는 것을 억제할 수 있다.
절연체(550)는 제 1 게이트 절연막으로서 기능한다. 절연체(550)는 산화물(530c)의 내측(상면 및 측면)에 접촉하여 배치되는 것이 바람직하다. 절연체(550)는 상술한 절연체(524)와 마찬가지로, 산소를 과잉으로 포함하고 또한 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다.
구체적으로는 과잉 산소를 포함하는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
가열에 의하여 산소가 방출되는 절연체를 절연체(550)로서 산화물(530c)의 상면에 접촉하여 제공함으로써, 절연체(550)로부터 산화물(530c)을 통하여 산화물(530b)의 채널 형성 영역에 효과적으로 산소를 공급할 수 있다. 또한 절연체(524)와 마찬가지로, 절연체(550) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(550)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(550)가 가지는 과잉 산소를 효율적으로 산화물(530)에 공급하기 위하여 절연체(550)와 도전체(560) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(550)로부터 도전체(560)로의 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(550)로부터 도전체(560)로의 과잉 산소의 확산이 억제된다. 즉 산화물(530)에 공급하는 과잉 산소량의 감소를 억제할 수 있다. 또한 과잉 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 상기 금속 산화물로서는 절연체(544)에 사용할 수 있는 재료를 사용하면 좋다.
또한 절연체(550)는 제 2 게이트 절연막과 마찬가지로 적층 구조를 가져도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있으므로, 게이트 절연막으로서 기능하는 절연체를 high-k 재료와 열적으로 안정되어 있는 재료의 적층 구조로 함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능해진다. 또한 열적으로 안정되어 있으며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도 15의 (A), (B)에서는 2층 구조로서 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전 재료를 사용하는 것이 바람직하다. 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소로 인하여 도전체(560b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전 재료로서는 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 도전체(560a)로서, 산화물(530)에 적용할 수 있는 산화물 반도체를 사용할 수 있다. 그 경우, 도전체(560b)를 스퍼터링법으로 성막함으로써, 도전체(560a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한 도전체(560b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전 재료를 사용하는 것이 바람직하다. 또한 도전체(560b)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전 재료를 사용할 수 있다. 또한 도전체(560b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전 재료의 적층 구조로 하여도 좋다.
절연체(580)는 절연체(544)를 개재하여 도전체(542a) 및 도전체(542b) 위에 제공된다. 절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 예를 들어 절연체(580)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되어 있기 때문에 바람직하다. 특히 산화 실리콘 및 공공을 가지는 산화 실리콘은 추후의 공정에서 용이하게 과잉 산소 영역을 형성할 수 있으므로 바람직하다.
절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체(580)를, 산화물(530c)과 접하여 제공함으로써, 절연체(580) 내의 산소를 산화물(530c)을 통하여 산화물(530)에 효율적으로 공급할 수 있다. 또한 절연체(580) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
절연체(580)의 개구는 도전체(542a)와 도전체(542b) 사이의 영역과 중첩하여 형성된다. 이에 의하여, 도전체(560)는 절연체(580)의 개구, 및 도전체(542a)와 도전체(542b) 사이의 영역에 매립되도록 형성된다.
반도체 장치를 미세화하는 데 있어서, 게이트 길이를 짧게 하는 것이 요구되지만, 도전체(560)의 도전성이 낮아지지 않도록 할 필요가 있다. 이를 위하여 도전체(560)의 막 두께를 두껍게 하면, 도전체(560)는 종횡비가 높은 형상이 될 수 있다. 본 실시형태에서는 도전체(560)를 절연체(580)의 개구에 매립되도록 제공하기 때문에, 도전체(560)를 종횡비가 높은 형상으로 하여도 공정 중에 도전체(560)가 무너지는 일 없이 형성할 수 있다.
절연체(574)는 절연체(580)의 상면, 도전체(560)의 상면, 및 절연체(550)의 상면에 접촉하여 제공되는 것이 바람직하다. 절연체(574)를 스퍼터링법으로 성막함으로써, 절연체(550) 및 절연체(580)에 과잉 산소 영역을 제공할 수 있다. 이로써 이 과잉 산소 영역으로부터 산화물(530) 내에 산소를 공급할 수 있다.
예를 들어 절연체(574)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히 산화 알루미늄은 배리어성이 높아 0.5nm 이상 3.0nm 이하의 박막이어도 수소 및 질소의 확산을 억제할 수 있다. 따라서 스퍼터링법으로 성막한 산화 알루미늄은 산소 공급원이면서 수소 등의 불순물의 배리어막으로서의 기능도 가질 수 있다.
또한 절연체(574) 위에 층간막으로서 기능하는 절연체(581)를 제공하는 것이 바람직하다. 절연체(581)는 절연체(524) 등과 마찬가지로 막 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한 절연체(581), 절연체(574), 절연체(580), 및 절연체(544)에 형성된 개구에 도전체(540a) 및 도전체(540b)를 배치한다. 도전체(540a) 및 도전체(540b)는 도전체(560)를 끼워 대향하여 제공된다. 도전체(540a) 및 도전체(540b)는 후술하는 도전체(546) 및 도전체(548)와 같은 구성이다.
절연체(581) 위에는 절연체(582)가 제공되어 있다. 절연체(582)는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다. 따라서 절연체(582)에는 절연체(514)와 같은 재료를 사용할 수 있다. 예를 들어 절연체(582)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소와, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(500)로의 혼입을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 절연체(582) 위에는 절연체(586)가 제공되어 있다. 절연체(586)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(586)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(520), 절연체(522), 절연체(524), 절연체(544), 절연체(580), 절연체(574), 절연체(581), 절연체(582), 및 절연체(586)에는 도전체(546) 및 도전체(548) 등이 매립되어 있다.
도전체(546) 및 도전체(548)는 용량 소자(600), 트랜지스터(500), 또는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(546) 및 도전체(548)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 트랜지스터(500)의 형성 후, 트랜지스터(500)를 둘러싸도록 개구를 형성하고, 상기 개구를 덮도록 수소 또는 물에 대한 배리어성이 높은 절연체를 형성하여도 좋다. 상술한 배리어성이 높은 절연체로 트랜지스터(500)를 둘러쌈으로써, 외부로부터 수분 및 수소가 침입하는 것을 방지할 수 있다. 또는 복수의 트랜지스터(500)를 통틀어 수소 또는 물에 대한 배리어성이 높은 절연체로 둘러싸도 좋다. 또한 트랜지스터(500)를 둘러싸도록 개구를 형성하는 경우, 예를 들어 절연체(514) 또는 절연체(522)에 도달하는 개구를 형성하고, 절연체(514) 또는 절연체(522)에 접하도록 상술한 배리어성이 높은 절연체를 형성하면, 트랜지스터(500)의 제작 공정의 일부를 겸할 수 있기 때문에 적합하다. 또한 수소 또는 물에 대한 배리어성이 높은 절연체로서는 예를 들어, 절연체(522)와 같은 재료를 사용하면 좋다.
이어서, 트랜지스터(500) 위쪽에는 용량 소자(600)가 제공되어 있다. 용량 소자(600)는 도전체(610)와, 도전체(620)와, 절연체(630)를 가진다.
또한 도전체(546) 및 도전체(548) 위에 도전체(612)를 제공하여도 좋다. 도전체(612)는 트랜지스터(500)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(610)는 용량 소자(600)의 전극으로서의 기능을 가진다. 또한 도전체(612) 및 도전체(610)는 동시에 형성할 수 있다.
도전체(612) 및 도전체(610)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전 재료를 적용할 수도 있다.
도 13에서는 도전체(612) 및 도전체(610)를 단층 구조로서 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(630)를 개재하여 도전체(610)와 중첩되도록 도전체(620)를 제공한다. 또한 도전체(620)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한 도전체 등의 다른 구조와 동시에 형성하는 경우에는 저저항 금속 재료인 Cu(구리)나 Al(알루미늄) 등을 사용하면 좋다.
도전체(620) 및 절연체(630) 위에는 절연체(640)가 제공되어 있다. 절연체(640)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한 절연체(640)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
본 구조를 사용함으로써, 산화물 반도체를 가지는 트랜지스터가 사용된 반도체 장치에 있어서, 미세화 또는 고집적화를 달성할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 응용예에 대하여 설명한다.
<전자 부품의 제작 방법예>
도 16의 (A)는 전자 부품의 제작 방법예를 나타낸 흐름도이다. 전자 부품은 반도체 패키지 또는 IC용 패키지라고도 한다. 이하에서 설명하는 전자 부품은 반도체 장치가 가지는 각 트랜지스터를 포함하는 전자 부품에 상당한다.
트랜지스터로 구성되는 반도체 장치는 조립 공정(후공정)을 거쳐, 프린트 기판에 탈착할 수 있는 부품이 복수 조합됨으로써 완성된다. 후공정은 도 16의 (A)에 나타내어진 각 공정을 거침으로써 완성될 수 있다. 구체적으로는 전(前)공정에서 얻어지는 소자 기판이 완성(단계 ST71)된 후, 기판의 뒷면을 연삭한다. 이 단계에서 기판을 박막화시켜, 전공정에서의 기판의 휘어짐 등을 저감하고, 부품의 소형화를 달성한다. 다음으로 기판을 복수의 칩으로 분리하는 다이싱 공정을 수행한다(단계 ST72).
도 16의 (B)는 다이싱 공정이 수행되기 전의 반도체 웨이퍼(7100)의 상면도이다. 도 16의 (C)는 도 16의 (B)의 부분 확대도이다. 반도체 웨이퍼(7100)에는 복수의 회로 영역(7102)이 제공되어 있다. 회로 영역(7102)에는 본 발명의 형태에 따른 반도체 장치가 제공되어 있다.
복수의 회로 영역(7102)은 각각이 분리 영역(7104)으로 둘러싸인다. 분리 영역(7104)과 중첩되는 위치에 분리선('다이싱라인'이라고도 함)(7106)이 설정된다. 다이싱 공정 ST72에서는, 분리선(7106)을 따라 반도체 웨이퍼(7100)를 절단함으로써, 회로 영역(7102)을 포함하는 칩(7110)을 반도체 웨이퍼(7100)로부터 잘라낸다. 도 16의 (D)에 칩(7110)의 확대도를 나타내었다.
분리 영역(7104)에 도전층이나 반도체층을 제공하여도 좋다. 분리 영역(7104)에 도전층이나 반도체층을 제공함으로써, 다이싱 공정 시에 생길 수 있는 ESD(Electro Static Discharge)를 완화시켜, 다이싱 공정에 기인하는 수율의 저하를 방지할 수 있다. 또한 일반적으로 다이싱 공정은 기판의 냉각, 절삭 지스러기의 제거, 대전 방지 등을 목적으로, 탄산 가스 등을 용해시켜 비저항을 낮춘 순수를 절삭부에 공급하면서 수행한다. 분리 영역(7104)에 도전층이나 반도체층을 제공함으로써, 상기 순수의 사용량을 삭감할 수 있다. 따라서 반도체 장치의 생산 비용을 저감할 수 있다. 또한 반도체 장치의 생산성을 높일 수 있다.
단계 ST72를 수행한 후, 분리한 칩을 각각 픽업하여 리드 프레임 위에 탑재하여 접합하는 다이 본딩 공정을 수행한다(단계 ST73). 다이 본딩 공정에서의 칩과 리드 프레임의 접착 방법은 제품에 적합한 방법을 선택하는 것이 좋다. 예를 들어 접착은 수지나 테이프에 의하여 수행하는 것이 좋다. 다이 본딩 공정은 인터포저 위에 칩을 탑재하여 접합하여도 좋다. 와이어 본딩 공정에서, 리드 프레임의 리드와 칩 위의 전극을 금속의 세선(와이어)으로 전기적으로 접속한다(단계 ST74). 금속의 세선에는 은선이나 금선을 사용할 수 있다. 와이어 본딩은 볼 본딩과 웨지 본딩 중 어느 것이어도 좋다.
와이어 본딩된 칩에는 에폭시 수지 등으로 밀봉되는 몰딩 공정이 실시된다(단계 ST75). 몰딩 공정을 수행함으로써 전자 부품의 내부가 수지로 충전되어, 기계적인 외력에 의한, 내장되는 회로부나 와이어에 대한 손상을 저감할 수 있고, 또한 수분이나 먼지로 인한 특성 열화를 저감할 수 있다. 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(단계 ST76). 도금 처리에 의하여 리드의 녹을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실하게 수행할 수 있다. 패키지의 표면에 인자 처리(마킹)를 실시한다(단계 ST77). 검사 공정(단계 ST78)을 거쳐, 전자 부품이 완성된다(단계 ST79).
완성된 전자 부품의 사시 모식도를 도 16의 (E)에 나타내었다. 도 16의 (E)에서는, 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 나타내었다. 도 16의 (E)에 나타내어진 바와 같이, 전자 부품(7000)은 리드(7001) 및 칩(7110)을 가진다.
전자 부품(7000)은, 예를 들어 프린트 기판(7002)에 실장된다. 이와 같은 전자 부품(7000)이 복수 조합되고, 각각이 프린트 기판(7002) 위에서 전기적으로 접속됨으로써 전자 기기에 탑재할 수 있다. 완성된 회로 기판(7004)은 전자 기기 등의 내부에 제공된다.
전자 부품(7000)은 센서 등의 부품과 조합하여 반도체 장치를 구성할 수 있다. 센서를 적용할 수 있는 형태로서는, 전자 기기나 배터리 등 정기적인 감시가 필요한 전자 부품에 제공하는 것이나, 구조물이나 생체 등에 삽입하는 것 등을 들 수 있다.
<반도체 장치의 응용예>
도 17의 (A)에는 앞의 실시형태에서 설명한 반도체 장치의 사시도를 나타내었다. 도 17의 (A)에 나타내어진 바와 같이, 반도체 장치(800)는 안테나(801), 집적 회로부(802), 센서(805), 배터리(806)를 가진다.
안테나(801)는 전파법으로 정해진 범위 내에서 목적에 맞는 크기, 형상이라면 좋다.
집적 회로부(802)는 Si 트랜지스터 및 OS 트랜지스터로 구성되는 회로(803), 안테나와 접속하기 위한 단자부(804)를 가진다. 회로(803)는 Si 트랜지스터 및 OS 트랜지스터를 형성하는 전 공정을 거쳐 형성된다. 단자부(804)는 다이싱 공정이나 본딩 공정을 거쳐 칩화하는 후 공정을 거쳐 형성된다. 집적 회로부(802)는 상술한 전자 부품에 상당한다.
센서(805)는 열적 또는 전자기학적 등의 임의의 정보를 아날로그 데이터로서 출력하는 기능을 가지는 회로이다.
도 17의 (B)는 도 17의 (A)의 반도체 장치(800)가 무선 신호(811)를 수신하는 상태를 나타낸 모식도이다. 이러한 반도체 장치의 응용 형태로서는 도 17의 (C)에 나타내어진 사시도로 설명할 수 있다. 예를 들어 반도체 장치(800)를 물품(821)에 붙이거나 또는 내부에 설치하고, 외부의 질문기(interrogator)(822)로부터 무선 신호(811)를 송신한다. 무선 신호(811)를 수신한 반도체 장치(800)는, 배터리(806)의 전력을 사용하여, 센서에 의하여 온도 등의 정보를 아날로그 전압으로서 축차 취득하고, 질문기(822)로부터 무선 신호(811)를 수신한 타이밍으로 A/D 변환하여 송신할 수 있다.
도 18의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치(800)의 다른 응용 형태를 설명하기 위한 사시도이다. 반도체 장치(900)는 회로 기판(901)과, 배터리(902)와, 센서(903)를 가진다. 배터리(902)에는 라벨(904)이 붙여져 있다. 또한 도 18의 (B)에 나타내어진 바와 같이, 반도체 장치(900)는 단자(906)와, 단자(907)와, 안테나(908)와, 안테나(909)를 가진다.
회로 기판(901)은 단자(905)와 집적 회로(910)를 가진다. 단자(905)는 도선(913)을 통하여 센서(903)에 접속된다. 또한 단자(905)의 개수는 2개에 한정되지 않고, 필요한 만큼 제공하면 좋다.
또한 회로 기판(901)에는 트랜지스터나 다이오드 등의 반도체 소자, 저항 소자, 또는 배선 등이 형성되어도 좋다.
안테나(908) 및 안테나(909)는 코일 형태에 한정되지 않고, 예를 들어 선 형태, 판 형태이어도 좋다.
집적 회로(910)는 Si 트랜지스터 또는 OS 트랜지스터로 구성되는 회로를 가진다.
센서(903)는 열적, 역학적, 또는 전자기학적 등의 임의의 정보를 아날로그 데이터로서 출력하는 기능을 가지는 회로이다.
반도체 장치(900)는 안테나(908) 및 안테나(909)와 배터리(902) 사이에 층(912)을 가진다. 층(812)은 예를 들어 배터리(902)에 의한 전자계를 차폐하는 기능을 가진다. 층(912)으로서는 예를 들어 자성체를 사용할 수 있다.
도 19의 (A), (B)는 반도체 장치(900)를 다른 장치에 적용하는 예를 설명하기 위한 모식도이다. 도 19의 (A)는 자동차(951)의 사시도이다. 도 19의 (B)는 도 19의 (A)에 나타낸 자동차(951)의 투시도이다. 자동차(951)는 동력부(953)에 제어 신호가 공급됨으로써 구동한다. 자동차(951)는 동력부(953)에 제어 신호를 공급하기 위한 전력을 공급하는 배터리(955) 및 제어부(957)를 가진다.
예를 들어 반도체 장치(900)를 자동차(951) 내부의 배터리(955)에 설치한다. 사용자가 자동차(951)에 탑승한 타이밍으로 제어부(957)를 기동하고, 배터리(955)의 이상 검지에 관한 아날로그 데이터를 제어부(957)에서 수집한다. 반도체 장치(900)는 A/D 컨버터 등을 기동하는 일 없이, 배터리(955) 주변의 온도 등의 정보를 취득할 수 있다. 상술한 바와 같이, A/D 변환 회로를 구동하기 위한 소비 전력을 억제할 수 있기 때문에, 정지 시의 배터리 소모를 저감할 수 있다.
도 20의 (A)는 반도체 장치의 다른 응용 형태를 설명하기 위한 모식도이다. 예를 들어 터널 벽면에 반도체 장치(800)를 삽입하고, 외부로부터 무선 신호(911)를 송신한다. 무선 신호(911)를 수신한 반도체 장치(800)는 센서에 의하여 터널 벽면의 정보를 취득하여, 송신할 수 있다. 반도체 장치(800)로서 실시형태 1에서 설명한 반도체 장치를 사용함으로써, 터널 벽면의 파손 상황을 효율적으로 조사할 수 있다.
또한 도 20의 (B)는 무선 센서의 다른 응용 형태를 설명하기 위한 모식도이다. 예를 들어 교량의 지주의 벽면에 반도체 장치(800)를 삽입하고, 외부로부터 무선 신호(911)를 송신한다. 무선 신호(911)를 수신한 반도체 장치(800)는 센서에 의하여 교량의 지주 내의 정보를 취득하여, 송신할 수 있다. 반도체 장치(800)로서 실시형태 1에서 설명한 반도체 장치를 사용함으로써, 교량의 지주 내의 파손 상황을 효율적으로 조사할 수 있다.
또한 도 21의 (A)는 무선 센서의 다른 응용 형태를 설명하기 위한 모식도이다. 예를 들어 접착 패드 등을 사용하여 인체에 반도체 장치(800)를 장착하고, 리더(922)로부터 무선 신호(911)를 송신한다. 무선 신호(911)를 수신한 반도체 장치(800)는 배선(932)을 통하여 인체에 장착된 전극(931) 등에 신호를 공급하고 생체 정보 등의 정보를 취득하여, 송신할 수 있다. 취득한 정보는 리더(922)의 표시부(933)에서 확인할 수 있다. 반도체 장치(800)로서 실시형태 1에서 설명한 반도체 장치를 사용함으로써, 인체의 생체 정보를 효율적으로 취득할 수 있다.
또한 도 21의 (B)는 무선 센서의 다른 응용 형태를 설명하기 위한 모식도이다. 예를 들어 하우징(941)에 내장된 반도체 장치(800)를 인체 내에 이식하고, 체외의 리더(922)로부터 무선 신호(911)를 송신한다. 무선 신호(911)를 수신한 반도체 장치(800)는 생체 정보 등의 정보를 취득하여, 송신할 수 있다. 취득한 정보는 리더(922)의 표시부(933)에서 확인할 수 있다. 반도체 장치(800)로서 실시형태 1에서 설명한 반도체 장치를 사용함으로써, 인체의 생체 정보를 효율적으로 취득할 수 있다.
(본 명세서 등의 기재에 관한 부기)
아래에서, 상기 실시형태 및 실시형태에서의 각 구성의 설명에 대하여 부기한다.
각 실시형태에 기재된 구성은 다른 실시형태에 기재되는 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 제시되는 경우에는 구성예를 적절히 조합할 수 있다.
또한 어떤 하나의 실시형태에서 기재하는 내용(일부 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 수행할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어떤 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)은, 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)과 조합함으로써, 더 많은 도면을 구성할 수 있다.
또한 본 명세서 등에서 블록도에서는 구성 요소를 기능마다 분류하고, 서로 독립적인 블록으로서 나타내었다. 그러나 실제의 회로 등에서는 구성 요소를 기능마다 분류하기가 어려우므로, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 하나의 기능이 관련되는 경우가 있을 수 있다. 따라서 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 도면에서 크기, 층의 두께, 또는 영역은 편의상 임의의 크기로 나타낸 것이다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 명확성을 위하여 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈로 인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서 등에서 트랜지스터의 접속 관계를 설명하는 데에 있어, '소스 및 드레인 중 한쪽'(또는 제 1 전극 또는 제 1 단자), '소스 및 드레인 중 다른 쪽'(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용하였다. 이는, 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나, 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 '전극'이나 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 '전극'이나 '배선'의 용어는 복수의 '전극'이나 '배선'이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위가 그라운드 전압(접지 전압)인 경우, 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 뜻하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위에 따라서는 배선 등에 인가하는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에서 '막', '층' 등이라는 말은 경우에 따라 또는 상황에 따라 서로 교체할 수 있다. 예를 들어 '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다.
본 명세서 등에서 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다.
본 명세서 등에서 채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향되는 부분의 길이를 말한다.
본 명세서 등에서 A와 B가 접속되어 있다란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서 A와 B가 전기적으로 접속되어 있다란, A와 B 사이에 어떠한 전기적 작용을 가지는 대상물이 존재할 때, A와 B 사이에서 전기 신호의 수수를 가능하게 하는 것을 말한다.
FN_N: 노드, FN_1: 노드, FN_2: 노드, FN_3: 노드, SR_1: 신호, ST72: 다이싱 공정, SW_1: 신호, SW_2: 신호, SW_3: 신호, SW_4: 신호, T0: 시각, T1: 시각, T2: 시각, T3: 시각, T4: 시각, TN: 시각, 11: 센서, 12: 앰프 회로, 13: 샘플 홀드 회로, 13_N: 샘플 홀드 회로, 13_1: 샘플 홀드 회로, 13_2: 샘플 홀드 회로, 13A: 샘플 홀드 회로, 13B: 샘플 홀드 회로, 13C: 샘플 홀드 회로, 13D: 샘플 홀드 회로, 14: A/D 변환 회로, 15: 인터페이스 회로, 21: 트랜지스터, 21_N: 트랜지스터, 21_1: 트랜지스터, 21A: 트랜지스터, 21B: 트랜지스터, 22: 트랜지스터, 22_N: 트랜지스터, 22_1: 트랜지스터, 22C: 트랜지스터, 23: 트랜지스터, 23A: 트랜지스터, 23B: 트랜지스터, 24_N: 트랜지스터, 24_1: 트랜지스터, 27: 스위치, 28: 용량 소자, 29: 콤퍼레이터, 31_N: 신호 유지 회로, 31_1: 신호 유지 회로, 41: 선택 회로, 42: 신호 유지 회로, 43: 선택 회로, 44: 선택 회로, 45: 가산 회로, 51_N: 트랜지스터, 51_1: 트랜지스터, 52_N: 용량 소자, 52_1: 용량 소자, 52_2: 용량 소자, 52_3: 용량 소자, 52_4: 용량 소자, 53: 트랜지스터, 54: 트랜지스터, 55: 트랜지스터, 56: 트랜지스터, 61: 기간, 62: 기간, 100: 반도체 장치, 100_n: 반도체 장치, 100_1: 반도체 장치, 100_2: 반도체 장치, 100A: 반도체 장치, 100B: 반도체 장치, 110: 호스트 컨트롤러, 110_1: 호스트 컨트롤러, 110_2: 호스트 컨트롤러, 200: 제어 블록, 201: 메인 CPU, 202: 주변 회로, 203: 통신용 회로 블록, 299: 클라우드, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 364: 절연체, 366: 도전체, 370: 절연체, 372: 절연체, 374: 절연체, 376: 도전체, 380: 절연체, 382: 절연체, 384: 절연체, 386: 도전체, 500: 트랜지스터, 503: 도전체, 503a: 도전체, 503b: 도전체, 505: 도전체, 510: 절연체, 512: 절연체, 514: 절연체, 516: 절연체, 518: 도전체, 520: 절연체, 522: 절연체, 524: 절연체, 526: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530c: 산화물, 540a: 도전체, 540b: 도전체, 542: 도전체, 542a: 도전체, 542b: 도전체, 543a: 영역, 543b: 영역, 544: 절연체, 546: 도전체, 548: 도전체, 550: 절연체, 560: 도전체, 560a: 도전체, 560b: 도전체, 574: 절연체, 580: 절연체, 581: 절연체, 582: 절연체, 586: 절연체, 600: 용량 소자, 610: 도전체, 612: 도전체, 620: 도전체, 630: 절연체, 640: 절연체, 800: 반도체 장치, 801: 안테나, 802: 집적 회로부, 803: 회로, 804: 단자부, 805: 센서, 806: 배터리, 811: 무선 신호, 812: 층, 821: 물품, 822: 질문기, 900: 반도체 장치, 901: 회로 기판, 902: 배터리, 903: 센서, 904: 라벨, 905: 단자, 906: 단자, 907: 단자, 908: 안테나, 909: 안테나, 910: 집적 회로, 911: 무선 신호, 912: 층, 913: 도선, 922: 리더, 931: 전극, 932: 배선, 933: 표시부, 941: 하우징, 951: 자동차, 953: 동력부, 955: 배터리, 957: 제어부, 7000: 전자 부품, 7001: 리드, 7002: 프린트 기판, 7004: 회로 기판, 7100: 반도체 웨이퍼, 7102: 회로 영역, 7104: 분리 영역, 7106: 분리선, 7110: 칩
Claims (6)
- 반도체 장치로서,
센서와,
상기 센서의 센서 신호가 입력되는 앰프 회로와,
상기 앰프 회로의 출력 신호가 입력되고 상기 출력 신호에 따른 전압을 유지하는 샘플 홀드 회로와,
상기 전압에 따른 상기 샘플 홀드 회로의 출력 신호가 입력되는 아날로그 디지털 변환 회로와,
인터페이스 회로를 가지고,
상기 인터페이스 회로는, 상기 센서 신호를 상기 앰프 회로에 입력하고 상기 앰프 회로의 출력 신호를 상기 샘플 홀드 회로에 유지하는 제 1 제어 기간과, 상기 샘플 홀드 회로에 유지한 상기 전압을 상기 아날로그 디지털 변환 회로에 출력하여 얻어지는 디지털 신호를 상기 인터페이스 회로에 출력하는 제 2 제어 기간을 전환하여 제어하는 기능을 가지고,
상기 아날로그 디지털 변환 회로는 상기 제 1 제어 기간에서 상기 디지털 신호의 출력을 정지하도록 전환되고,
상기 제 1 제어 기간은 상기 제 2 제어 기간보다 긴, 반도체 장치. - 반도체 장치로서,
센서와,
상기 센서의 센서 신호가 입력되는 앰프 회로와,
상기 앰프 회로의 출력 신호가 입력되고 상기 출력 신호에 따른 전압을 유지하는 샘플 홀드 회로와,
상기 전압에 따른 상기 샘플 홀드 회로의 출력 신호가 입력되는 아날로그 디지털 변환 회로와,
인터페이스 회로를 가지고,
상기 인터페이스 회로는, 상기 센서 신호를 상기 앰프 회로에 입력하고 상기 앰프 회로의 출력 신호를 상기 샘플 홀드 회로에 유지하는 제 1 제어 기간과, 상기 샘플 홀드 회로에 유지한 상기 전압을 상기 아날로그 디지털 변환 회로에 출력하여 얻어지는 디지털 신호를 상기 인터페이스 회로에 출력하는 제 2 제어 기간을 전환하여 제어하는 기능을 가지고,
상기 아날로그 디지털 변환 회로는 상기 제 1 제어 기간에서 상기 디지털 신호의 출력을 정지하도록 전환되고,
상기 샘플 홀드 회로는 상기 앰프 회로의 복수의 출력 신호를 가산하여 얻어지는 전압을 유지하는 기능을 가지고,
상기 제 1 제어 기간은 상기 제 2 제어 기간보다 긴, 반도체 장치. - 제 2 항에 있어서,
상기 샘플 홀드 회로는 한쪽 전극이 전기적으로 접속된 복수의 용량 소자를 가지고,
상기 샘플 홀드 회로에 있어서 상기 앰프 회로의 복수의 출력 신호의 가산은, 상기 한쪽 전극을 전기적으로 부유 상태로 하고, 상기 앰프 회로의 복수의 출력 신호 중 어느 하나를 상기 용량 소자의 다른 쪽 전극 중 어느 하나에 공급함으로써 수행되는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 샘플 홀드 회로는 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 가지고,
상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 반도체층을 가지는, 반도체 장치. - 제 4 항에 있어서,
상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 1 트랜지스터를 오프로 함으로써 상기 앰프 회로의 출력 신호에 따른 전압을 유지하는 기능을 가지는, 반도체 장치. - 제 4 항 또는 제 5 항에 있어서,
상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 소스 폴로어 회로로서 기능하는, 반도체 장치.
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