JPH0786939A - 並列型ａ／ｄコンバータ - Google Patents
並列型ａ／ｄコンバータInfo
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- JPH0786939A JPH0786939A JP25241693A JP25241693A JPH0786939A JP H0786939 A JPH0786939 A JP H0786939A JP 25241693 A JP25241693 A JP 25241693A JP 25241693 A JP25241693 A JP 25241693A JP H0786939 A JPH0786939 A JP H0786939A
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Abstract
(57)【要約】
【目的】 Ａ／Ｄ変換処理を並列に行うことが可能な回
路を小規模な回路構成で実現できるようにすることを目
的とする。 【構成】 複数のアナログ入力信号Ｓ１〜ＳＮに対応さ
せて、複数のコンパレータＣ１〜ＣＮ、複数のゲート回
路Ｇ１〜ＧＮ、複数のカウンタ回路Ｂ１〜ＢＮをそれぞ
れ設けるとともに、アナログのスィープ電圧発生器１を
設け、スタート信号が与えられたときに上記スィープ電
圧発生器１を起動させ、アナログの電圧Ｖａを外部供給
のクロック信号に同期して上記複数のコンパレータＣ１
〜ＣＮに出力し、上記アナログの電圧Ｖａと各アナログ
入力信号Ｓ１〜ＳＮとを比較するとともに、両者が一致
するまでの期間だけ上記複数のゲート回路Ｇ１〜ＧＮを
開き、その間に通過したクロック信号を上記複数のカウ
ンタ回路Ｂ１〜ＢＮにてカウントし、そのカウント値を
上記アナログ入力信号Ｓ１〜ＳＮをそれぞれ並列にＡ／
Ｄ変換処理したディジタルデータとして出力するように
する。
路を小規模な回路構成で実現できるようにすることを目
的とする。 【構成】 複数のアナログ入力信号Ｓ１〜ＳＮに対応さ
せて、複数のコンパレータＣ１〜ＣＮ、複数のゲート回
路Ｇ１〜ＧＮ、複数のカウンタ回路Ｂ１〜ＢＮをそれぞ
れ設けるとともに、アナログのスィープ電圧発生器１を
設け、スタート信号が与えられたときに上記スィープ電
圧発生器１を起動させ、アナログの電圧Ｖａを外部供給
のクロック信号に同期して上記複数のコンパレータＣ１
〜ＣＮに出力し、上記アナログの電圧Ｖａと各アナログ
入力信号Ｓ１〜ＳＮとを比較するとともに、両者が一致
するまでの期間だけ上記複数のゲート回路Ｇ１〜ＧＮを
開き、その間に通過したクロック信号を上記複数のカウ
ンタ回路Ｂ１〜ＢＮにてカウントし、そのカウント値を
上記アナログ入力信号Ｓ１〜ＳＮをそれぞれ並列にＡ／
Ｄ変換処理したディジタルデータとして出力するように
する。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄコンバータに係わ
り、例えば、非常に多くの並列の画像信号を取り込むセ
ンサアレイのように、Ａ／Ｄ変換するアナログ信号の数
が多数あるために、全体としてはＡ／Ｄ変換処理する信
号の情報が多い場合に用いて好適なものである。
り、例えば、非常に多くの並列の画像信号を取り込むセ
ンサアレイのように、Ａ／Ｄ変換するアナログ信号の数
が多数あるために、全体としてはＡ／Ｄ変換処理する信
号の情報が多い場合に用いて好適なものである。
【０００２】
【従来の技術】周知の通り、例えば、温度、圧力、流量
などの物理量をディジタル機器により計測する場合や、
或いは上記物理量をコンピュータにより計算処理する場
合には、アナログ量をディジタル量に変換する必要があ
り、そのための変換回路として種々の方式のＡ／Ｄコン
バータが用いられている。
などの物理量をディジタル機器により計測する場合や、
或いは上記物理量をコンピュータにより計算処理する場
合には、アナログ量をディジタル量に変換する必要があ
り、そのための変換回路として種々の方式のＡ／Ｄコン
バータが用いられている。
【０００３】ところで、連続的に変化するアナログ量を
Ａ／Ｄコンバータによりディジタル化するためには、先
ず、標本化を行って信号を適当な時間間隔で取り出すよ
うにしている。次に、上記標本化を行って取り出した信
号を量子化し、適当に四捨五入するようにしている。
Ａ／Ｄコンバータによりディジタル化するためには、先
ず、標本化を行って信号を適当な時間間隔で取り出すよ
うにしている。次に、上記標本化を行って取り出した信
号を量子化し、適当に四捨五入するようにしている。
【０００４】ところで、Ａ／Ｄ変換する方式は、例えば
積分方式と比較方式とに大別される。上記積分方式とし
ては、Ｖ−Ｔ変換方式とＶ−Ｆ変換方式とが知られてい
る。また、比較方式としては帰還比較方式と無帰還比較
方式とが知られている。
積分方式と比較方式とに大別される。上記積分方式とし
ては、Ｖ−Ｔ変換方式とＶ−Ｆ変換方式とが知られてい
る。また、比較方式としては帰還比較方式と無帰還比較
方式とが知られている。
【０００５】上記Ｖ−Ｔ変換方式にはシングルスロープ
積分型や２重積分型等があり、Ｖ−Ｆ変換方式には電荷
平衡型やリセット型がある。そして、この方式の特徴と
しては低速、低消費電力、高精度であること等があげら
れる。
積分型や２重積分型等があり、Ｖ−Ｆ変換方式には電荷
平衡型やリセット型がある。そして、この方式の特徴と
しては低速、低消費電力、高精度であること等があげら
れる。
【０００６】また、上記帰還比較方式には逐次比較型、
追従比較型、計数型等があり、これらの型の特徴として
は中速、および比較的高精度であることなどがある。ま
た、上記無帰還比較方式には並列型、直並列型、縦続型
があり、これらの型の特徴としては高速であるが、精度
が低いこと等がある。
追従比較型、計数型等があり、これらの型の特徴として
は中速、および比較的高精度であることなどがある。ま
た、上記無帰還比較方式には並列型、直並列型、縦続型
があり、これらの型の特徴としては高速であるが、精度
が低いこと等がある。
【０００７】このように、従来より種々のＡ／Ｄコンバ
ータが知られているが、従来のＡ／Ｄコンバータの場合
には構成が複雑であり、したがって、回路を構成する場
合にかなり大きな設置面積が必要であった。このため、
例えば小型化および低コスト化を図るのに限界があっ
た。
ータが知られているが、従来のＡ／Ｄコンバータの場合
には構成が複雑であり、したがって、回路を構成する場
合にかなり大きな設置面積が必要であった。このため、
例えば小型化および低コスト化を図るのに限界があっ
た。
【０００８】また、最近は複数のアナログ入力を並列に
処理する並列型Ａ／Ｄコンバータの需要が多くなってき
た。このような場合に、アナログ入力に対応する数だけ
Ａ／Ｄコンバータを並列に接続して並列型Ａ／Ｄコンバ
ータを構成すると、回路規模が膨大なものとなってしま
う。したがって、このような構成にすると、例えば、１
チップ上に多数のＡ／Ｄコンバータを集積化することが
できない問題があった。
処理する並列型Ａ／Ｄコンバータの需要が多くなってき
た。このような場合に、アナログ入力に対応する数だけ
Ａ／Ｄコンバータを並列に接続して並列型Ａ／Ｄコンバ
ータを構成すると、回路規模が膨大なものとなってしま
う。したがって、このような構成にすると、例えば、１
チップ上に多数のＡ／Ｄコンバータを集積化することが
できない問題があった。
【０００９】このような問題を解決するために、図３に
示すように、１個のＡ／Ｄコンバータを設けただけで複
数のアナログ入力を並列に処理するようにした並列型Ａ
／Ｄコンバータが実現されるに至った。
示すように、１個のＡ／Ｄコンバータを設けただけで複
数のアナログ入力を並列に処理するようにした並列型Ａ
／Ｄコンバータが実現されるに至った。
【００１０】図３の並列型Ａ／Ｄコンバータ２０におい
て、複数のアナログ入力信号Ｓ１〜ＳＮは、サンプルホ
ールド回路Ｈ１〜ＨＮを介してマルチプレクサＭＰＸに
供給される。そして、上記マルチプレクサＭＰＸによっ
て選択された信号がＡ／Ｄコンバータ２０に供給される
ようになされていた。
て、複数のアナログ入力信号Ｓ１〜ＳＮは、サンプルホ
ールド回路Ｈ１〜ＨＮを介してマルチプレクサＭＰＸに
供給される。そして、上記マルチプレクサＭＰＸによっ
て選択された信号がＡ／Ｄコンバータ２０に供給される
ようになされていた。
【００１１】このような構成なので、図３の並列型Ａ／
Ｄコンバータ２０の場合は、上記マルチプレクサＭＰＸ
で順次選択することにより、Ａ／Ｄコンバータ２０を１
個設けただけのシンプルな構成にも関わらず多数のアナ
ログ入力信号をディジタル信号に変換することができ
る。
Ｄコンバータ２０の場合は、上記マルチプレクサＭＰＸ
で順次選択することにより、Ａ／Ｄコンバータ２０を１
個設けただけのシンプルな構成にも関わらず多数のアナ
ログ入力信号をディジタル信号に変換することができ
る。
【００１２】
【発明が解決しようとする課題】しかし、この場合はア
ナログ入力信号を順次的に処理するものであるから、入
力信号の数が増えると、上記Ａ／Ｄコンバータ２０に高
速動作が可能なものを用いても、Ａ／Ｄ変換のサイクル
が長くなってしまう問題があった。
ナログ入力信号を順次的に処理するものであるから、入
力信号の数が増えると、上記Ａ／Ｄコンバータ２０に高
速動作が可能なものを用いても、Ａ／Ｄ変換のサイクル
が長くなってしまう問題があった。
【００１３】また、入力信号の数が増えると、多数の信
号の変換のタイミングを合わせるために用いているサン
プルホールド回路ＨＩ〜ＨＮでの入力信号の保持時間が
長くなってしまい、誤差が発生してしまう問題もあっ
た。
号の変換のタイミングを合わせるために用いているサン
プルホールド回路ＨＩ〜ＨＮでの入力信号の保持時間が
長くなってしまい、誤差が発生してしまう問題もあっ
た。
【００１４】本発明は上述の問題点にかんがみ、複数の
入力アナログ信号を並列にＡ／Ｄ変換処理することが可
能な回路を小規模な回路構成で実現できるようにするこ
とを目的とする。
入力アナログ信号を並列にＡ／Ｄ変換処理することが可
能な回路を小規模な回路構成で実現できるようにするこ
とを目的とする。
【００１５】
【課題を解決するための手段】本発明の並列型Ａ／Ｄコ
ンバータは、外部から与えられるスタート信号によって
起動することにより、大きさが連続的に増加するアナロ
グ電圧を外部供給のクロック信号に同期して出力するア
ナログスィープ電圧発生器と、外部から与えられる複数
のアナログ入力信号を内部回路に導入するために設けら
れた複数のアナログ信号入力端子と、上記アナログ入力
信号が与えられる第１の入力端子、およびアナログスィ
ープ電圧発生器から出力されたアナログ電圧が与えられ
る第２の入力端子を有し、上記第１の入力端子および上
記第２の入力端子にそれぞれ供給される信号の大きさが
一致した時に一致検出信号を出力するコンパレータであ
って、上記複数のアナログ信号入力端子に対応させて設
けられている複数のコンパレータと、上記クロック信号
が入力される入力端子、上記スタート信号が入力される
セット端子、上記一致検出信号が入力されるリセット端
子、および上記入力端子に入力されたクロック信号を出
力する出力端子を有し、上記スタート信号が与えられて
から上記一致検出信号与えられる迄の期間において上記
入力端子に与えられるクロック信号を上記出力端子から
出力するゲート回路であって、上記複数のコンパレータ
に対応させて設けられている複数のゲート回路と、上記
ゲート回路から出力されたクロック信号が入力される入
力端子、および上記スタート信号が入力されるリセット
端子を有し、内部に保持されているカウント値を上記ス
タート信号でリセットした後、上記入力端子に供給され
るクロック信号をカウントするカウンタ回路であって、
上記複数のゲート回路に対応させて設けられている複数
のカウンタ回路とを備え、上記各カウンタ回路でのカウ
ントデータを上記複数のアナログ入力信号を並列にＡ／
Ｄ変換した結果として上記各カウンタ回路からそれぞれ
並列に出力するようにしている。
ンバータは、外部から与えられるスタート信号によって
起動することにより、大きさが連続的に増加するアナロ
グ電圧を外部供給のクロック信号に同期して出力するア
ナログスィープ電圧発生器と、外部から与えられる複数
のアナログ入力信号を内部回路に導入するために設けら
れた複数のアナログ信号入力端子と、上記アナログ入力
信号が与えられる第１の入力端子、およびアナログスィ
ープ電圧発生器から出力されたアナログ電圧が与えられ
る第２の入力端子を有し、上記第１の入力端子および上
記第２の入力端子にそれぞれ供給される信号の大きさが
一致した時に一致検出信号を出力するコンパレータであ
って、上記複数のアナログ信号入力端子に対応させて設
けられている複数のコンパレータと、上記クロック信号
が入力される入力端子、上記スタート信号が入力される
セット端子、上記一致検出信号が入力されるリセット端
子、および上記入力端子に入力されたクロック信号を出
力する出力端子を有し、上記スタート信号が与えられて
から上記一致検出信号与えられる迄の期間において上記
入力端子に与えられるクロック信号を上記出力端子から
出力するゲート回路であって、上記複数のコンパレータ
に対応させて設けられている複数のゲート回路と、上記
ゲート回路から出力されたクロック信号が入力される入
力端子、および上記スタート信号が入力されるリセット
端子を有し、内部に保持されているカウント値を上記ス
タート信号でリセットした後、上記入力端子に供給され
るクロック信号をカウントするカウンタ回路であって、
上記複数のゲート回路に対応させて設けられている複数
のカウンタ回路とを備え、上記各カウンタ回路でのカウ
ントデータを上記複数のアナログ入力信号を並列にＡ／
Ｄ変換した結果として上記各カウンタ回路からそれぞれ
並列に出力するようにしている。
【００１６】
【作用】本発明の並列型Ａ／Ｄコンバータは上記技術手
段を有するので、スタート信号が与えられてＡ／Ｄ変換
動作が起動してから一致検出が行われる迄の期間に上記
各カウンタ回路でカウントされたカウントデータと、上
記各アナログ信号入力端子に与えられるアナログ入力信
号の大きさとが所定の対応関係となり、上記各アナログ
入力信号をＡ／Ｄ変換処理した結果を示すディジタル値
として、上記各カウンタ回路でそれぞれカウントしたデ
ィジタルデータ値をそのまま用いることができるように
なる。
段を有するので、スタート信号が与えられてＡ／Ｄ変換
動作が起動してから一致検出が行われる迄の期間に上記
各カウンタ回路でカウントされたカウントデータと、上
記各アナログ信号入力端子に与えられるアナログ入力信
号の大きさとが所定の対応関係となり、上記各アナログ
入力信号をＡ／Ｄ変換処理した結果を示すディジタル値
として、上記各カウンタ回路でそれぞれカウントしたデ
ィジタルデータ値をそのまま用いることができるように
なる。
【００１７】
【実施例】以下、本発明の並列型Ａ／Ｄコンバータの一
実施例を添付図面を参照して説明する。図１に示すよう
に、この並列型Ａ／Ｄコンバータは、複数のアナログ入
力信号Ｓ１〜ＳＮを入力するためにＮ個の入力端子Ｔ１
〜ＴＮが設けられている。また、各入力端子Ｔ１〜ＴＮ
に対応してＮ個のコンパレータＣ１〜ＣＮが設けられて
おり、各コンパレータＣ１〜ＣＮの第１の入力端子Ｃａ
と各入力端子Ｔ１〜ＴＮとがそれぞれ接続されている。
実施例を添付図面を参照して説明する。図１に示すよう
に、この並列型Ａ／Ｄコンバータは、複数のアナログ入
力信号Ｓ１〜ＳＮを入力するためにＮ個の入力端子Ｔ１
〜ＴＮが設けられている。また、各入力端子Ｔ１〜ＴＮ
に対応してＮ個のコンパレータＣ１〜ＣＮが設けられて
おり、各コンパレータＣ１〜ＣＮの第１の入力端子Ｃａ
と各入力端子Ｔ１〜ＴＮとがそれぞれ接続されている。
【００１８】これらの複数のコンパレータＣ１〜ＣＮに
対応して複数のゲート回路Ｇ１〜ＧＮが設けられてお
り、各ゲート回路Ｇ１〜ＧＮのリセット端子Ｇａと各コ
ンパレータＣ１〜ＣＮの出力端とが接続されている。
対応して複数のゲート回路Ｇ１〜ＧＮが設けられてお
り、各ゲート回路Ｇ１〜ＧＮのリセット端子Ｇａと各コ
ンパレータＣ１〜ＣＮの出力端とが接続されている。
【００１９】また、各ゲート回路Ｇ１〜ＧＮに対応して
複数のカウンタ回路Ｂ１〜ＢＮが設けられており、各ゲ
ート回路Ｂ１〜ＢＮの出力端と各カウンタ回路Ｂ１〜Ｂ
Ｎのクロック信号入力端子Ｂａとがそれぞれ接続されて
いる。
複数のカウンタ回路Ｂ１〜ＢＮが設けられており、各ゲ
ート回路Ｂ１〜ＢＮの出力端と各カウンタ回路Ｂ１〜Ｂ
Ｎのクロック信号入力端子Ｂａとがそれぞれ接続されて
いる。
【００２０】また、各カウンタ回路Ｂ１〜ＢＮに対応し
て複数の出力端子ＯＵＴ１〜ＯＵＴＮが設けられてお
り、各カウンタ回路Ｂ１〜ＢＮの出力端と各出力端子Ｏ
ＵＴ１〜ＯＵＴＮとがそれぞれ接続されている。
て複数の出力端子ＯＵＴ１〜ＯＵＴＮが設けられてお
り、各カウンタ回路Ｂ１〜ＢＮの出力端と各出力端子Ｏ
ＵＴ１〜ＯＵＴＮとがそれぞれ接続されている。
【００２１】そして、各コンパレータＣ１〜ＣＮにおい
て、第１の入力端子Ｃａには入力端子Ｔ１〜ＴＮからア
ナログ入力信号Ｓ１〜ＳＮがそれぞれ供給される。ま
た、第２の入力端子Ｃｂにはアナログスィープ電圧発生
器１から出力されるアナログのスィープ電圧Ｖａがそれ
ぞれ共通に供給されるようになっている。
て、第１の入力端子Ｃａには入力端子Ｔ１〜ＴＮからア
ナログ入力信号Ｓ１〜ＳＮがそれぞれ供給される。ま
た、第２の入力端子Ｃｂにはアナログスィープ電圧発生
器１から出力されるアナログのスィープ電圧Ｖａがそれ
ぞれ共通に供給されるようになっている。
【００２２】これにより、各コンパレータＣ１〜ＣＮ毎
に、第１の入力端子Ｃａおよび第２の入力端子Ｃｂにそ
れぞれ供給される信号の大きさを比較する。すなわち、
図２に示したようにアナログ入力信号ＳINのレベルとア
ナログスィープ電圧Ｖａとの大小関係を比較し、両者が
一致したときに各コンパレータＣ１〜ＣＮから各ゲート
回路Ｇ１〜ＧＮのリセット端子Ｇａに一致検出信号を供
給する。
に、第１の入力端子Ｃａおよび第２の入力端子Ｃｂにそ
れぞれ供給される信号の大きさを比較する。すなわち、
図２に示したようにアナログ入力信号ＳINのレベルとア
ナログスィープ電圧Ｖａとの大小関係を比較し、両者が
一致したときに各コンパレータＣ１〜ＣＮから各ゲート
回路Ｇ１〜ＧＮのリセット端子Ｇａに一致検出信号を供
給する。
【００２３】一方、各ゲート回路Ｇ１〜ＧＮの信号入力
端子Ｇｂには、クロック信号入力端子ＣＫから入力され
るクロック信号が共通に供給され、各ゲート回路Ｇ１〜
ＧＮのセット端子Ｇｃには、スタート信号入力端子ＳＴ
から入力されるスタート信号が共通に供給されるように
なされている。
端子Ｇｂには、クロック信号入力端子ＣＫから入力され
るクロック信号が共通に供給され、各ゲート回路Ｇ１〜
ＧＮのセット端子Ｇｃには、スタート信号入力端子ＳＴ
から入力されるスタート信号が共通に供給されるように
なされている。
【００２４】各ゲート回路Ｇ１〜ＧＮは、スタート信号
が与えられると信号入力端子Ｇｂに入力されるクロック
信号をカウンタ回路Ｂ１〜ＢＮのクロック信号入力端子
Ｂａに出力する。また、コンパレータＣ１〜ＣＮから一
致検出信号が与えられるとクロック信号をカウンタ回路
Ｂ１〜ＢＮのクロック信号入力端子Ｂａに出力するのを
停止する。
が与えられると信号入力端子Ｇｂに入力されるクロック
信号をカウンタ回路Ｂ１〜ＢＮのクロック信号入力端子
Ｂａに出力する。また、コンパレータＣ１〜ＣＮから一
致検出信号が与えられるとクロック信号をカウンタ回路
Ｂ１〜ＢＮのクロック信号入力端子Ｂａに出力するのを
停止する。
【００２５】また、各カウンタ回路Ｂ１〜ＢＮのリセッ
ト端子Ｂｂには、スタート信号入力端子ＳＴから入力さ
れるスタート信号が共通に供給されており、スタート信
号の入力によって各カウンタ回路Ｂ１〜ＢＮがリセット
され、その後、クロック信号入力端子Ｂａに供給される
クロック信号のカウントを行う。そして、そのカウント
した値を各カウンタ回路Ｂ１〜ＢＮに対応して設けられ
ている各出力端子ＯＵＴ１〜ＯＵＴＮから出力する。
ト端子Ｂｂには、スタート信号入力端子ＳＴから入力さ
れるスタート信号が共通に供給されており、スタート信
号の入力によって各カウンタ回路Ｂ１〜ＢＮがリセット
され、その後、クロック信号入力端子Ｂａに供給される
クロック信号のカウントを行う。そして、そのカウント
した値を各カウンタ回路Ｂ１〜ＢＮに対応して設けられ
ている各出力端子ＯＵＴ１〜ＯＵＴＮから出力する。
【００２６】これらのスタート信号およびクロック信号
は、アナログスィープ電圧発生器１にも供給されてい
る。そして、アナログスィープ電圧発生器１はスタート
信号が与えられることにより、クロック信号と同期した
アナログのスィープ電圧ＶａをコンパレータＣ１〜ＣＮ
の第２の入力端子Ｃｂに供給する。
は、アナログスィープ電圧発生器１にも供給されてい
る。そして、アナログスィープ電圧発生器１はスタート
信号が与えられることにより、クロック信号と同期した
アナログのスィープ電圧ＶａをコンパレータＣ１〜ＣＮ
の第２の入力端子Ｃｂに供給する。
【００２７】このような、スタート信号とクロック信号
に同期をとったアナログスィープ電圧発生器１は、例え
ば、リセット端子付きのカウンタ回路とＤ／Ａ変換器と
で実現できる。すなわち、カウンタ回路をスタート信号
でリセットした後、クロック信号のカウントを行い、そ
のカウントしたデータを順次Ｄ／Ａ変換して出力するよ
うにすることにより構成可能である。
に同期をとったアナログスィープ電圧発生器１は、例え
ば、リセット端子付きのカウンタ回路とＤ／Ａ変換器と
で実現できる。すなわち、カウンタ回路をスタート信号
でリセットした後、クロック信号のカウントを行い、そ
のカウントしたデータを順次Ｄ／Ａ変換して出力するよ
うにすることにより構成可能である。
【００２８】なお、アナログスィープ電圧発生器１をカ
ウンタ回路で構成した場合には、目的とするＡ／Ｄ変換
の分解能に相当するカウンタの段数と、変換速度を満た
すクロック信号の周波数とを選択するようにする。
ウンタ回路で構成した場合には、目的とするＡ／Ｄ変換
の分解能に相当するカウンタの段数と、変換速度を満た
すクロック信号の周波数とを選択するようにする。
【００２９】例えば、８ビットの分解能で、変換速度を
１ｍｓｅｃとすると、８段のバイナリーカウンタで、１
／２8 ＝３．９１μｓｅｃ以下の周期のクロック信号を
カウントすることで実現することができる。
１ｍｓｅｃとすると、８段のバイナリーカウンタで、１
／２8 ＝３．９１μｓｅｃ以下の周期のクロック信号を
カウントすることで実現することができる。
【００３０】また、アナログスィープ電圧発生器１は、
スタート信号によって起動される鋸歯発振器で構成する
こともできる。なお、アナログスィープ電圧発生器１の
出力範囲は、Ａ／Ｄ変換を行うアナログ入力信号のダイ
ナミックレンジをカバーするようにする。
スタート信号によって起動される鋸歯発振器で構成する
こともできる。なお、アナログスィープ電圧発生器１の
出力範囲は、Ａ／Ｄ変換を行うアナログ入力信号のダイ
ナミックレンジをカバーするようにする。
【００３１】以上説明したように、この実施例による並
列型Ａ／Ｄコンバータでは多数のアナログ入力信号Ｓ１
〜ＳＮを同時にＡ／Ｄ変換することができるので、高速
の処理が可能である。また、同時に入力される複数のア
ナログ信号をそのまま取り込むことができるので、図３
に示したマルチプレクサＭＰＸなどのような余分な直列
化手段が不要である。
列型Ａ／Ｄコンバータでは多数のアナログ入力信号Ｓ１
〜ＳＮを同時にＡ／Ｄ変換することができるので、高速
の処理が可能である。また、同時に入力される複数のア
ナログ信号をそのまま取り込むことができるので、図３
に示したマルチプレクサＭＰＸなどのような余分な直列
化手段が不要である。
【００３２】また、Ａ／Ｄ変換した後でディジタルデー
タ出力を並列に読み出すことができるので、後段の回路
で並列処理する場合には、読み出したデータを直接入力
することができ、余分な回路が不要であるとともに、高
速処理が可能となる。
タ出力を並列に読み出すことができるので、後段の回路
で並列処理する場合には、読み出したデータを直接入力
することができ、余分な回路が不要であるとともに、高
速処理が可能となる。
【００３３】また、Ａ／Ｄ変換を行うための回路とし
て、各入力信号毎にはコンパレータとゲート回路とカウ
ンタ回路としか必要としないので、小さな回路規模で多
数の入力信号を同時に並列処理することができる。した
がって、集積回路化において非常に多くのアナログ信号
をＡ／Ｄ変換する場合でも、チップサイズを小さくする
ことができる。また、消費電力を下げられる利点も得ら
れる。
て、各入力信号毎にはコンパレータとゲート回路とカウ
ンタ回路としか必要としないので、小さな回路規模で多
数の入力信号を同時に並列処理することができる。した
がって、集積回路化において非常に多くのアナログ信号
をＡ／Ｄ変換する場合でも、チップサイズを小さくする
ことができる。また、消費電力を下げられる利点も得ら
れる。
【００３４】また、集積回路化において、Ａ／Ｄ変換を
行うために、各入力信号毎に備えた回路に共通に印加す
る信号は、アナログスィープ電圧発生器１からのスィー
プ電圧Ｖａとクロック信号とスタート信号のみでよいた
め集積回路の面積を小さくすることができる。
行うために、各入力信号毎に備えた回路に共通に印加す
る信号は、アナログスィープ電圧発生器１からのスィー
プ電圧Ｖａとクロック信号とスタート信号のみでよいた
め集積回路の面積を小さくすることができる。
【００３５】また、センサアレイやプロセッサアレイと
１対１に結合したものを１つのＬＳＩチップの中に実現
することも可能となり、例えば、視覚センサ装置のＬＳ
Ｉを実現する際に、グレイスケールの画像信号を超高速
に処理することを可能にすることができる。
１対１に結合したものを１つのＬＳＩチップの中に実現
することも可能となり、例えば、視覚センサ装置のＬＳ
Ｉを実現する際に、グレイスケールの画像信号を超高速
に処理することを可能にすることができる。
【００３６】また、各コンパレータＣ１〜ＣＮにおいて
第１の入力端子Ｃａおよび第２の入力端子Ｃｂに供給さ
れる信号の大きさが一致した時に、各ゲート回路Ｇ１〜
ＧＮを閉じて、各カウンタ回路Ｂ１〜ＢＮの動作を停止
させるだけでＡ／Ｄ変換が行われるので、集積回路化に
おいて回路規模が大きくなり、チップ上での信号の遅延
時間が問題になっても、誤った変換データを出力するこ
とがないという利点がある。
第１の入力端子Ｃａおよび第２の入力端子Ｃｂに供給さ
れる信号の大きさが一致した時に、各ゲート回路Ｇ１〜
ＧＮを閉じて、各カウンタ回路Ｂ１〜ＢＮの動作を停止
させるだけでＡ／Ｄ変換が行われるので、集積回路化に
おいて回路規模が大きくなり、チップ上での信号の遅延
時間が問題になっても、誤った変換データを出力するこ
とがないという利点がある。
【００３７】
【発明の効果】本発明は上述したように、複数のアナロ
グ入力信号を並列にＡ／Ｄ変換処理する回路を、上記複
数のアナログ入力信号毎にコンパレータ、ゲート回路、
カウンタ回路を設けるだけで構成することができるの
で、複数の入力アナログ信号を並列にＡ／Ｄ変換処理す
ることが可能な回路を小規模な回路構成で実現すること
ができる。
グ入力信号を並列にＡ／Ｄ変換処理する回路を、上記複
数のアナログ入力信号毎にコンパレータ、ゲート回路、
カウンタ回路を設けるだけで構成することができるの
で、複数の入力アナログ信号を並列にＡ／Ｄ変換処理す
ることが可能な回路を小規模な回路構成で実現すること
ができる。
【００３８】また、同時に同時に入力される複数のアナ
ログ信号をそのまま取り込むことができ、マルチプレク
サのような余分な直列化手段を不要にできる。さらに、
Ａ／Ｄ変換したディジタルデータを並列に出力すること
ができるので、後段の回路においてディジタルデータを
並列に処理する場合にはＡ／Ｄ変換した結果を直接入力
することができ、並列化手段を不要にできるとともに、
高速処理を行うようににすることができる。
ログ信号をそのまま取り込むことができ、マルチプレク
サのような余分な直列化手段を不要にできる。さらに、
Ａ／Ｄ変換したディジタルデータを並列に出力すること
ができるので、後段の回路においてディジタルデータを
並列に処理する場合にはＡ／Ｄ変換した結果を直接入力
することができ、並列化手段を不要にできるとともに、
高速処理を行うようににすることができる。
【図１】本発明の並列型Ａ／Ｄコンバータの一実施例を
示すブロック図である。
示すブロック図である。
【図２】アナログ入力信号とアナログスィープ電圧との
関係を示す特性図である。
関係を示す特性図である。
【図３】従来の並列型Ａ／Ｄコンバータの一例を示すブ
ロック図である。
ロック図である。
１ アナログスィープ電圧発生器 Ｃ１〜ＣＮ コンパレータ Ｃａ 第１の入力端子 Ｃｂ 第２の入力端子 Ｇ１〜ＧＮ ゲート回路 Ｇａ リセット端子 Ｇｂ 信号入力端子 Ｇｃ セット端子 Ｂ１〜ＢＮ カウンタ回路 Ｂａ クロック信号入力端子 Ｂｂ リセット端子 Ｔ１〜ＴＮ 外部入力端子 Ｓ１〜ＳＮ アナログ入力信号 Ｖａ スィープ電圧 ＣＫ クロック信号入力端子 ＳＴ スタート信号入力端子
Claims (1)
- 【請求項１】 外部から与えられるスタート信号によっ
て起動することにより、大きさが連続的に増加するアナ
ログ電圧を外部供給のクロック信号に同期して出力する
アナログスィープ電圧発生器と、 外部から与えられる複数のアナログ入力信号を内部回路
に導入するために設けられた複数のアナログ信号入力端
子と、 上記アナログ入力信号が与えられる第１の入力端子、お
よびアナログスィープ電圧発生器から出力されたアナロ
グ電圧が与えられる第２の入力端子を有し、上記第１の
入力端子および上記第２の入力端子にそれぞれ供給され
る信号の大きさが一致した時に一致検出信号を出力する
コンパレータであって、上記複数のアナログ信号入力端
子に対応させて設けられている複数のコンパレータと、 上記クロック信号が入力される入力端子、上記スタート
信号が入力されるセット端子、上記一致検出信号が入力
されるリセット端子、および上記入力端子に入力された
クロック信号を出力する出力端子を有し、上記スタート
信号が与えられてから上記一致検出信号与えられる迄の
期間において上記入力端子に与えられるクロック信号を
上記出力端子から出力するゲート回路であって、上記複
数のコンパレータに対応させて設けられている複数のゲ
ート回路と、 上記ゲート回路から出力されたクロック信号が入力され
る入力端子、および上記スタート信号が入力されるリセ
ット端子を有し、内部に保持されているカウント値を上
記スタート信号でリセットした後、上記入力端子に供給
されるクロック信号をカウントするカウンタ回路であっ
て、上記複数のゲート回路に対応させて設けられている
複数のカウンタ回路とを備え、 上記各カウンタ回路でのカウントデータを上記複数のア
ナログ入力信号を並列にＡ／Ｄ変換した結果として上記
各カウンタ回路からそれぞれ並列に出力するようにした
ことを特徴とする並列型Ａ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25241693A JPH0786939A (ja) | 1993-09-14 | 1993-09-14 | 並列型ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25241693A JPH0786939A (ja) | 1993-09-14 | 1993-09-14 | 並列型ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786939A true JPH0786939A (ja) | 1995-03-31 |
Family
ID=17237055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25241693A Withdrawn JPH0786939A (ja) | 1993-09-14 | 1993-09-14 | 並列型ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020079539A1 (ja) * | 2018-10-18 | 2020-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1993
- 1993-09-14 JP JP25241693A patent/JPH0786939A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020079539A1 (ja) * | 2018-10-18 | 2020-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JPWO2020079539A1 (ja) * | 2018-10-18 | 2021-12-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11476862B2 (en) | 2018-10-18 | 2022-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including signal holding circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |