JP5200781B2 - 並列運転インバータ装置の位相同期回路 - Google Patents

Description

本発明は、複数のインバータ装置を並列運転させる際に各インバータ装置の位相を同期させる並列運転インバータ装置の位相同期回路に関する。

交流電力を出力する２台のインバータ装置を並列運転させる時、一方のインバータ装置から他方のインバータ装置に電流が流れないように、各インバータ装置は、同じ位相の交流電圧を出力しなければならない。このような位相を同期させる方法として、例えば、各インバータ装置を商用の系統電圧の位相に同期させる方式、複数のインバータ装置の中の１台をマスタとし、他をスレーブとして位相を同期させるマスタ−スレーブ方式などが知られている。

なお、関連する技術として、特許文献１に記載されたインバータの並列運転制御装置が知られている。

このインバータの並列運転制御装置は、並列運転される複数台のインバータの出力位相を商用電源等の共通の第１周波数基準信号の位相、又は個別に設けられた発振器より出力される第２周波数基準信号の位相の一方の位相に同期するように制御するＰＬＬ回路と、第１周波数基準信号の異常時にＰＬＬ回路の位相基準を第２周波数基準信号に切り換える位相基準切換部と、予め各位相基準にそれぞれ対応するゲインが得られるように設定されＰＬＬ回路に各インバータの出力相互間の有効電力偏差を補正するための位相補正信号を与える位相補正部と、位相切換部の切換状態に応じて位相補正部のゲインがその時の位相基準に対応するゲインとなるように切り換えるゲイン切替部とを備える。
特開平２−２６２８６９号公報

しかしながら、上述した各インバータ装置を商用の系統電圧の位相に同期させる方式の場合には、各インバータ装置から見た位相同期の基準となる商用の系統電圧の波形は同一となるため、比較的簡単に制御できる。しかし、商用の系統電圧が存在しない環境の時、例えば停電時には、複数台のインバータ装置の位相同期は不可能となる。

また、マスタ−スレーブ方式の場合には、マスタからスレーブに位相データを送信する時、途中にマイクロコンピュータやインターフェースが介在する必要がある。このため、システムとして高コストになるとともに、通信に時間を要し、さらに通信異常時などの対策も必要となる。

本発明の課題は、商用の系統電圧が存在しなくても複数台のインバータ装置の位相を同期させることができ、しかも、安価かつ簡単に位相同期制御を行うことができる並列運転インバータ装置の位相同期回路を提供することにある。

上記課題を解決するために、請求項１の発明は、複数のインバータ装置を並列運転させる際に各インバータ装置の位相を同期させる並列運転インバータ装置の位相同期回路であって、他インバータ装置からの位相信号が入力されてから自インバータ装置からの位相信号が入力されるまでの第１期間に電源電圧を出力し、前記自インバータ装置からの位相信号が入力されてから前記他インバータ装置からの位相信号が入力されるまでの第２期間にグランド電圧を出力し、前記第１期間及び前記第２期間以外の期間にハイインピーダンス状態になるＰＬＬ回路と、前記ＰＬＬ回路の出力が電源電圧になった時にはグランド電圧に変換し、グランド電圧になった時には電源電圧に変換し、ハイインピーダンス状態になった時は電源電圧の１／２の電圧に変換する電圧変換回路と、前記電圧変換回路の出力が電源電圧の１／２の電圧より大きい場合に位相を遅らせる位相信号を生成し、電源電圧の１／２の電圧より小さい場合に位相を進める位相信号を生成して前記ＰＬＬ回路にフィードバックする制御回路とを備えることを特徴とする。

また、請求項２の発明は、請求項１の発明において、前記制御回路は、前記電圧変換回路から出力される電圧をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力されるデジタル値を、電源電圧の１／２の電圧をゼロとする正又は負のデジタル値に正規化する正規化部と、前記正規化部で正規化されたデジタル値が正又は負の値を継続している期間をカウントするカウンタとを備え、前記カウンタでカウントされた値を位相操作量として位相を進める又は遅らせる位相信号を生成して前記ＰＬＬ回路にフィードバックすることを特徴とする。

本発明によれば、商用の系統電圧を用いないで、ＰＬＬ回路の出力電圧を変換する電圧変換回路の出力を用いて複数のインバータ装置の位相を同期させるので、従来のマスタ−スレーブ方式のようにマスタからスレーブに位相データを送信する必要がなく、しかも途中にマイクロコンピュータやインターフェースを介在させる必要がない。

その結果、低コストのシステムを構築できるとともに、通信に要する時間も不要になり、さらに通信異常時などの対策も不要になる。さらに、制御回路としてマイクロコンピュータを用いた場合に、複雑な制御プログラムを必要としない。

以下、本発明の並列運転インバータ装置の位相同期回路の実施の形態を図面を参照しながら詳細に説明する。

図１は本発明の実施例１の並列運転インバータ装置の位相同期回路の構成を示すブロック図である。位相同期回路は、図１に示すように、ＰＬＬ（Phased Lock Loop）回路１、電圧変換回路２及び制御回路３を備える。制御回路３は、例えばマイクロコンピュータ（マイコン）により構成される。

ＰＬＬ回路１、電圧変換回路２及び制御回路３は、直流電源（図示せず）から動作に必要な動作電圧（電源電圧ＶDD、例えば５Ｖ）が供給されているものとする。

、ＰＬＬ回路１としては、汎用ＰＬＬＩＣとして市販されているＩＣ、例えばＭＣ１４０４６（モトローラ社製）又はこれと同等の機能を有するＩＣを使用することができる。

ＰＬＬ回路１は、並列運転される他のインバータ装置（他インバータ装置）からの位相信号が入力される入力端子Ａ、自己（自インバータ装置）の位相信号が入力される入力端子Ｂを備え、これら入力端子Ａ及び入力端子Ｂに入力された信号に応じて、出力端子Ｏから電源電圧ＶDDにほぼ等しい高レベルＶOH（Ｈレベル）又はグランド電圧ＶSSにほぼ等しい低レベルＶOL（Ｌレベル）の信号を出力し、又は、出力端子Ｏをハイインピーダンス状態にする。即ち、ＰＬＬ回路１の出力端子Ｏは、高レベル状態、低レベル状態及びハイインピーダンス状態の３状態を有する。

図２はＰＬＬ回路１の状態遷移図を示す図である。この状態遷移図に示すように、ＰＬＬ回路１は、例えば、入力端子Ａ及び入力端子ＢのいずれにもＬレベルの信号「０」が入力されてハイインピーダンス状態にある時に、入力端子ＡにＨレベルの信号「１」が入力されると、Ｈレベルの信号「１」を出力する。

また、ＰＬＬ回路１は、入力端子Ａに入力される信号がＨレベルの状態を保ったままで入力端子ＢにＨレベルの信号「１」が入力されると、出力端子Ｏは、ハイインピーダンス状態になる。このような状態遷移により、入力端子Ａ及び入力端子Ｂに入力される信号の立ち上がりの時間差がＰＬＬ回路１の出力に反映される。

制御回路３は、インバータ装置から正弦波電圧を出力するためのインバータ電圧基準のゼロクロス判別を行い、この判別の結果、電圧が正の時にはＨレベル（例えば、５Ｖ）の信号、電圧が負の時にはＬレベル（例えば、０Ｖ）の信号をそれぞれ生成して、自インバータ装置の位相信号としてＩ／Ｏポートから出力する。このため、制御回路３は、例えば、インバータ装置が５０Ｈｚの正弦波電圧を出力している時には、正の１０ｍｓの間、Ｈレベルとなり、負の１０ｍｓの間、Ｌレベルとなる位相信号をＩ／ＯポートからＰＬＬ回路１の入力端子Ｂに出力する。

図３はＰＬＬ回路１の入力信号と出力信号との関係を示すタイミングチャートである。図１に示すように、入力端子Ａに他インバータ装置からの位相信号Ａｉｎが入力され、入力端子Ｂに自インバータ装置の位相信号Ｂｉｎが入力されるものとする。

図３に示すように、位相信号Ａｉｎが位相信号Ｂｉｎよりも先に立ち上がった場合には、ＰＬＬ回路１の出力端子Ｏから出力される出力信号ＶｏｕｔはＨレベル（区間ａ）になり、位相信号ＡｉｎがＨレベルのままで位相信号Ｂｉｎが立ち上がった時にハイインビーダンス状態（区間ｂ）になる。

位相信号ＢｉｎがＨレベルのままで位相信号Ａｉｎが立ち下がった時にハイインビーダンス状態が継続（区間ｃ）され、位相信号ＡｉｎがＬレベルのままで位相信号Ｂｉｎが立ち下がった時にハイインビーダンス状態が継続（区間ｄ）される。

また、位相信号Ｂｉｎが位相信号Ａｉｎよりも先に立ち上がった場合には、ＰＬＬ回路１の出力信号ＶｏｕｔはＬレベル（区間ｅ）になり、位相信号ＢｉｎがＨレベルのままで位相信号Ａｉｎが立ち上がった時にハイインビーダンス状態（区間ｂ）になる。

位相信号ＡｉｎがＨレベルのままで位相信号Ｂｉｎが立ち下がった時にハイインビーダンス状態が継続（区間ｆ）され、位相信号ＢｉｎがＬレベルのままで位相信号Ａｉｎが立ち下がった時にハイインビーダンス状態が継続（区間ｄ）される。

したがって、出力信号ＶｏｕｔがＨレベル（５Ｖ）になっている区間ａは、自インバータ装置の位相が他インバータ装置の位相より遅れている状態であり、出力信号ＶｏｕｔがＬレベル（０Ｖ）になっている区間ｅは、自インバータ装置の位相が他インバータ装置の位相より進んでいる状態を表している。

なお、ＰＬＬ回路１の出力端子Ｏがハイインピーダンス状態の時には、出力端子Ｏの電圧は不定であるため、出力信号Ｖｏｕｔのレベルによって他インバータ装置の位相信号と自インバータ装置の位相信号との位相差を知ることはできない。

電圧変換回路２は、ＰＬＬ回路１からの出力信号Ｖｏｕｔを入力し、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４と、オペアンプＯＰとから構成されている。抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４は、同一の抵抗値を有する。抵抗Ｒ１の一端は、ＰＬＬ回路１の出力端子Ｏに接続され、他端には電源電圧ＶDDの半分の電圧ＶDD／２が印加されている。抵抗Ｒ２の一端は、ＰＬＬ回路１の出力端子Ｏに接続され、他端は、オペアンプＯＰの反転入力端子（−）に接続されている。

抵抗Ｒ３の一端は、オペアンプＯＰの出力端子に接続され、他端は、オペアンプＯＰの反転入力端子（−）に接続されている。抵抗Ｒ４の一端には、電源電圧ＶDDの半分の電圧ＶDD／２が印加され、他端は、オペアンプＯＰの非反転入力端子（＋）に接続されている。

次に、このように構成された電圧変換回路２の動作を図４に示す説明図を参照しながら説明する。

図４（ａ）はＰＬＬ回路１からの出力信号Ｖｏｕｔが５Ｖの時の電圧変換回路２の等価回路を示す図である。抵抗Ｒ１は高インピーダンスとすることで、５Ｖ系と２．５Ｖ系との干渉は起こらない。オペアンプＯＰの反転入力端子（−）Ａは、イマジナリーショートによって２．５Ｖとなるため、
（５−２．５）／Ｒ２＝（２．５−Ｖｏ）／Ｒ３
となる。ここで、ＶｏはオペアンプＯＰの出力信号Ｖｏｕｔである。Ｒ２＝Ｒ３よりオペアンプＯＰの出力信号Ｖｏ＝０Ｖとなる。

図４（ｂ）はＰＬＬ回路１からの出力信号が０Ｖの時の電圧変換回路２の等価回路を示す図である。この場合、
（０−２．５）／Ｒ２＝（２．５−Ｖｏ）／Ｒ３
となり、Ｒ２＝Ｒ３よりオペアンプＯＰの出力信号Ｖｏ＝５Ｖとなる。

図４（ｃ）はＰＬＬ回路１の出力端子Ｏがハイインピーダンス状態の時の電圧変換回路２の等価回路を示す図である。この場合、抵抗Ｒ１は２．５Ｖのプルアップ抵抗として機能する。このため、抵抗Ｒ１と抵抗Ｒ２の接統点は２．５Ｖとなる。よって、
（２．５−２．５）／Ｒ２＝（２．５−Ｖｏ）／Ｒ３
となり、Ｒ２＝Ｒ３よりオペアンプＯＰの出力信号Ｖｏ＝２．５Ｖとなる。

以上の動作により、ＰＬＬ回路１の出力信号Ｖｏｕｔが５Ｖ、０Ｖ又はハイインピーダンス状態の場合には、電圧変換回路２によって、それぞれ０Ｖ、５Ｖ又は２．５Ｖに変換される。

この場合、電圧変換回路２の出力が５Ｖ又は０Ｖになっている時間は、並列運転されている２台のインバータ装置の位相信号の位相差として扱うことができる。また、５Ｖであるか０Ｖであるかによって位相の進み又は遅れを判別することができる。この電圧変換回路２の出力信号Ｖｏは、制御回路３のＡ／Ｄ端子に送られる。

制御回路３は、自インバータ装置の位相信号を生成する。図５は制御回路３で行われる位相操作量変換を実現するための構成を示すブロック図である。制御回路３は、図５に示すように、Ａ／Ｄ変換器１１、正規化部１２、カウンタ１３及びラッチ１４を備える。

ここでは、制御回路３として、１６ビットマイコンが使用されるものとする。この場合、５Ｖは「３２７６７」、０Ｖは「０」、２．５Ｖは「１６３８３」として扱われる。

Ａ／Ｄ変換器１１は、電圧変換回路２から出力される電圧をデジタル値に変換し、正規化部１２に送る。正規化部１２は、Ａ／Ｄ変換器１１から送られてきたデジタル値を正規化するために、該デジタル値から「１６３８３」を引く。これにより、図６に示すように、例えば、５Ｖを表す「３２７６７」は「１６３８４」に、２．５Ｖを表す「１６３８４」は「０」に、０Ｖを表す「０」は「−１６３８４」にそれぞれ正規化される。

ここで、例えば、３．７５Ｖに対応する値以上の時には、正と判断し、１．２５Ｖに対応する値以下の時には負と判断するように構成できる。正規化された値が、正であれば位相進み、負であれば位相遅れとして扱うことができ、その正又は負の値が継続している期間は位相差として扱うことができる。

カウンタ１３は、正規化部１２で正規化された値を入力し、位相進み時には、図７（ａ）に示すように、正規化部１２から正の値が送られてきている間、所定のクロックにしたがって、ゼロを初期値としてカウントアップを行う。

ラッチ１４は、正規化部１２で正規化された値が正からゼロに変化したタイミングで、カウンタ１３から送られてきているカウント値をラッチする。この時点で、カウンタ１３の内容はクリアされる。ラッチ１４にラッチされたカウント値が、位相操作量として使用される。

一方、カウンタ１３は、位相遅れ時は、図７（ｂ）に示すように、正規化部１２から負の値が送られてきている間、所定のクロックにしたがって、ゼロを初期値としてカウントダウンを行う。

ラッチ１４は、正規化部１２で正規化された値が負からゼロに変化したタイミングで、カウンタ１３から送られてきているカウント値をラッチする。この時点で、カウンタ１３の内容はクリアされる。ラッチ１４にラッチされたカウント値が、位相操作量として使用される。

図８は位相同期回路の制御系を示す図である。制御回路３のＡ／Ｄ端子に、電圧変換回路２の出力電圧が入力されると、位相操作量変換部３６は、出力電圧を位相操作量に変換する。加算器３１は、基準値「０」から位相操作量を引いた差を求め、その差は増幅器３２により増幅された後に、加算器３３により正弦波の周波数基準カウント値に加算される。

インバータ電圧基準生成部３４は、加算器３３の加算結果に基づき、インバータ電圧基準を生成し、インバータ基準正負パルス変換部３５は、生成されたインバータ電圧基準をインバータ基準正負パルスに変換して、自インバータ装置の位相信号として、ＰＬＬ回路１の入力端子Ｂに送る。

以上の制御により、位相遅れの時には、図９に示すように、周波数基準カウント値に位相操作量が加えられて位相が進む。位相進みの時は、周波数基準カウント値から位相操作量が引かれて位相が遅れる。その結果、位相操作量は、時間の経過と共に減衰していき、最終的に「０」となる。

本発明は、並列接続により交流電力の負荷増設を可能とし、高信頼性が求められるインバータ装置に適用可能である。

本発明の実施例１の並列運転インバータ装置の位相同期回路の構成を示すブロック図である。 本発明の実施例１の並列運転インバータ装置の位相同期回路で使用されるＰＬＬ回路の状態遷移図である。 本発明の実施例１の並列運転インバータ装置の位相同期回路で使用されるＰＬＬ回路の入力信号と出力信号との関係を示すタイミングチャートである。 本発明の実施例１の並列運転インバータ装置の位相同期回路で使用される電圧変換回路の動作を説明するための図である。 本発明の実施例１の並列運転インバータ装置の位相同期回路の制御回路で行われる位相操作量変換を実現するための構成を示すブロック図である。 本発明の実施例１の並列運転インバータ装置の位相同期回路の制御回路で行われるＡ／Ｄ変換及び正規化を説明するための図である。 本発明の実施例１の並列運転インバータ装置の位相同期回路の制御回路で行われる位相操作量の生成を説明するための図である。 本発明の実施例１の並列運転インバータ装置の位相同期回路の制御系を説明するための図である。 本発明の実施例１の並列運転インバータ装置の位相同期回路の制御系において位相遅れ時の動作を説明するための図である。

符号の説明

１ ＰＬＬ回路
２ 電圧変換回路
３ 制御回路
１１ Ａ／Ｄ変換器
１２ 正規化部
１３ カウンタ
３１，３３ 加算器
３２ 増幅器
３４ インバータ電圧基準生成部
３５ インバータ基準正負パルス変換部
３６ 位相操作量変換部
ＯＰ オペアンプ

Claims (2)

1. 複数のインバータ装置を並列運転させる際に各インバータ装置の位相を同期させる並列運転インバータ装置の位相同期回路であって、
   他インバータ装置からの位相信号が入力されてから自インバータ装置からの位相信号が入力されるまでの第１期間に電源電圧を出力し、前記自インバータ装置からの位相信号が入力されてから前記他インバータ装置からの位相信号が入力されるまでの第２期間にグランド電圧を出力し、前記第１期間及び前記第２期間以外の期間にハイインピーダンス状態になるＰＬＬ回路と、
   前記ＰＬＬ回路の出力が電源電圧になった時にはグランド電圧に変換し、グランド電圧になった時には電源電圧に変換し、ハイインピーダンス状態になった時は電源電圧の１／２の電圧に変換する電圧変換回路と、
   前記電圧変換回路の出力が電源電圧の１／２の電圧より大きい場合に位相を遅らせる位相信号を生成し、電源電圧の１／２の電圧より小さい場合に位相を進める位相信号を生成して前記ＰＬＬ回路にフィードバックする制御回路と、
   を備えることを特徴とする並列運転インバータ装置の位相同期回路。
2. 前記制御回路は、
   前記電圧変換回路から出力される電圧をデジタル値に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器から出力されるデジタル値を、電源電圧の１／２の電圧をゼロとする正又は負のデジタル値に正規化する正規化部と、
   前記正規化部で正規化されたデジタル値が正又は負の値を継続している期間をカウントするカウンタとを備え、
   前記カウンタでカウントされた値を位相操作量として位相を進める又は遅らせる位相信号を生成して前記ＰＬＬ回路にフィードバックすることを特徴とする請求項１記載の並列運転インバータ装置の位相同期回路。

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