JP3967370B1 - デジタル方式パルス幅変調装置 - Google Patents

Abstract

【課題】本発明は、上記問題に鑑みてなされたものであって、高い周波数のクロックを使用することなくパルス幅変調の分解能を高めることができるデジタル方式パルス幅変調装置の提供を課題とする。
【解決手段】クロックＡ（１００）を用いて、カウント信号（１０５）とデジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス前縁の位置を特定する一方、クロックＢ（１０１）を用いて、カウント信号（１０６）と前記デジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス後縁の位置を特定することによって、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。
【選択図】 図１

Description

本発明は、半導体集積回路に搭載し、Ｄ／Ａ変換器のひとつとして利用されるデジタル方式のパルス幅変調装置に関するものである。

従来、サンプリングクロックに同期してデジタル信号を受信し、デジタル信号の値に応じてパルス幅変調信号を生成する様々なデジタル方式パルス幅変調装置が知られている（例えば特許文献１参照）。

図２は、デジタル方式パルス幅変調装置の一例を示すものである。この装置は、所定の周波数のクロック（１００）が供給され、クロック（１００）によるカウント信号（１０５）を生成するカウンタ（２）と、該カウンタ信号（１０５）とデジタルデータ（１０７）を用いてパルスの前縁と後縁を決定してパルス幅変調信号（１１０）を生成するパルス幅変調信号生成部（４ｂ）とが設けられている。

例えば、周波数Ｎのクロック（１００）が供給され、カウンタ（２）からは該クロック（１００）によるカウント信号（１０５）を生成する。そして、パルス幅変調信号生成部（４ｂ）は、例えばデジタルデータが１６ビットで構成され、該デジタルデータの値が「１０２３」の場合にはパルス前縁をカウント信号「０」の立ち上がり時点とし、パルス後縁をカウント信号「１０２２」の立ち上がり時点として、デューティ１００％のパルス幅変調信号を出力する。また、デジタルデータの値が「５１２」の場合にはパルス前縁をカウント信号「０」の立ち上がり時点とし、パルス後縁をカウント信号「５１１」の立ち上がり時点として、デューティ５０％のパルス幅変調信号を出力する。もとより、これらパルス前縁及び後縁の特定は一定のルールに則って行われるものであり、ルールが異なればパルスの前縁および後縁の位置も当然変化し得るものである。

特開２００３−１０３８３７号公報

しかしながら、従来のデジタル方式パルス幅変調装置では、以下の問題がある。

第１に、サンプリング周波数が高くなると、サンプリング周期内におけるクロック数が少なくなり、それに伴ってカウンタのＭＡＸ値も低下する。その結果、制御できるパルス幅変調の階調数が低下する。

第２に、パルス幅変調の分解能は、使用するクロック周期までしか高められない。従って、パルス幅変調の分解能を高めるためには、使用するクロックの周波数を高くしなければならないが、カウンタと比較器が動作可能な上限周波数は、半導体の微細化プロセスの進展に依存する。この最新の微細化プロセスを利用するには、開発コストと開発期間の負担が重くなる。

本発明は、上記問題に鑑みてなされたものであって、高い周波数のクロックを使用することなくパルス幅変調の分解能を高めることができるデジタル方式パルス幅変調装置の提供を課題とする。

本発明は、上記課題を解決するために、周波数が異なる２つのクロックを用いてパルス前縁及び後縁の位置を特定することによりパルス幅変調信号を生成したものである。

すなわち、本発明は、クロックを用いてデジタル信号（１０７）の値に応じたパルス幅変調信号（１１０）を生成するデジタル方式パルス幅変調装置であって、周波数比（Ｎ＋１）：Ｎの２つのクロックＡ（１００）とクロックＢ（１０１）が供給され、前記クロックＡ（１００）と前記クロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生する同期検出手段（１）と、前記同期信号（１０３）で初期化する機能を有し、クロックＡ（１００）によるカウント信号（１０５）を生成する第１のカウンタ手段（２）と、前記同期信号（１０４）で初期化する機能を有し、クロックＢ（１０１）によるカウント信号（１０６）を生成する第２のカウンタ手段（３）と、前記クロックＡ（１００）を用いて、前記カウント信号（１０５）と前記デジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス前縁の位置を特定するための前縁制御信号（１０８）を生成する前縁制御信号生成手段（４）と、前記クロックＢ（１０１）を用いて、前記カウント信号（１０６）と前記デジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス後縁の位置を特定するための後縁制御信号（１０９）を生成する後縁制御信号生成手段（５）と、前記前縁制御信号生成手段（４）により生成された前縁制御信号（１０８）と、前記後縁制御信号生成手段（５）により生成された後縁制御信号（１０９）とを合成してパルス幅変調信号（１１０）を生成するパルス幅変調信号生成手段（６）とが設けられ、デジタル信号（１０７）のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックをクロックＡ（１００）として使用し、デジタル信号（１０７）のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックをクロックＢ（１０１）として使用し、Ｎが２又は１０の累乗であることを特徴とする。

このように、クロックＡ（１００）とクロックＢ（１０１）の周波数比が（Ｎ＋１）：Ｎであるため、両クロックＡ、Ｂの位相差はクロックＡ（１００）の（Ｎ＋１）周期で循環し、（クロックＡの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。したがって、クロックＡ（１００）を用いて、カウント信号（１０５）とデジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス前縁の位置を特定する一方、クロックＢ（１０１）を用いて、カウント信号（１０６）と前記デジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス後縁の位置を特定することによって、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。

しかも、デジタル信号（１０７）のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックをクロックＡ（１００）として使用し、デジタル信号（１０７）のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックをクロックＢ（１０１）として使用し、Ｎが２又は１０の累乗であることにより、設計しやすい装置を提供することができる。

また、前記後縁制御信号生成手段（５）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値と、デジタル信号（１０７）の所定の下位ビットの値（６０１）とを加算して、この加算値とカウント信号（１０６）の一致したクロック（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートするものであり、前記前縁制御信号生成手段（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値と、デジタル信号（１０７）の所定の下位ビットの値（６０１）とを加算したあと、この加算値をデジタル信号（１０７）の残りの上位ビットの値（６００）で減算し、この減算値とカウント信号（１０５）の一致したクロック（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートするものであってもよい。

また、前記第１のカウンタ手段（２）のカウント信号（１０５）と前記第２のカウンタ手段（３）のカウント信号（１０６）とに対して１カウント増減する同期微調整信号を生成する同期微調整信号生成手段（７）が設けられていてもよい。

また、前記微調整信号生成手段（７）は、前記第１のカウンタ手段（２）のカウント信号（１０５）と前記第２のカウンタ手段（３）のカウント信号（１０６）の値を監視し、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号（１０５）（１０６）に対して１カウント増減する同期微調整信号を生成するものであってもよい。

また、前記同期検出手段（１）は、サンプリングクロック（１１２）の立ち上がりを検出したあと、前記第１のカウンタ手段（２）用の同期信号（１０３）と前記第２のカウンタ手段（３）用の同期信号（１０４）を１回だけ生成する同期検出手段（１ｂ）となされ、前記第１のカウンタ手段（２）は、前記同期検出手段（１ｂ）からの同期信号（１０３）による初期化機能を有したモジュロ｛（Ｎ＋１）×Ｍ｝のカウンタ手段であり、カウント値が０から｛（Ｎ＋１）×Ｍ−１｝までカウントアップすると停止し、再び前記同期検出手段（１ｂ）からの同期信号（１０３）で初期化されるのを待つカウンタ手段（２ｂ）となされ、前記第２のカウンタ手段（３）は、前記同期検出手段（１ｂ）からの同期信号（１０４）による初期化機能を有したモジュロ｛Ｎ×Ｍ｝のカウンタ手段であり、カウント値が０から｛（Ｎ×Ｍ−１｝までカウントアップすると停止し、再び同期検出手段（１ｂ）からの同期信号（１０４）で初期化されるのを待つカウンタ手段（３ｂ）であってもよい。

また、前記デジタル信号（１０７）のサンプリングクロック（１１２）の｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡ（１００）を生成する第１のＰＬＬ回路（８ａ）と、同サンプリングクロック（１１２）の｛Ｎ×Ｍ｝倍の周波数を有するクロックＢ（１０１）を生成する第２のＰＬＬ回路（８ｂ）とが設けられ、前記デジタル信号（１０７）のサンプリングクロック（１１２）に同期したクロックＡ（１００）とクロックＢ（１０１）を使用するものであってもよい。

本発明によれば、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。しかも、設計しやすい装置を提供することができる。

請求項２に係る発明によれば、パルス幅変調信号のパルス前縁および後縁の位置を特定するための前縁制御信号および後縁制御信号を簡単かつ確実に生成することができる。

請求項３に係る発明によれば、パルス幅変調信号のパルス幅を任意に広げたり又は狭めたりすることができ、容易にパルス幅にオフセットを持たせることが可能となる。

請求項４に係る発明によれば第１および第２カウンタにおける両カウント信号が規定値と等しい確率を高めることができる。このため両カウント信号の値が０のとき、クロックＡ、Ｂの立ち上がりエッジが最も接近していることが精度良く保証することが可能となる。

請求項５に係る発明によれば、サンプリングクロックとクロックＡ、Ｂが非同期であっても、１回のサンプリングクロックで１回のパルス幅変調信号を生成することが保証できる。

請求項６に係る発明によれば、デジタル信号のサンプリングクロックとクロックＡ、Ｂを同期させることができる。このため、セットアップ時にだけクロックＡ、Ｂの同期検出部をイネーブルし、信号処理中に同期検出部をネゲートできるので、より安定したパルス幅変調動作の実現が可能となる。

（実施形態１）
次に本発明の一実施形態に係るデジタル方式パルス幅変調装置（以下、本装置という）について図１〜図７を参照しつつ説明する。

図１は、本装置の基本構成を示す機能ブロック図である。

本装置は、周波数比（Ｎ＋１）：Ｎの２種類のクロックＡ（１００）とクロックＢ（１０１）を用いて、デジタル信号（１０７）の値に応じたパルス幅変調信号（１１０）を生成するものである。

前記クロックＡ（１００）は、図示略のクロック生成装置により生成され、デジタル信号（１０７）におけるサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数のクロックとなされている。また、前記クロックＢ（１０１）は、図示略のクロック生成装置により生成され、デジタル信号（１０７）におけるサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数のクロックとなされ、Ｎが２又は１０の累乗である。また、前記デジタル信号（１０７）は、例えば１６ビットのデジタルデータである。

本装置には同期検出部（１）が設けられている。この同期検出部（１）は、クロックＡ（１００）とクロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生するものである。すなわち、同期検出部（１）には動作イネーブル信号（１０２）が入力されるようになっており、該動作イネーブル信号（１０２）がアサートされていると、クロックＡ（１００）とクロックＢ（１０１）の立ち上がりエッジの位置が前後に逆転したことを検出して、後述のカウンタ（２）用の同期信号（１０３）とカウンタ（３）用の同期信号（１０４）とを生成する。

この同期検出部（１）の具体的構成の一例について図３および図４を用いて説明する。 動作イネーブル信号（１０２）がアサートされていると、クロック（１００）をＤ入力、クロック（１０１）をクロック入力としたＤＥＦが、それぞれのクロック（１００）（１０１）の立ち上がりエッジ位置が前後に逆転したことを検出してＱ出力（３００）を０から１に変化させる。内部信号（３００）をクロック（１００）およびクロック（１０１）を用いてシフトレジスタに送り、安定した同じ段数のところで立ち上がりを検出して、カウンタ（２）用の同期信号（１０３）とカウンタ（３）用の同期信号（１０４）を生成する。

なお、同期検出部（１）は、上記構成に限定されるものではなく、クロックＡ（１００）とクロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生するものであれば、どのような回路構成のものであってもよい。

前記同期検出部（１）の出力側には第１のカウンタ（２）と第２のカウンタ（３）が並列して設けられている。カウンタ（２）は、同期信号（１０３）で初期化する機能を有し、クロックＡ（１００）によるカウント信号（１０５）を生成するものであり、カウント値が０〜｛（Ｎ＋１）×Ｍ−１｝の間で循環する。一方、カウンタ（３）は、同期信号（１０４）で初期化する機能を有し、クロックＢ（１０１）によるカウント信号（１０６）を生成するものであり、カウント値が０〜｛Ｎ×Ｍ−１｝の間で循環する。

図５は、クロック信号（１００）（１０１）、同期信号（１０３）（１０４）およびカウント信号（１０５）（１０６）の関係を示す図である。

周波数比（Ｎ＋１）：ＮのクロックＡ（１００）とクロックＢ（１０１）が供給されており、クロックＡ（１００）とクロックＢ（１０１）に応じてカウンタ（２）（３）からカウント信号（１０５）（１０６）が生成されている。そして、クロック信号（１００）とクロック信号（１０１）と立ち上がりエッジが前後に逆転した場合、同期検出部（１）により２つの同期信号（１０３）（１０４）が生成され、それら同期信号（１０３）（１０４）によりカウンタ（２）（３）が初期化される。そして、カウンタ（２）によってクロック信号Ａ（１００）によるカウント信号（１０５）が０〜｛（Ｎ＋１）×Ｍ−１｝の間で循環しながら生成される。また、カウンタ（３）によってクロック信号Ｂ（１０１）によるカウント信号（１０６）が０〜｛Ｎ×Ｍ−１｝の間で循環しながら生成される。

このときクロックＡ（１００）とクロックＢ（１０１）とは周波数比（Ｎ＋１）：Ｎであるため、クロックＡ（１００）とクロックＢ（１０１）の位相差はクロックＡ（１００）の（Ｎ＋１）周期で循環し、（クロックＡの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。例えば、始点Ｓでは両クロックＡ、Ｂの位相差は０／Ｎ、中央付近では両クロックＡ、Ｂの位相差は（Ｎ／２）／Ｎ、終点付近では両クロックＡ、Ｂの位相差は（Ｎ−１）／Ｎとなる。なお、カウンタ（２）とカウンタ（３）が同期化されているので、カウンタ（３）の値が特定されると、その値におけるクロックＢ（１０１）の立ち上がりエッジとその直前にあるクロックＡ（１００）の立ち上がりエッジとの位相差が特定できる。

前記カウンタ（２）の出力側には前縁制御信号生成部（４）が設けられている。この前縁制御信号生成部（４）は、クロックＡ（１００）を用いて、カウント信号（１０５）とデジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス前縁の位置を特定するための前縁制御信号（１０８）を生成するものである。具体的には、デジタル信号（１０７）によってパルス前縁の位置を特定し、その位置とカウント信号（１０５）の一致したクロック（１００）の立ち上がりエッジで前縁制御信号（１０８）をアサートして、カウント信号（１０５）の終点でネゲートする。

前記カウンタ（３）の出力側には後縁制御信号生成部（５）が設けられている。この前縁制御信号生成部（５）は、クロックＢ（１０１）を用いて、カウント信号（１０６）とデジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス後縁の位置を特定するための後縁制御信号（１０９）を生成するものである。具体的には、デジタル信号（１０７）によってパルス後縁の位置を特定し、その位置とカウント信号（１０６）の一致したクロック（１０１）の立ち上がりエッジで後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点Ｓでアサートする。

図６は、前縁制御信号生成部（４）による前縁制御信号（１０８）と、後縁制御信号生成部（５）による後縁制御信号（１０９）とを生成するための回路構成の一例を示す図である。なお、本実施形態では、Ｎを１２８、Ｍを５に設定し、１６ビットのデジタル信号（１０７）に適用させた場合について説明する。

まず、パルス幅変調信号（１１０）のパルス後縁の位置を算出するために、クロックＡ（１００）とクロックＢ（１０１）のある同期時点におけるカウント信号（１０６）の値｛Ｎ×（Ｍ−１）−１｝＝１２８×４−１とデジタル信号（１０７）の下位７ビットのデータ（６０１）を加算する。この加算値とカウント信号（１０６）の一致したクロック（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点（カウント値０の時点）でアサートする。

また、パルス前縁の位置を算出するために、同じ同期時点におけるカウント信号（１０５）の値｛（Ｎ＋１）×（Ｍ−１）−１｝＝１２９×４−１とデジタル信号（１０７）の下位７ビットのデータ（６０１）を加算し、その加算値をデジタル信号（１０７）の残りの上位９ビットのデータ（６００）で減算する。この減算値とカウント信号（１０５）の一致したクロック（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点（カウント値１２９×５−１の時点）でネゲートする。

これらパルス変調信号（１１０）のパルス前縁及び後縁の特定の具体例について図７を参照しつつ説明する。

＜デジタル信号が「００００」（１６進数表現）の場合＞
例えば、デジタル信号（１０７）が「００００」（１６進数表現）の場合、パルス後縁の位置を算出するために、ある同期時点におけるカウント信号（１０６）の値｛Ｎ×（Ｍ−１）−１｝＝１２８×４−１とデジタル信号（１０７）の下位７ビットのデータ「０００００００」（６０１）を加算する。この加算値とカウント信号（１０６）の一致したクロック（１０１）の立ち上がりエッジ、すなわちカウント信号（１０６）のカウント値が１２８×４−１の時点でパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点（カウント値０の時点）でアサートする。このように生成された後縁制御信号（１０９）は図７に示すパルスＫ１である。

一方、パルス前縁の位置を算出するために、前記同期時点におけるカウント信号（１０５）の値｛（Ｎ＋１）×（Ｍ−１）−１｝＝１２９×４−１とデジタル信号（１０７）の下位７ビットのデータ「０００００００」（６０１）を加算し、その加算値をデジタル信号（１０７）の残りの上位９ビットのデータ「０００００００００」（６００）で減算する。この減算値からさらに「１」を引いた値とカウント信号（１０５）の一致したクロック（１００）の立ち上がりエッジ、すなわちカウント信号（１０５）のカウント値が１２９×４−２の時点でパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点（カウント値１２９×５−１の時点）でネゲートする。このように生成された前縁制御信号（１０８）は図７に示すパルスＺ１である。

なお、パルス前縁の位置を特定するに際して、デジタルデータ（１０７）の上位９ビットのデータ（６００）を減算したあとにさらに「１」を引くのは、デジタル信号（１０７）の最小値「００００」（１６進数表現）の場合でも、一定以上のパルス幅を有するパルス幅変調信号（１１０）を生成するためである。

＜デジタル信号が「０００１」（１６進数表現）の場合＞
例えば、デジタル信号（１０７）が「０００１」（１６進数表現）の場合、パルス後縁の位置を算出するために、ある同期時点におけるカウント信号（１０６）の値｛Ｎ×（Ｍ−１）−１｝＝１２８×４−１とデジタル信号（１０７）の下位７ビットのデータ「００００００１」（６０１）を加算する。この加算値とカウント信号（１０６）の一致したクロック（１０１）の立ち上がりエッジ、すなわちカウント信号（１０６）のカウント値が１２８×４の時点でパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点（カウント値０の時点）でアサートする。このように生成された後縁制御信号（１０９）は図７に示すパルスＫ２である。

一方、パルス前縁の位置を算出するために、前記同期時点におけるカウント信号（１０５）の値｛（Ｎ＋１）×（Ｍ−１）−１｝＝１２９×４−１とデジタル信号（１０７）の下位７ビットのデータ「００００００１」（６０１）を加算し、その加算値をデジタル信号（１０７）の残りの上位９ビットのデータ「０００００００００」（６００）で減算する。この減算値からさらに「１」を引いた値とカウント信号（１０５）の一致したクロック（１００）の立ち上がりエッジ、すなわちカウント信号（１０５）のカウント値が１２９×４−１の時点でパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点（カウント値１２９×５−１の時点）でネゲートする。このように生成された前縁制御信号（１０８）は図７に示すパルスＺ２である。

＜デジタル信号が「００７Ｆ」（１６進数表現）の場合＞
例えば、デジタル信号（１０７）が「００７Ｆ」（１６進数表現）の場合、パルス後縁の位置を算出するために、ある同期時点におけるカウント信号（１０６）の値｛Ｎ×（Ｍ−１）−１｝＝１２８×４−１とデジタル信号（１０７）の下位７ビットのデータ「１１１１１１１」（６０１）を加算する。この加算値とカウント信号（１０６）の一致したクロック（１０１）の立ち上がりエッジ、すなわちカウント信号（１０６）のカウント値が１２８×５−２の時点でパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点（カウント値０の時点）でアサートする。このように生成された後縁制御信号（１０９）は図７に示すパルスＫ３である。

一方、パルス前縁の位置を算出するために、前記同期時点におけるカウント信号（１０５）の値｛（Ｎ＋１）×（Ｍ−１）−１｝＝１２９×４−１とデジタル信号（１０７）の下位７ビットのデータ「１１１１１１１」（６０１）を加算し、その加算値をデジタル信号（１０７）の残りの上位９ビットのデータ「０００００００００」（６００）で減算する。この減算値からさらに「１」を引いた値とカウント信号（１０５）の一致したクロック（１００）の立ち上がりエッジ、すなわちカウント信号（１０５）のカウント値が１２９×５−４の時点でパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点（カウント値１２９×５−１の時点）でネゲートする。このように生成された前縁制御信号（１０８）は図７に示すパルスＺ３である。

なお、デジタル信号「００８０」「ＦＦ８０」「ＦＦＦＦ」（１６ビット）についても、上述と同様にして後縁制御信号（１０９）のパルスＫ４、Ｋ５、Ｋ６と、前縁制御信号（１０８）のパルスＺ１、Ｚ２、Ｚ３とがそれぞれ生成される。

前記前縁制御信号生成部（４）と後縁制御信号生成部（５）の出力側には、パルス幅変調信号生成部（６）が設けられている。このパルス幅変調信号生成部（６）は、前縁制御信号生成部（４）により生成された前縁制御信号（１０８）と、後縁制御信号生成部（５）により生成された後縁制御信号（１０９）とをＡＮＤ合成してパルス幅変調信号（１１０）を生成するものである。

例えば、図７に示すように、前縁制御信号（１０８）のパルスＺ１と後縁制御信号（１０９）のＫ１をＡＮＤ合成してパルス幅変調信号Ｐ１を生成する。また、前縁制御信号（１０８）のＺ２と後縁制御信号（１０９）のＫ２をＡＮＤ合成してパルス幅変調信号Ｐ２を生成する。また、前縁制御信号（１０８）のパルスＺ３と後縁制御信号（１０９）のＫ３をＡＮＤ合成してパルス幅変調信号Ｐ３を生成する。その他の前縁制御信号（１０８）のパルスＺ４、Ｚ５、Ｚ６と後縁制御信号（１０９）のＫ４、Ｋ５、Ｋ６についても、それぞれＡＮＤ合成してパルス幅変調信号Ｐ４、Ｐ５、Ｐ６を生成する。

このように、クロックＡ（１００）とクロックＢ（１０１）の周波数比が（Ｎ＋１）：Ｎであるため、両クロックＡ、Ｂの位相差はクロックＡ（１００）の（Ｎ＋１）周期で循環し、（クロックＡの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。したがって、クロックＡ（１００）を用いて、カウント信号（１０５）とデジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス前縁の位置を特定する一方、クロックＢ（１０１）を用いて、カウント信号（１０６）と前記デジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス後縁の位置を特定することによって、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。

なお、本実施形態では、デジタル信号（１０７）の下位７ビットをパルス後縁の特定に用いて、さらに上位９ビットをパルス前縁の特定に用いたが、これらに限定されるものではない。要は、周波数比の異なる２種類のクロックＡ、Ｂを供給して、一方のクロックＡを用いてパルス幅変調信号（１１０）のパルス前縁を特定し、他方のクロックＢを用いてパルス幅変調信号（１１０）のパルス後縁を特定するものであればよい。

（実施形態２）
次に本発明の第２の実施形態について図８〜図１０を参照しつつ説明する。

本実施形態では、図８に示すように、図１の本装置に同期微調整信号生成部（７）が設けられている。

この同期微調整信号生成部（７）は、前記第１のカウンタ（２）のカウント信号（１０５）と第２のカウンタ（３）のカウント信号（１０６）の値を監視し、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号（１０５）（１０６）に対して１カウント増減するものである。

具体的に説明すると、同期微調整信号生成部（７）は、同期微調整指示信号（１１１）が微調整ＯＦＦ（同期微調整を行わない）を示す場合は、図１の装置と同様に同期信号（１０３）（１０４）によってカウンタ（２）（３）が同期化されるように、カウンタ（２）に対して同期許可信号（８０２）をアサートし、カウンタ（３）に対して同期許可信号（８０３）をアサートする。

一方、同期微調整指示信号（１１１）が微調整ＯＮ（同期微調整を行う）を示す場合は、同期信号（１０３）（１０４）によってカウンタ（２）（３）が同期化されないように他方の同期許可信号（８０２）（８０３）をネゲートしておき、同期信号（１０３）（１０４）がアサートされたタイミングにおけるカウンタ（２）（３）のカウント信号（１０５）（１０６）の値が規定値と等しいかどうかを監視する。そして、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号（１０５）（１０６）に対して１カウント増減する。

例えば、適切に設定した監視期間内においてカウント信号（１０５）（１０６）の値が規定値以下の確率が５０％を越える場合、図９に示すように、カウンタ（２）（３）に対する同期微調整信号（８００）（８０１）を＋１にする。

一方、カウント信号（１０５）（１０６）の値が規定値以上の確率が５０％を越える場合、図１０に示すように、カウンタ（２）（３）に対する同期微調整信号（８００）（８０１）を−１にする。

これによればカウンタ（２）（３）におけるカウント信号（１０５）（１０６）が規定値と等しい確率を高めることができる。このためカウント信号（１０５）（１０６）の値が０のとき、クロック（１００）（１０１）の立ち上がりエッジが最も接近していることが精度良く保証することが可能となる。

なお、本実施形態では、同期微調整信号生成部（７）がカウント信号（１０５）（１０６）の値を監視するものとしたが、監視を行わずに任意に同期微調整を行うものとしてもよい。

例えば、図１１の上図に示すように、同期微調整信号指示信号（１１１）が強制アップを示す場合、同期微調整信号（８００）（８０１）を＋１にする。これによればクロック（１００）に対してクロック（１０１）の位相が最小ステップ分（１／Ｎ）だけ左シフトするので、この設定で生成されるパルス幅変調信号（１１０）も最小ステップ分（１／Ｎ）だけパルス幅を狭めることができる。

一方、同期微調整信号生成部（７）は、同期微調整信号指示信号（１１１）が強制ダウンを示す場合、図１１の下図に示すように、同期微調整信号（８００）（８０１）を−１にする。これによればクロック（１００）に対しクロック（１０１）の位相が最小ステップ分（１／Ｎ）だけ右シフトするので、この設定で生成されるパルス幅変調信号（１１０）が最小ステップ分（１／Ｎ）だけパルス幅を広げることができる。

これによればパルス幅変調信号（１１０）のパルス幅を任意に広げたり又は狭めたりすることができ、容易にパルス幅にオフセットを持たせることが可能となる。

（実施形態３）
次に本発明の第３の実施形態について図１２を参照しつつ説明する。

本実施形態では、図１の本装置における同期検出部（１）をサンプリングクロック（１１２）への同期化機能を有した同期検出部（１ｂ）に変更するとともに、カウンタ（２）（３）もサンプリングクロック（１１２）への同期化機能を有したカウンタ（２ｂ）（３ｂ）に変更した。

前記同期検出部（１ｂ）は、サンプリングクロック（１１２）の立ち上がりを検出したあと、カウンタ（２）用の同期信号（１０３）とカウンタ（３）用の同期信号（１０４）を１回だけ生成する。

前記カウンタ（２ｂ）は、同期検出部（１ｂ）からの同期信号（１０３）による初期化機能を有したモジュロ｛（Ｎ＋１）×Ｍ｝のカウンタであり、カウント値が０〜｛（Ｎ＋１）×Ｍ−１｝までカウントアップすると停止し、再び同期検出部（１ｂ）からの同期信号（１０３）で初期化されるのを待っている。

前記カウンタ（３ｂ）は、同期検出部（１ｂ）からの同期信号（１０４）による初期化機能を有したモジュロ｛Ｎ×Ｍ｝のカウンタであり、カウント値が０〜｛（Ｎ×Ｍ−１｝までカウントアップすると停止し、再び同期検出部（１ｂ）からの同期信号（１０４）で初期化されるのを待っている。

この構成によって、サンプリングクロック（１１２）とクロック（１００）（１０１）が非同期であっても、１回のサンプリングクロックで１回のパルス幅変調信号を生成することが保証できる。特にクロック（１００）（１０１）が異なるクロック発生装置（水晶発振器など）によって別々に発生する場合に特に有効である。

なお、サンプリングクロックの立ち上がりから同期信号（１０３）（１０４）を生成するまで、クロック（１０１）のＮ周期を費やす可能性があるので、通常時のＭ設定を＋１にするのが好ましい。

（実施形態４）
次に本発明の第４の実施形態について図１３を参照しつつ説明する。

本実施形態では、図１の本装置においてデジタル信号（１０７）のサンプリングクロック（１１２）の｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡ（１００）を生成する第１のＰＬＬ回路（８ａ）と、サンプリングクロック（１１２）の｛Ｎ×Ｍ｝倍の周波数を有するクロックＢ（１０１）を生成する第２のＰＬＬ回路（８ｂ）とが設けられ、サンプリングクロック（１１２）に同期したクロックＡ（１００）とクロックＢ（１０１）を使用するものである。

すなわち、前記第１のＰＬＬ回路（８ａ）は、デジタル信号（１０７）のサンプリングクロック（１１２）を基準クロックとし、フィードバック回路（９）によりクロック（１００）を｛（Ｎ＋１）×Ｍ｝分周した信号（１２００）をＰＬＬ回路（８ａ）にフィードバック入力してクロックＡ（１００）を生成する。

また、第２の前記ＰＬＬ回路（８ｂ）は、同じくデジタル信号（１０７）のサンプリングクロック（１１２）を基準クロックとし、フィードバック回路（１０）によりクロック（１００）を｛（Ｎ＋１）×Ｍ｝分周した信号（１２０１）をＰＬＬ回路（８ｂ）にフィードバック入力してクロックＢ（１０１）を生成する。

この構成によれば、デジタル信号（１０７）のサンプリングクロック（１１２）とクロック（１００）（１０１）を同期させることができる。このためセットアップ時にだけクロックＡ（１００）とクロックＢ（１０１）の同期検出部（１）をイネーブルし、信号処理中に同期検出部（１）をネゲートできるので、より安定したパルス幅変調動作の実現が可能となる。

（実施形態５）

次に本発明の第５の実施形態について説明する。

この構成では、カウント信号（１０５）の最大値：｛（Ｎ＋１）×M−1}=１２９×４−１とパルス前縁の位置を加算して前縁の位置とし、カウント信号（105）の終端を後縁とするパルス拡張信号の生成回路を設けている。パルス前縁の位置が正の値であればパルス拡張信号は発生しないが、パルス前縁の位置を算出するため、｛（Ｎ＋１）×（Ｍ−１）−１｝＝１２９×３−１とデジタル信号（６００）の下位７ビットを加算し、その結果をデジタル信（６００）の上位９ビットで減算した値が負になった場合、その値に下限値＝０のリミッタ処理を施してパルス前縁の位置をカウント信号（１０５）＝０に決定すると同時に、マイナス側にあふれた分に相当するパルス拡張信号が発生する。このパルス拡張信号は、パルス前縁の制御信号（１０８）とパルス後縁の制御信号（１０９）をAND合成した結果にＯＲ合成し、パルス幅変調信号として出力している。

本装置の基本構成を示す機能ブロック図である。 従来のパルス幅変調装置の機能ブロック図である。 同期検出部の回路構成の一例を示す図である。 図３の回路の動作を示す図である。 クロック信号、同期信号およびカウント信号の関係を示す図である。 前縁制御信号生成部と後縁制御信号生成部の回路構成の一例を示す図である。 図６の回路の動作を示す図である。 第２の実施形態に係る装置の基本構成を示す機能ブロック図である。 図８の装置の動作（微調整＋１の場合）を示す図である。 図８の装置の動作（微調整−１の場合）を示す図である。 監視を行わない場合の装置の動作を示す図である。 第３の実施形態に係る装置のカウンタ部分の構成を示す機能ブロック図である。 第４の実施形態に係る装置のクロック発生回路部分の構成を示す機能ブロック図である。 第５の実施形態に係る装置の基本構成を示す機能ブロック図である。

符号の説明

１・・・同期検出部
２・・・第１のカウンタ
３・・・第２のカウンタ
４・・・前縁制御信号生成部
５・・・後縁制御信号生成部
６・・・パルス幅変調信号生成部
１００・・・クロックＡ
１０１・・・クロックＢ
１０２・・・イネーブル信号
１０３、１０４・・・同期信号
１０５、１０６・・・カウント信号
１０７・・・デジタル信号
１０８・・・前縁制御信号
１０９・・・後縁制御信号
１１０・・・パルス幅変調信号

Claims (6)

1. クロックを用いてデジタル信号（１０７）の値に応じたパルス幅変調信号（１１０）を生成するデジタル方式パルス幅変調装置であって、
   周波数比（Ｎ＋１）：Ｎの２つのクロックＡ（１００）とクロックＢ（１０１）が供給され、前記クロックＡ（１００）と前記クロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生する同期検出手段（１）と、
   前記同期信号（１０３）で初期化する機能を有し、クロックＡ（１００）によるカウント信号（１０５）を生成する第１のカウンタ手段（２）と、
   前記同期信号（１０４）で初期化する機能を有し、クロックＢ（１０１）によるカウント信号（１０６）を生成する第２のカウンタ手段（３）と、
   前記クロックＡ（１００）を用いて、前記カウント信号（１０５）と前記デジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス前縁の位置を特定するための前縁制御信号（１０８）を生成する前縁制御信号生成手段（４）と、
   前記クロックＢ（１０１）を用いて、前記カウント信号（１０６）と前記デジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス後縁の位置を特定するための後縁制御信号（１０９）を生成する後縁制御信号生成手段（５）と、
   前記前縁制御信号生成手段（４）により生成された前縁制御信号（１０８）と、前記後縁制御信号生成手段（５）により生成された後縁制御信号（１０９）とを合成してパルス幅変調信号（１１０）を生成するパルス幅変調信号生成手段（６）とが設けられ、
   デジタル信号（１０７）のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックをクロックＡ（１００）として使用し、デジタル信号（１０７）のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックをクロックＢ（１０１）として使用し、Ｎが２又は１０の累乗であることを特徴とするデジタル方式パルス幅変調装置。
2. 前記後縁制御信号生成手段（５）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値と、デジタル信号（１０７）の所定の下位ビットの値（６０１）とを加算して、この加算値とカウント信号（１０６）の一致したクロック（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートするものであり、
   前記前縁制御信号生成手段（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値と、デジタル信号（１０７）の所定の下位ビットの値（６０１）とを加算したあと、この加算値をデジタル信号（１０７）の残りの上位ビットの値（６００）で減算し、この減算値とカウント信号（１０５）の一致したクロック（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートするものである請求項１に記載のデジタル方式パルス幅変調装置。
3. 前記第１のカウンタ手段（２）のカウント信号（１０５）と前記第２のカウンタ手段（３）のカウント信号（１０６）とに対して１カウント増減する同期微調整信号を生成する同期微調整信号生成手段（７）が設けられている請求項１または請求項２に記載のデジタル方式パルス幅変調装置。
4. 前記微調整信号生成手段（７）は、前記第１のカウンタ手段（２）のカウント信号（１０５）と前記第２のカウンタ手段（３）のカウント信号（１０６）の値を監視し、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号（１０５）（１０６）に対して１カウント増減する同期微調整信号を生成するものとなされている請求項３に記載のデジタル方式パルス幅変調装置。
5. 前記同期検出手段（１）は、サンプリングクロック（１１２）の立ち上がりを検出したあと、前記第１のカウンタ手段（２）用の同期信号（１０３）と前記第２のカウンタ手段（３）用の同期信号（１０４）を１回だけ生成する同期検出手段（１ｂ）となされ、
   前記第１のカウンタ手段（２）は、前記同期検出手段（１ｂ）からの同期信号（１０３）による初期化機能を有したモジュロ｛（Ｎ＋１）×Ｍ｝のカウンタ手段であり、カウント値が０から｛（Ｎ＋１）×Ｍ−１｝までカウントアップすると停止し、再び前記同期検出手段（１ｂ）からの同期信号（１０３）で初期化されるのを待つカウンタ手段（２ｂ）となされ、
   前記第２のカウンタ手段（３）は、前記同期検出手段（１ｂ）からの同期信号（１０４）による初期化機能を有したモジュロ｛Ｎ×Ｍ｝のカウンタ手段であり、カウント値が０から｛（Ｎ×Ｍ−１｝までカウントアップすると停止し、再び同期検出手段（１ｂ）からの同期信号（１０４）で初期化されるのを待つカウンタ手段（３ｂ）となされている請求項１ないし請求項４のいずれかに記載のデジタル方式パルス幅変調装置。
6. 前記デジタル信号（１０７）のサンプリングクロック（１１２）の｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡ（１００）を生成する第１のＰＬＬ回路（８ａ）と、同サンプリングクロック（１１２）の｛Ｎ×Ｍ｝倍の周波数を有するクロックＢ（１０１）を生成する第２のＰＬＬ回路（８ｂ）とが設けられ、前記デジタル信号（１０７）のサンプリングクロック（１１２）に同期したクロックＡ（１００）とクロックＢ（１０１）を使用するものである請求項１ないし請求項５のいずれかに記載のデジタル方式パルス幅変調装置。