CN1071796A - 产生复合视频信号的双工作方式存储器 - Google Patents

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Abstract

一种响应于主视频信号源和副视频信号源，以便 将副视频信号与主信号的一部分进行非相加组合而 形成复合信号的设备，该副信号被实现为嵌入主信号 代表的图象之中的图象。该设备包括：存储器装置 (22)、处理器装置(310—323，图3A)、缓冲存储器装 置(328)、装置(38)以及定时和控制装置(324、332、 336和图5)。本发明是基于将同一个行存储器在第 一工作方式下用于实现垂直信号平均；而在第二工作 方式下用作将信息写入场存储器的缓冲存储器。

Description

本申请是专利申请号为86101887（发明名称：“画中画显示器的视频信号处理系统”）的发明专利申请的分案申请。
本申请是关于一种用于产生复合视频信号的双工作方式存储器。
在画中画显示器中，由副信号所产生的缩小的且因而使分辨力降低的影像嵌入到由主信号产生的影像中的某一部份。关于具有画中画显示器的电视接收机在美国专利第4，298，891号题为“电视接收机”的专利中有所说明。
典型的画中画电视接收机使用相互独立的调谐器、中频放大器和视频信号解调器，以获得两组亮度及色差信号，一组供主影像用，另一组供副影像用。一般来说，副信号通过防混叠滤波器处理，并进行行和场的辅助取样，以产生代表缩小影像的信号。
防混叠滤波器用来降低信号在水平（行）及垂直（场）方向上的信号带宽，以降低由辅助取样所引起的失真成份。这些失真成份也称为混叠失真。当以低于公认的奈奎斯特准则所订的频率对一信号取样时，会产生混叠误差成份。混叠成份的频率在原信号的频率范围内，并在辅助取样信号的频谱之外，通过辅助取样过程转换为在辅助取样信号的频谱内不同频率的成份。尽管防混叠滤波器为辅助取样系统中所必须，但却可能带有使再生影像线条模糊的副作用。
典型的画中画电视接收机含有远较标准单影像接收机为多的电路，因此制造成本高。此外电路大部分为存储器，诸如电荷耦合器件或随机存取存储器（RAM）等，以储存辅助取样影像的一场或更多场的图像信息。存储器还用来使副信号与主信号适当同步，以再生稳定的副影像。
副图像取样样品与副信号同步写入存储器中，并与主信号同步地从存储器中读出，以供显示。由于主、副信号可能不相关连，故该系统需要同时在存储器中写入样品及从存储器中读出取样样品。存储器的合理设计可避免使该读出-写入对立的存储器装置过于昂贵。
存储器成本的另一因素是需要相当大数量的像素储存单元，以储存副影像样品。例如，具有取样频率为彩色副载波频率的四倍的NTSC数字电视接收机产生每行910个取样样品。视频信号的一场图像包含262.5行。如以1∶3的比率在行及场上对影像辅助取样，且如仅处理70%的行及每行上75%的取样样品，则每一场图像产生13，935个像素。由于每一像素可包含八比特位数的亮度信息及六比特位数的色彩信息，故一个画中画系统需要195，090个比特位数的存储器，以储存缩小的副信号的一场图像。
本发明目的是提供一种用于产生复合视频信号的双工作方式存储器。
本发明体现在一种设备中，该设备响应于主视频信号源和副视频信号源，以便将所述副视频信号与所述主视频信号的一部分进行非相加组合从而形成复合信号，其中所述副视频信号被实现为一个嵌入在所述主视频信号代表的画面影像之中的画面影像，其特征在于该设备包括：存储器装置，用于至少存储一场所述副视频信号，所述存储器装置被控制用于在第一预定时间间隔内读所述被存储的副视频信号，并被控制在不同于所述读时间间隔的第二时间间隔内存储所述副视频信号;处理装置;缓冲存储器装置;定时和控制装置，用于交替地控制所述缓冲存储器装置，以便：在第一种工作方式下，与所述副视频信号源和所述处理装置配合工作，从而产生和存储垂直向辅助取样的副视频信号，在第二种工作方式下，与作为取样速率缓冲器的所述存储器装置配合工作，从而将辅助取样的副视频信号提供到所述存储器装置;一种装置，与所述存储器装置和所述主视频信号源相连接，用于组合从所述存储器装置读出的所述副视频信号与所述主视频信号。上述的本发明主要是基于将同一个行存储器在第一种工作方式下用于实现垂直信号平均;然后在第二种工作方式下则用作将信息写入场存储器的缓冲存储器（显然，本分案申请的发明具有完全不同于原申请的发明的发明构思）。
图1为含有本发明一个实例的画中画电视接收机的整体方块图。
图2A及2B分别为适用於图1所示接收机中的亮度及色度行信号处理器的方块图。
图3A及3B分别为适用於图1所示接收机中的亮度及色度场信号处理器的方块图。
图4为可用於图1所示接收机中的数据编码器的方块图。
图5为适用於图1所示接收机中的存储器输入地址及时钟信号产生器的方块图。
图6为可用於图1所示接收机中的数据解码器的方块图。
图7为适用於图1所示接收机中的存储器输出地址及时钟信号产生器的方块图。
图8为时序图，它有助於说明图1所示接收机的作用。
在附图中，宽箭头代表多比特并行数字信号的母线。线箭头代表携带模拟信号或单比特位数的数字信号的连接线。视装置的处理速度而定，在某些信号路径中可能需要补偿延迟器。精通数字电路设计的工程设计人员懂得在特定系统中何处需要这类延迟器。
图1以方块图形式示出画中画处理电路的主要元件。代表主画面影像的视频信号来自信号源40。信号源40可包含接收广播电视信号用的天线，和普通电视接收机中所有必需的处理电路，如用於产生红R、绿G、蓝B彩色信号，以驱动显示装置（未绘出）的电路等。主信号源40提供主RGB信号至多工器38的第一组信号输入端。同时，主信号源40产生主信号行同步MAIN    HSYNC及场同步MAIN    VSYNC信号，输送到画中画付信号取样及同步处理电路11。
副信号源10包含如普通数字电视接收机的调谐器，IF（中频）放大器，视频检波器，同步分离电路，以及亮度/色度信号分离电路等。副信号源分别提供八比特位数的副亮度及色度信号YA及CA。付信号源10的电路还产生副行及场同步脉波（分别为AUX HSYNC及AUX VSYNC），以及一个时钟信号4FSC。时钟信号在相位上锁定于副信号的色同步脉冲成份，並具有彩色副载波频率fSC4倍的频率4fSC。
副亮度及色度信号YA及CA加到画中画辅助取样及同步处理电路11。取样及同步电路11减少了亮度Y及色度CA成份的信息/内容，因为副信号将被再生成一个缩小的影像画面。电路11还控制副信号成份，将其置换到主信号的预定顺序行数的预定部份中。
电路11输出的副亮度及色度取样样品加到数字与模拟转换器（DAC）及矩阵电路36，将副数字亮度及色度信号相应地转为模拟信号，並以适当的比例将这些信号混合，以产生红R、绿G、及蓝B彩色信号，用以驱动图像显示装置（未绘出）。这些RGB彩色信号输送到多工器38的第二组输入端。
多工器38响应来自电路11的一个控制信号MUX    CONTROL，以交替选择输出来自信号源10的主彩色信号和来自DAC及矩阵电路36的副彩色信号至彩色图像显示装置，以产生画中画显示。
信号源10输出的信号YA及CA加到电路11的行信号处理器14。同时，由观看者控制的一个峰化电平源12提供数字峰化信号PL到行处理器14。例如，该峰化电平源可以是四位置开关。其峰化信号PL可为0、1/4、1/2或1。存储器输入地址及时钟信号产生器20（下述）提供的时钟信号4FSC、2FSC、4FSC/5及FSC/5经母线CS1送至处理器14。时钟信号4FSC、2FSC、4FSC/5分别具有彩色副载波频率的四倍、二倍、五分之四倍及五分之一倍的频率。
图2A及2B的方块图，分别示出水平行处理器14的亮度及色度部份。在图2A中，副亮度信号YA及时钟信号4FSC加到FIR低通滤波器210。低通滤波器210为普通设计，並具有由以下等式所确定的转移函数H（Yh）
H（Yh）＝（1+Z-2）2＊（1+Z-3）2/16。
其中Z表示普通的Z变换记法，及Z-i代表等於4FSC时钟信号的i周期的延迟时间。滤波器210为防混叠滤波器。该滤波器衰减与低频成份相对的副亮度信号YA的高频成份，以降低副亮度信号辅助取样时带来的混叠失真。
滤波器210输出的样品值加到锁存器212，该锁存器212由地址及时钟信号产生器20所输出的4FSC/5时钟信号定时启闭。因此，锁存器212对经滤波器滤波的亮度信号进行取样，以产生在频率4FSC/5上的亮度取样样品，此频率相当於加在其输入端上的样品频率4FS取样率的1/5。鉴于NTSC的取样频率在14.32MHz附近，低通滤波器210的频率响应设置3dB点约在750Hz处，截止点约在2.3MHz处。根据奈奎斯特取样准则，以4FSC/5频率对NTSC信号取样的最大信号频率为1.43MHz。故低通滤波器210仅部份消除了混叠成份，但，折回到所需信号频谱上的混叠成份已大为降低。
4FSC/5时钟信号仅在每一水平行的有效部份的约80%期间起作用，以防止处理消隐信息。在每一行副信号视频取样样品，仅有128个亮度样品。
由锁存器212输出的辅助取样副亮度信号加到峰化滤波器220。4FSC/5时钟信号及观看者控制的峰化电平信号PL也同时加到峰化滤波器220。精通滤波器设计的工程设计人员可从图2看出此滤波器的转移函数TP可由下式以Z变换记法表示。
TP＝Z-1+PL（-1+2Z-1-Z-2）
峰化滤波器放大与低频成份相对的经滤波和辅助取样的亮度信号中的高频成份。此滤波器具有锐化再生影像的垂直边缘的作用。峰化滤波器放大混叠成份所折回处的辅助取样副信号的那一部份。将含有混叠成份在内的频谱一起放大看起来似乎不当。然而，主观的测试发现，由含有特定的低通滤波器210及峰化滤波器220的系统所产生的影像比无峰化滤波器时所产生的影像悦目。而且，经调整四个可供选择的峰化电平值，观看者可通过增加或降低高频成份的峰化量，以产生最悦目的影像画面。注意，使用零值峰化电平PL时，由混叠成份所产生的失真最小，然而，高空间分辨率的影像成份的亮度或对比度却较低。增加峰化电平也即增加高空间分辨率影像成份的亮度，可产生较清晰的影像，但失真也稍有增加。从主观测试来看，增加这些成份的亮度较为适宜，尽管这会带来少许失真。
由峰化滤波器220所输出的样品为八比特位数宽度的信号。为经济起见，在信号写入存储器之前，需将亮度样品的比特位数宽度从八比特降至五比特。在本设计中，此降低过程分三步完成。
第一步是将由滤波器220所输出的取样样品减至大致等於黑色电平的偏压值。黑电平偏压可视为一个常数值，代表再生影像中的黑色。此值大於零，以使诸如行同步及场同步脉冲等控制信息能与代表在黑电平以下的影像信息的信号相复合。黑电平偏压无需与影像信息一起储存在存储器中，因为此控制信息与所储存的影像无关。
比特宽度减小法的第二和第三步是以四除各取样样品，並分别限制任何一个样品的最大值使其不超过值31。
在执行减少此比特宽度的实际硬件中，八比特的副亮度样品加到减法器230的被减数输入端，其减数输入端。连接以接收来自加法器236的代表黑电平偏压的脉冲值。数字信号源234输出一个28的数值到加法器236的一个输入端。同时，脉动信号发生器232输出一个伪随机的二位数的脉冲信号到加法器236的第二个输入端。脉冲信号发生器232可以是普通的二比特位数的移位寄存器，且其输出端经一个反相器连接至其输入端。
由减法器230输出的取样样品加到除法器238。除法器238通过舍掉最低的两位有效数字而将八比特位的数字截为六比特的数字。由样品截尾所丧失的量化电平一部份由脉动黑电平偏压值来恢复。关于使用脉冲信号来恢复量化电平的思想属技术问题，故此处不加说明。
除法器238输出的六比特数字样品由限制器电路240降为五比特的数字样品。限制器240将任何大於31（五比特位的最高值）的数字值限为31，而对通过它的小於或等於31的值则不加改变。限制器240可由精通这方面技术的工程设计人员使用普通的零件制成。因其构造非本发明的一部份，故此处不加说明。
在图2B中，信号源10输出的八比特位数的色度样品及4FSC时钟信号加到色度多路输出选择器250。由理论所知，当NTSC色度信号由锁定在色同步参考成份的相位上并具有频率4fSC的时钟信号适当取样时，色度取样样品可由序列（R-Y）、（B-Y）、-（R-Y）、-（B-Y）、（R-Y）等表示，其中的符号表示取样相位而非取样样品值的极性。色度解调器250例如分离此序列为一个（R-Y）样品序列及一个（B-Y）样品序列，並颠倒二序列中间隔样品的极性。由解调器250输出的二序列取样样品分别代表基频带（R-Y）及（B-Y）色差信号。色度解调器250为普通设计。
由解调器250输出的（R-Y）及（B-Y）样品由两个相同的防混叠滤波器260和270处理，並由相同的锁存器262和272自2fSC的频率至fSC/5的频率对其辅助取样。
解调器250输出八比特数的（R-Y）样品至FIR低通滤波器260的输入端。来自地址及时钟信号产生器20的2FSC时钟信号加到滤波器260的时钟输入端。此滤波器的转移函数以Z变换记法表示如下：
T260＝（1+Z-1）（1+Z-8）/16
滤波器260衰减与低频成份相对的（R-Y）取样样品的高频成份，並在其输出端上输出六比特位数的样品。滤波器260输出的数字（R-Y）信号加到锁存器262上，该锁存器以fSC/5的频率对（R-Y）信号辅助取样。时钟信号FSC/5加到锁存器262的时钟输入端。锁存器262受FSC/5时钟信号激励，选取低通滤波器260输出的每第十个样品，作为辅助取样信号（R-Y）的输出。为避免处理行消隐信息，此时钟信号仅在每一行的有效部份的约80%期间有效。因此，在每一行视频样品中，仅提供32个（R-Y）样品。
防混叠滤波器270及锁存器272与滤波器260及锁存器262相同，並产生取样信号（B-Y）。
再参考图1，行信号处理器14输出的Y、（R-Y）、及（B-Y）副信号和地址及时钟信号产生器20输出的经母线CS1耦合的时钟及控制信号加到场信号处理器16。图3A3B分别为处理器16的亮度及色度信号处理部份的方块图。场信号处理器16是一个无限脉脉冲响应（IIR）低通滤波器，当帧向按1比3的比率辅助取样时，此滤波器可降低混叠失真成分。
在功能上，滤波器16分三个部分，一部分用於副亮度信号，另外两部分各分别用於副色差信号上。它们各使用以下方法将辅助取样的视频信号中的三行影像的信号平均。第一行不加更改地存入一个移位寄存器中。当第二行的每一个样品加到滤波器上时，由该样品值减掉第一行的对应样品值，且将两样品值间的差减半。之后来自第一行的对应样品加上此减半的差值，做为复合样品存入移位寄存器中。当第三行的样品加到该滤波器中时，由该第三行的样品减掉对应的复合样品，并将此样品值间的差乘3/8。然后，对应的复合样品加上这个乘3/8后的差值，以形成平均的样品值，并被存入移位寄存器中。此平均法使用了具有与其所平均的样品相同的比特位数宽度的移位寄存器，它还具有比简单的平均滤波器为低的舍位误差，而简单的平均滤波器的平均方法是累积三行样品的总和，每一行样品值事先各乘三分之一。再者，此法所用的比例因数1、1/2、及3/8可通过简单的移位和加法而施于各样品值。此法並不产生三行样品的精确平均值，但它所产生的近似值发现在主观上较为悦目。
滤波器的三个部分各使用二个移位寄存器，两寄存器在工作状态上交替进行。当其中之一产生平均样品时，另一个则用来输出样品至副图像场存储器22，如下述。
图3A为场信号处理器16的亮度信号处理级的方块图。来自行信号处理器14的五比特位数的亮度样品加到减法器310的被减数输入端。来自移位寄存器328或330（视何者现准备操作于信号平均模式而定）的五比特位数的样品经多工器334输送至减法器310的减数输入端。减法器310产生输入进来的样品值与由移位寄存器输出的样品值间的差信号，并将这一差样值信号送至样值比例换算电路320，该电路以适当的比例因数K乘每一差样品。比例因数K由地址及时钟信号产生器20产生。在三行平均处理过程的第一行程期间，由移位寄存器328（330）输出的样品为零值样品，且在平均处理过程的第二行及第三行程期间，相当於来自前行及前两行的垂直对对准的像素。如上所述，比例因数随样品来自加到场信号处理器16的三行信号组中的第一、第二、还是第三行而分别取1、1/2和3/8。由样值比例换算器320输出的样品加到加法器322的一个输入端。来自移位寄存器328（330）的样品经多工器334及延迟元件323输送至加法器322的第二个输入端。延迟元件323补偿了减法器310及样品比例换算器320的处理时间。加法器322合并经比例换算及延迟后的样品，並输出这些样品之和至多路输出选择器324。324由一方波信号控制，该信号的频率（fH/6）为行扫描频率fH的六分之一且占空比为50%。
在上述三个行期间，FH/6控制信号处在逻辑高电平状态，此时，多路输出选择器324输出五比特数的亮度样品至移位寄存器328。在下一个三个行期间，控制信号处在逻辑低电平状态，此时324输出亮度样品至移位寄存器330。FH/6信号是由地址及时钟信号产生器20输出的FH/3脉冲信号经分频器326分频得到的。
移位寄存器328及330相同。各含有128个五比特数的储存位置。328及330的时钟信号由开关电路332提供。4FSC/5时钟信号及存储器写入时钟信号WCLK加到开关电路332的输入端。FH/3信号控制开关电路332，将4FS/5时钟信号输送至正在接收来自多路输出选择器的数据的移位寄存器，并将WCLK信号输送至另一个移位寄存器。
两个移位寄存器328及330的输出端连接至多工器334和336的各自的二个输入端。由分频器326所产生的信号FH/6加到多工器336的控制输入端及反相器338。反相器338的输出信号送到多工器334的控制输入端，以控制多工器334连接正在接收多路输出选择器324输出数据的移位寄存器至减法器310和延迟元件323。同时，FH/6信号控制多工器336连接另一移位寄存器至数据编码器电路18，以下述之。
图3B是（R-Y）及（B-Y）色差信号的场信号处理器的方块图。（R-Y）及（B-Y）处理器与亮度信号处理器相似。在减法器350中从输入进来的（R-Y）样品中减掉来自前行中所储存的对应（R-Y）样品，而在减法器360中从输入进来的（B-Y）样品中减掉来自前行中所储存的对应（B-Y）样品。样值比例换算器352以比例因数K乘（R-Y）差值，而样值比例换算器362以比例因数K乘（B-Y）差值。比例因数K与图3A的比例电路320中的比例因数相同。（R-Y）及（B-Y）样品值经乘K后的差值分别由加法器354及364与所储存的对应样品值相加。
在这里，色差信号处理器与亮度信号处理器不同。为降低系统的成本，这里仅使用一对移位寄存器374及376，来储存（R-Y）及（B-Y）色差信号。为保持这两个寄存器处在低比特宽度，来自加法器354及364的六比特数的（R-Y）及（B-Y）样品分别由多路输出选择器356及366分解为三比特位数的样品序列，其频率是六比特位数的样品序列的两倍。356及366各自输出的三比特位数序列中所对应的样品再由多路输出选择器370联结形成六比特位数的序列。
由移位寄存器374及376输出通过多工器380及382的样品並非单色差信号，而是复合样品，其中，三个最高有效比特位数（MSB′s）为（R-Y）样品的一半，三个最低有效比特位数。（LSB′s）为（B-Y）样品的一半。
多工器382输出的六比特位数的样品值中的三个MSB被送到多工器358，多工器358在FSC/5时钟信号的控制下，逐次合并各对三比特位数的MSB样品值，以再生六比特位数的（R-Y）样品，并将它送到减法器350，再经补偿延迟元件355最后送到加法器354。同理，多工器382输出的六比特位数的样品值中的三LSB被送到多工器368，该多工器在信号FSC/5的控制下，由逐对的三LSB再生六比特位数的（B-Y）样品，并送到减法器360，再经延迟元件365输送至加法器364。
多路选择输出器370，移位寄存器374及376，和多工器380及382执行与图3A所对应的多路输出选择器324，移位寄存器328及330，和多工器336及334相同的功能，唯移位寄存器374及376各仅包含64个六比特位数的储存单元，並由时钟信号2FSC/5和WCLK/2交替定时控制。分频器372，开关电路378，及反相器384相应地执行与分频器326、开关电路332、及反相器338相同的功能，可参考图3A。
由多工器380提供的六比特位数的样品值被等分为三比特位数的（R-Y）及（B-Y）成份，並输送到图1中的数据编码器18中。
数据编码器18合并五比特位数的亮度样品值及三比特位数的色差信号样品值，以产生八比特的样品，然后输送到副图像场存储器22中。数据编码器18还加入了额外的信号数据控制信息，以供每一影像行使用。
额外的控制信息加入存储器中所储存的副信号中，其理由如下：图1中方块11所围的系统是为将来实现应用集成电路构成而设。此电路将分为三个部分电路，其中之一为市售的存储器装置。第二电路可能包含行及场信号处理器14及16，数据编码器18，及存储器输入地址及时钟信号发生器20。第三电路将包含数据解码器34，存储器输出地址及时钟信号发生器26，以及图1中未显示的和非属本发明部份的一些其他电路。在加进后者额外电路后，预设集成电路上现有的输入/输出连接线将不足以满足必须的控制信息至第三集成电路。因此，控制信息将通过存储装置提供至第三集成电路。而且，控制信息以与信号信息相同的方式编码，以避免须对存储器进行特别定址，来取出控制信息，供第三电路使用。
图4为数据编码器18的方框图。来自场信号处理器16的三比特位数的（R-Y）及（B-Y）取样样品送到多工器410的二个数据输入端，其控制输入端由WCLK/2时钟信号控制。在这种电路布置中，多工器410交替输出（R-Y）及（B-Y）色差信号的取样样品，在WCLK信号的每一脉冲到来时输出一个样品。由多工器410输出的三比特位数的色差样品与场信号处理器16输出的五比特位数的亮度取样样品信号相链接，以形成八比特位数的复合样品信号，并输送到多工器412的一个输入端。输送到多工器412的每四个连续的样品信号含有由四个五比特位数的亮度样品、一个六比特位数的（R-Y）样品及一个六比特位数的（B-Y）样品所构成的信息。加到多工器上的取样样品信号组成四组样品信号，分别为Y1&（R-Y）IMSB′s、Y2&（B-Y）IMSB′s、Y3&（R-Y）ILSB′s、Y4&（B-Y）ILSB′s，其中“&”表示五比特位数的亮度样品信号Y与三比特位数的色差样品信号样值的链接。
微处理器414经耦合联接，接收来自观看者控制器413的有关观看者所喜爱的亮度电平及影像画面插入位置的信息，以及有关由WCLK及WCLK/2信号储存的第一色度取样样品信号的相位信息。微处理器414根据这一数据产生控制信息，以控制上述存储器输出处理信号。根据观看者控制器413的输出值，微处理器414产生HSTART、VSTART及BRT值，且当相位寄存器接收到每一行取样样品的第一个WCLK脉冲信号时，视WCLK/2为低电平或高电平而存入0值或2值。控制信息中的四个样品与微处理器414产生的时钟信号同步地写入四级移位寄存器416中。此时钟信号是经“或”门424输送到移位寄存器416中的。加到“或”门424上的第二时钟信号控制数据自移位寄存器416传输到多工器412的第二数据输入端。此时钟信号由“与”门422、计数器418、及反相器420产生。
由地址及时钟信号产生器20输出的信号FH/3经母线CS1耦合到计数器418的复位输入端。计数器418的输出端连接到多工器412的控制输入端及反相器420。反相器420的输出端连接到“与”门422的一个输入端。来自地址及时钟信号产生器20的写入时钟信号WCLK耦合到“与”门422的另一个输入端。门422的输出端连接到计数器418的输入端和“或”门424的一个输入端。
当信号FH/3使计数器418复位时，场信号处理器16输出新的一行数据，并写入场存储器22中。由于计数器418被复位，一个逻辑低电平信号输入到多工器412的控制输入端，使该多工器放行来自移位寄存器416的数据信号到三态缓冲器426。来自计数器418的逻辑低电平信号由反相器420反相成为逻辑高电平信号，使“与”门422放行时钟脉冲信号WCLK到计数器418及“或”门424。WCLK信号的前四个脉冲信号被移位寄存器416转换成四个控制信息并送至多工器412的数据输入端。此控制信息包含代表插入画面影像的亮度，插入画面影像的场及行开始位置的三个八比特数值，以及指明在现行行中的第一色差信号取样样品（R-Y或B-Y）的相位的第四个值。WCLK信号的第五个脉冲信号使计数器418的输出改变为逻辑高电平状态。此信号使“与”门422不起作用（关闭），并使多工器412放行影像取样样品通过处理器16至三态缓冲器426。三态缓冲器426由MEM FREE信号控制，该信号由存储输出地址及时钟信号产生器26产生，並经地址及时钟信号产生器20通过母线CS1输送到数据编码器18。当数据可被写入存储器时，MEM FREE处在逻辑高电平状态。且当MEM    FREE处在逻辑高电平状态时，缓冲器426输出数据信息至存储器22的输入端母线上。但当MEM    FREE处在逻辑低电平状态时，缓冲器426的输出端呈现一个高阻状态至数据总线。
图5为存储器输入地址及时钟信号产生器20的方块图。来自副信号源10的副行及场同步信号AUX HSYNC及AUX VSYNC分别输入到计数器510的输入端及复位端。AUX VSYNC在副信号的每一图场的开始时使计数器510复位。在每一图场中，计数器510以三个一组来计算副行同步脉冲。计数器510输出等于副图场现行行数（模数为3）的二比特位数的输出信号。在现电路布置中，此二比特位数的信号加到只读存储器（ROM）511，该存储器将三个行号数转换成三个K信号的值（1，1/2，及3/8），这些值输入到场信号处理器16，如上述。计数器510同时还产生具有频率fH/3（AUX HSYNC信号频率之1/3）的输出脉冲信号。此输出脉冲信号加到延迟元件512及D型触发器514的时钟信号输入端。触发器514的D输入端连接一个逻辑高电平信号。延迟元件512的输出端连接触发器514的复位输入端。在这一布置中，触发器514产生一个窄脉冲，它的脉冲宽度大致等于延迟元件512的延迟时间。这一脉冲与计数器512的输出脉冲信号的前沿同步。由触发器514输出的信号即为上述的FH/3信号。
计数器510的输出脉冲信号还加到“与”门516的一个输入端。反相器520输出的信号加到“与”门516的另一个输入端。“与”门516的输出端连接计数器518的输入端，该计数器的输出端连接反相器520的输入端。在每一图场开始时，计数器518由加到其复位端上的AUX    VSYNC信号复位。
当计数器复位时，其输出信号处在逻辑低电平状态，使反相器520的输出信号处在逻辑高电平状态。此信号使“与”门516打开，让计数器510输出的脉冲信号输送到计数器518的输入端。当第16个脉冲加到计数器518上时，其输出信号转换为逻辑高电平状态，使“与”门516不作用（关闭），不能放行信号到计数器518的输入端。因此，计数器518的输出信号将保持逻辑高电平状态，直到计数器由下一个AUX    VSYNC脉冲被复位为止。
计数器518的输出信号加到“与”门522的一个输入端，来自触发器514的FH/3信号加到另一个输入端，反相器526的输出信号则加到“与”门522的第三个输入端。“与”门522提供输入信号至计数器524。计数器524输出七比特位数的输出信号，此信号中的MSB（前面有所介绍）加到反相器526的输入端。
在每一副图场的开始，计数器524由加在其复位端上的AUX VSYNC信号复位。当计数器524被复位后，其输出信号中的MSB处在低电平，它使反相器526输出一个逻辑高电平信号至“与”门522。在FH/3信号的16个脉冲过后，计数器518的输出信号转换成逻辑高电平状态时，“与”门522输出FH/3信号至计数器524。在计数器524计算FH/3信号中的64个脉冲之后，其输出信号的MSB转换为逻辑高电平状态，使“与”门522不作用（关闭），不能放行FH/3信号。由计数器524输出的六个LSB信号为场存储器22的行地址码。该地址码加到三态缓冲器528，此缓冲器由MEM FREE信号控制。当MEM FREE处在逻辑高电平状态时，缓冲器528输出地址码至存储器的地址总线;当MEM FREE处在逻辑低电平状态时，该缓冲器输出高阻抗至地址总线。这些行地址码各相当于副图像的一个平均行，即由信号源10输出的信号的三个行。
如上述，副画面影像在垂直（场）方向上减小约百分之20，以消除场消隐信息，然后进行辅助取样，使所显示的画面影像的每一行相当於原信号的三行。由触发器514输出的FH/3信号输送至场信号处理器16，该处理器在场方向上对副信号辅助取样。由计数器524产生並经三态缓冲器528加至场存储器22上的行地址码限制每场所储存的行数为64，或为在副信号的每场中由场信号处理器16输出的80个有效行的约百分之80。计数器518消除了由处理器16输出的最靠前的16行，以置副画面影像於垂直方向的中心位置。选用16这个数是为了简化电路。当然，其他值也可选用。
场存储器中的各行相当於副画面影像的各行，各纵列则相当於每一行中的各像素。以下所述的装置产生列地址及存储器写入时钟信号WCLK和WCLK/2，用以处理各像素，並将其写入存储器22中。来自信号源10并与副信号的参考色同步脉冲成份同步的4FSC时钟信号输送到分频器530，该分频器产生一个频率为4FSC一半的时钟信号2FSC。4FSC信号和2FSC信号一起经过控制信号母线CS1输送到行信号处理器14。2FSC信号另外还输送到“与”门532的一个输入端。“与”门532的另两个输入信号是MEM FREE和由反相器542输出的信号。“与”门532的输出端连接到分频器534的输入端。分频器534产生一个频率为其输入信号频率的1/3的输出信号。分频器534的输出端连接到计数器538和分频器536的输入端。计数器538计算输入到其输入端上的时钟脉冲信号，并以八比特位数的输出信号做为计数值输出。此输出信号中的MSB连接到反相器542的输入端。
分频器534和536以及计数器538由FH/3信号复位。当计数器538复位后，其输出信号的MSB为逻辑低电平状态，使反相器542输出一个逻辑高电平信号到“与”门532。当MEM FREE信号也处在逻辑高电平时，则表明数据可写入存储器中，“与”门532放行2FSC时钟信号通过分频器530到达分频器534。分频器534产生的一时钟信号WCLK，频率为2FSC/3。此信号为场存储器22的写入时钟信号。计数器538计算WCLK信号的脉冲数，以产生七比特位数的列位址信号，供场存储器22使用。此地址信号的每一位数值都分别输入到一个独立的“与”门540。各“与”门540的其他端输入信号为计数器518的输出信号及反相器526的输出信号。“与”门540各具有三态输出。门540由信号MEM FREE控制，在MEM FREE处在逻辑高电平状态时，自计数器538输出列地址码至付场存储器22的地址母线;在MEM FREE处在逻辑低电平状态时，输出高阻抗至数据母线上。
由FH/3信号复位的分频器536将WCLK信号的频率减半，以产生WCLK/2信号，该信号经母线CS1输入到场信号处理器16和数据编码器18。
“与”门550产生写入驱动信号WE，供副场存储器22使用。加到“与”门550上的信号为计数器518的输出信号，以及反相器526和542的输出信号，和信号MEM    FREE。仅当场辅助取样影像的中央64个行输送到该存储器中时，由计数器518和反相器526输出的信号才能都处在逻辑高电平状态。仅当由编码器18输出的128个像素加到该存储器中时，反相器542的输出才处在逻辑高电平状态。当不需写入数据到副场存储器22中时，MEM    FREE信号使“与”门550不起作用（关闭），使WE信号处在低电平状态。
MEM    FREE信号由存储器输出地址及时钟信号产生器26产生，说明如下。简单讲，当数据正由存储器22读出时，此信号处在逻辑低电平状态，在其他时间，此信号处在逻辑高电平状态。如上述，当MEM    FREE处在低电平状态时，该信号使三态缓冲器528和“与”门540在存储器22的地址总线上呈高阻抗。该信号还使三态缓冲器426在存储器22的数据总线上呈现高阻抗。而且，当MEM    FREE处在逻辑低电平状态时，“与”门532不起作用（关闭），故不输出WCLK和WCLK/2信号，且列地址码不再前进。如此，当MEM    FREE处在低电平时，使自场信号处理器16到数据编码器18和自数据编码器18到副场存储器22的数据传递中断。当MEM    FREE转换为逻辑高电平状态时，操作恢复，数据並不丧失。存储器22的数据写入及读出的同步化过程可参考图8说明如下。
存储输入地址及时钟信号产生器20的最后部份输出4FSC/5、2FSC/5、及FSC/5时钟信号，这些信号供行信号处理器14及场信号处理器16使用。来自信号源10的4FSC时钟信号加到“与”门560的一个输入端，该门的另一个输入端连接到反相器564的输出端。“与”门560的输出端连接到计数器562的输入端，该计数器的输出端连接到反相器564的输入端。在副信号的每一行的开始处，计数器562由信号AUX HSYNC复位。当计数器复位后，其输出为低电平，反相器564的输出信号为高电平状态，且“与”门560输出4FSC时钟信号到计数器562的输入端。当计数器562计算到128个时钟脉冲时，产生一个逻辑高电平输出信号。在计数器562的输出端上的逻辑高电平由反相器564反相，使“与”门560不能输出4FSC时钟信号到计数器562。因此，计数器562的输出信号一直保持在高电平状态，直到该计数器由下一个副信号的行同步脉冲复位为止。
计数器562的输出端连接到“与”门566的一个输入端。“与”门566的另一个输入端连接到反相器576的输出端，它的第三个输入端连接4FSC时钟信号。当“与”门566受到驱动时，4FSC时钟信号便被耦合到串连起来的分频器568、569、570、及572中。在副信号的每一行的开始处，所有这些分频器及计数器574由AUX HSYNC信号复位。当计数器574复位后，该计数器输出一个逻辑低电平信号到反相器576，该反相器输出一个逻辑高电平信号到“与”门566。当计数器562输出一个逻辑高电平输出信号时，“与”门566输出4FSC时钟信号到分频器568。分频器568以5除4FSC时钟信号，产生信号4FSC/5。此4FSC/5时钟信号加到分频率569，分频器569以2除该信号，产生时钟信号2FSC/5。分频器569输出此时钟信号到分频器570，该分频器以2除2FSC/5时钟信号，产生FSC/5时钟信号。FSC/5时钟信号再输出到分频器572，该分频器以32除FSC/5时钟信号。当4FSC时钟信号的640个脉冲已加到该分频器系统上时，分频器572的输出信号由逻辑低电平状态转换为逻辑高电平状态。每640个脉冲各对应于行信号处理器14及场信号处理器16所处理的副信号的一个取样样品。分频器572的输出信号加到“与”门573的一个输入端，该门的另一个输入端连接到分频器568的输出端。在分频器572的输出端上的一个逻辑高电平信号驱动“与”门573，以输出4FSC/5的时钟信号到处理延迟计数器574。计数器574计算4FSC/5时钟脉冲到一个预定数，並锁定其输出信号在高电平状态。此高电平信号使反相器576输出一个低电平信号到“与”门566，使其不能输出4FSC时钟信号到分频器568，且因而中断时钟信号4FSC/5、2FSC/5、及FSC/5。
如上述，副信号的每一行的有效部份中的取样样品的约百分之80，也即以4FSC所取样的910个样品中的640个样品产生副影像的一行像素。分频器568、569、570、及572输出足够数量的时钟脉冲，以处理640个样品值，且处理延迟计数器574使时钟信号延长充分的时间，使每行的最后的取样样品能被传送通过行及场信号处理电路。计数器574所提供的延迟量视所用装置的处理速度而定。精通数字电路设计的工程设计人员懂得在一个特定的系统中需要多少延迟量。
计数器562延迟所产生的与水平同步脉冲相关的时钟信号的开始时间到640个副画面影像取样样品的有效区的中间部分。选择128个样品的延迟，是为了简化电路。当然，也采用其他可使用的延迟方法。
副场存储器22与写入时钟信号WCLK的脉冲同步接收来自数据编码器18的代表副画面影像的取样样品，並根据需要，与读出时钟信号RCLK脉冲同步输出取样样品到数据解码器34。WCLK信号由存储器输入地址及时钟信号产生器20经三态缓冲器24加到存储器22上。缓冲器24由信号MEM    FREE控制，当MEM    FREE为高电平时，它输出WCLK到存储器22的时钟信号输入端，当MEM    FREE为低电平时，输出一高阻抗。
同样，读出时钟信号RCLK由存储器输出地址及时钟信号产生器26经三态缓冲器30加到存储器22的时钟输入端。缓冲器30由反相器28输出的反相的MEM    FREE信号控制。因此，当MEM    FREE为低电平时，缓冲器30输出RCLK信号到存储器，当MEM    FREE为高电平时，输出一高阻抗。
一般来说，宜在主信号行的细致地控制部份期间进行存储器读出操作，这样可使显示付画面影像时不致带来不平坦的边沿。因此，在本电路设计中，存储器的读出操作由一个时钟信号控制，该时钟信号的频率及相位锁定在主信号的水平行同步脉冲上。存储器将副画面影像中一行的数据存入的操作是在三个主画面行间隔期间且数据不从存储器中读出时进行的。存储器输出地址及时钟信号产生器26输出一个信号MEM    FREE，它指示数据可被写入存储器中的时间。当MEM    FREE由高电平转为低电平时，存储器输入地址及时钟信号产生器停止产生写入时钟信号WCLK及WCLK/2，並改变写入驱动信号WE，以允许数据能从存储器中读出。当存储器读出操作完毕后，信号MEM    FREE从低电平转为高电平，並在写入操作中断时所进行到的像素及地址值处恢复写入操作。写入操作以原方式继续进行，直至代表副影像行中的128个取样样品值和控制数据均写进存储器中为止。
副画面的场存储器22可以是普通的八比特位数随机存取的8K存储器。当存储器受时钟信号控制且写入驱动信号WE为高电平时，取样样品由数据总线写入存储器中。在本设计中，存储器写入时钟信号的频率为2FSC/3。在NTSC系统中，这一写入时钟信号频率可使每一样品在约420ns中写入存储器中。本设计中所用的读出时钟信号工作于12FSC/5的频率上，它使每一样品可在约115ns中由存储器中读出。这些读出及写入定时信号都在市售的随机存取存储器所要求的定时信号的范围内。
在每个样品需420ns的情况下，约需54μs或0.85H的时间使128个取样样品全部写进存储器中。然而，在每个样品需115ns的情况下，仅需约14μs或0.23H的时间便可从存储器中读出128个样品。图8为时序图，显示出了付信号中的每一行信号被辅助取样并存入付场存储器中的过程。
副画面信号的一图场中的三个连续行经滤波及辅助取样而成128个取样样品，它们代表副视频信号的一行中有效部份的约百分之80的信息。这些128个取样样品包含4个带有控制信息的样品，在存储器读出操作间歇期间，这些样品被写进存储器。在图8所示的例子中，副影像嵌在主影像内的水平中心位置，故存储器的读出操作是在主信号行的中央1/4部份的时间间隔内进行的。
参考图8，其中某一读出操作在时间T1开始並终止于时间T2。由于在时间T2没有未完成的写入操作，故存储器空闲，直至时间T3。在T3处，一行新样品出现，并被写入存储器22中。由于此时无读出操作在进行，故存储器可在时间T3到T4之间对样品进行写入操作。在时间T4处，产生读出操作，且写入操作中止，在T5处，读出操作结束。存储器在时间T5到T6之间对其余样品进行写入操作。存储器在T6到T7期间空闲在T7时产生读出操作。
在本设计中，每一副信号行的样品有约143μs或225H的时间供其写入存储器22中之用。此时间足以确保一个副信号行的样品在副信号的三个行间隔期间被写入存储器中，同时数据由存储器中读出，与主信号同步显示，而不必考虑主信号与副信号间的相对时间如何。
在上述的设计中，由读出时钟信号及存储器读出地址码控制选择操作的存储器22输出数据信息，并输送给数据解码器34。
数据解码器34接受来自存储器22的经编码的信号，并从所储存的每一副影像行的开始部分提取出控制信息，分离出亮度及色差信号，以产生按比例的平行的亮度及色差信号。
图6示出了数据解码器34的示范电路。在图6中，由存储器输出地址及时钟信号产生器26输出的取样样品频率时钟信号PCLK和控制信号MEM READ以及控制数据H START和V START经母线CS2（图1）输出至数据解码器34样品频率时钟信号PCLK仅在存储器读出间隔期间含有脉冲。
由存储器22中读出的数据加到“与”门610，该门由存储器读出信号MEM    READ选择驱动。“与”门610的设置可降低数据母线和DATA的负荷，并防止在数据未由存储器22读出期间有寄生数据混入多工器612中。“与”门610的输出加到多工器612的输入端，该多工器由计数器616的输出信号制约，并将每一个影像行的前四个样品数据输送到寄存器622，将每一影像行中的剩余样品输送到锁存器632和多路选择输出器626。如早先所述，每一影像行中的前四个样品含有用来控制记存储器输出地址及时钟信号产生器26的信息。这四个样品被由“与”门614在每行开始时所输出的四个时钟脉冲按时间顺序输入四级串入並出的寄存器622中。寄存器622的每一级为一个並列比特位数级，以容纳各个控制样品的所有数元。在由存储器所读出的现行副信号影像行的剩余期间，各个控制样品信号都在母线H    START、V    START、及BRT上。每一付信号场中最后一行的控制数据存入寄存器中，并一直保留到下一个付信号场中第一行的信号数据被读入数据解码器中为止。来自一场中最后一行的控制数据控制读出下一个付信号图场中第一个行的信号数据的时间。
当图示的系统最初启动时，数据解码器34尚未收到适当的用以显示第一付影像场的H    START及V    START参数。然而，寄存器622将含有一些数值。即使这些值全为零，亦足以装载来自存储器中所储存的至少一个影像行的数据的控制数据，供其后的系统做适当参考。名义上，在接收机准备显示副影像之前即出现这种假设。
记数器616输出至多工器612上的控制信号是由主信号行同步脉冲MAIN    HSYNC和取样样品时钟信号PCLK派生出来的。MAIN    HSYNC信号在每一水平影像行开始时将计数器616复位。复位操作使该计数器输出一个逻辑低电平信号。该信号加到多工器612的控制端控制多工器传送输入信号至寄存器622。当该信号为逻辑高电位时，它控制多工器612传送输入信号至多路输出选择器626。
计数器616的输出信号在逻辑反相器618中被反相，然后输入到“与”门614的一个输入端。来自计数器616的逻辑低电平输出驱动“与”门614将样品频率时钟信号PCLK耦合到计数器616的时钟输入端。此后计数器616一直保持在复位状态，直到一个存储器读出循环开始且在PCLK连接线上产生脉冲为止。计数器616计算前四个PCLK脉冲，然后输出一个逻辑高电平信号。此逻辑高电平输出使“与”门614不起作用（关闭），停止再输出PCLK脉冲至计数器616，强制其输出保持在逻辑高电平状态，直到下一个MAIN    HSYNC信号产生为止。
“与”门614的输出还连接到寄存器622的时钟输入端。将它输出的前四个PCLK脉冲耦合到寄存器622，使它们与多工器612输出至寄存器622输入端的前四个取样数据同时移位。
在前四个PCLK脉冲之后，来自存储器22的数据总线上的输入取样信号耦合到多路输出选择器626和异步锁存器632由每一个取样样品中输入到锁存器632的最高五比特位有效样值和输入到多路输出选择器626的最低三比特位有效样值，可分离开每一样品中的亮度和色度取样信号成份。锁存器632为八比特位数的锁存器，且五比特的亮度样品输入到该锁存器的五个最高有效位的输入端。零值加到八比特位数的锁存器632的三个最低有效输入端。这样由锁存器632所输出的八比特位数的输出样品相当于乘8后的输入亮度成分。
亮度样品加到加法器633。来自寄存器622的副信号亮度数据BRT输入到加法器633的第二个输入端。加法器633的输出Y″由以PCLK频率产生並经亮度控制数据修改的亮度样品构成。输出信号Y″连接到图1的数字与模拟转换器和矩阵电路36的亮度信号输入端。
前面曾提到，加在数据解码器上的输入数据由四个取样样品序列Yn&（R-Y）nMSB、Yn+1&（B-Y）nMSB、Yn+2&（R-Y）nLSB和Yn+3&（B-Y）nLSB排列构成，加在多路选择输出器626上的数据由三比特位数的四个取样样品序列（R-Y）nMSB，（B-Y）nMSB，（R-Y）nLSB，（B-Y）nLSB组成。多路输出选择器626合并每一序列的第一个和第三个样品，以重新组合成（R-Y）色差样品信号，並合并每一序列的第二个和第四个样品，以重新组合成（B-Y）色差样品信号。在多路输出选择器626中，三比特位数的样品信号数据被耦合到锁存器626A～626D的数据输入端。由四相时钟信号发生器624所产生的四相时钟信号加到锁存器626A-626D的各自的时钟信号输入端。四相信号各具有PCLK脉冲频率的1/4脉冲频率。时钟信号相位的排列使（R-Y）MSB、（R-Y）LSB、（B-Y）MSB及（B-Y）LSB取样样品分别存入锁存器626A、626B、626C、及626D中。
锁存器626A输出的三比特MSB（R-Y）样品与锁存器626B输出的三比特LSB（R-Y）样品相合并，形成六比特位数的（R-Y）样品。这些样品耦合到八比特位数的锁存器626E的六比特MSB数据输入联接端。锁存器626E的二比特LSB数据输入联接端接入零值。在每四样品顺序存入锁存器626A-626D中后，锁存器626E受时钟信号控制，将加到其输入端上的已合并成（R-Y）取样样品存入626E。同理，由锁存器626C和锁存器626D的输出合并成（B-Y）样品的数据存入锁存器626F中。
如图中所示，时钟相位φ4使每四个样品的最后一个样品（B-Y）LSB顺序存入锁存器626D中。此际，一特定顺序的四个样品分别储存于锁存器626A-626D中。当时钟相位φ4降至低电平时，它控制由锁存器626A和626B输出的数据进入锁存器626E，同时控制由锁存器626C和626D输出的数据进入锁存器626F中。
锁存器626E和626F的输出信号分别为八比特位数的样品，其频率为PCLK频率的1/4，通过将已合并的六比特取样信号置于八比特锁存器626E和626F中的六MSB位置，这些信号相当于将（R-Y）和（B-Y）色差取样信号放大四倍的信号。
四相时钟信号产生器624是可预置的，且为普通的设计。预置值由寄存器622的“相位”控制数据提供。这一相位数据响应于反相器618处在逻辑高状态的输出信号而存入时钟信号产生器624中。因此，在控制数据存入移位寄存器622中的四个时钟信号脉冲结束时刻，时钟信号产生器624被预置在该行的相位值上。时钟信号产生器624由读出时钟信号PCLK的脉冲波定时控制，产生大致与PCLK的各脉冲同时发生的时钟相位脉冲信号。时钟信号产生器624之所以需要预置，是因为每一数据行上的第一色差样品信号可能为（R-Y）MSB样品也可能为（B-Y）MSB样品。相位控制数据经编码，以指示第一样品应为何种样品。此相位控制数据预置时钟信号产生器，以使φ1、φ2、φ3、及φ4时钟相位分别与现行影像行的（R-Y）MSB、（B-Y）MSB、（R-Y）LSB及（B-Y）LSB对准。
加法器633输出的亮度样品Y″及锁存器626E和626F分别输出的（R-Y）″和（B-Y）″色差样品分别耦合到数字与模拟转换器及矩阵电路36的输入端。在电路36中，各数字样品分别被转换为模拟亮度及色差信号。这些模拟信号以适当的比率结合，以产生红R，绿G，及蓝B彩色信号，用以驱动显示装置（未绘出）。
RGB信号分别送到多工器38的一组输入端。来自主视频信号源40的RGB信号分别送到多工器38的另一组输入端。多工器38由存储器输出地址及时钟信号产生器26提供的连接到MUX    CONTROL端上的信号控制，选择以副RGB信号取代在其输出端上所产生的主RGB信号做为输出影像信号。
图7所示的电路用以产生对存储器22输出数据的读出时钟信号及读出地址码。而且，该电路产生一个影像嵌入控制信号给多工器38，和PCLK信号给数据编码器。
在图7中，一锁相环路（PLL）710产生一个与主视频信号的行同步脉冲同步的时钟频率信号。在本设计中，时钟频率为主信号行频率的1092倍。此频率在除法器712中被二除，以产生一个主信号行同步频率的546倍的频率信号。频率546H为从存储器中读出样品並在再生影像上显示的频率。以此频率扫描所储存的每行中的副信号样品时产生的副影像，比由行处理器14所取样的原付影像部份缩小1/3。因此，副影像在垂直（帧）及水平（行）幅度上同等缩小。
由除法器712输出的546H时钟信号加到“与”门718和720。“与”门718和720由来自“与”门742的存储器读出驱动信号MEM    READ驱动。“与”门720输出一个读出时钟信号RCLK至存储器22，并通过所加的读出地址依次阅读存储器的内容。读出时钟信号的脉冲频率恒为546H。“与”门718提供取样频率时钟信号PCLK给数据解码器34。PCLK电路制造与RCLK电路分开进行，因为预期在特定的系统装置中，PCLK信号可能需要是RCLK的二倍频率。在此情形，“与”门718可直接联接到PLL710的输出端，而不需联接到除二电路712的输出端。
546时钟信号输送到水平位置检测器，该检测器由计数器714及比较器726构成。计数器714在主信号的每一个场开始时由主信号场同步信号MAIN    VSYNC复位，然后开始计算546H时钟脉冲。计数器714输送二进位输出到比较器726的一个输入端。该二进位输出相当於自上次复位脉冲后加到计数器714输入端上的546H脉冲累计数。546H时钟信号的每一个连续脉冲相当於在现行主影像行上的一个连续行像素位置。行像素位置H    START信号加到比较器726的另一个输入端，此位置为副影像左边之开始点。当计数器714中的累积计数到达该值H    START时，比较器726产生一个逻辑高电平输出。比较器726的该输出一直维持在高电平上，直到计数器在下一个行上被复位为止。
比较器726的输出加到“与”门734的一个输入端。546H时钟信号加到“与”门734的第二个输入端，“与非”门740的输出加到“与”门734的第三个输入端。“与非”门740的输入端分别连接到二进位计数器736二进位的两个比特输出端上。由二进位计数器736所提供的可能的二进位的输出值范围在0至127间（十进位数）。除值127（十进位）之外，在二进位计数器736输出所有值时，“与非”门740的输出都为逻辑高电平状态，唯独输出值为127使“与非”门740产生逻辑低电平输出。
每当计数器736的输出值小於127，且在比较器726的输出为逻辑高电位以指示行开始位置已到来时，“与”门734受驱动，输出546H信号至二进位计数器736的时钟输入端。
在每一影像行的开始处，二进位计数器736由MAIN    HSYNC复位置零。当比较器726的输出升至高电位时，二进位计数器736开始计数，並产生自零至127的顺序输出值。当输出达到值127时，由“与非”门740的输出升至高电位来防止其转换至另一状态。
二进位计数器736的二进位输出值联接到三态门744。三态门744的输出联接到存储器22的位址输入端。当三态门744被“与”门742的输出驱动时，二进位计数器736的输出值相当於用以读出存储器的数据的到地址码。
计数器714产生另一个输出信号至连接线715上。此输出信号时钟脉冲间隔小於546H时钟信号，並在计数器714计算到546个脉冲时发生。546个脉冲之一计数相当於主画面显示器中的一条行线。当一个脉冲产生在连接线715上时，计数器714内部复位置零。
计数器714的第二个输出输送至二进位计数器716的时钟输入端。计数器716从零值计数到262（十进位），然后停止，直到由下一个MAIN    VSYNC脉冲复位为止。计数器716因此产生二进位输出，该输出相当於自上一个MAIN    VSYNC脉冲起所产生的影像行的现累计数，即现行数（减一）。计数器716的二进位输出输送到减法器728的一个输入端和比较器732的一个输入端。来自数据编码器34的值V    START输送到比较器732的第二个输入端和减法器728的减数输入端，值V    START对应于显示器上副影像开始的顶影像行。
当计数器716的累计值等於值V    START时，比较器732产生一个逻辑高电平输出信号。之后比较器732的输出保持在高电位状态，直到二进位计数器716由下一个MAIN    VSYNC脉冲复位为止。
减法器728的输出值送到三态门730，该闸的输出联接到存储器22的地址输入端的行地址连接线上。减法器728的输出值等於现行数减V    START值。在存储器受触发以读出数据的期间，即当三态门730受触发的期间，其顺序输出值从零至63。
副信号数据被储存在存储器中由64行地址码定址的位置中，並被显示在主影像的连续64个影像行中。因此须从垂直开始线开始（含）计算64行，以产生一个仅在垂直开始位置产生后64个行的期间，触发三态门730和744的信号。计数器750，“与”门746，和反相器748的设置用来计算64个行的时间。计数器750计算由计数器714输出的经连接线715和“与”门746耦合的水平脉冲。“与”门746具有各自的输入端连接至比较器732的输出端和反相器748的输出端。反相器748的输入端与计数器750的输出端相连。计数器750由来自MAIN    VSYNC的垂直脉冲复位，置其输出于逻辑低电平。因此，反相器748的输出为高电平。在这种情况下，在比较器732检测到开始水平行后，“与”门746受触发，以放行水平行脉冲至计数器750。在64个行脉冲送到计数器750后，该计数器产生逻辑高电平输出信号。它迫使反相器748的输出降为低电平，使“与”门746不起作用（关闭）。因此，反相器748的输出从每一图场周期开始为高电平，而在副影像的最后一行过后，该输出降至低电平。
仅在副影像信号处在实际显示的期间，用以触发三态门730、744、和“与”门718及720的控制信号方处在高电平状态，以使存储器30有最大量的空余时间，供写入新的数据。因此，在比较器732升到高电平后，即自垂直行开始后，直到存储器读出64行，也即当计数器750产生一个输出脉冲时的期间“与”门742的输出为高电平，以读出水平行的位置。因此，比较器726、“与”非门740、比较器732和反相器748的输出信号分别输送到“与”门742的输入端。
由“与”门742所产生的输出信号限定存储器的读出时间。因此，这个信号的反相信号限定了存储器可写入新数据的时间。连接到“与”门742的输出端上的反相器752产生的信号MEM    FREE，即为MEM    READ信号的反相型。
然而，可设想在主影像的每一行的一部份期间从存储器中读出数据。在这一更改的设计中，仅在副影像显示时方处理并显示从存储器中读出的数据。存储器读出操作定期更新所储存的数据，使存储器22可使用廉价的动态RAM。
在副信号从存储器中读出的间隔期间，多工器38以副视频（RGB）信号取代主视频（RGB）信号。这一期间相当於信号MEM    READ的逻辑高电平期间。然而，必须引起注意的是存储器中读出的每行的前四个样品包含控制信息。为计算由此四个样品所占的时间，MEM    READ信号的每一逻辑高电平时间间隔被预先缩小四个样品周期，以产生控制信号MUX    CONTROL，供多工器38使用。这一过程由耦合信号MEM    READ至“与”门724的一个输入端来实现。MEM    READ信号经延迟四个样品周期，加到“与”门724的第二个输入端，以产生信号MUX    CONTROL。

Claims (1)

1、一种响应于主视频信号源和副视频信号源，以便将所述副视频信号与所述主视频信号的一部分进行非相加组合从而形成复合信号的设备，其中所述副视频信号被实现为一个嵌入在所述主视频信号代表的画面影像之中的画面影像，其特征在于该设备包括：
存储器装置(22)，用于至少存储一场所述副视频信号，所述存储器装置被控制(26)用于在第一预定时间间隔内读所述被存储的副视频信号，并且被控制(20)用于在不同于所述读时间间隔的第二时间间隔内存储所述副视频信号；
处理装置(310-323，图3A)；
缓冲存储器装置(328)；
定时和控制装置(324、332、336和图5)，用于交替地控制所述缓冲存储器装置，以便：在第一种工作方式下，与所述副视频信号源和所述处理装置配合工作，从而产生和存储垂直向辅助取样的副视频信号，在第二种工作方式下，与作为取样速率缓冲器的所述存储器装置配合工作，从而将辅助取样的副视频信号提供到所述存储器装置；
一种装置(38)，与所述存储器装置和所述主视频信号源相连接，用于组合从所述存储器装置读出的所述副视频信号与所述主视频信号。
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