JP3562050B2 - 映像処理方法およびコンピュータシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、コンピュータシステムの映像メモリに複数フィールド分の動画映像信号を取り込む方法に関する。
【０００２】
【従来の技術】
高速なＣＰＵを用いた近年のパーソナルコンピュータでは、動画を表示したり、動画映像信号を取得（キャプチャリング）したりすることが可能である。
【０００３】
【発明が解決しようとする課題】
しかし、ＣＰＵによって動画のキャプチャリングを行なう場合には、１秒間に取得できるフィールド数がかなり低い値に限定されてしまう場合がある。例えば、３０フレーム／秒の元の動画から、１秒間に数フレーム程度しかキャプチャできないことも多い。すなわち、従来は、キャプチャリング時においてフレームの欠落が発生易いという問題があった。
【０００４】
この発明は、従来技術における上述の課題を解決するためになされたものであり、従来に比べて欠落が少ない状態で映像をキャプチャリングすることを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明による方法は、（ａ）映像メモリ内に設定すべきフィールド領域配列として、任意の水平画素数ＳＸと任意のライン数とを有するフィールド領域が任意の行数Ｍと任意の列数Ｎで配列されたフィールド領域配列の指定を受ける工程と、（ｂ）前記指定に応じて、映像メモリ内にＭ行Ｎ列のフィールド領域配列を設定する工程と、（ｃ）映像信号の垂直ブランキング期間において、映像信号の１フィールド分を格納するためのフィールド領域を、１フィールド毎または複数フィールド毎に前記Ｍ行Ｎ列のフィールド領域配列の中から選択する工程と、（ｄ）１フィールド分の映像信号を選択されたフィールド領域に書込む工程と、（ｅ）ユーザによる終了の指示があるまで前記工程（ｃ）および（ｄ）を繰り返すことによって、前記Ｍ行Ｎ列のフィールド領域配列内にＭ*Ｎ個のフィールド分の映像信号を格納する工程と、（ｆ）前記映像メモリから前記Ｍ*Ｎ個のフィールド分の映像信号を読み出して表示デバイスに同時に表示する工程と、を備え、前記工程（ｆ）は、前記映像メモリ内の前記Ｍ行Ｎ列のフィールド領域配列に相当するアドレス範囲から前記Ｍ*Ｎ個のフィールド分の映像信号を読み出す工程と、前記Ｍ*Ｎ個のフィールド分の映像信号を、任意に指定された水平倍率ＫＨおよび垂直倍率ＫＶで拡大または縮小する工程と、拡大または縮小後の映像を、前記表示デバイスにおいて他の画面の一部にオーバーレイ表示する工程と、を含む。
【０００６】
この方法では、映像メモリ内の複数の領域を選択しながら、選択された領域に映像信号を書き込むので、選択された領域に１フィールド分の映像を格納することができる。また、映像信号の垂直ブランキング期間において書込みのための領域の選択を変更するので、フィールドの欠落が無い状態で映像を格納できる。
【０００７】
この発明によるコンピュータシステムは、映像メモリと、表示デバイスと、映像信号を前記映像メモリに格納するとともに、前記映像メモリから映像信号を読み出して前記表示デバイスに表示する映像処理部と、を備え、
前記映像処理部は、映像メモリ内に設定すべきフィールド領域配列として、任意の水平画素数ＳＸと任意のライン数とを有するフィールド領域が任意の行数Ｍと任意の列数Ｎで配列されたフィールド領域配列の指定を受け付け、前記指定に応じて、映像メモリ内にＭ行Ｎ列のフィールド領域配列を設定し、映像信号の垂直ブランキング期間において、映像信号の１フィールド分を格納するためのフィールド領域を、１フィールド毎または複数フィールド毎に前記Ｍ行Ｎ列のフィールド領域配列の中から選択するとともに、１フィールド分の映像信号を選択されたフィールド領域に書込む処理をユーザによる終了の指示があるまで繰り返すことによって、前記Ｍ行Ｎ列のフィールド領域配列内にＭ*Ｎ個のフィールド分の映像信号を格納し、前記映像メモリ内の前記Ｍ行Ｎ列のフィールド領域配列に相当するアドレス範囲から前記Ｍ*Ｎ個のフィールド分の映像信号を読み出し、前記Ｍ*Ｎ個のフィールド分の映像信号を、任意に指定された水平倍率ＫＨおよび垂直倍率ＫＶで拡大または縮小し、拡大または縮小後の映像を、前記表示デバイスにおいて他の画面の一部にオーバーレイ表示する。
【０００８】
このコンピュータシステムにおいても、映像メモリの選択された領域に１フィールド分の映像を格納することができる。また、領域の選択を変更するのは短時間で済むので、従来に比べて欠落の少ない状態で映像を格納できる。
【０００９】
【発明の他の態様】
この発明は、以下のような他の態様も含んでいる。第１の態様では、第１または第２の発明においてさらに、
前記映像メモリに格納された複数フィールド分の映像を表示デバイスに同時に表示する工程、を含む。
【００１０】
第１の態様によれば、獲得した複数フィールド分の映像を、画面上で一度に確認できる。
【００１１】
第２の態様では、第１または第２の発明においてさらに、
前記映像メモリに格納された複数フィールド分の映像を、格納された順番に１つずつ連続して表示デバイスに表示する工程、を含む。
【００１２】
第２の態様によれば、獲得した複数フィールド分の映像で構成される動画を画面上で再現することができる。
【００１３】
【発明の実施の形態】
Ａ．装置の全体構成：
次に、本発明の実施の形態を実施例に基づき説明する。図１は、この発明の一実施例を適用するコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、バス６１０に、ＣＰＵ６２０と、メインメモリ６３０と、周辺コントローラ６４０と、複合Ｉ／０ポート６５０と、ネットワークインタフェイス６５６と、ビデオコントローラ６６０と、第１のビデオＲＡＭ（ＶＲＡＭ）６７０と、映像転送コントローラ６８０と、映像処理回路８００とが接続されている。映像処理回路８００は、その内部に第２のビデオＲＡＭ３１０を有している。なお、第１のＶＲＡＭ６７０は、カラーＣＲＴ７０１の表示領域と１対１に対応するメモリ領域を有している。
【００１４】
周辺コントローラ６４０にはキーボード６４２とマウス６４４とが接続されている。また、複合Ｉ／Ｏポート６５０にはフロッピディスク装置６５２とハードディスク装置６５４とが接続されている。
【００１５】
ビデオコントローラ６６０には、表示デバイスとしてのカラーＣＲＴ７０１（またはカラー液晶ディスプレイ）が接続されている。ビデオコントローラ６６０は、第１のＶＲＡＭ６７０に静止画の映像データを書き込むとともに、第１のＶＲＡＭ６７０から映像信号を読み出して映像処理回路８００に供給する機能を有する。ビデオコントローラ６６０は、さらに、同期信号ＳＹＮＣ（垂直同期信号ＶＳＰＣと水平同期信号ＨＳＰＣ）を生成して、カラーＣＲＴ７０１と映像処理回路８００に供給する機能を有している。
【００１６】
映像転送コントローラ６８０には、動画映像データ供給装置としてのＣＤ−ＲＯＭ装置６８２が接続されている。映像転送コントローラ６８０は、ＣＤ−ＲＯＭ装置６８２から与えられた動画映像データを、バス６１０を介して第２のＶＲＡＭ３１０に転送するプロセッサとしての機能を有している。
【００１７】
映像処理回路８００は、動画映像信号と、ビデオコントローラ６６０から与えられた静止画映像信号とを合成するとともに、合成後の映像を表わす映像信号をカラーＣＲＴ７０１に供給する機能を有する。また、映像処理回路８００は、合成後の映像信号をスケーリングすることによって、映像を拡大・縮小する機能を有する。
【００１８】
Ｂ．映像処理回路８００の内部構成：
図２は、映像処理回路８００の内部構成を示すブロック図である。なお、この映像処理回路８００の構成は、本出願人により開示された特開平２−２９８１７６号公報の第４図に記載されているものと同一である。
【００１９】
この映像処理回路８００は、音声信号を取り扱う音声部ＡＣＵと、テレビ信号などアナログ映像信号を取り扱うアナログ部ＡＮＵと、映像メモリ部ＩＭＵと、映像メモリ部ＩＭＵへの映像データの書き込みを制御する書込制御部ＷＣＵと、映像メモリ部ＩＭＵに記憶された映像データを外部に読出す読出制御部ＲＣＵと、映像を再生する映像再生部ＩＲＵとを有している。
【００２０】
音声部ＡＣＵは、音声入力端子１０１と、音声信号選択回路１１０と、音量制御回路１２０と、音声出力端子１０２とを有している。音声入力端子１０１には、ビデオプレーヤ等の動画信号供給装置から与えられた音声信号ＡＳＥＸが入力される。音声信号選択回路１１０は、この音声信号ＡＳＥＸと、アナログ部ＡＮＵのテレビチューナ７１０から入力される音声信号ＡＳＴＶの一方を選択して出力する。なお、テレビチューナ７１０における選局はＣＰＵ６２０から指示される。選択された音声信号は、音量制御回路１２０によって音量が調節され、音声出力端子１０２から出力される。音声出力端子１０２から出力される音声信号ＡＳＭＯＮは、カラーＣＲＴ７０１の音声入力端子またはスピーカに与えられる。
【００２１】
アナログ部ＡＮＵは、テレビチューナ７１０と、テレビアンテナ７１１と、映像入力端子１０３と、映像信号選択回路１３０と、映像信号デコーダ１４０と、ＡＤ変換器２１０と、デジタイズ制御回路２２０とを有している。映像入力端子１０３には、動画信号供給装置から与えられた映像信号ＶＳＥＸが入力される。映像信号選択回路１３０は、この映像信号ＶＳＥＸと、ＣＰＵ６２０により選局指示されたテレビチューナ７１０から与えられる映像信号ＶＳＴＶとの一方を選択して出力する。選択された映像信号は、映像信号デコーダ１４０によって映像信号ＬＳＴＶと同期信号ＳＳＴＶとに分離される。この映像信号ＬＳＴＶは、ＲＧＢの３原色の色信号である。ＡＤ変換器２１０は、アナログ信号である映像信号ＬＳＴＶをデジタル信号に変換し、書込制御部ＷＣＵに供給する。デジタイズ制御回路２２０は、同期信号ＳＳＴＶに基づいてＡＤ変換器２１０を制御しており、また、書込制御部ＷＣＵを経由してＶＲＡＭ３１０を制御している。
【００２２】
書込制御部ＷＣＵは、映像データ選択回路３２０と、映像メモリ制御信号選択回路３３０と、書込制御回路３４０とを有している。映像データ選択回路３２０は、書込制御回路３４０から出力される書込選択信号ＣＣに応じて、映像信号ＬＳＴＶを入力とするＡＤ変換器２１０の出力と、ＣＰＵ６２０によって外部記憶装置などの外部装置から読出された映像信号ＬＳＷＰＣとの一方を選択して出力する。映像メモリ制御信号選択回路３３０は、書込選択信号ＣＣに応じて、デジタイズ制御回路２２０が出力する映像メモリ制御信号ＷＥＴＶと、書込制御回路３４０が出力する映像メモリ制御信号ＷＥＰＣとの一方を選択して出力する。書込制御回路３４０は、ＣＰＵ６２０または映像転送コントローラ６８０から供給された映像信号ＬＳＷＰＣを映像メモリ部ＩＭＵに書き込む動作を制御する。
【００２３】
読出制御部ＲＣＵは、読出制御回路３５０と、先入れ先出しメモリ（ＦＩＦＯメモリ）３６０と、ＦＩＦＯ読出制御回路３７０とを有している。ＦＩＦＯ読出制御回路３７０によって映像メモリ部ＩＭＵから読出された映像信号ＬＳＦＩＦは、ＦＩＦＯメモリ３６０に記憶される。ＦＩＦＯメモリ３６０に記憶された映像信号ＬＳＦＩＦは、読出制御回路３５０によって外部に読出される。読出制御部ＲＣＵは、映像メモリ部ＩＭＵに記憶された映像データを、ＣＰＵ６２０の命令に応じて外部装置に出力する際に使用される。
【００２４】
映像メモリ部ＩＭＵは、１つの書き込みポートと２つの読出しポートを有する３ポートＶＲＡＭ３１０を有している。３ポートＶＲＡＭ３１０としては、ソニー株式会社製のＣＸＫ１２０６または富士通株式会社製のＭＢ８１Ｃ１５０１を使用することができる。３ポートＶＲＡＭ３１０の構成と機能については、本出願人により開示された特開平２−２９８１７６号公報に記載されているので、ここでは説明を省略する。なお、このＶＲＡＭ３１０は、特に３ポートに限ることはなく映像データを記憶するメモリであればよい。
【００２５】
映像再生部ＩＲＵは、ビデオコントローラ６６０から出力された映像信号ＬＳＰＣと、ＶＲＡＭ３１０から出力された映像信号ＬＳＭＥＭとを合成して合成映像信号ＬＳＭＯＮを生成し、これをカラーＣＲＴ７０１に出力する機能を有する。
【００２６】
映像再生部ＩＲＵ内の各信号はそれぞれ次の内容を表わしている。
ＬＳＰＣ：ビデオコントローラ６６０から出力された映像信号。
ＬＳＭＥＭ：ＶＲＡＭ３１０から読出された映像信号。
ＬＳＤＡ：アナログ化された映像信号。
ＬＳＭＯＮ：カラーモニタ７０１に表示される映像を表わす合成映像信号。
【００２７】
ＣＮＴ：ビデオスイッチ５１０を切換える切換信号。切換信号ＣＮＴがＨレベルの場合には映像信号ＬＳＤＡが選択され、Ｌレベルの場合には映像信号ＬＳＰＣが選択される。
【００２８】
ＳＥＮＢＬ：スーパーインポーズの可否を指定する第１の許可信号。第１の許可信号ＳＥＮＢＬは、オペレータがキーボード６４２またはマウス６４４を用いてスーパーインポーズを行なうモードを指定するとＨレベルに切り換わり、スーパーインポーズを行なわないモードを指定するとＬレベルに切り換わる。
ＳＳＥＮＢＬ：画面上におけるスーパーインポーズ領域に相当するタイミングを示す第２の許可信号。第２の許可信号ＳＳＥＮＢＬは、スパーインポーズ領域内でＨレベルとなり、スーパーインポーズ領域外ではＬレベルとなる。なお、スーパーインポーズ領域は、オペレータによってカラーモニタ７０１の画面上で指定される。
ＮＥＮＢＬ：多重スーパーインポーズの可否を示す第３の許可信号。第３の許可信号ＮＥＮＢＬは、映像信号ＬＳＰＣにスーパーインポーズされた映像信号ＬＳＤＡの一部に、さらに映像信号ＬＳＰＣをスーパーインポーズするか否かを示す。
【００２９】
ＣＯＭＰ：多重スーパースーパーインポーズの領域を示す信号。この比較信号ＣＯＭＰのレベルは、映像信号ＬＳＰＣを所定の基準電圧Ｖｒと比較することによって決定され、映像信号ＬＳＤＡの一部に映像信号ＬＳＰＣをスーパーインポーズする領域ではＨレベルとなる。比較信号ＣＯＭＰは、次に述べる許可信号ＣＥＮＢＬがＨレベルの時には有効とされて、上記の第３の許可信号ＮＥＮＢＬとなる。
ＣＥＮＢＬ：多重スーパーインポーズの可否を指定する許可信号。許可信号ＣＥＮＢＬのレベルは、オペレータによって切換えられる。
【００３０】
映像再生部ＩＲＵ内のＤＡ変換器４１０は、ＶＲＡＭ３１０から読みだされた映像信号ＬＳＭＥＭをアナログ信号に変換してビデオスイッチ５１０に供給する。ビデオスイッチ５１０は、ビデオコントローラ６６０から出力された映像信号ＬＳＰＣと、ＤＡ変換器４１０から出力された映像信号ＬＳＤＡの一方を選択して、合成映像信号ＬＳＭＯＮとしてカラーＣＲＴ７０１に供給する。ビデオスイッチ５１０の選択信号ＣＮＴは、ＡＮＤ回路４５１の出力信号である。
【００３１】
スーパーインポーズ制御回路４２０は、映像処理回路８００内のＶＲＡＭ３１０に記憶されている映像信号を読み出すとともに、その映像信号で表わされる映像をスケーリングする機能を有している。
【００３２】
Ｂ．スーパーインポーズ制御回路４２０の詳細構成と動作：
図３は、スーパーインポーズ制御回路４２０及びその周辺回路のブロック回路図である。又、ここに示される３ポートＶＲＡＭ３１０は、３つの入出力ポートのうち読出ポートが使用される。ソニー社製ＣＸＫ１２０６のデータシート番号７１２１５−ＳＴの第２７頁〜第３１頁には、上記の読出ポートに係るタイミングチャートが記載されている。使用するポートは上記データシート第２頁のリードポート１である。
【００３３】
３ポートＶＲＡＭ３１０では、メモリ駆動クロック信号ＨＤＣＫがポート１シフト信号端子ＣＫＲ１に、メモリ垂直／水平リセット信号ＭＲＳＴがポート１垂直クリア端子ＶＣＬＲ１に、水平方向リセット信号ＨＲＳＴがポート１水平クリア端子ＨＣＬＲ１に、垂直オフセット信号ＶＲＯＦＴ又は垂直読出ラインクロック信号ＶＲＬＣＫがポート１ラインインクリメント端子ＩＮＣ１に、ポート１出力イネーブルＲＥ１（負論理）がポート１出力イネーブル端子ＲＥ１（負論理）にそれぞれ与えられる。又、アナログＲＧＢ信号ＬＳＭＥＭ（Ｒ，Ｇ，Ｂ中の１データがそれぞれ）がポート１データ出力ＤＯ１０〜ＤＯ１３から読み出される。
【００３４】
上記各端子に対応するポート１シフト信号ＣＫＲ１，ポート１垂直クリアＶＣＬＲ１、ポート１水平クリア信号ＨＣＬＲ１、ポート１ラインインクリメント信号ＩＮＣ１、ポート１出力イネーブルＲＥ１（負論理）により、読出制御されるアナログＲＧＢ信号ＬＳＭＥＭは、Ｒ，Ｇ，Ｂ毎に例えば４ビットで、それぞれポート１データ出力ＤＯ１０〜ＤＯ１３より出力される。
【００３５】
ビデオスイッチ５１０は切換信号入力端子ＣＮＴに入力される切換信号ＶＳＥＬにより、Ａ端子又はＢ端子の入力をコモン端子Ｃから出力する。具体的には、切換信号ＶＳＥＬがハイレベル『Ｈ』のときにＢ端子の入力を、ローレベル『Ｌ』のときにＡ端子の入力を、それぞれＣ端子から出力する。ＣＰＵ６２０は、パーソナルコンピュータ内のバス６１０を介して各部を制御する。
【００３６】
図３の４２１は水平基準読出ドットクロック信号ＨＢＤＣＫを出力する水平基準読出ドットクロック発生器を示し、４２２は水平読出開始信号ＨＲＳＡ及び水平読出方向リセット信号ＨＲＳＴを出力する水平読出開始カウンタを示し、４２３は水平基準開始信号ＨＲＳＢを出力する水平６４クロックカウンタを示し、４２４は水平読出回数信号ＨＲＴを出力する水平読出回数カウンタを示し、４２５は水平読出ドットクロック信号ＨＤＤＡを出力する水平読出ドットクロック発生器を示す。また、垂直読出オフセットカウンタ４２６は、水平基準読出ドットクロック発生器４２１に同期したカウント数で、３ポートＶＲＡＭ３１０の垂直方向の読出しラインのオフセットラインを決定する垂直読出オフセット信号ＶＲＯＦＴを出力する。垂直ブランキング数カウンタ４２７は垂直ブランキング終了信号ＶＢＥを出力し、垂直読出開始カウンタ４２８は垂直読出開始信号ＶＲＳを出力し、垂直読出回数カウンタ４２９は垂直読出回数信号ＶＲＴを出力し、垂直読出ラインクロック発生器４３０は垂直読出ラインクロック信号ＶＲＬＣＫを出力する。ＡＮＤ回路４３１は２つの映像信号ＬＳＰＣ，ＬＳＤＡをスーパーインポーズさせる切換信号ＶＳＥＬを出力し、ＯＲ回路４３２は垂直読出オフセット信号ＶＲＯＦＴと垂直読出ラインクロック信号ＶＲＬＣＫを、ポート１ラインインクリメント信号ＩＮＣ１として出力し、ＮＯＲ回路４３３はリードイネーブルＲＥ１信号を出力する。また、符号４３４、４３５はトライステート回路、４３６はインバータ回路を示す。
【００３７】
色信号入力端子５０６から到来する映像信号ＬＳＰＣの色信号はビデオスイッチ５１０のＡ端子に与えられる。入力端子５０６の水平同期信号を成す同期端子５０７から到来する水平同期信号ＨＳＰＣは、水平基準読出ドットクロック発生器４２１、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３、水平読出回数カウンタ４２４、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０に与えられると共に、垂直同期信号ＶＳＰＣは、３ポートＶＲＡＭ３１０、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０に与えられる。また、同期信号ＨＳＰＣ，ＶＳＰＣは、同期信号端子４９０、４９１へもそれぞれ送出される。
【００３８】
ここで、水平同期信号ＨＳＰＣ及び垂直同期信号ＶＳＰＣの入出力について、図４を用いて説明する。水平同期信号ＨＳＰＣ及び垂直同期信号ＶＳＰＣは、バッファ６２，６１を介して同期信号端子４９０，４９１及びスーパーインポーズ制御回路４２０中の図３に示す所要回路へ与えられる。このバッファ６１，６２はインピーダインズ変換・波形整形等の機能を有し、画像処理装置が縦続接続される場合でも、上記同期信号の的確な伝送に寄与する。また、水平同期信号ＨＳＰＣは水平基準読出ドットクロック発生器４２１内のＰＬＬ回路６３へ与えられ、ＣＰＵ６２０により指定された水平画面全体の水平解像度を規定する信号として水平基準読出ドットクロックＨＢＤＣＫが発生される。
【００３９】
ＰＬＬ回路６３は図５に示されるように構成される。つまり、信号線７０から水平同期信号ＨＳＰＣが位相比較器７１へ与えられ、また、Ｎ分周器７４の出力が位相比較器７１へ与えられ、位相比較器７１ではこれらの信号の位相比較を行って位相差に対応したパルス幅の信号を出力する。位相比較器７１の出力はローパスフィルタ７２に与えられ平滑化され、電圧制御発振器（ＶＣＯ）７３へ与えられる。ＶＣＯ７３は与えられる電圧に応じた周波数で発振し、これが水平基準読出ドットクロックＨＢＤＣＫとされて各部へ送出されるとともに、Ｎ分周器７４へ与えられ、水平同期信号ＨＳＰＣの周波数にまで分周されて位相比較器７１へ戻される。この結果、水平同期信号ＨＳＰＣに同期した水平基準読出ドットクロックＨＢＤＣＫが作成される。
【００４０】
図３のスーパーインポーズ制御回路４２０における水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３及び水平読出回数カウンタ４２４は、水平同期信号ＨＳＰＣによりそのカウント値がそれぞれリセットされる。さらに、同期端子５０８から到来する垂直同期信号ＶＳＰＣは、３ポートＶＲＡＭ３１０のポート１垂直クリアＶＣＬＲ１、ＮＯＲ回路４３３、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０及び同期信号端子４９１へそれぞれ送出される。また、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８および垂直読出回数カウンタ４２９は、垂直同期信号ＶＳＰＣによりそのカウント値がそれぞれリセットされる。
【００４１】
水平基準読出ドットクロック発生器４２１より発生された水平基準読出ドットクロック信号ＨＢＤＣＫは、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３、水平読出回数カウンタ４２４、垂直読出オフセットカウンタ４２６に与えられると共に、トライステート回路４３５を介して３ポートＶＲＡＭ３１０のクロック信号ＨＤＣＫとして、３ポートＶＲＡＭ３１０のポート１シフト信号端子ＣＫＲ１に送出される。
【００４２】
また、水平読出ドットクロック発生器４２５は、水平６４クロックカウンタ４２３からの水平読出基準信号ＨＲＳＢを基準とし、水平同期信号ＨＳＰＣの周波数のＮ１ 倍の周波数の信号を出力するＰＬＬ回路により構成されており、水平読出ドットクロック信号ＨＤＤＡを出力する。この水平読出ドットクロック発生器４２５により発生された水平読出ドットクロック信号ＨＤＤＡは、トライステート回路４３４を介して３ポートＶＲＡＭ３１０のクロック信号ＨＤＣＫとして３ポートＶＲＡＭ３１０のポート１シフト信号端子ＣＫＲ１及びＤ−Ａ変換器４１０へ与えられ、ディジタルＲＧＢ信号ＬＳＭＥＭの読出クロック信号及びＤ−Ａ変換器４１０の変換クロック信号として用いられる。
【００４３】
図６は、スーパーインポーズ制御回路４２０内の各回路の設定値の機能を示す説明図である。図６に示すように、水平基準読出ドットクロック信号ＨＢＤＣＫの周波数ｆＨＢＤＣＫ と、水平読出ドットクロック信号ＨＲＤＣＫの周波数ｆＨＤＤＡの比（ｆＨＢＤＣＫ ／ｆＨＤＤＡ ）は、ＶＲＡＭ３１０から読出される映像（図６（Ａ））と、カラーＣＲＴ７０１に表示される映像（図６（Ｂ））の水平方向の倍率ＫＨに等しい。従って、水平読出ドットクロック信号ＨＤＤＡの周波数ｆＨＤＤＡを調整することによって、カラーＣＲＴ７０１に表示される映像を水平方向に拡大したり縮小したりすることが可能である。換言すれば、水平読出ドットクロック発生器４２５内のＰＬＬ回路の分周値Ｎ４２５ の値を調整することによって、映像を水平方向にスケーリングすることができる。
【００４４】
垂直読出ラインクロック発生器４３０は、垂直同期信号ＶＳＰＣに同期し、垂直同期信号ＶＳＰＣの周波数のＮ２ 倍の周波数の信号を出力するＰＬＬ回路により構成されており、垂直読出ラインクロック信号ＶＲＬＣＫを出力する。この垂直読出ラインクロック発生器４３０により発生された垂直読出ラインクロック信号ＶＲＬＣＫは、ＯＲ回路４３２を介して３ポートＶＲＡＭ３１０の垂直方向のアドレスであるラインアドレスを進めるポート１ラインインクリメント端子ＩＮＣ１に与えられると共に、ＯＲ回路４３２、ＮＯＲ回路４３３を介してポート１出力イネーブルＲＥ１端子（負論理）へ与えられる。
【００４５】
図６に示すように、水平同期信号ＨＳＰＣの周波数ｆＨＳＹＮＣ と、垂直読出ラインクロック信号ＶＲＬＣＫの周波数ｆＶＲＬＣＫ の比（ｆＨＳＹＮＣ ／ｆＶＲＬＣＫ ）は、３ポートＶＲＡＭ３１０から読出された映像（図６（Ａ））と、カラーＣＲＴ７０１に表示される映像（図６（Ｂ））の垂直方向の倍率ＫＶに等しい。従って、垂直読出ラインクロック信号ＶＲＬＣＫの周波数ｆＶＲＬＣＫ を調整することによって、カラーＣＲＴ７０１に表示される映像を垂直方向に拡大・縮小することが可能である。換言すれば、垂直読出ラインクロック発生器４３０内のＰＬＬ回路の分周値Ｎ４３０ の値を調整することによって、映像を垂直方向にスケーリングすることができる。
【００４６】
スーパーインポーズ制御回路４２０は、これら水平基準読出ドットクロック信号ＨＢＤＣＫ、水平読出ドットクロック信号ＨＤＤＡ及び垂直読出ラインクロック信号ＶＲＬＣＫにより、基本的な読出しタイミングを得ている。
【００４７】
垂直読出オフセットカウンタ４２６は、３ポートＶＲＡＭ３１０の読出ラインの開始オフセットライン位置を決めるため、垂直同期信号ＶＳＰＣによりカウント値がリセットされた後に、水平基準読出ドットクロック発生器４２１から出力される水平基準読出ドットクロック信号ＨＢＤＣＫに同期しながら、３ポートＶＲＡＭ３１０の垂直方向のラインアドレスを歩進する垂直オフセット信号ＶＲＯＦＴをＯＲ回路４３２へ送出する。
【００４８】
図６（Ａ）に示すように、垂直読出オフセットカウンタ４２６の設定値Ｎ４２６ は、３ポートＶＲＡＭ３１０から読出される映像部分（図中破線で囲む領域）の垂直方向の開始位置を示している。
【００４９】
垂直ブランキング数カウンタ４２７は映像信号ＬＳＰＣの垂直バックポーチ領域を削除させるためのカウンタ（図示せず）を含んでいる。このカウンタは水平同期信号ＨＳＰＣのクロック数をカウントし、垂直バックポーチ領域を過ぎると垂直ブランキング終了信号ＶＢＥを垂直読出開始カウンタ４２８へ出力する。
【００５０】
垂直読出開始カウンタ４２８は、垂直ブランキング数カウンタ４２７から送出される許可信号（垂直ブランキング終了信号ＶＢＥ）を受けて、水平同期信号ＨＳＰＣのクロック数をカウントし、３ポートＶＲＡＭ３１０からの垂直方向に対する読出開始許可信号（垂直読出開始信号）ＶＲＳを垂直読出回数カウンタ４２９へ出力する。
【００５１】
図６（Ｃ）に示すように、垂直読出開始カウンタ４２８の設定値Ｎ４２８ は、３ポートＶＲＡＭ３１０から読出された映像がカラーＣＲＴ７０１の画面に表示される際の、垂直方向の表示開始位置を規定する。
【００５２】
垂直読出回数カウンタ４２９は、垂直読出開始カウンタ４２８から送出される許可信号（制御信号ＶＲＳ）を受けて、水平同期信号ＨＳＰＣのクロック数をカウントし、３ポートＶＲＡＭ３１０からの垂直方向に対する読出期間を示す信号、すなわち垂直読出回数信号ＶＲＴをＡＮＤ回路４３１へ出力する。
【００５３】
図６（Ｂ），（Ｃ）に示すように、垂直読出回数カウンタ４２９の設定値Ｎ４２９ は、カラーＣＲＴ７０１に表示される映像の垂直方向のライン数を規定する。
【００５４】
以上に説明した垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９及び垂直読出ラインクロック発生器４３０により、３ポートＶＲＡＭ３１０に対する垂直方向の読出し制御が行われる。
【００５５】
なお、垂直読出オフセットカウンタ４２６がカウントする水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数Ｎ４２６ 、垂直ブランキング数カウンタ４２７がカウントする水平同期信号ＨＳＰＣのクロック数Ｎ４２７ 、垂直読出開始カウンタ４２８がカウントする水平同期信号ＨＳＰＣのクロック数Ｎ４２８ 、垂直読出回数カウンタ４２９がカウントする水平同期信号ＨＳＰＣのクロック数Ｎ４２９ 、垂直読出ラインクロック発生器４３０内のＰＬＬ回路内のＮ分周器の値は、パーソナルコンピュータ内のＣＰＵ６２０によってそれぞれ所要の値に設定される。
【００５６】
水平読出開始カウンタ４２２は、水平基準読出ドットクロック発生器４２１から送出される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントし、３ポートＶＲＡＭ３１０の水平方向に対する読出開始許可信号（水平読出開始信号ＨＲＳＡ）を水平６４クロックカウンタ４２３へ送出する。
【００５７】
図６（Ｃ）に示すように、水平読出開始カウンタ４２２の設定値Ｎ４２２ は、３ポートＶＲＡＭ３１０から読出された映像がカラーＣＲＴ７０１の画面に表示される際の、水平方向の表示開始位置を規定する。
【００５８】
水平６４クロックカウンタ４２３は水平読出開始カウンタ４２２から送出される許可信号（水平読出開始信号ＨＲＳＡ）を受けて、水平基準読出ドットクロック発生器４２１から出力される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントする。そして、そのカウント値が３ポートＶＲＡＭ３１０の読出時の特性である６４クロックになると、水平読出基準信号ＨＲＳＢを水平読出ドットクロック発生器４２５、水平読出回数カウンタ４２４及びＡＮＤ回路４３１へ出力する。
【００５９】
水平読出回数カウンタ４２４は水平基準読出ドットクロック発生器４２１から送出される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントし、３ポートＶＲＡＭ３１０の水平方向に対する読出期間の許可信号（水平読出回数信号ＨＲＴ）をＡＮＤ回路４３１へ送出する。
【００６０】
図６（Ｂ），（Ｃ）に示すように、水平読出回数カウンタ４２４の設定値Ｎ４２４ は、カラーＣＲＴ７０１に表示される映像の水平方向のドット数を規定する。
【００６１】
かくして、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３及び水平読出回数カウンタ４２４により、３ポートＶＲＡＭ３１０に対する水平方向の読出制御が行われる。なお、水平基準読出ドットクロック発生器４２１のＰＬＬ回路内の分周器の設定値と、水平読出ドットクロック発生器４２５のＰＬＬ回路内の分周器の設定値と、水平読出開始カウンタ４２２がカウントする水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数Ｎ４２２ と、水平読出回数カウンタ４２４がカウントする基準ドットクロック信号ＨＢＤＣＫのクロック数Ｎ４２４ は、パーソナルコンピュータ内のＣＰＵ６２０によってそれぞれ所要の値に設定される。
【００６２】
Ｃ．実施例における動画キャプチャリング処理の内容：
図７は、本発明の実施例の処理内容を示す説明図であり、図８はその処理手順を示すフローチャートである。この実施例では、テレビチューナ７１０または映像入力端子１０３（図２）から与えられた動画映像信号をキャプチャリングして、図７（ａ）に示すように、５列３行に配列された１５フィールド分の映像を映像メモリに格納し、カラーＣＲＴ７０１に表示する。なお、図８の処理は、メインメモリ６３０に格納されたアプリケーションプログラムをＣＰＵ６２０が実行することによって行なわれる。
【００６３】
図８のステップＳ１では、ユーザがキーボード６４２やマウス６４４などの入力手段を用いて、第２の映像メモリ３１０内におけるフィールド領域配列の列数Ｎ＝５［個］，行数Ｍ＝３［個］、各フィールド領域の水平幅ＳＸ＝１００［ドット］，垂直幅ＳＹ＝８０［ライン］を設定する。また、映像の表示倍率ＫＨ，ＫＶや表示位置を規定する各種の分周値（図６に示す）も同時に設定される。
【００６４】
図９は、実施例における映像の位置とサイズを示す説明図である。図９（Ａ）は、動画の１フィールドの水平サイズＳＸ［ドット］，垂直サイズＳＹ［ライン］を示している。図９（Ｂ）は、第２のＶＲＡＭ３１０内におけるフィールド領域の配列を示している。５列３行に配列されたフィールド領域全体のサイズは、ＳＸ＊Ｎ［画素］，ＳＹ＊Ｍ［ライン］である。図９（Ｃ）は、カラーＣＲＴ７０１に表示される動画表示領域ＭＩＡを示している。動画表示領域ＭＩＡのサイズはＭＨ［画素］，ＭＶ［ライン］である。
【００６５】
図９（Ｂ）のフィールド領域全体を基準とした図９（Ｃ）の動画表示領域ＭＩＡの水平表示倍率ＫＨと垂直表示倍率ＫＶは、次式で与えられる。
ＫＨ＝ＭＨ／（ＳＸ＊Ｎ） …（１ａ）
ＫＶ＝ＭＶ／（ＳＹ＊Ｍ） …（１ｂ）
【００６６】
従って、カラーＣＲＴ７０１の画面上における動画表示領域の表示サイズＭＨ，ＭＶは次式で与えられる。
ＭＨ＝（ＳＸ＊Ｎ）＊ＫＨ …（２ａ）
ＭＶ＝（ＳＹ＊Ｍ）＊ＫＶ …（２ｂ）
【００６７】
図６において説明したように、映像の水平表示倍率ＫＨは、水平読出ドットクロック発生器４２５（図３）内のＰＬＬ回路の分周値Ｎ４２５ の値を調整することによって調整できる。また、映像の垂直倍率ＫＶは、垂直読出ラインクロック発生器４３０内のＰＬＬ回路の分周値Ｎ４３０ の値を調整することによって調整できる。具体的には、これらの分周値Ｎ４２５ ，Ｎ４３０ の値は、次式で与えられる。
Ｎ４２５ ＝ＮＨ０／ＫＨ …（３ａ）
Ｎ４３０ ＝ＮＶ０／ＫＶ …（３ｂ）
ここで、ＮＨ０は水平表示倍率ＫＨが１となる時の分周値であり、ＮＶ０は垂直表示倍率ＫＶが１となる時の分周値である。
【００６８】
このように、この実施例では、ＰＬＬ回路の分周値Ｎ４２５ ，Ｎ４３０ を調整することによって、複数のフィールド領域を同時に同じ倍率でスケーリングすることができる。なお、水平表示倍率ＫＨと垂直表示倍率ＫＶとは、それぞれ異なる値に設定することが可能である。
【００６９】
図８のステップＳ２，Ｓ３では、ＶＲＡＭ３１０の各フィールド領域を指定するための行方向パラメータＹおよび列方向パラメータＸがそれぞれ０に初期化される。列公報パラメータＸはフィールド領域の水平方向位置を示し、０≦Ｘ≦（Ｎ−１）の範囲で変化する。また、行方向パラメータＹはフィールド領域の垂直方向位置を示し、０≦Ｙ≦（Ｍ−１）の範囲で変化する。
【００７０】
ステップＳ４において、垂直同期信号ＶＳＹＮＣの１パルスが開始されたことをＣＰＵ６２０が検出すると、ステップＳ５において、ＣＰＵ６２０がＶＲＡＭ３１０における書込開始アドレスを（Ｘ＊ＳＸ，Ｙ＊ＳＹ）に設定する。これによって、動画映像信号が書き込まれるフィールド領域（以下、「書込フィールド領域」と呼ぶ）が１つ選択される。なお、ステップＳ５における書込フィールド領域の選択は、図７（ｂ），（ｃ）に示すように、垂直ブランキング期間毎に実行される。なお、垂直同期信号ＶＳＹＮＣは、図２の映像信号デコーダ１４０によって生成される。
【００７１】
ステップＳ６においては、１フィールド分の動画映像信号がＶＲＡＭ３１０内の書込フィールド領域に書き込まれる。ステップＳ７では列方向パラメータＸが１つインクリメントされ、ステップＳ８において列方向パラメータＸがフィールド領域の列数Ｎと比較される。列方向パラメータＸが列数Ｎ未満であれば、ステップＳ８からステップＳ３に戻り、次のフィールドの動画映像信号が、同じ行の次の列のフィールド領域に書き込まれる。一方、ステップＳ８において、列方向パラメータＸが列数Ｎ以上であれば、ステップＳ９において行方向パラメータＹが１つインクリメントされ、ステップＳ１０においてフィールド領域の行数Ｍと比較される。行方向パラメータＹが行数Ｍ未満であれば、ステップＳ１０からステップＳ２に戻り、次の行の先頭のフィールド領域が書込フィールド領域として選択される。一方、ステップＳ１０において、行方向パラメータＹが行数Ｍ以上であれば、ステップＳ２に戻り、先頭のフィールド領域から動画映像信号の書込を再度開始する。
【００７２】
図８の処理は、ユーザがマウス６４４等を用いてキャプチャリングの終了を指示するまで継続される。この結果、ＶＲＡＭ３１０内の１５個のフィールド領域には、常に終了直前の１５フィールド分の連続した映像が格納されていることになる。
【００７３】
なお、ステップＳ１０において、行方向パラメータＹが行数Ｍに等しくなった時にキャプチャリングを終了するようにしてもよい。こうすれば、キャプチャリングの開始から最初の１５フィールド分の映像がＶＲＡＭ３１０内の１５個のフィールド領域に格納されていることになる。
【００７４】
以上説明したように、この実施例によれば、Ｎ×Ｍ個の連続したフィールドの映像を１つの映像メモリ内に順番に格納することができる。また、書込フィールド領域を変更するには、フィールド領域を示す２つのパラメータＸ，Ｙを変更するだけでよいので、ＣＰＵ６２０がこの変更操作を垂直ブランキング期間に容易に実行することができる。従って、フィールド間の欠落無しで複数フィールド分の動画を連続して格納することができる。さらに、こうして格納されたＮ×Ｍ個の映像を、Ｎ列Ｍ行の配列で同時に表示することができる。従って、ユーザは、Ｎ×Ｍ個のフィールドの映像の中から適当なフィールドを選択して、ワードプロセッサ内に画像として貼込む等の他の目的のために利用することが可能である。
【００７５】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００７６】
（１）上記実施例では、アナログ動画映像信号をキャプチャリングする例について説明したが、デジタル動画映像信号を同様な方法でキャプチャリングすることも可能である。すなわち、動画転送コントローラ６８０やＣＰＵ６２０等のプロセッサが、ＣＤ−ＲＯＭ装置６８２から読み出されたデジタル動画映像信号を映像処理回路８００に供給し、このデジタル動画映像信号の複数フィールドをＶＲＡＭ３１０に格納することが可能である。
【００７７】
（２）上記実施例では、１つのＶＲＡＭ３１０内のメモリ領域を、Ｎ×Ｍ配列のフィールド領域に分割していたが、一般には、映像メモリ内を複数のフィールド領域に分割すればよい。また、複数のフィールドから１つを選択する順番は予め決定されていればよい。
【００７８】
（３）上記実施例では、獲得した複数フィールド分の映像を同時に表示していたが、この代わりに、複数フィールド分の映像を、格納された順番に１つずつ連続して表示デバイスに表示することも可能である。こうすれば、連続した複数フィールド分の映像で構成される動画を画面上で再現することができる。
【００７９】
（４）上記実施例では、１フィールド毎に書込フィールド領域を更新していたが、この代わりに、複数フィールド毎に書込フィールド領域を更新するようにしてもよい。後者の場合には、更新直前のフィールドの映像が各フィールド領域に格納されていくことになる。例えば、２：１のインターレースの動画映像信号をキャプチャする場合に、２フィールド毎に書込フィールド領域を更新すれば、奇数フィールドまたは偶数フィールドのみが映像メモリに格納されていくことになる。このように、奇数フィールドまたは偶数フィールドのみを格納するようにすれば、実質的にフレーム（奇数フィールドと偶数フィールドで構成される映像）の欠落が無い状態で、比較的長時間の映像を格納することが可能である。
【図面の簡単な説明】
【図１】この発明の一実施例としてのコンピュータシステムの構成を示すブロック図。
【図２】映像処理回路８００の内部構成を示すブロック図。
【図３】スーパーインポーズ制御回路４２０とその周辺回路の詳細なブロック回路図。
【図４】スーパーインポーズ制御回路４２０における水平同期信号ＨＳＰＣ及び垂直同期信号ＶＳＰＣの入出力回路を示す説明図。
【図５】ＰＬＬ回路６３の構成を示すブロック図。
【図６】スーパーインポーズ制御回路４２０内の各回路の設定値の機能を示す説明図。
【図７】本発明の第１実施例における処理内容を示す説明図。
【図８】本発明の実施例における処理手順を示すフローチャート。
【図９】実施例における映像の位置とサイズを示す説明図。
【符号の説明】
６１，６２…バッファ
６２，６１…バッファ
６３…ＰＬＬ回路
７１…位相比較器
７２…ローパスフィルタ
７３…電圧制御発振器（ＶＣＯ）
７４…Ｎ分周器
１０１…音声入力端子
１０２…音声出力端子
１０３…映像入力端子
１１０…音声信号選択回路
１２０…音量制御回路
１３０…映像信号選択回路
１４０…映像信号デコーダ
２１０…ＡＤ変換器
２２０…デジタイズ制御回路
３１０…ビデオＲＡＭ（第１の映像メモリ）
３２０…映像データ選択回路
３３０…映像メモリ制御信号選択回路
３４０…書込制御回路
３５０…読出制御回路
３６０…ＦＩＦＯメモリ
３７０…ＦＩＦＯ読出制御回路
４１０…ＤＡ変換器
４２０…スーパーインポーズ制御回路
４２１…水平基準読出ドットクロック発生器
４２２…水平読出開始カウンタ
４２４…水平読出回数カウンタ
４２５…水平読出ドットクロック発生器
４２６…垂直読出オフセットカウンタ
４２７…垂直ブランキング数カウンタ
４２８…垂直読出開始カウンタ
４２９…垂直読出回数カウンタ
４３０…垂直読出ラインクロック発生器
４３１…ＡＮＤ回路
４３２…ＯＲ回路
４３３…ＮＯＲ回路
４３４…トライステート回路
４３５…トライステート回路
４５１…ＡＮＤ回路
４９０，４９１…同期信号端子
５０６…色信号入力端子
５０７，５０８…同期端子
５１０…ビデオスイッチ
５４０…電圧比較回路
６１０…バス
６２０…ＣＰＵ（プロセッサ）
６３０…メインメモリ
６４０…周辺コントローラ
６４２…キーボード
６４４…マウス
６５０…複合Ｉ／Ｏポート
６５２…フロッピディスク装置
６５４…ハードディスク装置
６５６…ネットワークインタフェイス
６６０…ビデオコントローラ
６７０…ビデオＲＡＭ（第１の映像メモリ）
６８０…映像転送コントローラ
６８２…ＣＤ−ＲＯＭ装置
７０１…カラーＣＲＴ
７１０…テレビチューナ
７１１…テレビアンテナ
８００…映像処理回路（映像処理部）
【発明の属する技術分野】
この発明は、コンピュータシステムの映像メモリに複数フィールド分の動画映像信号を取り込む方法に関する。
【０００２】
【従来の技術】
高速なＣＰＵを用いた近年のパーソナルコンピュータでは、動画を表示したり、動画映像信号を取得（キャプチャリング）したりすることが可能である。
【０００３】
【発明が解決しようとする課題】
しかし、ＣＰＵによって動画のキャプチャリングを行なう場合には、１秒間に取得できるフィールド数がかなり低い値に限定されてしまう場合がある。例えば、３０フレーム／秒の元の動画から、１秒間に数フレーム程度しかキャプチャできないことも多い。すなわち、従来は、キャプチャリング時においてフレームの欠落が発生易いという問題があった。
【０００４】
この発明は、従来技術における上述の課題を解決するためになされたものであり、従来に比べて欠落が少ない状態で映像をキャプチャリングすることを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明による方法は、（ａ）映像メモリ内に設定すべきフィールド領域配列として、任意の水平画素数ＳＸと任意のライン数とを有するフィールド領域が任意の行数Ｍと任意の列数Ｎで配列されたフィールド領域配列の指定を受ける工程と、（ｂ）前記指定に応じて、映像メモリ内にＭ行Ｎ列のフィールド領域配列を設定する工程と、（ｃ）映像信号の垂直ブランキング期間において、映像信号の１フィールド分を格納するためのフィールド領域を、１フィールド毎または複数フィールド毎に前記Ｍ行Ｎ列のフィールド領域配列の中から選択する工程と、（ｄ）１フィールド分の映像信号を選択されたフィールド領域に書込む工程と、（ｅ）ユーザによる終了の指示があるまで前記工程（ｃ）および（ｄ）を繰り返すことによって、前記Ｍ行Ｎ列のフィールド領域配列内にＭ*Ｎ個のフィールド分の映像信号を格納する工程と、（ｆ）前記映像メモリから前記Ｍ*Ｎ個のフィールド分の映像信号を読み出して表示デバイスに同時に表示する工程と、を備え、前記工程（ｆ）は、前記映像メモリ内の前記Ｍ行Ｎ列のフィールド領域配列に相当するアドレス範囲から前記Ｍ*Ｎ個のフィールド分の映像信号を読み出す工程と、前記Ｍ*Ｎ個のフィールド分の映像信号を、任意に指定された水平倍率ＫＨおよび垂直倍率ＫＶで拡大または縮小する工程と、拡大または縮小後の映像を、前記表示デバイスにおいて他の画面の一部にオーバーレイ表示する工程と、を含む。
【０００６】
この方法では、映像メモリ内の複数の領域を選択しながら、選択された領域に映像信号を書き込むので、選択された領域に１フィールド分の映像を格納することができる。また、映像信号の垂直ブランキング期間において書込みのための領域の選択を変更するので、フィールドの欠落が無い状態で映像を格納できる。
【０００７】
この発明によるコンピュータシステムは、映像メモリと、表示デバイスと、映像信号を前記映像メモリに格納するとともに、前記映像メモリから映像信号を読み出して前記表示デバイスに表示する映像処理部と、を備え、
前記映像処理部は、映像メモリ内に設定すべきフィールド領域配列として、任意の水平画素数ＳＸと任意のライン数とを有するフィールド領域が任意の行数Ｍと任意の列数Ｎで配列されたフィールド領域配列の指定を受け付け、前記指定に応じて、映像メモリ内にＭ行Ｎ列のフィールド領域配列を設定し、映像信号の垂直ブランキング期間において、映像信号の１フィールド分を格納するためのフィールド領域を、１フィールド毎または複数フィールド毎に前記Ｍ行Ｎ列のフィールド領域配列の中から選択するとともに、１フィールド分の映像信号を選択されたフィールド領域に書込む処理をユーザによる終了の指示があるまで繰り返すことによって、前記Ｍ行Ｎ列のフィールド領域配列内にＭ*Ｎ個のフィールド分の映像信号を格納し、前記映像メモリ内の前記Ｍ行Ｎ列のフィールド領域配列に相当するアドレス範囲から前記Ｍ*Ｎ個のフィールド分の映像信号を読み出し、前記Ｍ*Ｎ個のフィールド分の映像信号を、任意に指定された水平倍率ＫＨおよび垂直倍率ＫＶで拡大または縮小し、拡大または縮小後の映像を、前記表示デバイスにおいて他の画面の一部にオーバーレイ表示する。
【０００８】
このコンピュータシステムにおいても、映像メモリの選択された領域に１フィールド分の映像を格納することができる。また、領域の選択を変更するのは短時間で済むので、従来に比べて欠落の少ない状態で映像を格納できる。
【０００９】
【発明の他の態様】
この発明は、以下のような他の態様も含んでいる。第１の態様では、第１または第２の発明においてさらに、
前記映像メモリに格納された複数フィールド分の映像を表示デバイスに同時に表示する工程、を含む。
【００１０】
第１の態様によれば、獲得した複数フィールド分の映像を、画面上で一度に確認できる。
【００１１】
第２の態様では、第１または第２の発明においてさらに、
前記映像メモリに格納された複数フィールド分の映像を、格納された順番に１つずつ連続して表示デバイスに表示する工程、を含む。
【００１２】
第２の態様によれば、獲得した複数フィールド分の映像で構成される動画を画面上で再現することができる。
【００１３】
【発明の実施の形態】
Ａ．装置の全体構成：
次に、本発明の実施の形態を実施例に基づき説明する。図１は、この発明の一実施例を適用するコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、バス６１０に、ＣＰＵ６２０と、メインメモリ６３０と、周辺コントローラ６４０と、複合Ｉ／０ポート６５０と、ネットワークインタフェイス６５６と、ビデオコントローラ６６０と、第１のビデオＲＡＭ（ＶＲＡＭ）６７０と、映像転送コントローラ６８０と、映像処理回路８００とが接続されている。映像処理回路８００は、その内部に第２のビデオＲＡＭ３１０を有している。なお、第１のＶＲＡＭ６７０は、カラーＣＲＴ７０１の表示領域と１対１に対応するメモリ領域を有している。
【００１４】
周辺コントローラ６４０にはキーボード６４２とマウス６４４とが接続されている。また、複合Ｉ／Ｏポート６５０にはフロッピディスク装置６５２とハードディスク装置６５４とが接続されている。
【００１５】
ビデオコントローラ６６０には、表示デバイスとしてのカラーＣＲＴ７０１（またはカラー液晶ディスプレイ）が接続されている。ビデオコントローラ６６０は、第１のＶＲＡＭ６７０に静止画の映像データを書き込むとともに、第１のＶＲＡＭ６７０から映像信号を読み出して映像処理回路８００に供給する機能を有する。ビデオコントローラ６６０は、さらに、同期信号ＳＹＮＣ（垂直同期信号ＶＳＰＣと水平同期信号ＨＳＰＣ）を生成して、カラーＣＲＴ７０１と映像処理回路８００に供給する機能を有している。
【００１６】
映像転送コントローラ６８０には、動画映像データ供給装置としてのＣＤ−ＲＯＭ装置６８２が接続されている。映像転送コントローラ６８０は、ＣＤ−ＲＯＭ装置６８２から与えられた動画映像データを、バス６１０を介して第２のＶＲＡＭ３１０に転送するプロセッサとしての機能を有している。
【００１７】
映像処理回路８００は、動画映像信号と、ビデオコントローラ６６０から与えられた静止画映像信号とを合成するとともに、合成後の映像を表わす映像信号をカラーＣＲＴ７０１に供給する機能を有する。また、映像処理回路８００は、合成後の映像信号をスケーリングすることによって、映像を拡大・縮小する機能を有する。
【００１８】
Ｂ．映像処理回路８００の内部構成：
図２は、映像処理回路８００の内部構成を示すブロック図である。なお、この映像処理回路８００の構成は、本出願人により開示された特開平２−２９８１７６号公報の第４図に記載されているものと同一である。
【００１９】
この映像処理回路８００は、音声信号を取り扱う音声部ＡＣＵと、テレビ信号などアナログ映像信号を取り扱うアナログ部ＡＮＵと、映像メモリ部ＩＭＵと、映像メモリ部ＩＭＵへの映像データの書き込みを制御する書込制御部ＷＣＵと、映像メモリ部ＩＭＵに記憶された映像データを外部に読出す読出制御部ＲＣＵと、映像を再生する映像再生部ＩＲＵとを有している。
【００２０】
音声部ＡＣＵは、音声入力端子１０１と、音声信号選択回路１１０と、音量制御回路１２０と、音声出力端子１０２とを有している。音声入力端子１０１には、ビデオプレーヤ等の動画信号供給装置から与えられた音声信号ＡＳＥＸが入力される。音声信号選択回路１１０は、この音声信号ＡＳＥＸと、アナログ部ＡＮＵのテレビチューナ７１０から入力される音声信号ＡＳＴＶの一方を選択して出力する。なお、テレビチューナ７１０における選局はＣＰＵ６２０から指示される。選択された音声信号は、音量制御回路１２０によって音量が調節され、音声出力端子１０２から出力される。音声出力端子１０２から出力される音声信号ＡＳＭＯＮは、カラーＣＲＴ７０１の音声入力端子またはスピーカに与えられる。
【００２１】
アナログ部ＡＮＵは、テレビチューナ７１０と、テレビアンテナ７１１と、映像入力端子１０３と、映像信号選択回路１３０と、映像信号デコーダ１４０と、ＡＤ変換器２１０と、デジタイズ制御回路２２０とを有している。映像入力端子１０３には、動画信号供給装置から与えられた映像信号ＶＳＥＸが入力される。映像信号選択回路１３０は、この映像信号ＶＳＥＸと、ＣＰＵ６２０により選局指示されたテレビチューナ７１０から与えられる映像信号ＶＳＴＶとの一方を選択して出力する。選択された映像信号は、映像信号デコーダ１４０によって映像信号ＬＳＴＶと同期信号ＳＳＴＶとに分離される。この映像信号ＬＳＴＶは、ＲＧＢの３原色の色信号である。ＡＤ変換器２１０は、アナログ信号である映像信号ＬＳＴＶをデジタル信号に変換し、書込制御部ＷＣＵに供給する。デジタイズ制御回路２２０は、同期信号ＳＳＴＶに基づいてＡＤ変換器２１０を制御しており、また、書込制御部ＷＣＵを経由してＶＲＡＭ３１０を制御している。
【００２２】
書込制御部ＷＣＵは、映像データ選択回路３２０と、映像メモリ制御信号選択回路３３０と、書込制御回路３４０とを有している。映像データ選択回路３２０は、書込制御回路３４０から出力される書込選択信号ＣＣに応じて、映像信号ＬＳＴＶを入力とするＡＤ変換器２１０の出力と、ＣＰＵ６２０によって外部記憶装置などの外部装置から読出された映像信号ＬＳＷＰＣとの一方を選択して出力する。映像メモリ制御信号選択回路３３０は、書込選択信号ＣＣに応じて、デジタイズ制御回路２２０が出力する映像メモリ制御信号ＷＥＴＶと、書込制御回路３４０が出力する映像メモリ制御信号ＷＥＰＣとの一方を選択して出力する。書込制御回路３４０は、ＣＰＵ６２０または映像転送コントローラ６８０から供給された映像信号ＬＳＷＰＣを映像メモリ部ＩＭＵに書き込む動作を制御する。
【００２３】
読出制御部ＲＣＵは、読出制御回路３５０と、先入れ先出しメモリ（ＦＩＦＯメモリ）３６０と、ＦＩＦＯ読出制御回路３７０とを有している。ＦＩＦＯ読出制御回路３７０によって映像メモリ部ＩＭＵから読出された映像信号ＬＳＦＩＦは、ＦＩＦＯメモリ３６０に記憶される。ＦＩＦＯメモリ３６０に記憶された映像信号ＬＳＦＩＦは、読出制御回路３５０によって外部に読出される。読出制御部ＲＣＵは、映像メモリ部ＩＭＵに記憶された映像データを、ＣＰＵ６２０の命令に応じて外部装置に出力する際に使用される。
【００２４】
映像メモリ部ＩＭＵは、１つの書き込みポートと２つの読出しポートを有する３ポートＶＲＡＭ３１０を有している。３ポートＶＲＡＭ３１０としては、ソニー株式会社製のＣＸＫ１２０６または富士通株式会社製のＭＢ８１Ｃ１５０１を使用することができる。３ポートＶＲＡＭ３１０の構成と機能については、本出願人により開示された特開平２−２９８１７６号公報に記載されているので、ここでは説明を省略する。なお、このＶＲＡＭ３１０は、特に３ポートに限ることはなく映像データを記憶するメモリであればよい。
【００２５】
映像再生部ＩＲＵは、ビデオコントローラ６６０から出力された映像信号ＬＳＰＣと、ＶＲＡＭ３１０から出力された映像信号ＬＳＭＥＭとを合成して合成映像信号ＬＳＭＯＮを生成し、これをカラーＣＲＴ７０１に出力する機能を有する。
【００２６】
映像再生部ＩＲＵ内の各信号はそれぞれ次の内容を表わしている。
ＬＳＰＣ：ビデオコントローラ６６０から出力された映像信号。
ＬＳＭＥＭ：ＶＲＡＭ３１０から読出された映像信号。
ＬＳＤＡ：アナログ化された映像信号。
ＬＳＭＯＮ：カラーモニタ７０１に表示される映像を表わす合成映像信号。
【００２７】
ＣＮＴ：ビデオスイッチ５１０を切換える切換信号。切換信号ＣＮＴがＨレベルの場合には映像信号ＬＳＤＡが選択され、Ｌレベルの場合には映像信号ＬＳＰＣが選択される。
【００２８】
ＳＥＮＢＬ：スーパーインポーズの可否を指定する第１の許可信号。第１の許可信号ＳＥＮＢＬは、オペレータがキーボード６４２またはマウス６４４を用いてスーパーインポーズを行なうモードを指定するとＨレベルに切り換わり、スーパーインポーズを行なわないモードを指定するとＬレベルに切り換わる。
ＳＳＥＮＢＬ：画面上におけるスーパーインポーズ領域に相当するタイミングを示す第２の許可信号。第２の許可信号ＳＳＥＮＢＬは、スパーインポーズ領域内でＨレベルとなり、スーパーインポーズ領域外ではＬレベルとなる。なお、スーパーインポーズ領域は、オペレータによってカラーモニタ７０１の画面上で指定される。
ＮＥＮＢＬ：多重スーパーインポーズの可否を示す第３の許可信号。第３の許可信号ＮＥＮＢＬは、映像信号ＬＳＰＣにスーパーインポーズされた映像信号ＬＳＤＡの一部に、さらに映像信号ＬＳＰＣをスーパーインポーズするか否かを示す。
【００２９】
ＣＯＭＰ：多重スーパースーパーインポーズの領域を示す信号。この比較信号ＣＯＭＰのレベルは、映像信号ＬＳＰＣを所定の基準電圧Ｖｒと比較することによって決定され、映像信号ＬＳＤＡの一部に映像信号ＬＳＰＣをスーパーインポーズする領域ではＨレベルとなる。比較信号ＣＯＭＰは、次に述べる許可信号ＣＥＮＢＬがＨレベルの時には有効とされて、上記の第３の許可信号ＮＥＮＢＬとなる。
ＣＥＮＢＬ：多重スーパーインポーズの可否を指定する許可信号。許可信号ＣＥＮＢＬのレベルは、オペレータによって切換えられる。
【００３０】
映像再生部ＩＲＵ内のＤＡ変換器４１０は、ＶＲＡＭ３１０から読みだされた映像信号ＬＳＭＥＭをアナログ信号に変換してビデオスイッチ５１０に供給する。ビデオスイッチ５１０は、ビデオコントローラ６６０から出力された映像信号ＬＳＰＣと、ＤＡ変換器４１０から出力された映像信号ＬＳＤＡの一方を選択して、合成映像信号ＬＳＭＯＮとしてカラーＣＲＴ７０１に供給する。ビデオスイッチ５１０の選択信号ＣＮＴは、ＡＮＤ回路４５１の出力信号である。
【００３１】
スーパーインポーズ制御回路４２０は、映像処理回路８００内のＶＲＡＭ３１０に記憶されている映像信号を読み出すとともに、その映像信号で表わされる映像をスケーリングする機能を有している。
【００３２】
Ｂ．スーパーインポーズ制御回路４２０の詳細構成と動作：
図３は、スーパーインポーズ制御回路４２０及びその周辺回路のブロック回路図である。又、ここに示される３ポートＶＲＡＭ３１０は、３つの入出力ポートのうち読出ポートが使用される。ソニー社製ＣＸＫ１２０６のデータシート番号７１２１５−ＳＴの第２７頁〜第３１頁には、上記の読出ポートに係るタイミングチャートが記載されている。使用するポートは上記データシート第２頁のリードポート１である。
【００３３】
３ポートＶＲＡＭ３１０では、メモリ駆動クロック信号ＨＤＣＫがポート１シフト信号端子ＣＫＲ１に、メモリ垂直／水平リセット信号ＭＲＳＴがポート１垂直クリア端子ＶＣＬＲ１に、水平方向リセット信号ＨＲＳＴがポート１水平クリア端子ＨＣＬＲ１に、垂直オフセット信号ＶＲＯＦＴ又は垂直読出ラインクロック信号ＶＲＬＣＫがポート１ラインインクリメント端子ＩＮＣ１に、ポート１出力イネーブルＲＥ１（負論理）がポート１出力イネーブル端子ＲＥ１（負論理）にそれぞれ与えられる。又、アナログＲＧＢ信号ＬＳＭＥＭ（Ｒ，Ｇ，Ｂ中の１データがそれぞれ）がポート１データ出力ＤＯ１０〜ＤＯ１３から読み出される。
【００３４】
上記各端子に対応するポート１シフト信号ＣＫＲ１，ポート１垂直クリアＶＣＬＲ１、ポート１水平クリア信号ＨＣＬＲ１、ポート１ラインインクリメント信号ＩＮＣ１、ポート１出力イネーブルＲＥ１（負論理）により、読出制御されるアナログＲＧＢ信号ＬＳＭＥＭは、Ｒ，Ｇ，Ｂ毎に例えば４ビットで、それぞれポート１データ出力ＤＯ１０〜ＤＯ１３より出力される。
【００３５】
ビデオスイッチ５１０は切換信号入力端子ＣＮＴに入力される切換信号ＶＳＥＬにより、Ａ端子又はＢ端子の入力をコモン端子Ｃから出力する。具体的には、切換信号ＶＳＥＬがハイレベル『Ｈ』のときにＢ端子の入力を、ローレベル『Ｌ』のときにＡ端子の入力を、それぞれＣ端子から出力する。ＣＰＵ６２０は、パーソナルコンピュータ内のバス６１０を介して各部を制御する。
【００３６】
図３の４２１は水平基準読出ドットクロック信号ＨＢＤＣＫを出力する水平基準読出ドットクロック発生器を示し、４２２は水平読出開始信号ＨＲＳＡ及び水平読出方向リセット信号ＨＲＳＴを出力する水平読出開始カウンタを示し、４２３は水平基準開始信号ＨＲＳＢを出力する水平６４クロックカウンタを示し、４２４は水平読出回数信号ＨＲＴを出力する水平読出回数カウンタを示し、４２５は水平読出ドットクロック信号ＨＤＤＡを出力する水平読出ドットクロック発生器を示す。また、垂直読出オフセットカウンタ４２６は、水平基準読出ドットクロック発生器４２１に同期したカウント数で、３ポートＶＲＡＭ３１０の垂直方向の読出しラインのオフセットラインを決定する垂直読出オフセット信号ＶＲＯＦＴを出力する。垂直ブランキング数カウンタ４２７は垂直ブランキング終了信号ＶＢＥを出力し、垂直読出開始カウンタ４２８は垂直読出開始信号ＶＲＳを出力し、垂直読出回数カウンタ４２９は垂直読出回数信号ＶＲＴを出力し、垂直読出ラインクロック発生器４３０は垂直読出ラインクロック信号ＶＲＬＣＫを出力する。ＡＮＤ回路４３１は２つの映像信号ＬＳＰＣ，ＬＳＤＡをスーパーインポーズさせる切換信号ＶＳＥＬを出力し、ＯＲ回路４３２は垂直読出オフセット信号ＶＲＯＦＴと垂直読出ラインクロック信号ＶＲＬＣＫを、ポート１ラインインクリメント信号ＩＮＣ１として出力し、ＮＯＲ回路４３３はリードイネーブルＲＥ１信号を出力する。また、符号４３４、４３５はトライステート回路、４３６はインバータ回路を示す。
【００３７】
色信号入力端子５０６から到来する映像信号ＬＳＰＣの色信号はビデオスイッチ５１０のＡ端子に与えられる。入力端子５０６の水平同期信号を成す同期端子５０７から到来する水平同期信号ＨＳＰＣは、水平基準読出ドットクロック発生器４２１、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３、水平読出回数カウンタ４２４、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０に与えられると共に、垂直同期信号ＶＳＰＣは、３ポートＶＲＡＭ３１０、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０に与えられる。また、同期信号ＨＳＰＣ，ＶＳＰＣは、同期信号端子４９０、４９１へもそれぞれ送出される。
【００３８】
ここで、水平同期信号ＨＳＰＣ及び垂直同期信号ＶＳＰＣの入出力について、図４を用いて説明する。水平同期信号ＨＳＰＣ及び垂直同期信号ＶＳＰＣは、バッファ６２，６１を介して同期信号端子４９０，４９１及びスーパーインポーズ制御回路４２０中の図３に示す所要回路へ与えられる。このバッファ６１，６２はインピーダインズ変換・波形整形等の機能を有し、画像処理装置が縦続接続される場合でも、上記同期信号の的確な伝送に寄与する。また、水平同期信号ＨＳＰＣは水平基準読出ドットクロック発生器４２１内のＰＬＬ回路６３へ与えられ、ＣＰＵ６２０により指定された水平画面全体の水平解像度を規定する信号として水平基準読出ドットクロックＨＢＤＣＫが発生される。
【００３９】
ＰＬＬ回路６３は図５に示されるように構成される。つまり、信号線７０から水平同期信号ＨＳＰＣが位相比較器７１へ与えられ、また、Ｎ分周器７４の出力が位相比較器７１へ与えられ、位相比較器７１ではこれらの信号の位相比較を行って位相差に対応したパルス幅の信号を出力する。位相比較器７１の出力はローパスフィルタ７２に与えられ平滑化され、電圧制御発振器（ＶＣＯ）７３へ与えられる。ＶＣＯ７３は与えられる電圧に応じた周波数で発振し、これが水平基準読出ドットクロックＨＢＤＣＫとされて各部へ送出されるとともに、Ｎ分周器７４へ与えられ、水平同期信号ＨＳＰＣの周波数にまで分周されて位相比較器７１へ戻される。この結果、水平同期信号ＨＳＰＣに同期した水平基準読出ドットクロックＨＢＤＣＫが作成される。
【００４０】
図３のスーパーインポーズ制御回路４２０における水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３及び水平読出回数カウンタ４２４は、水平同期信号ＨＳＰＣによりそのカウント値がそれぞれリセットされる。さらに、同期端子５０８から到来する垂直同期信号ＶＳＰＣは、３ポートＶＲＡＭ３１０のポート１垂直クリアＶＣＬＲ１、ＮＯＲ回路４３３、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０及び同期信号端子４９１へそれぞれ送出される。また、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８および垂直読出回数カウンタ４２９は、垂直同期信号ＶＳＰＣによりそのカウント値がそれぞれリセットされる。
【００４１】
水平基準読出ドットクロック発生器４２１より発生された水平基準読出ドットクロック信号ＨＢＤＣＫは、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３、水平読出回数カウンタ４２４、垂直読出オフセットカウンタ４２６に与えられると共に、トライステート回路４３５を介して３ポートＶＲＡＭ３１０のクロック信号ＨＤＣＫとして、３ポートＶＲＡＭ３１０のポート１シフト信号端子ＣＫＲ１に送出される。
【００４２】
また、水平読出ドットクロック発生器４２５は、水平６４クロックカウンタ４２３からの水平読出基準信号ＨＲＳＢを基準とし、水平同期信号ＨＳＰＣの周波数のＮ１ 倍の周波数の信号を出力するＰＬＬ回路により構成されており、水平読出ドットクロック信号ＨＤＤＡを出力する。この水平読出ドットクロック発生器４２５により発生された水平読出ドットクロック信号ＨＤＤＡは、トライステート回路４３４を介して３ポートＶＲＡＭ３１０のクロック信号ＨＤＣＫとして３ポートＶＲＡＭ３１０のポート１シフト信号端子ＣＫＲ１及びＤ−Ａ変換器４１０へ与えられ、ディジタルＲＧＢ信号ＬＳＭＥＭの読出クロック信号及びＤ−Ａ変換器４１０の変換クロック信号として用いられる。
【００４３】
図６は、スーパーインポーズ制御回路４２０内の各回路の設定値の機能を示す説明図である。図６に示すように、水平基準読出ドットクロック信号ＨＢＤＣＫの周波数ｆＨＢＤＣＫ と、水平読出ドットクロック信号ＨＲＤＣＫの周波数ｆＨＤＤＡの比（ｆＨＢＤＣＫ ／ｆＨＤＤＡ ）は、ＶＲＡＭ３１０から読出される映像（図６（Ａ））と、カラーＣＲＴ７０１に表示される映像（図６（Ｂ））の水平方向の倍率ＫＨに等しい。従って、水平読出ドットクロック信号ＨＤＤＡの周波数ｆＨＤＤＡを調整することによって、カラーＣＲＴ７０１に表示される映像を水平方向に拡大したり縮小したりすることが可能である。換言すれば、水平読出ドットクロック発生器４２５内のＰＬＬ回路の分周値Ｎ４２５ の値を調整することによって、映像を水平方向にスケーリングすることができる。
【００４４】
垂直読出ラインクロック発生器４３０は、垂直同期信号ＶＳＰＣに同期し、垂直同期信号ＶＳＰＣの周波数のＮ２ 倍の周波数の信号を出力するＰＬＬ回路により構成されており、垂直読出ラインクロック信号ＶＲＬＣＫを出力する。この垂直読出ラインクロック発生器４３０により発生された垂直読出ラインクロック信号ＶＲＬＣＫは、ＯＲ回路４３２を介して３ポートＶＲＡＭ３１０の垂直方向のアドレスであるラインアドレスを進めるポート１ラインインクリメント端子ＩＮＣ１に与えられると共に、ＯＲ回路４３２、ＮＯＲ回路４３３を介してポート１出力イネーブルＲＥ１端子（負論理）へ与えられる。
【００４５】
図６に示すように、水平同期信号ＨＳＰＣの周波数ｆＨＳＹＮＣ と、垂直読出ラインクロック信号ＶＲＬＣＫの周波数ｆＶＲＬＣＫ の比（ｆＨＳＹＮＣ ／ｆＶＲＬＣＫ ）は、３ポートＶＲＡＭ３１０から読出された映像（図６（Ａ））と、カラーＣＲＴ７０１に表示される映像（図６（Ｂ））の垂直方向の倍率ＫＶに等しい。従って、垂直読出ラインクロック信号ＶＲＬＣＫの周波数ｆＶＲＬＣＫ を調整することによって、カラーＣＲＴ７０１に表示される映像を垂直方向に拡大・縮小することが可能である。換言すれば、垂直読出ラインクロック発生器４３０内のＰＬＬ回路の分周値Ｎ４３０ の値を調整することによって、映像を垂直方向にスケーリングすることができる。
【００４６】
スーパーインポーズ制御回路４２０は、これら水平基準読出ドットクロック信号ＨＢＤＣＫ、水平読出ドットクロック信号ＨＤＤＡ及び垂直読出ラインクロック信号ＶＲＬＣＫにより、基本的な読出しタイミングを得ている。
【００４７】
垂直読出オフセットカウンタ４２６は、３ポートＶＲＡＭ３１０の読出ラインの開始オフセットライン位置を決めるため、垂直同期信号ＶＳＰＣによりカウント値がリセットされた後に、水平基準読出ドットクロック発生器４２１から出力される水平基準読出ドットクロック信号ＨＢＤＣＫに同期しながら、３ポートＶＲＡＭ３１０の垂直方向のラインアドレスを歩進する垂直オフセット信号ＶＲＯＦＴをＯＲ回路４３２へ送出する。
【００４８】
図６（Ａ）に示すように、垂直読出オフセットカウンタ４２６の設定値Ｎ４２６ は、３ポートＶＲＡＭ３１０から読出される映像部分（図中破線で囲む領域）の垂直方向の開始位置を示している。
【００４９】
垂直ブランキング数カウンタ４２７は映像信号ＬＳＰＣの垂直バックポーチ領域を削除させるためのカウンタ（図示せず）を含んでいる。このカウンタは水平同期信号ＨＳＰＣのクロック数をカウントし、垂直バックポーチ領域を過ぎると垂直ブランキング終了信号ＶＢＥを垂直読出開始カウンタ４２８へ出力する。
【００５０】
垂直読出開始カウンタ４２８は、垂直ブランキング数カウンタ４２７から送出される許可信号（垂直ブランキング終了信号ＶＢＥ）を受けて、水平同期信号ＨＳＰＣのクロック数をカウントし、３ポートＶＲＡＭ３１０からの垂直方向に対する読出開始許可信号（垂直読出開始信号）ＶＲＳを垂直読出回数カウンタ４２９へ出力する。
【００５１】
図６（Ｃ）に示すように、垂直読出開始カウンタ４２８の設定値Ｎ４２８ は、３ポートＶＲＡＭ３１０から読出された映像がカラーＣＲＴ７０１の画面に表示される際の、垂直方向の表示開始位置を規定する。
【００５２】
垂直読出回数カウンタ４２９は、垂直読出開始カウンタ４２８から送出される許可信号（制御信号ＶＲＳ）を受けて、水平同期信号ＨＳＰＣのクロック数をカウントし、３ポートＶＲＡＭ３１０からの垂直方向に対する読出期間を示す信号、すなわち垂直読出回数信号ＶＲＴをＡＮＤ回路４３１へ出力する。
【００５３】
図６（Ｂ），（Ｃ）に示すように、垂直読出回数カウンタ４２９の設定値Ｎ４２９ は、カラーＣＲＴ７０１に表示される映像の垂直方向のライン数を規定する。
【００５４】
以上に説明した垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９及び垂直読出ラインクロック発生器４３０により、３ポートＶＲＡＭ３１０に対する垂直方向の読出し制御が行われる。
【００５５】
なお、垂直読出オフセットカウンタ４２６がカウントする水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数Ｎ４２６ 、垂直ブランキング数カウンタ４２７がカウントする水平同期信号ＨＳＰＣのクロック数Ｎ４２７ 、垂直読出開始カウンタ４２８がカウントする水平同期信号ＨＳＰＣのクロック数Ｎ４２８ 、垂直読出回数カウンタ４２９がカウントする水平同期信号ＨＳＰＣのクロック数Ｎ４２９ 、垂直読出ラインクロック発生器４３０内のＰＬＬ回路内のＮ分周器の値は、パーソナルコンピュータ内のＣＰＵ６２０によってそれぞれ所要の値に設定される。
【００５６】
水平読出開始カウンタ４２２は、水平基準読出ドットクロック発生器４２１から送出される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントし、３ポートＶＲＡＭ３１０の水平方向に対する読出開始許可信号（水平読出開始信号ＨＲＳＡ）を水平６４クロックカウンタ４２３へ送出する。
【００５７】
図６（Ｃ）に示すように、水平読出開始カウンタ４２２の設定値Ｎ４２２ は、３ポートＶＲＡＭ３１０から読出された映像がカラーＣＲＴ７０１の画面に表示される際の、水平方向の表示開始位置を規定する。
【００５８】
水平６４クロックカウンタ４２３は水平読出開始カウンタ４２２から送出される許可信号（水平読出開始信号ＨＲＳＡ）を受けて、水平基準読出ドットクロック発生器４２１から出力される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントする。そして、そのカウント値が３ポートＶＲＡＭ３１０の読出時の特性である６４クロックになると、水平読出基準信号ＨＲＳＢを水平読出ドットクロック発生器４２５、水平読出回数カウンタ４２４及びＡＮＤ回路４３１へ出力する。
【００５９】
水平読出回数カウンタ４２４は水平基準読出ドットクロック発生器４２１から送出される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントし、３ポートＶＲＡＭ３１０の水平方向に対する読出期間の許可信号（水平読出回数信号ＨＲＴ）をＡＮＤ回路４３１へ送出する。
【００６０】
図６（Ｂ），（Ｃ）に示すように、水平読出回数カウンタ４２４の設定値Ｎ４２４ は、カラーＣＲＴ７０１に表示される映像の水平方向のドット数を規定する。
【００６１】
かくして、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３及び水平読出回数カウンタ４２４により、３ポートＶＲＡＭ３１０に対する水平方向の読出制御が行われる。なお、水平基準読出ドットクロック発生器４２１のＰＬＬ回路内の分周器の設定値と、水平読出ドットクロック発生器４２５のＰＬＬ回路内の分周器の設定値と、水平読出開始カウンタ４２２がカウントする水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数Ｎ４２２ と、水平読出回数カウンタ４２４がカウントする基準ドットクロック信号ＨＢＤＣＫのクロック数Ｎ４２４ は、パーソナルコンピュータ内のＣＰＵ６２０によってそれぞれ所要の値に設定される。
【００６２】
Ｃ．実施例における動画キャプチャリング処理の内容：
図７は、本発明の実施例の処理内容を示す説明図であり、図８はその処理手順を示すフローチャートである。この実施例では、テレビチューナ７１０または映像入力端子１０３（図２）から与えられた動画映像信号をキャプチャリングして、図７（ａ）に示すように、５列３行に配列された１５フィールド分の映像を映像メモリに格納し、カラーＣＲＴ７０１に表示する。なお、図８の処理は、メインメモリ６３０に格納されたアプリケーションプログラムをＣＰＵ６２０が実行することによって行なわれる。
【００６３】
図８のステップＳ１では、ユーザがキーボード６４２やマウス６４４などの入力手段を用いて、第２の映像メモリ３１０内におけるフィールド領域配列の列数Ｎ＝５［個］，行数Ｍ＝３［個］、各フィールド領域の水平幅ＳＸ＝１００［ドット］，垂直幅ＳＹ＝８０［ライン］を設定する。また、映像の表示倍率ＫＨ，ＫＶや表示位置を規定する各種の分周値（図６に示す）も同時に設定される。
【００６４】
図９は、実施例における映像の位置とサイズを示す説明図である。図９（Ａ）は、動画の１フィールドの水平サイズＳＸ［ドット］，垂直サイズＳＹ［ライン］を示している。図９（Ｂ）は、第２のＶＲＡＭ３１０内におけるフィールド領域の配列を示している。５列３行に配列されたフィールド領域全体のサイズは、ＳＸ＊Ｎ［画素］，ＳＹ＊Ｍ［ライン］である。図９（Ｃ）は、カラーＣＲＴ７０１に表示される動画表示領域ＭＩＡを示している。動画表示領域ＭＩＡのサイズはＭＨ［画素］，ＭＶ［ライン］である。
【００６５】
図９（Ｂ）のフィールド領域全体を基準とした図９（Ｃ）の動画表示領域ＭＩＡの水平表示倍率ＫＨと垂直表示倍率ＫＶは、次式で与えられる。
ＫＨ＝ＭＨ／（ＳＸ＊Ｎ） …（１ａ）
ＫＶ＝ＭＶ／（ＳＹ＊Ｍ） …（１ｂ）
【００６６】
従って、カラーＣＲＴ７０１の画面上における動画表示領域の表示サイズＭＨ，ＭＶは次式で与えられる。
ＭＨ＝（ＳＸ＊Ｎ）＊ＫＨ …（２ａ）
ＭＶ＝（ＳＹ＊Ｍ）＊ＫＶ …（２ｂ）
【００６７】
図６において説明したように、映像の水平表示倍率ＫＨは、水平読出ドットクロック発生器４２５（図３）内のＰＬＬ回路の分周値Ｎ４２５ の値を調整することによって調整できる。また、映像の垂直倍率ＫＶは、垂直読出ラインクロック発生器４３０内のＰＬＬ回路の分周値Ｎ４３０ の値を調整することによって調整できる。具体的には、これらの分周値Ｎ４２５ ，Ｎ４３０ の値は、次式で与えられる。
Ｎ４２５ ＝ＮＨ０／ＫＨ …（３ａ）
Ｎ４３０ ＝ＮＶ０／ＫＶ …（３ｂ）
ここで、ＮＨ０は水平表示倍率ＫＨが１となる時の分周値であり、ＮＶ０は垂直表示倍率ＫＶが１となる時の分周値である。
【００６８】
このように、この実施例では、ＰＬＬ回路の分周値Ｎ４２５ ，Ｎ４３０ を調整することによって、複数のフィールド領域を同時に同じ倍率でスケーリングすることができる。なお、水平表示倍率ＫＨと垂直表示倍率ＫＶとは、それぞれ異なる値に設定することが可能である。
【００６９】
図８のステップＳ２，Ｓ３では、ＶＲＡＭ３１０の各フィールド領域を指定するための行方向パラメータＹおよび列方向パラメータＸがそれぞれ０に初期化される。列公報パラメータＸはフィールド領域の水平方向位置を示し、０≦Ｘ≦（Ｎ−１）の範囲で変化する。また、行方向パラメータＹはフィールド領域の垂直方向位置を示し、０≦Ｙ≦（Ｍ−１）の範囲で変化する。
【００７０】
ステップＳ４において、垂直同期信号ＶＳＹＮＣの１パルスが開始されたことをＣＰＵ６２０が検出すると、ステップＳ５において、ＣＰＵ６２０がＶＲＡＭ３１０における書込開始アドレスを（Ｘ＊ＳＸ，Ｙ＊ＳＹ）に設定する。これによって、動画映像信号が書き込まれるフィールド領域（以下、「書込フィールド領域」と呼ぶ）が１つ選択される。なお、ステップＳ５における書込フィールド領域の選択は、図７（ｂ），（ｃ）に示すように、垂直ブランキング期間毎に実行される。なお、垂直同期信号ＶＳＹＮＣは、図２の映像信号デコーダ１４０によって生成される。
【００７１】
ステップＳ６においては、１フィールド分の動画映像信号がＶＲＡＭ３１０内の書込フィールド領域に書き込まれる。ステップＳ７では列方向パラメータＸが１つインクリメントされ、ステップＳ８において列方向パラメータＸがフィールド領域の列数Ｎと比較される。列方向パラメータＸが列数Ｎ未満であれば、ステップＳ８からステップＳ３に戻り、次のフィールドの動画映像信号が、同じ行の次の列のフィールド領域に書き込まれる。一方、ステップＳ８において、列方向パラメータＸが列数Ｎ以上であれば、ステップＳ９において行方向パラメータＹが１つインクリメントされ、ステップＳ１０においてフィールド領域の行数Ｍと比較される。行方向パラメータＹが行数Ｍ未満であれば、ステップＳ１０からステップＳ２に戻り、次の行の先頭のフィールド領域が書込フィールド領域として選択される。一方、ステップＳ１０において、行方向パラメータＹが行数Ｍ以上であれば、ステップＳ２に戻り、先頭のフィールド領域から動画映像信号の書込を再度開始する。
【００７２】
図８の処理は、ユーザがマウス６４４等を用いてキャプチャリングの終了を指示するまで継続される。この結果、ＶＲＡＭ３１０内の１５個のフィールド領域には、常に終了直前の１５フィールド分の連続した映像が格納されていることになる。
【００７３】
なお、ステップＳ１０において、行方向パラメータＹが行数Ｍに等しくなった時にキャプチャリングを終了するようにしてもよい。こうすれば、キャプチャリングの開始から最初の１５フィールド分の映像がＶＲＡＭ３１０内の１５個のフィールド領域に格納されていることになる。
【００７４】
以上説明したように、この実施例によれば、Ｎ×Ｍ個の連続したフィールドの映像を１つの映像メモリ内に順番に格納することができる。また、書込フィールド領域を変更するには、フィールド領域を示す２つのパラメータＸ，Ｙを変更するだけでよいので、ＣＰＵ６２０がこの変更操作を垂直ブランキング期間に容易に実行することができる。従って、フィールド間の欠落無しで複数フィールド分の動画を連続して格納することができる。さらに、こうして格納されたＮ×Ｍ個の映像を、Ｎ列Ｍ行の配列で同時に表示することができる。従って、ユーザは、Ｎ×Ｍ個のフィールドの映像の中から適当なフィールドを選択して、ワードプロセッサ内に画像として貼込む等の他の目的のために利用することが可能である。
【００７５】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００７６】
（１）上記実施例では、アナログ動画映像信号をキャプチャリングする例について説明したが、デジタル動画映像信号を同様な方法でキャプチャリングすることも可能である。すなわち、動画転送コントローラ６８０やＣＰＵ６２０等のプロセッサが、ＣＤ−ＲＯＭ装置６８２から読み出されたデジタル動画映像信号を映像処理回路８００に供給し、このデジタル動画映像信号の複数フィールドをＶＲＡＭ３１０に格納することが可能である。
【００７７】
（２）上記実施例では、１つのＶＲＡＭ３１０内のメモリ領域を、Ｎ×Ｍ配列のフィールド領域に分割していたが、一般には、映像メモリ内を複数のフィールド領域に分割すればよい。また、複数のフィールドから１つを選択する順番は予め決定されていればよい。
【００７８】
（３）上記実施例では、獲得した複数フィールド分の映像を同時に表示していたが、この代わりに、複数フィールド分の映像を、格納された順番に１つずつ連続して表示デバイスに表示することも可能である。こうすれば、連続した複数フィールド分の映像で構成される動画を画面上で再現することができる。
【００７９】
（４）上記実施例では、１フィールド毎に書込フィールド領域を更新していたが、この代わりに、複数フィールド毎に書込フィールド領域を更新するようにしてもよい。後者の場合には、更新直前のフィールドの映像が各フィールド領域に格納されていくことになる。例えば、２：１のインターレースの動画映像信号をキャプチャする場合に、２フィールド毎に書込フィールド領域を更新すれば、奇数フィールドまたは偶数フィールドのみが映像メモリに格納されていくことになる。このように、奇数フィールドまたは偶数フィールドのみを格納するようにすれば、実質的にフレーム（奇数フィールドと偶数フィールドで構成される映像）の欠落が無い状態で、比較的長時間の映像を格納することが可能である。
【図面の簡単な説明】
【図１】この発明の一実施例としてのコンピュータシステムの構成を示すブロック図。
【図２】映像処理回路８００の内部構成を示すブロック図。
【図３】スーパーインポーズ制御回路４２０とその周辺回路の詳細なブロック回路図。
【図４】スーパーインポーズ制御回路４２０における水平同期信号ＨＳＰＣ及び垂直同期信号ＶＳＰＣの入出力回路を示す説明図。
【図５】ＰＬＬ回路６３の構成を示すブロック図。
【図６】スーパーインポーズ制御回路４２０内の各回路の設定値の機能を示す説明図。
【図７】本発明の第１実施例における処理内容を示す説明図。
【図８】本発明の実施例における処理手順を示すフローチャート。
【図９】実施例における映像の位置とサイズを示す説明図。
【符号の説明】
６１，６２…バッファ
６２，６１…バッファ
６３…ＰＬＬ回路
７１…位相比較器
７２…ローパスフィルタ
７３…電圧制御発振器（ＶＣＯ）
７４…Ｎ分周器
１０１…音声入力端子
１０２…音声出力端子
１０３…映像入力端子
１１０…音声信号選択回路
１２０…音量制御回路
１３０…映像信号選択回路
１４０…映像信号デコーダ
２１０…ＡＤ変換器
２２０…デジタイズ制御回路
３１０…ビデオＲＡＭ（第１の映像メモリ）
３２０…映像データ選択回路
３３０…映像メモリ制御信号選択回路
３４０…書込制御回路
３５０…読出制御回路
３６０…ＦＩＦＯメモリ
３７０…ＦＩＦＯ読出制御回路
４１０…ＤＡ変換器
４２０…スーパーインポーズ制御回路
４２１…水平基準読出ドットクロック発生器
４２２…水平読出開始カウンタ
４２４…水平読出回数カウンタ
４２５…水平読出ドットクロック発生器
４２６…垂直読出オフセットカウンタ
４２７…垂直ブランキング数カウンタ
４２８…垂直読出開始カウンタ
４２９…垂直読出回数カウンタ
４３０…垂直読出ラインクロック発生器
４３１…ＡＮＤ回路
４３２…ＯＲ回路
４３３…ＮＯＲ回路
４３４…トライステート回路
４３５…トライステート回路
４５１…ＡＮＤ回路
４９０，４９１…同期信号端子
５０６…色信号入力端子
５０７，５０８…同期端子
５１０…ビデオスイッチ
５４０…電圧比較回路
６１０…バス
６２０…ＣＰＵ（プロセッサ）
６３０…メインメモリ
６４０…周辺コントローラ
６４２…キーボード
６４４…マウス
６５０…複合Ｉ／Ｏポート
６５２…フロッピディスク装置
６５４…ハードディスク装置
６５６…ネットワークインタフェイス
６６０…ビデオコントローラ
６７０…ビデオＲＡＭ（第１の映像メモリ）
６８０…映像転送コントローラ
６８２…ＣＤ−ＲＯＭ装置
７０１…カラーＣＲＴ
７１０…テレビチューナ
７１１…テレビアンテナ
８００…映像処理回路（映像処理部）
Claims (2)
- （ａ）映像メモリ内に設定すべきフィールド領域配列として、任意の水平画素数ＳＸと任意のライン数とを有するフィールド領域が任意の行数Ｍと任意の列数Ｎで配列されたフィールド領域配列の指定を受ける工程と、
（ｂ）前記指定に応じて、映像メモリ内にＭ行Ｎ列のフィールド領域配列を設定する工程と、
（ｃ）映像信号の垂直ブランキング期間において、映像信号の１フィールド分を格納するためのフィールド領域を、１フィールド毎または複数フィールド毎に前記Ｍ行Ｎ列のフィールド領域配列の中から選択する工程と、
（ｄ）１フィールド分の映像信号を選択されたフィールド領域に書込む工程と、
（ｅ）ユーザによる終了の指示があるまで前記工程（ｃ）および（ｄ）を繰り返すことによって、前記Ｍ行Ｎ列のフィールド領域配列内にＭ*Ｎ個のフィールド分の映像信号を格納する工程と、
（ｆ）前記映像メモリから前記Ｍ*Ｎ個のフィールド分の映像信号を読み出して表示デバイスに同時に表示する工程と、
を備え、
前記工程（ｆ）は、
前記映像メモリ内の前記Ｍ行Ｎ列のフィールド領域配列に相当するアドレス範囲から前記Ｍ*Ｎ個のフィールド分の映像信号を読み出す工程と、
前記Ｍ*Ｎ個のフィールド分の映像信号を、任意に指定された水平倍率ＫＨおよび垂直倍率ＫＶで拡大または縮小する工程と、
拡大または縮小後の映像を、前記表示デバイスにおいて他の画面の一部にオーバーレイ表示する工程と、
を含む、映像処理方法。 - 映像メモリと、
表示デバイスと、
映像信号を前記映像メモリに格納するとともに、前記映像メモリから映像信号を読み出して前記表示デバイスに表示する映像処理部と、
を備え、
前記映像処理部は、
映像メモリ内に設定すべきフィールド領域配列として、任意の水平画素数ＳＸと任意のライン数とを有するフィールド領域が任意の行数Ｍと任意の列数Ｎで配列されたフィールド領域配列の指定を受け付け、
前記指定に応じて、映像メモリ内にＭ行Ｎ列のフィールド領域配列を設定し、
映像信号の垂直ブランキング期間において、映像信号の１フィールド分を格納するためのフィールド領域を、１フィールド毎または複数フィールド毎に前記Ｍ行Ｎ列のフィールド領域配列の中から選択するとともに、１フィールド分の映像信号を選択されたフィールド領域に書込む処理をユーザによる終了の指示があるまで繰り返すことによって、前記Ｍ行Ｎ列のフィールド領域配列内にＭ*Ｎ個のフィールド分の映像信号を格納し、
前記映像メモリ内の前記Ｍ行Ｎ列のフィールド領域配列に相当するアドレス範囲から前記Ｍ*Ｎ個のフィールド分の映像信号を読み出し、
前記Ｍ*Ｎ個のフィールド分の映像信号を、任意に指定された水平倍率ＫＨおよび垂直倍率ＫＶで拡大または縮小し、
拡大または縮小後の映像を、前記表示デバイスにおいて他の画面の一部にオーバーレイ表示する、コンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20767195A JP3562050B2 (ja) | 1995-07-21 | 1995-07-21 | 映像処理方法およびコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20767195A JP3562050B2 (ja) | 1995-07-21 | 1995-07-21 | 映像処理方法およびコンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934427A JPH0934427A (ja) | 1997-02-07 |
| JP3562050B2 true JP3562050B2 (ja) | 2004-09-08 |
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ID=16543643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20767195A Expired - Fee Related JP3562050B2 (ja) | 1995-07-21 | 1995-07-21 | 映像処理方法およびコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3562050B2 (ja) |
-
1995
- 1995-07-21 JP JP20767195A patent/JP3562050B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0934427A (ja) | 1997-02-07 |
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