JPH07107409A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】子画面メモリの制御線を削減して製造を容易に
する。 【構成】カウンタ44，45は夫々親画面及び子画面の水平
方向の走査位置を示すカウント出力を出力する。書込み
制御回路47はこのカウント出力に基づいて、ＦＩＦＯメ
モリ50のポインタを制御して、ＦＩＦＯメモリ50の所定
の領域に子画面用映像信号の書込みを行う。読出し制御
回路46はカウント出力に基づいて、ＦＩＦＯメモリ50の
ポインタを制御して、書込まれた映像信号を親画面の走
査に同期して読出す。読出し制御回路46はカウント出力
によって、読出しアドレスが書込みアドレスよりも先行
することを判断すると、ポインタを制御して同一領域に
書込まれた例えば第１フィールドの映像信号を繰返し読
出すことにより、子画面の画像が不連続となることを防
止する。ＦＩＦＯメモリ50を用いているので、アドレス
線が不要であり、制御線を削減することができる。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【産業上の利用分野】本発明は、親画面と子画面とを同
一画面上に多画面表示可能なテレビジョン受像機等に好
適のメモリ制御回路に関する。

【０００２】

【従来の技術】従来、テレビジョン受像機等において
は、受信したテレビジョン信号又は外部ビデオ信号に基
づく画像上の一部に、子画面を表示する子画面機能を有
したものが実用化されている。図１０はこのような多画
面表示機能を持つテレビジョン受像機を示すブロック図
である。

【０００３】アンテナ１には例えばＵＨＦ又はＶＨＦ放
送の高周波映像信号が誘起する。また、アンテナ２には
例えば衛星放送信号が誘起する。アンテナ１に誘起した
高周波映像信号はチューナ３に供給され、チューナ３は
高周波映像信号の所定チャンネルを選局し、映像復調を
行ってベースバンドの映像信号を親画面スイッチ４及び
子画面スイッチ５に出力する。アンテナ２に誘起した衛
星放送信号はチューナ６によって選局され、所定チャン
ネルの信号が第２中間周波信号に変換された後復調さ
れ、ベースバンドの映像信号が親画面スイッチ４及び子
画面スイッチ５に出力される。また、親画面スイッチ４
及び子画面スイッチ５には外部映像入力端子７を介して
ベースバンドの外部ビデオ信号も入力される。

【０００４】親画面スイッチ４は親画面として表示する
ソースを選択し、子画面スイッチ５は子画面として表示
するソースを選択するものである。親画面スイッチ８に
よって選択された映像信号は親信号として親画面映像デ
コーダ８に供給される。

【０００５】親画面映像デコーダ８は入力された映像信
号から水平同期信号ｆｈ１及び垂直同期信号ｆｖ１を分
離すると共に、映像信号に同期した画素クロックＣＫ１
を発生してメモリ制御回路９の入力端に出力する。ま
た、親画面映像デコーダ８は映像信号をデコードして、
色信号Ｒ，Ｇ，Ｂ、輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ
−Ｙ等のコンポーネント信号を再生する。これらのコン
ポーネント信号は親画像信号としてスイッチ10に出力さ
れる。

【０００６】一方、子画面スイッチ５によって選択され
た映像信号は、子信号として子画面映像デコーダ12に与
えられる。子画面映像デコーダ12は子信号をデコードし
て、色信号Ｒ，Ｇ，Ｂ、輝度信号Ｙ及び色差信号Ｒ−
Ｙ，Ｂ−Ｙ等のコンポーネント信号を再生する。これら
のコンポーネント信号は子画面メモリ13に与えられる。
また、子画面映像デコーダ12は、子画面の表示領域を示
す水平同期信号ｆｈ２及び垂直同期信号ｆｖ２並びに子
信号に同期した画素クロックＣＫ２を発生してメモリ制
御回路９の入力端に出力する。

【０００７】メモリ制御回路９は子画面メモリ13にアド
レス信号、ライト信号、アウトプットイネーブル信号及
びチップセレクト信号等の制御信号を与えて、子画面映
像デコーダ12からの子画面用の映像信号の書込みを制御
すると共に、アドレス信号、リード信号及びチップセレ
クト信号等の制御信号を与えて子画面メモリ13からの読
出しを制御する。子画面メモリ13は入力された画像信号
を１画面分記憶し、水平及び垂直に例えば２画素又は３
画素毎に記憶した映像データを読出して圧縮補間処理
し、子画像信号としてスイッチ10に出力する。

【０００８】スイッチ10には枠信号発生器14の出力も与
えられている。枠信号発生器14は、親画面映像デコーダ
８の出力に基づいて親画像信号に同期した枠信号を発生
してスイッチ10に出力すると共に、親画面表示期間、子
画面表示期間及び枠信号期間を示すタイミング信号をス
イッチ10に出力する。スイッチ10は、枠信号発生器14か
らのタイミング信号によって制御されて、親画面期間、
子画面期間及び枠信号期間には夫々親画像信号、子画像
信号及び枠信号を選択して表示器11に与える。これによ
り、表示器11の表示画面上には、親画面領域に親画面が
表示され、画面の例えば面積比で１／４乃至１／９の子
画面領域には親画面に代えて子画像信号に基づく子画面
が枠信号に基づく枠で囲われて縮小表示される。

【０００９】図１１は図１０中の従来のメモリ制御回路
及び子画面メモリの具体的な構成を示すブロック図であ
る。

【００１０】入力端21には親画面映像デコーダ８からの
画素クロックＣＫ１、水平同期信号ｆｈ１、垂直同期信
号ｆｖ１が入力されて、アドレス制御回路23及びＲ／Ｗ
（リード／ライト）制御回路24に与えられる。アドレス
制御回路23及びＲ／Ｗ制御回路24には、入力端子22を介
して子画面映像デコーダ12からの画素クロックＣＫ２、
水平同期信号ｆｈ２、垂直同期信号ｆｖ２も与えられ
る。アドレス制御回路23はアドレスバス25を介して子画
面メモリ13のＲＡＭ27にアドレスを与えると共に、制御
線26を介してＩ／Ｏコントローラ27に制御信号を与え
る。Ｒ／Ｗ制御回路24はＲＡＭ27にアウトプットイネー
ブル信号、チップセレクト信号及びリード，ライト信号
を与える。

【００１１】子画面映像デコーダ12からの子画面用映像
信号はＩ／Ｏコントローラ28を介してＲＡＭ27に与えら
れる。ＲＡＭ27は指定されたアドレスをアクセスして、
データバス29を介して入力されたＩ／Ｏコントローラ28
からのデータを書込むと共に、記憶されているデータを
読出してＩ／Ｏコントローラ28を介して出力する。Ｉ／
Ｏコントローラ28はＲＡＭ27の入出力のタイミングに合
わせて、データバス29の入出力方向を切換えている。

【００１２】次に、子画面を画面の１／４に子画面表示
する場合の動作について図１２の説明図を参照して説明
する。図１２（ａ）は子画面メモリへの書込みを説明す
るためのものであり、図１２（ｂ）は子画面メモリから
の読出しを説明するためのものである。

【００１３】子画面メモリ13のＲＡＭ27はメモリ制御回
路９に制御されて、子画面用の映像信号31を１水平走査
線おきに間引いて、図１２（ａ）の実線に示す走査線
Ａ，Ｂ，Ｃ，…の各画素データを記憶する。また、読出
し時には、メモリ制御回路９は書込み時の２倍の速度で
ＲＡＭ27のデータを読出す。即ち、１水平走査線の画素
データを１／２水平走査期間で読出すと共に、１／２水
平走査期間後に次の１水平走査線の画素データを読出
す。この場合には、メモリ制御回路９は親画面の走査に
同期させて読出すようになっている。例えば、画面の略
中央の位置に対応するタイミングでＲＡＭ27からの読出
しを開始するものとすると、親画像信号32の走査線の画
素データに続けて間引かれた子画像信号31′の各走査線
Ａ，Ｂ，Ｃ，…の画素データが配列され、図１２（ｂ）
に示すように、子画像信号に基づく子画面を親画面の右
下の位置に面積比１／４に圧縮して表示することができ
る。

【００１４】このように、ＲＡＭ27の書込み及び読出し
速度を制御することにより、子画面として縮小画像の表
示が可能である。しかし、ＲＡＭ27の読出し速度を書込
み速度よりも速くしているで、単純に書込みアドレス順
に読出しアドレスを指定すると、読出しアドレスが書込
みアドレスを迫い越して、まだ書込みが行われていない
アドレスをアクセスしてしまう。そうすると、これらの
アドレスに残っている前のフィールドの画素データが出
力されて、表示される子画面は不連続なものになってし
まう。そこで、読出しアドレスが書込みアドレスを迫い
越す場合には、同一のメモリ領域を繰返して読出すこと
により、子画面が不連続となることを防止している。こ
の理由から、子画面メモリ13では読出しアドレスを直接
指定することができるランダムアクセス可能なメモリ
（ＲＡＭ）を用いていた。

【００１５】ところで、ＮＴＳＣ信号を４ｆsc（ｆscは
色副搬送波周波数３．５８ＭＨｚ）でサンプリングする
ものとすると、記憶すべきＮＴＳＣ信号の水平走査期間
を５２．７μ秒とすると、１水平走査期間のサンプル数
は約７５２である。記憶すべき水平走査線本数を１フレ
ーム当たり４９０本とする。また、色差信号を時分割で
多重して、その比率を輝度信号に対して２：１：１であ
るものとする。そうすると、子画面を１／４に圧縮して
表示する場合には、子画面用の映像信号の１フレームの
サンプル数は ７５２×４９０×４／４＝３６８４８０ となる。

【００１６】２の１８乗（２６２１４４）＜３６８４８
０＜２の１９乗（５２４２８８）であるので、子画面を
記憶するメモリのアドレス線は１９本も必要である。更
に、高品位テレビジョン放送を記録する場合には、子画
面の１フレーム当たりのサンプル数は多くなって、必要
なアドレス線の数も増加する。このように多くのアドレ
ス線をメモリ制御回路とＲＡＭとの間に接続しなければ
ならず、配線作業量が多く、製造上不利である。

【００１７】

【発明が解決しようとする課題】このように、上述した
従来のメモリ制御回路においては、子画面メモリのＲＡ
Ｍにアドレスを指定するためのアドレス線の数が多く、
配線作業量が多く製造上不利であるという問題点があっ
た。

【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、子画面の画質を劣化させることなく配線数
を削減することができるメモリ制御回路を提供すること
を目的とする。

【００１９】［発明の構成］

【課題を解決するための手段】本発明に係るメモリ制御
回路は、子画面を親画面と共に同一画面上に多画面表示
するための子画面用映像信号が入力される先入れ先出し
メモリの書込みポインタを制御すると共に、前記先入れ
先出しメモリに制御信号を与えて、前記子画面用映像信
号の同期周波数に対応したタイミングで前記子画面用映
像信号を前記先入れ先出しメモリの分割された複数の領
域に書込ませる書込み手段と、前記先入れ先出しメモリ
の読出しポインタを制御すると共に、前記先入先出しメ
モリに制御信号を与えて、前記先入れ先出しメモリの分
割された複数の領域に書込まれた子画面用映像信号を前
記親画面の表示同期周波数に対応したタイミングで読出
す読出し手段とを具備したものである。

【００２０】

【作用】本発明においては、子画面用映像信号は先入れ
先出しメモリに与えられて記憶される。書込み手段は、
書込みポインタを制御することにより、先入れ先出しメ
モリの分割された複数の領域に書込みを行う。読出し手
段は読出しポインタを制御することにより、先入れ先出
しメモリの分割された複数の領域に格納された子画面用
映像信号を読出す。この構成では、先入れ先出しメモリ
のアドレスを指定する必要がないので、アドレス線は不
要である。先入れ先出しメモリの記憶領域を分割してお
り、読出し速度が書込み速度よりも速く読出しアドレス
が書込みアドレスを追い越す場合には、ポインタを初期
化して同一領域の映像信号を繰返し読出すことにより、
子画面の画像が不連続となることが防止される。

【００２１】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係るメモリ制御回路の一実
施例を示すブロック図である。

【００２２】本実施例は図１０の子画面メモリとして先
入れ先出し（ＦＩＦＯ（first in first out））メモリ
50を用いるものである。ＦＩＦＯメモリ50はアドレス線
を介してアドレスを指定する必要がなく、読出し及び書
込みはクロック及び各種制御信号によって制御される。

【００２３】入力端42には親画像信号に同期した画素ク
ロックＣＫ１と、親画像信号から分離された水平同期信
号ｆｈ１及び垂直同期信号ｆｖ１とが入力されて、カウ
ンタ44に与えられる。カウンタ44は水平同期信号ｆｈ１
によってリセットされて画素クロックＣＫ１をカウント
することにより、水平走査期間中の画素位置を示すカウ
ント出力を読出し制御回路46に出力する。

【００２４】一方、入力端43には子画面用の映像信号に
同期した画素クロックＣＫ２と、子画面用映像信号から
分離された水平同期信号ｆｈ２及び垂直同期信号ｆｖ２
とが入力されて、カウンタ45に与えられる。カウンタ45
は水平同期信号ｆｈ２によってリセットされて画素クロ
ックＣＫ２をカウントすることにより、子画面の水平走
査期間中の画素位置を示すカウント出力を読出し制御回
路46及び書込み制御回路47に出力する。

【００２５】書込み制御回路47は、カウンタ45からのカ
ウント値に基づいて、子画面の縮小率に応じた間引きが
行われるように、ＦＩＦＯメモリ50の書込みを制御す
る。図２はＦＩＦＯメモリ50のメモリ領域を説明するた
めの説明図である。図２に示すように、ＦＩＦＯメモリ
50は偶数アドレスの領域Ａと奇数アドレスの領域Ｂとを
有している。即ち、本実施例では領域Ａ，Ｂは１アドレ
ス毎に交互に設けられている。書込み制御回路47は、Ｆ
ＩＦＯメモリ50にリセットライト信号ＲＳＴＷ、シリア
ルライトクロックＳＷＣＫ、ライトイネーブル信号ＷＥ
及びインプットイネーブルＩＥを与えてＦＩＦＯメモリ
50の書込みを制御する。即ち、書込み制御回路47は、リ
セットライト信号ＲＳＴＷによってアドレスポインタを
リセットして書込みを開始させる。書込み制御回路47
は、ＦＩＦＯメモリ50に順次入力される子画面用映像信
号の画素データに対して所定の縮小率に応じたタイミン
グでライトイネーブル信号ＷＥ及びインプットイネーブ
ルＩＥを出力してＦＩＦＯメモリ50の領域Ａに順次書込
みを行う。領域Ｂに書込まないときはインプットイネー
ブルＩＥを出力せず、ライトイネーブルＷＥのみを出力
することにより書込みを行わずに書込みポインタのみを
進める。

【００２６】同様に、書込み制御回路47は領域Ａに書込
むべき画素データが全て書込まれると、ＦＩＦＯメモリ
50のアドレスポインタをリセットしてアドレスポインタ
を領域Ｂの先頭位置に対応させ、領域Ｂに子画面用映像
信号の画素データを間引きながら格納する。例えば、領
域Ａと領域Ｂとには、夫々偶数フィールドと奇数フィー
ルドとの画素データを記憶させてもよく、また、夫々各
ライン毎に領域Ａ，Ｂを切換えてもよい。更に、１画素
データ毎に領域Ａと領域Ｂとを切換えて書込んでもよ
い。

【００２７】読出し制御回路46は、カウンタ44のカウン
ト出力に基づいて、子画面用映像信号の読出し位置を判
断して、親画像信号の画素クロックＣＫ１に同期させて
ＦＩＦＯメモリ50からデータを読出させる。即ち、読出
し制御回路46は、リードイネーブル信号ＲＥを出力して
読出しを開始させると共に、画素クロックＣＫ１と同一
のシリアルリードクロックＳＲＣＫを発生して読出しの
基準とする。読出し制御回路46は、リセットリード信号
ＲＳＴＲによってアドレスポインタをリセットし、アウ
トプットイネーブル信号ＯＥのタイミングで指定された
アドレスに格納されている画素データを読出して子画像
信号として出力させる。１アドレスおきにアウトプット
イネーブル信号ＯＥで読出しを指定することより、一方
の領域Ａ又はＢのみに格納されたデータを連続して読出
すことができる。

【００２８】子画像信号の書込みは子画像信号に同期さ
せて行うのに対し、子画像信号の読出しは親画像信号に
同期させて行う必要がある。従って、ＦＩＦＯメモリ50
に対する書込み速度よりも読出し速度の方を速くしなけ
ばならない。読出し制御回路46は、カウンタ45，44のカ
ウント出力から読出しアドレスと書込みアドレスとを監
視し、例えば、読出している領域Ａ又はＢのアドレスを
繰返し指定することにより、読出しアドレスが書込みア
ドレスを追い越し、読出したデータが今のフィールドの
画素から前のフィールドの画素になってしまい、出力が
不連続となることを防止している。

【００２９】次に、このように構成された実施例の動作
について図３のタイミングチャート並びに図４及び図５
のフローチャートを参照して説明する。図３（ａ）は領
域Ａの読出し時を示し、図３（ｂ）は領域Ｂの読出し時
を示しており、図３（ａ−１），（ｂ−１）はシリアル
リードクロックＳＲＣＫ、図３（ａ−２），（ｂ−２）
はリセットリード信号ＲＳＴＲ、図３（ａ−３），（ｂ
−３）はリードイネーブル信号ＲＥ、図３（ａ−４），
（ｂ−４）アウトプットイネーブル信号ＯＥ、図３（ａ
−５），（ｂ−５）は子画像信号、図３（ａ−６）はア
ドレスポインタを示している。また、図４は書込み時を
示し、図５は読出し時を示している。

【００３０】先ず、書込み時の動作について図４を参照
して説明する。

【００３１】先ず、書込み制御回路47は、ステップＳ1
においてアドレスポインタをリセットする。ステップＳ
2 で書込みが開始されたことを判断すると、ステップＳ
3 においてアドレスポインタに順次２を加算することに
より領域Ａのアドレスを順次指定して、子画面用映像デ
ータの書込みを行う。ステップＳ4 では書込みが終了し
たか否かを判断し、書込みが終了していない場合にはス
テップＳ3 に処理を戻して領域Ａの書込みを続ける。

【００３２】例えば、フィールド単位、ライン単位又は
画素単位等で書込みが終了すると、次のステップＳ5 に
おいて、例えば次のフィールド、ライン又は画素等の書
込みの開始を待つ。書込みの開始を判断すると、ステッ
プＳ6 において領域Ｂのアドレスを指定して、順次映像
データの書込みを行う。領域Ｂに対する書込みの終了は
ステップＳ7 で判断し、書込みが終了すると、ステップ
Ｓ2 に処理を戻して次の書込みまで待機する。

【００３３】このように、本実施例においては、領域Ａ
と領域Ｂとに交互に書込みを行うが、始めに書込み領域
は領域Ａでなくともよく、領域Ｂから書込み始めてもよ
い。

【００３４】次に、図３及び図５を参照して読出し時の
動作を説明する。

【００３５】読出し時におけるシリアルリードクロック
ＳＲＣＫ（図３（ａ−１），（ｂ−１））は画素クロッ
クＣＫ１と同一のクロックである。図５のステップＳ11
において、図３（ａ−２），（ｂ−２）のリセットリー
ド信号ＲＳＴＲによってアドレスポインタをリセットす
る。例えば、図３（ａ−６）に示すように、アドレスポ
インタが０にリセットされるものとする。次のステップ
Ｓ12では、読出しの開始を判断する。リード信号ＲＥ
（図３（ａ−３），（ｂ−３））によって読出しの開始
が指示されると、次のステップＳ3 において読出し領域
の判定を行う。

【００３６】この場合には、読出し制御回路46はカウン
タ44，45の出力から読出しアドレスが書込みアドレスを
追い越すか否かを判断する。例えば、領域Ａ，Ｂをフィ
ールド単位で書込みを行っているものとすると、読出し
アドレスが書込みアドレスを追い越す場合には、前のフ
ィールドと同一領域から読出しが行われるようにポイン
タアドレスを指定し、書込みアドレスを読出しアドレス
が追い越さない場合には、前のフィールドと異なる領域
から読出しを行う。即ち、領域Ａから読出しを行う場合
には、処理をステップＳ15に移行し、読出し制御回路46
からのアウトプットイネーブル信号ＯＥ（図３（ａ−
４）によってアドレスポインタ０のデータｎ0 （図３
（ａ−６））を読出す。

【００３７】次のステップＳ16では読出しが終了したか
否かを判断し、終了していない場合には、ステップＳ17
においてアドレスポインタに２を加算してステップＳ15
に処理を戻す。上述したように、領域Ａ，Ｂは１アドレ
スおきに設けられており、アドレスポインタに２を加算
することにより、同一領域の次のデータｎ2 （図３（ａ
−６））を読出すことができる。なお、図３（ａ−４）
に示すように、アウトプットイネーブル信号ＯＥをシリ
アルクロックＳＲＣＫに同期させて２周期で反転させる
ことにより、領域Ａに格納されている画素データを順次
読出し可能である。

【００３８】一方、ステップＳ13において領域Ｂから読
出しを行うものと判断した場合には、ステップＳ14によ
ってアドレスポインタに１を加算した後ステップＳ15に
移行する。アドレスポインタに１を加算することによ
り、領域Ａの指定から領域Ｂの指定に変更することがで
きる。以後同様に、ステップＳ15乃至Ｓ17において領域
Ｂの画素データｎ1 ，ｎ3 ，…を順次読出す。なお、こ
の場合には、図３（ａ−４），（ｂ−４）に示すよう
に、アウトプットイネーブル信号ＯＥを領域Ａ読出し時
と反転させることにより、領域Ｂの読出しが可能とな
る。

【００３９】このように、本実施例においては、アドレ
ス線を用いないＦＩＦＯメモリ50を採用し、アドレスポ
インタを制御することによって、書込み及び読出しを制
御して縮小画像を得ている。アドレス線を使用しないの
で、従来例に比して子画面メモリに対する制御線を１０
数本削減することができ、製造上極めて有利である。ま
た、ＦＩＦＯメモリ50を２つの領域に分割し、カウンタ
44，45の出力によって読出しアドレスが書込みアドレス
を追い越すと判断した場合には、例えば前フィールドと
同一領域から読出しを行うことにより、縮小画像が不連
続となることを防止している。なお、本実施例のよう
に、領域Ａの次に領域Ｂが構成されている場合には、領
域Ｂのデータを読出すときにはアドレスポインタを領域
Ｂの先頭まで進める必要がある。この場合には、進める
ポインタの数だけ読出し用のクロックをＦＩＦＯメモリ
に与えなければならない。この理由から、いずれの領域
に書込まれたデータであっても、読出し時のアクセス時
間が長くならないように、領域Ａと領域Ｂとを所定の番
地おきに構成するようにしている。

【００４０】図６乃至図９は本発明の他の実施例に係
り、図６は表示画面上の表示を示す説明図であり、図７
はＦＩＦＯメモリの構成を示す説明図であり、図８は書
込み時の動作を説明するためのフローチャートであり、
図９は読出し時の動作を説明するためのフローチャート
である。

【００４１】本実施例は図６に示すように、表示画面61
の左側に親画面62を表示し、画面61の右側の領域に３つ
の子画面63乃至64を表示する例である。なお、子画面6
3，64は静止画であり、子画面65は動画であるものとす
る。本実施例の構成は図１と同様であり、読出し制御回
路及び書込み制御回路の制御動作が図１と異なる。

【００４２】図７及び図８を参照して書込み時の動作に
ついて説明する。

【００４３】先ず、図８のステップＳ21において、書込
み制御回路はＦＩＦＯメモリのアドレスポインタをリセ
ットする。これにより、図７の領域（あ）の先頭アドレ
スが指定される。次いで、ステップＳ22において領域
（あ）に対する書込みを行うか否かを判断する。書込み
を行う場合には、書込み制御回路はＦＩＦＯメモリに連
続したアドレスを与えて、領域（あ）に順次子画面用映
像データを書込む。こうして、領域（あ）には例えば１
フィールドの映像データが間引かれて格納される。書込
みを行わない場合には、ステップＳ24において領域
（い）の先頭アドレスまで書込みを行うことなくポイン
タのみを増加させる。

【００４４】次のステップＳ25では、領域（い）に書込
みを行うか否かを判断する。書込みを行う場合には、連
続したアドレスをＦＩＦＯメモリに与えて、子画面用映
像データを領域（い）に順次書込む（ステップＳ26）。
こうして、領域（い）には子画面用の１フィールドの映
像データが間引かれて書込まれる。書込みを行わない場
合には、ステップＳ27において書込みを行うことなくア
ドレスポインタを増加させ、領域（う）の先頭番地まで
ポインタのみを進める。

【００４５】次いで、ステップＳ28では、前回の書込み
領域が領域（うＡ）であるか、領域（うＢ）であるかを
判断する。なお、領域（うＡ）には例えば第１フィール
ドの画素データを書込み、領域（うＢ）には例えば第２
フィールドの画素データを書込むようになっている。領
域（うＡ）と領域（うＢ）とは１番地おきに設けられて
おり、これらの領域には１画素データ単位で切換えて書
込みを行う。前回の書込みが（うＡ）である場合には、
ステップＳ29においてポインタを増加させて領域（う
Ｂ）に子画面用映像データを書込み、前回の書込みが
（うＢ）である場合には、処理をステップＳ30に移行し
てポインタを領域（うＡ）まで増加させて、領域（う
Ａ）に書込みを行う。こうして、領域（う）に子画面用
映像データが書込まれる。

【００４６】なお、初めて領域（う）に書込みを行う場
合には、領域（うＡ），（うＢ）のいずれかの領域から
書込みを始めるようになっている。

【００４７】次に、図９を参照して読出し時の動作につ
いて説明する。

【００４８】図９のステップＳ41においてアドレスポイ
ンタをリセットすると、次のステップＳ42では、読出し
を開始するか否かを判断する。読出しが開始されると、
ステップＳ43において、領域（あ）の読出しを開始する
か否かを判断する。領域（あ）のデータを読出さない場
合には、読出しを行うことなく、アドレスポインタのみ
を領域（い）の先頭位置まで増加させる（ステップＳ4
5）。ステップＳ44では領域（あ）の読出しを行って、
ステップＳ46に処理を移行する。

【００４９】ステップＳ46では領域（い）に格納されて
いる静止画を読出すか否かを判断する。読出す場合には
ステップＳ47において領域（い）のアドレスを順次指定
して、画素データを順次読出す。読み出さない場合に
は、処理ステップＳ48に移行して、アドレスポインタの
みを（うＡ）の先頭まで増加させる。

【００５０】ステップＳ49では領域の判定を行う。ステ
ップＳ49乃至Ｓ50は図５のステップＳ13乃至Ｓ17と同様
の処理であり、読出しアドレスが書込みアドレスを追い
越す場合があるか否かによって分岐を行う。即ち、領域
が（うＡ）である場合には、ステップＳ50おいて読出し
を行い、ステップＳ52において読出しが終了していなけ
れば、ステップＳ53でアドレスポインタに２を加算して
処理をステップＳ50に戻す。これにより、領域（うＡ）
のデータが連続して読出される。

【００５１】また、ステップＳ49における領域の判定に
よって、領域（うＢ）であるものと判断された場合に
は、ステップＳ51でポインタを１加算してステップＳ50
に処理を移行する。ポインタを１加算することにより、
読出す領域が切替わる。以後同様の動作が繰返されて、
領域（う）に格納された画素データが読出される。

【００５２】なお、領域（うＡ），（うＢ）は、１番地
間隔でなく、子画面用映像信号の１ラインの単位で切換
えて記憶するようにしてもよい。

【００５３】こうして、表示画面61上には親画面62の外
に静止画である子画面63，64及び動画である子画面65が
表示される。

【００５４】他の作用及び効果は図１の実施例と同様で
ある。

【００５５】

【発明の効果】以上説明したように本発明によれば、子
画面の画質を劣化させることなく配線数を削減すること
ができるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係るメモリ制御回路の一実施例を示す
ブロック図。

【図２】図１中のＦＩＦＯメモリの構成を示す説明図。

【図３】実施例の動作を説明するためのタイミングチャ
ート。

【図４】実施例の動作を説明するためのフローチャー
ト。

【図５】実施例の動作を説明するためのフローチャー
ト。

【図６】本発明の他の実施例における画面表示を説明す
るための説明図。

【図７】本発明の他の実施例におけるＦＩＦＯメモリの
構成を示す説明図。

【図８】本発明の他の実施例の動作を説明するためのフ
ローチャート。

【図９】本発明の他の実施例の動作を説明するためのフ
ローチャート。

【図１０】多画面表示機能を持つテレビジョン受像機を
示すブロック図。

【図１１】図１０中の従来のメモリ制御回路及び子画面
メモリの具体的な構成を示すブロック図。

【図１２】従来例の動作を説明するための説明図。

【符号の説明】

41…メモリ制御回路、44，45…カウンタ、46…読出し制
御回路、46…書込み制御回路、50…ＦＩＦＯメモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 子画面を親画面と共に同一画面上に多画
   面表示するための子画面用映像信号が入力される先入れ
   先出しメモリの書込みポインタを制御すると共に、前記
   先入れ先出しメモリに制御信号を与えて、前記複数の子
   画面用映像信号の同期周波数に対応したタイミングで前
   記子画面用映像信号を前記先入れ先出しメモリの分割さ
   れた複数の領域に書込ませる書込み手段と、 前記先入れ先出しメモリの読出しポインタを制御すると
   共に、前記先入先出しメモリに制御信号を与えて、前記
   先入れ先出しメモリの分割された複数の領域に書込まれ
   た子画面用映像信号を前記親画面の表示同期周波数に対
   応したタイミングで読出す読出し手段とを具備したこと
   を特徴とするメモリ制御回路。
2. 【請求項２】 前記書込み手段及び読出し手段は、前記
   先入れ先出しメモリの所定のメモリ番地間隔で書込み及
   び読出しを行うことを特徴とする請求項１に記載のメモ
   リ制御回路。
3. 【請求項３】 前記書込み手段は、前記子画面用映像信
   号の第１フィールドと第２フィールドとを前記先入れ先
   出しメモリの所定のメモリ番地間隔に書込ませることを
   特徴とする請求項２に記載のメモリ制御回路。