JPH01114277A

JPH01114277A - ブロック化回路

Info

Publication number: JPH01114277A
Application number: JP62272727A
Authority: JP
Inventors: Norihisa Shirota; 典久代田; Yasuhiro Fujimori; 泰弘藤森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-10-28
Filing date: 1987-10-28
Publication date: 1989-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ブロック化回路、特にデジタル画像信号に
対しＡＤＲＣのような高能率符号化を施す際に好適なプ
ロ゛ツク化回路に関する。

〔発明の概要〕

この発明では、メモリにデジタル画像信号を書き込むと
共に、メモリからデジタル画像信号を読み出すようにな
し、書き込みのアドレス又は読み出しのアドレスを制御
することにより、ブロックの順序で且つブロック単位で
シャフリングされた出力信号を得るようにしている。従
って、このブロック化回路では、デジタル画像信号をブ
ロック化し、このブロック化されたデジタル画像信号に
対しブロック単位でのシャフリングを施すことができる
。しかも、このシャツリングは、新たにメモリを増加せ
ずに行うことができる。

〔従来の技術〕

例えば、ＶＴＲにデジタルデータを記録するような時、
ドロップアウｌ−，バーストエラー等に対するエラ一対
策のひとつとして、いわゆるシャフリングがある。これ
は、原デジタルデータ中、隣接、近接するデータを、テ
ープパターン上に於いて、距離を離して記録することに
より、パーストエラーが発生しても、原デジタルデータ
を支障なく再生できるようにするものである。

上述のシャフリングを行うに従来では、ブロック化回路
の後にシャフリング回路を配置することが一般的であっ
た。即ち、ブロック化回路は、順次供給されるデジタル
データの順序を、メモリの利用により入れ換えて、高能
率符号化の処理単位となるブロックの順序のデータ列を
形成するものである。

このブロック化回路の後に、ブロック化回路とは別にメ
モリを備えたシャフリング回路を設け、ブロック化回路
より順次供給されるブロック単位のデータ列に対し、シ
ャフリング回路のメモリのアドレスをランダムに指定す
ることにより、メモリから上記データ列がブロック単位
で、そして順序が並び替えられた状態の出力データを得
るものである。これにより、デジタルデータのシャフリ
ングを行うものであった。

〔発明が解決しようとする問題点〕

上述のような、従来技術にあっては、シャフリングは行
えるものの、ブロック化回路、シャフリング回路が夫々
独立的に設けられているうえに、ブロック化回路、シャ
フリング回路の夫々にメモリを必要とするため、回路構
成が複雑化するという問題点があった。

従って、この発明の目的は、メモリを増すことなく、デ
ジタル画像信号のシャフリングをブロック単位で行える
ブロック化回路を捉供することにある。

〔問題点を解決するための手段〕

この発明では、デジタル画像信号からなる１枚の画面を
、符号化の単位である複数のブロックに分割するように
したブロック化回路に於いて、メモリにデジタル画像信
号を書き込むと共に、メモリからデジタル画像信号を読
み出すようになし、書き込みのアドレス又は読み出しの
アドレスを制御することにより、ブロックの順序で且つ
ブロック単位でシャフリングされた出力信号を得るよう
にしている。

〔作用〕

ブロック化回路内のメモリは、時間的に連続している２
つのフレーム内で対応位置にある部分〔フレームブロッ
ク〕を構成する走査線の種類に応じて複数のメモリ領域
に区分されている。このメモリ領域と、各フレームブロ
ック内で規定される走査線の種類は対応せしめられてい
る。

走査線の種類とは、各フレームブロック内に於いて、成
る走査線がどのフィールドに属しているかということと
、そしてその走査線がフィールドの内で偶数木目の走査
線（Ｅｖｅｎ）であるか又は奇数本目の走査線（Ｏｄｄ
）であるかという２つの要因に基づいて規定されるもの
である。例えば、１フレームブロツクが４走査線４画素
のデジタル画像信号の画素データから構成され、次のフ
レームの対応する位置にあるフレームブロックと共に２
フレームブロツクを以て、一つの三次元フレームブロッ
クが構成されているとすれば、メモリは、８つのメモリ
領域（４走査線×２フレームブロツク）に区分されるこ
とになる。

上述の理由により三次元フレームブロックを構成する２
フレームブロツク内の各走査線は、上述の８種類（ＩＥ
、２Ｅ、１０，２０，３Ｅ、４Ｅ。

３０．４０）のいずれかに該当し、従って、メモリ領域
も走査線の種類に応じて８区分（ＩＥ、２Ｅ、１０，２
０，３Ｅ、４Ｅ、３０．４０）されている。

ブロック化回路にデジタル画像信号の画素データが入力
されると、この画素データは、画素の属する走査線の種
類に対応して設定されているメモリ領域に順次書き込ま
れる。この場合、〔三次元］フレームブロックを構成す
る第１番目の走査線の先頭画素データのアドレス〔先頭
アドレス〕は、対応するメモリ領域内で第１番目の番地
となる。以下の各走査線の先頭画素データのアドレスは
、その走査線の種類に対応する各メモリ領域内で且つ、
上述の第１番目の走査線の先頭アドレスから一定のオフ
セットを置いた位置とされ、書き込まれることになる。

従って、〔三次元〕フレームブロックの各画素データは
、一定のオフセットを置いて各メモリ領域内に順次書き
込まれているものである。

一方、成るフレームブロックの画素データをメモリより
読み出す時は、第１のメモリ領域内で、先頭アドレスを
シャツリングにより選択して指定して、そのアドレスよ
り、そのフレームブロックの第１の走査線に含まれる一
連の画素データを読み出す。次いで、この先頭アドレス
に上述のオフセットを加えて第２のメモリ領域内で、上
記先頭アドレスに対するアドレスを指定し、この指定さ
れたアドレスより、そのフレームブロックの第２の走査
線に含まれる一連の画素データを読み出す。

このようにして各メモリ領域より、フレームブロックの
各走査線に含まれる画素データが夫々読み出され、これ
により三次元フレームブロック単位のデータ列が構成さ
れる。

この読み出し操作を連続的に繰り返すことによって、デ
ジタル画像信号の画素データの読み出し時、三次元フレ
ームブロック単位でのシャフリングが施されることにな
る。

Ｃ実施例〕以下、この発明の一実施例について図面を参照して説明
する。この実施例は、第１図乃至第９図に示すようにブ
ロック化回路に対し、この発明を適用したものである。

尚、この説明は、下記の順序に従ってなされる。

（Ａ）ＡＤＲＣによるブロック形成と高能率符号化、復
号化とブロック分解について（Ａ−１）送信側の構成（Ａ−２）受信側の構成（Ｂ）７’ロック化回路について（Ｃ）読み出しアドレス発生回路について（Ｄ）書き込
みアドレス発生回路について（Ａ）ＡＤＲＣによるブロ
ック形成と高能率符号化、復号化とブロック分解につい
て（Ａ−１）送信側の構成第１図は、この発明の送信側（ＶＴＲの場合では、記録
側）の構成を全体として示すものである。

第１図に於いて、１で示されるのが入力端子であり、こ
の入力端子１に、例えば、所定のサンプリング周波数ｆ
ｓで標本化されて８ビツトで量子化されたデジタル画像
信号が入力信号として供給される。入力端子１からの入
力デジタル画像信号がブロック化回路２に供給される。

ブロック化回路２は、順次供給されるサンプルデータの
順序を入れ換えて三次元的な所定の画面Ｍ’４内に存在
するデータ単位、即ち、高能率符号化の処理単位となる
ブロックの順序のデータ列を形成すると共に、ブロック
の順序をシャフリングにより変換して出力する。例えば
、ブロック化回路２に於いて、第９図の如く連続する２
フレームＦ　Ｉ　、Ｆ　２の夫々に属し、同一位置とな
る二次元のフレームブロックｆｌ＋ｌ＋Ｉｓ　ｆＺ＋ｌ
＋１　（例えば、第９図Ａ或いはＢに示すように４走査
線×４画素）から第９図Ａ且つＢに示す如く、１個の三
次元的な時空間フレームブロックＢＬＫｒ（例えば、４
走査線×４画素×２フレームー３２画素、以下三次元フ
レームブロックと称す）が構成され、更に三次元フレー
ムブロックＢＬＫ、の順序がシャフリングされる。ブロ
ック化回路２の出力がＡＤＲＣエンコーダ回路５に供給
される。

ＡＤＲＣエンコーダ回路５は、三次元フレームブロック
ＢＬＫ、毎のダイナミックレンジに基づいてダイナミッ
クレンジに適応した形でビット数を可変させて符号化を
行う。例えばＡＤＲＣエンコーダ回路５に於いて、順次
供給される三次元フレームブロックＢＬＫ、内のデータ
より最大値及び最小値が求められると共に、最大値から
最小値が減算されてダイナミックレンジが算出される。

そして、三次元フレームブロックＢＬＫ、内のデータの
値から最小値が減算され、この最小値除去後のデータが
ダイナミックレンジに応じたビット数で量子化され、圧
縮されたビット数のコード信号が形成される。ＡＤＲＣ
エンコーダ回路５の処理により得られるダイナミックレ
ンジ、最小値及びコード信号等の付加データがフレーム
化回路６に供給される。

フレーム化回路６に於いて、ＡＤＲＣエンコーダ回路５
からのダイナミックレンジ、最小値及びコード信号から
なるデータ部分にエラー訂正符号が付加され、それらが
シリアルデータに変換されて伝送データとされ、この伝
送データが出力端子７から取り出される。

（Ａ−２）受信側の構成第２図は、この発明の受信側（ＶＴＲの場合では、再生
側）の構成として示すものである。

第２図に於いて、１１で示されるのが受信データの入力
端子である。

入力端子１１からの受信データがフレーム分解回路１２
に供給される。フレーム分解回路１２に於いて、受信デ
ータに対してエラー訂正処理がなされると共に、ダイナ
ミックレンジ、最小値及びコード信号等の付加データが
分離される。フレーム分解回路１２の出力がＡＤＲＣデ
コーダ回路１３に供給される。

ＡＤＲＣデコーダ回路１３は、フレーム分解回路１２に
於いて、分離されたダイナミックレンジに基づいてコー
ド信号を復号して最小値が除去されたデータを形成し、
最小値が除去されたデータの値に対して最小値を加算し
てデータを復元する。

ＡＤＲＣデコーダ回路１３の出力がブロック分解回路１
５に供給される。

ブロック分解回路１５は、シャフリングされている三次
元フレームブロックＢＬＫ、の順序をデシャフリングす
ることにより、三次元フレームブロックＢＬＫ、のデー
タを走査順序のデータ列に変換する。つまり、ブロック
分解回路１５に於いて、デジタル画像のデータの順番が
テレビジョン信号の走査と同様な順番とされる。尚、こ
のブロック分解回路１５の構成は、書き込みアドレスＷ
ＡＤ＋　読み出しアドレスＲＡＤのいずれをシャフリン
グして得るか、という点を除いて前述のブロック化回路
２と略同様である。ブロック分解回路１５の出力が出力
端子１７から取り出される。従って、出力端子１７から
は、所定のサンプリング周波数ｆｓで標本化され８ビツ
トで量子化されたデジタル画像信号が得られる。

（Ｂ）ブロック化回路について第１図にはブロック化回路の構成をブロック図にて示す
。

このブロック化回路２は、第１メモリ一部２０と、第２
メモリ一部２１と、切換スイッチ２２．２３とから主に
構成されている。

第１メモリ一部２０は、データが書き込まれるメモリー
２４と、データの書き込みアドレスＷＡＤを発生する書
き込みアドレス発生回路２５と、データの読み出しアド
レスＲＡＤを発生ずる読み出しアドレス発生回路２６と
、書き込み／読み出しの各モードに応じて書き込みアド
レスＷＡＤ、読み出しアドレスＲＡＤのいずれかを選択
するアドレスセレクタ２７とから主に構成される。

第１メモリ一部２０では、切換スイッチ２２．２３の端
子２２ｂ、２３ｂ間に接続されているメモリー２４に対
し、書き込み／読み出しの各モードに応じてアドレスセ
レクタ２７により選択される書き込みアドレスセレクタ
いは読み出しアドレスＲＡＤを出力するようにされてい
る。

また第２メモリ一部２１では、上述の第１メモリ一部２
０と同様の機能・構成とされ、メモリー２８、書き込み
アドレス発生回路２９、読み出しアドレス発生回路３０
、アドレスセレクタ３１からなる。

尚、上述のメモリー２４　（２８）は、第５図に示すよ
うに夫々４個のメモリー２４ａ、２４ｂ、２４ｃ、２４
　ｄ（２８ａ、２８　ｂ、２８ｃ、２８ｄ〕から構成さ
れている。即ち、デジタル画像信号の入力端子３２側に
シリアル−パラレル変換回路３３〔以下、Ｓ／Ｐ回路と
略す〕が配され、このＳ／Ｐ回路３３には、４つのメモ
リー２４ａ〜２４　ｄ（２８ａ　〜２８　ｄ：］が接続
されており、このメモリー２４ａ　〜２４　ｄ（２８ａ
　〜２８　ｄ）の出力端子３４側には、パラレル−シリ
アル変換回路３５〔以下、Ｐ／Ｓ回路と略す〕が接続さ
れている。

そしてこのメモリー２４ａ〜２４　ｄ〔２８８〜２８ｄ
〕の夫々は、第７図に示す８つのメモリー領域ＭＩ６、
Ｍ　２２、Ｍ　Ｈ。、Ｍｈｏ、　Ｍ３１！、Ｍ４Ｅ、、
Ｍ３０％Ｍ４ｏに区分されている。このメモリー領域Ｍ
　Ｉ　Ｅ〜Ｍ、。の夫々は、例えば第９図Ａ、Ｂに示す
フレームブロックｆｌ□８１．の走査線ＩＥ、２Ｅ、１
０．２０と、フレームブロックｈ＋Ｉ＋Ｉの走査線３Ｅ
、４Ｅ、３０．４０に対応しており、各走査線ＩＥ〜４
０に含まれる画素データＤｒは、走査線ＩＥ〜４０に夫
々対応して設定されている各メモリー領域Ｍ　Ｉ　Ｅ〜
Ｍ　４　ｏに書き込まれるようにされている。

次に、ブロック化回路２に於けるデータの書き込み、読
み出しの回路動作について説明する。

第１図に於いて、切換スイッチ２２の端子２２ａ、２２
ｂが接続されて、第１メモリ一部２０が書き込みモード
とされる時、書き込みアドレス発生回路２５は、書き込
みアドレスＷＡＤ、例えば第１番地Ａｄ、を発生し、ア
ドレスセレ、フタ２７を介してメモリー２４ａ〜２４ｄ
に供給する。

尚、この書き込み時に於けるブロック化回路２では、書
き込みアドレスＷＡＤをシャフリングして形成せず、信
号の入力された順にメモリー２４．２Ｂにデータを書き
込むものとしている。また、この時、第２メモリ一部２
１は、切換スイッチ２３の端子２３ａ、２３ｃが接続さ
れて読み出しモードとされている。

一方、デジタル画像信号の画素データＤＰは、第９図に
示す画面としての第１、第２フレームＦ１　、Ｆ　２の
内、第６図の第１フレームＦ、の走査線順序に従って入
力端子１より加えられる。

第１フレームＦ、の走査線ＩＥの画素データＤ。

ＩＥＩ　、ＤＰＩＥ２、Ｄｌ’ｌＥ３、ＤＰＩＥ４（フ
レームブロックＬ、＋）は、前述のＳ／Ｐ回路３３によ
り並列化される。そして画素データＤＰＩ。１〜ＤＰＩ
Ｅ４は、メモリー２４ａ〜２４ｄの夫々に走査線ＩＥに
対応して設定されているメモリー領域Ｍ１Ｅの内、指定
されている書き込みアドレスＷＡＤ（第１番地Ａｄ。

）に書き込まれる。即ち、画素データＤＰＩＥ＋は、メ
モリー２４ａのメモリー領域Ｍ　Ｉ　Ｈの第１番地Ａｄ
１に、画素データＤ　ｐ　Ｉ　Ｅ　２は、メモリー２４
ｂのメモリー領域ＭＩＥの第１番地Ａｄ、に、画素デー
タＤＰＩＩＩは、メモリー２４ｃのメモリー領域Ｍ　Ｉ
　Ｅの第１番地Ａｄ、に、画素データＤＰＩＥ４は、メ
モリー２４ｄのメモリー領域ＭＩＥの第１番地Ａｄ。

に夫々書き込まれる。

次いで、走査線ＩＥの画素データＤＰＩＥＳ〜Ｄ、、Ｅ
、。

〔フレームブロックＬ＋ｚ）は、メモリー２４ａ〜２４
ｄの各メモリー領域ＭＩＥ中、指定された書き込みアド
レスＷＡＤとしての第２番地Ａｄ２に上記と同様にして
書き込まれる。

そして、走査％’ｊ！ＩＩＥの画素データＤＰＩＥ（１
１−３）〜ＤＰＩＥＩＩ　Ｃフレームブロックｒ、、、
）は、メモリー２４ａ〜２４ｄの各メモリー顯域ＭＩＥ
中の第ｎ番地ＡｄＮに上記と同様にして書き込まれる。

このように、フレームブロックｆ１，１〜ｆｌ＋ｎに於
ける走査綿ＩＥの各画素データＤＰＩＥは、メモリー２
４ａ〜２４ｄの各メモリー領域Ｍ１Ｅの第１番地Ａ　ｄ
　＋〜第第９地地Ａｄに書き込まれる。

同様にしてフレームブロックｆ　Ｉ　Ｉ　！　”’　ｆ
　Ｉ　＋　ｎにおける走査線２Ｅ、１０．２０に含まれ
る各画素データＤＰ２Ｅ　、ＤＦＩＯ％　Ｉ）Ｆ２０が
メモリー２４ａ〜２４ｄの各メモリー領域Ｍ２Ｅ、　Ｍ
、。、Ｍ　２　ｏの第１番地Ａｄ１〜第ｎ番地ＡｄＮに
夫々書き込まれる。

第６図に示す第１フレームＦＩ、即ちフレームブロック
ｆ１１．〜ｆ　ｌＩ＋ｆｉの全画素データＤＰが、上述
のようにして各メモリー領域ＭＩＥ、　Ｍ２Ｅ、　ＭＩ
Ｏ１Ｍ２ｏに書き込まれる。また、この第１フレームＦ
１の手順と全く同様にして、第２フレームＦ２の全画素
データＤＰが第２フレームＦ２の走査線３Ｅ、４Ｅ、　
３０．４０に対応して各メモリー２４ａ〜２４ｄに設け
られているメモリー領域Ｍ３Ｅ、　Ｍ４Ｅ、　Ｍａ。、
Ｍ４ｏに書き込まれた段階で、第１及び第１フレームＦ
、、、Ｆ２の全画素データＤＰの書き込みは終了する。

尚、走査線２Ｅの画素データＤＰ２Ｈの書き込み時、書
き込みアドレス発生回路２５より出力される書き込みア
ドレスＷＡＤは、走査線ＩＥの画素データＤＰＩＥが書
き込まれているメモリー領域Ｍ、Ｅ内のアドレスと一定
のオフセットを隔てて対応している。

以下、これを反復することにより全メモリー領域ＭＩ！
〜Ｍ　４　ｏから全画素データＤ、を抽出できるため、
三次元フレームブロックＢＬＫｒ（例えば）レームブロ
ックｆｌ＋Ｉ＋Ｉ、Ｆ２．＋＋＋）の構成が容易である
。

また、この書き込み時における書き込みアドレスＷＡＤ
は、シャフリングの施されていないものである。

第１メモリ一部２０の書き込みが終了すると、切換スイ
ッチ２３の端子２３ａ、２３ｂが接続されて第１メモリ
一部２０は読み出しモードとされる。この読み出しモー
ド時、出力されるデータは、第８図Ａに示されるように
三次元フレームブロックＢＬＫ、単位（３２画素データ
Ｄ？）で出力される。即ち、フレームブロックｆ＋、＋
、＋（走査＆’１ｌｌＥ、２Ｅ、１０．２０〕、フレー
ムブロックｆｚ、＋、＋（走査線３Ｅ、４Ｅ、　３０．
４０〕の順序でブロックパルスＰ　ＢＬＫと同期して、
シリアルに出力される。尚、この時、第２メモリ一部２
１は、切換スイッチ２２の端子２２ａ、２２ｃが接続さ
れて書き込みモードとされている。

この読み出しモードの時、読み出しアドレス発生回路２
６は、シャフリングされた読み出しアドレスＲＡＩ＋を
発生し、アドレス発生回路２７を経てメモリー２４ａ〜
２４ｄに供給する。この読み出しアドレスＲＡＤの内、
先頭アドレスは、データを三次元フレームブロックＢＬ
Ｋ、単位で読み出すため、第６図に示す第１フレームＦ
１を例にとれば、フレームブロックｆｌ＋　Ｉ〜ｆ１１
．〜ｆｆｆｌ＋Ｉ＋の夫々に於ける各走査線ＩＥの第１
番目の位置の画素データＤ、、Ｅ、、ＤＰＩＥ５、ＤＰ
ＩＥ９・・・Ｄ、、、、・・・・ＤＰＩＥい−３，の記
録されているアドレスの中からのみ選択的にシャフリン
グされて出力される。

読み出しアドレス発生回路２６より先頭アドレスがシャ
フリングされて出力され、例えば各メモリー２４ａ〜２
４ｄのメモリー領域Ｍ　Ｉ　Ｅの内の第１番地Ａｄ、を
指定する。この第１番地Ａｄ、は、第１フレームＦ１で
は、フレームブロックｆｌ＋１の画素データＤ　Ｐ　Ｉ
　Ｅ　＋に対応している。このため、メモリー２４ａよ
りメモリー２４ｄにかけて順次、画素データＤ　ｐ　Ｉ
　Ｅ　Ｉ　”　Ｄ　ｐ　ｌ　Ｅ　４が出力され、Ｐ／Ｓ
回路３５でシリアル変換されて、フレームブロックｆｌ
＋　Ｉの走査線ＩＥを出力する。

各メモリー領域Ｍ１．〜Ｍ　４６間に於ける、成る特定
位置の画素データＤ、のアドレスは、一定のオフセット
を隔てて対応しているため、メモリー領域ＭｉＥ〔走査
線ＩＨの画素データＤＰＩＥが書き込まれている〕内の
一つの番地を先頭アドレスとし、先頭アドレスにオフセ
ットを加えることで、メモリー領域Ｍ２．〔走査線２Ｅ
の画素データＤ　、２Ｅが書き込まれている〕内に新た
なアドレスを設定できる。

各メモリー領域Ｍ　Ｉ　Ｅ〜Ｍ　４　ｏの対応する番地
は、上述した如く全て一定のオフセットを隔てて対応し
ている。従って、上述の先頭アドレス、第１番地Ａ　ｄ
　＋　にオフセットを加えることにより、読み出しアド
レスＲＡＤは、例えばメモリー領域Ｍ２、における上記
先頭アドレスと対応する第１番地Ａｄ、を指定し、メモ
リー領域Ｍ２Ｅに於いて画素データを最初に読み出すア
ドレスとする。このため、メモリー２４ａよりメモリー
２４’ｄにかけて順次画素データＤＰ２Ｅ１〜ＤＰ２Ｅ
４が出力され、Ｐ／Ｓ回路３５でシリアルに変換されフ
レームブロックｆ、。

１の走査線２Ｅを出力する。

上述の処理をメモリー領域ＭＩ。、、Ｍ２ｏに対しても
施すことによって、第１フレームＦ＋　のフレームブロ
ックｆｌ＋Ｉ＋１が構成されて出力される。次いで、第
２フレームＦ２のフレームブロックｆ２＋１＋１につい
ても同様の処理をメモリー領域Ｍ３Ｅ、　Ｍ４Ｅ、Ｍ　
３ｏ、、Ｍ４（１に対し施すことによって第２フレーム
Ｆ２のフレームブロックｆ２＋Ｉ＋１が構成されて出力
される。これらのフレームブロックｆｌ＋Ｉ＋Ｉ、ｆ２
＋＋＋１の各画素データＤＰは、Ｐ／Ｓ回路３５により
走査線ＩＥ〜４０順にシリアルに変換されてＡＤＲＣエ
ンコーダ回路５に出力される。

上述の処理が第１及び第２フレームＦｌ、Ｆ２における
全ての三次元フレームブロックＢＬＫｆにわたって反復
されることにより、三次元フレームブロックＢＬＫ、単
位にシャフリングの施された状態で全画素データＤ、が
読み出され、読み出し処理が終了する。

第１メモリ一部２０からの読み出しが全て終了すると、
切換スイッチ２２の端子２２ａ、２２ｂ、切換スイッチ
２３の端子２３ｃ、２３ａが接続されて第１メモリ一部
２０は再び書き込みモードとされ、第２メモリ一部２１
は、読み出しモードとされる。

第８図Ａに示されるように、メモリー２４．２８から夫
々読み出され、Ｐ／Ｓ回路３５にてシリアル（走査線Ｉ
Ｅ〜４０の順〕に変換された３次元フレームブロックＢ
ＬＫ、毎の画素データＤＰは、第８図Ｂのブロックパル
スＰＢＬイと同期してＡＤＲＣエンコーダ回路５に出力
される。

尚、第８図ＢのブロックパルスＰ　ＢＬＫは、三次元フ
レームブロックＢＬＫ、毎に出力されるもので、三次元
フレームブロックＢＬＫ、の先頭を示すものである。ま
た第８図ＣのサンプルパルスＰ。２は、上述のブロック
パルスＰ　ＢＬＫに同期し、各フレームブロックｆ□９
．の内、各走査線に含まれる画素データＤＰ毎に出力さ
れ、マスククロックの４クロック分とされている。また
三次元フレームブロックＢＬＫｆ、１ブロック分のデー
タを送出するのに３２クロック分とされている。

（Ｃ）読み出しアドレス発生回路について第３図には、
ブロック化回路２に設けられる読み出しアドレス発生回
路２６．３０の構成を示す。

第８図Ｂに示されるブロックパルスＰ　ＥＬＫがブロッ
クカウンタ４０にてカウントされ、ブロック数のカウン
ト値ＣＢＬＸがシャフリングＲＯＭ４１に出力される。

また、このカウント値ＣＩＩＬＸは、符号化されたデー
タと共に受信側に伝送される。

尚、２フレ一ム周期のパルスＰ　ｎＢＦＲが形成されて
ブロックカウンタ４０に加えられ、このブロックカウン
タ４０をリセットするようにしている。

シャフリングＲＯＭ４１は、供給されるカウント値ＣＢ
ＬＫを、それに対応するランダムなシャフリング値Ｃ３
ｈに変換してラッチ４２に出力する。

またブロックパルスＰ　ＥＬＫがインバータ４３を介し
てラッチ４２に加えられており、Ｌｏｗアクティブとさ
れているラッチ４２は、シャフリング値Ｃ５ｈを先頭ア
ドレスとして加算回路４４に出力する。

画素データＤＰと同期して出力される第８図Ｃのサンプ
ルパルスＰＯＰは、サンプルカウンタ４５に加えられ、
サンプルパルスＰ。Ｐの数がカウントされる。このサン
プルカウンタ４５からは、上述のサンプルパルスＰＱＦ
のカウント値Ｃ９ＰがオフセットＲＯＭ４６に出力され
る。尚、インバータ４３を介してブロックパルスＰ　Ｂ
ＬＫがサンプルカウンタ４５にも供給されて、三次元フ
レームブロックＢＬＫ、毎にこのサンプルカウンタ４５
をリセットするようにされている。

このオフセットＲＯＭ４６は、前述のサンプルパルスＰ
ＯＰのカウント値Ｃ９Ｐに対応したオフセット値Ｃ０ｆ
、を加算回路４４に出力する。第１回目のオフセットの
出力時には、オフセット値Ｃ，，。

−〇とされるため、先頭アドレスのデータのみ読み出し
アドレスＲＡＤとしてラッチ４８に出力される。第２回
目以後のオフセットの出力時には、オフセット値Ｃ０，
、Ｘ回数（Ｎ−１）の値が先頭アドレスに加えられ読み
出しアドレスＲ８ｄとしてラッチ４８に出力される。

サンプルパルスＰ。Ｐがインバータ４７を介してラッチ
４８に加えられており、“’Ｌｏｗ”″アクティブとさ
れているラッチ４８が上述の読み出しアドレスＲｉｄを
出力する。

（Ｄ）書き込みアドレス発生回路について第４図はブロ
ック分解回路１５に設けられている書き込みアドレス発
生回路の構成を示す。ブロック番号、即ちブロック数の
カウント値ＣＢＬＫが受信されて、シャフリングＲＯＭ
５０に出力される。このシャフリングＲＯＭ５０は、ブ
ロック化回路２の読み出しアドレス発生回路２６．３０
用に用いられているシャフリングＲＯＭ４１と同一のも
ので、カウント値ＣＢＬＫを、それに対応するシャフリ
ング値ｃｓｈ（即ち、シャフリングＲＯＭ４Ｉのシャフ
リング値Ｃｓｈと同一の値〕に変換し、ラッチ５１に出
力する。また受信データから分離された、２フレ一ム周
期〔第１．第２フレーム〕のパルスＰ　ＤＩＩＰＲがラ
ッチ５１に供給される。

第８図Ｂに示されるのと同様のブロックパルスＰ　ＢＬ
Ｋがインバータ５２を介してランチ５１に加えられてお
り、“’Ｌｏｗ”アクティブとされているラッチ５１は
、シャフリング値Ｃいを先頭アドレスとして加算回路５
３に出力する。

画素データＤＰと同期して出力されるサンプルパルスＰ
ＱＰは、サンプルカウンタ５４に加えられ、サンプルパ
ルスＰＱＰの数がカウントされる。

このサンプルカウンタ５４からは、上述のサンプルパル
スＰ゛。、のカウント値Ｃ０ＰがオフセットＲＯＭ５５
に出力される。尚、インバータ５２を介してブロックパ
ルスＰ　ＢＬＫがサンプルカウンタ５４にも加えられ、
このサンプルカウンタ５４を三次元フレームブロック１
３ＬＫ、毎にリセットするようにされている。

このオフセットＲＯＭ５５は、サンプルパルスＰＯＰの
カウント値ｃａｐに対応したオフセット値Ｃｏｆｆを加
算回路５３に出力する。第１回口のオフセットの出力時
には、オフセット値Ｃ６，、−０とされるため、先頭ア
ドレスのデータのみ書き込みアドレスＷＡＤとしてラッ
チ５６に出力される。第２回目以後のオフセットの出力
時には、オフセット値Ｃ８□×回数（’Ｎ　−１）の値
が先頭アドレスに加えられ書き込みアドレスＷＡＤとし
てラッチ５６に出力される。

サンプルパルスｐｏｐがインバータ５７を介してラッチ
５６に加えられており、′″Ｌｏｗ”アクティブとされ
ているラッチ５６が上述の書き込みアドレスＷＡＤを出
力するものである。

尚、上述の構成に於いて、ブロック化回路２では、書き
込みは、シャフリングアドレスによることなく入力され
た走査線の順序にメモリー２４．２８に書き込み、読み
出す時には、読み出しアドレス発生回路２６．３０にて
シャフリングされた読み出しアドレスＲＡＤに基づいて
画素データＤ。

を読み出すものである。

一方、ブロック分解回Ｉｊ！ｆ１５では、シャフリング
されて送られてきた画素データＤＰを書き込み時に第４
図に示される書き込みアドレス発生回路を用いてデシャ
フリングして信号の入力された順序に変換してメモリー
２４．２８に書き込み、読み出し時には、シャフリング
することなく読み出すものである。

〔発明の効果〕

この発明では、デジタル画像信号を書き込むメモリの書
き込みアドレス又は読み出しのアドレスを制御すること
により、ブロックの順序で且つブロック単位でシャフリ
ングされた出力信号を得るようにしている。

従って、この発明に依れば、従来のものと異なり、ブロ
ック化回路に於いてデジタル画像信号のブロック単位の
シャフリングを行うことができるという効果があり、ま
た、この場合、メモリを増す必要がないため、回路構成
が複雑化することがなく、更にコストアンプの要因に成
らないという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す送信側のブロック図
、第２図は第１図に対応する受信側のブロック図、第３
１１９’はブロック化回路に設けられた読み出しアドレ
ス発生回路のブロック図、第４図はブロック分解回路に
設けられた書き込みアドレス発生回路のブロック図、第
５図はメモリーの構成を示すブロック図、第６図はフレ
ーム及びフレームブロックの構成を示す路線図、第７図
はメモリー領域を示す路線図、第８図はフレームブロッ
クの画素データの出力される状態を夫々示すタイミング
チャート、第９図は三次元フレームブロックの構成を示
す路線図である。図面における主要な符号の説明２ニブロック化回路、　　２４．２４ａ、２４ｂ、２４
ｃ、２４’ｄ、２８．２’８ａ、２８ｂ、２８ｃ、２８
ｄ：メモリー、　２５．２９：書き込みアドレス発生回
路、　　２６．３０：読み出しアドレス発生回路、　４
１．５０：シャフリングＲＯＭ。Ｆｌ　：第１フレーム、　　Ｆ２　：第２フレーム、ｆ
ｌｌ、〜ｆ、、。、ｆｌ＋Ｉ＋＋、ｆ２＋＋＋　　’フ
レームブロック、ＢＬＫｆ　：三次元フレームブロック
、ＷＡＤ　：書き込みアドレス、　　ＲＡＤ：読み出し
アドレス。フ′口、クロ第３図ア′口１．り（コ第４図＃”？　　關 Δへ１６　ロオ力　ｆ　　１，１５１メラ　ＯＮ

Claims

【特許請求の範囲】デジタル画像信号からなる１枚の画面を、符号化の単位
である複数のブロックに分割するようにしたブロック化
回路に於いて、メモリに上記デジタル画像信号を書き込むと共に、上記
メモリから上記デジタル画像信号を読み出すようになし
、上記書き込みのアドレス又は上記読み出しのアドレス
を制御することにより、上記ブロックの順序で且つ上記
ブロック単位でシャフリングされた出力信号を得るよう
にしたブロック化回路。