SU1103225A1 - Устройство дл вычислени элементарных функций - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ-ФУНКЦИЙ, содержащее три регистра, два сдвигател , п ть сумматоров , блок пам ти, блок управлени  и блок анализа/состо ни , причем первые информационные входы регистров соединены с информационной шиной устройства, выходы первого, второго и третьего сумматоров соединены с соответствующими выходами устройства и с вторыми информационными входами соответствующих регистров, первые информационные входы первого, второго и третьего сумматоров соединены соответственно с выходами первого и второго сдвигателей и выходом третьего регистра, второй информационный вход третьего сумматора соединен с вьЕходом блока пам ти, при этом блок управлени  содержит регистр кода операции, генератор импульсов, триггер , элементы И-НЕ, блок анализа состо ни  содержит коммутатор, одноразр дный узел пам ти, триггер, узел буферной пам ти и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, при этом информационный вход регистра кода операции блока управлени  соединен с шиной кода операции устройства, информационный выход регистра кода операции блока управлени  соединен с первым адресным входом одноразр дного узла пам ти блока анализа состо ни  и управл ющим входом коммутатора блока анализа состо ни , информационные входы которого соединены с выходами первого, второго и третьего сумматоров, запускающий вход устройства соединен с .управл ющим входом регистра кода операции блока управлени , входом запуска генератора импульсов блока управлени  и установочными § входами триггера блока управлени  и триггера блока анализа состо ни , (Л выход генератора импульсов блока управлени  соединен с синхровходами регистров узла буферной пам ти блока анализа состо ни , триггера блока уп-; равлени  и триггера блока анализа состо ни , выход элемента И-НЕ блока управлени  соединен с управл ющими входами регистров, выход узла пам ти блока анализа состо ни  соединен с первым входом элемента ИСЮТЮЧАЩЕЕ ИЛИ блока анализа состо ни , выходы узла пам ти и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состо ни  подключены к управл ющим входам первого, вто- .рого и третьего сумматоров, первый вход элемента И-НЕ блока управлени  .. соединен с выходом триггера блока управлени , первый выход узла буферной пам ти блока анализа состо ни  соединен с адресной шиной устройства, управл емые входы сдвигателей и адресный вход блока пам ти соединены с адресной шиной устройства, о т л и

Description

чающеес  тем, что, с целью повышени  быстродействи , сумматоры выполнены в избыточной знакоразр дной системе счислени , в блок анализа состо ни  введены узел приоритета и шифратор, причем выходы первого и второго регистров соединены с первыми информационными входами четвертого и п того сумматоров, вторые информационные входы которых соединены с выходами соответственно первого и второго сумматоров, выходы четвертого и п того сумматоров подключены к информационным входам соответственно второго и первого сдвигателей, выход коммутатор блока анализа состо ни  соединен с входом узла приоритета блока анализа состо ни , информационный выход которого подключен к входу шифратора блока анализа состо ни , выход которого соединен с информационным входом узла буферной пам ти блока анализа состо ни , второй выход которого подключен к второму адресному входу одноразр дного узла пам ти блока анализа состо ни , управл ющий выход узла приоритета блока анализа состо ни  подключен к информационному входу триггера блока анализа состо ни , выход которого соединен с вторым входом элемента И-НЕ и информационным входом триггера блока управлени , второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состо ни  соединен с адресной шиной устройства, дополнительный выход регистра кода операции блока управлени  подключен к стробирующему входу блока пам ти.

Изобретение относитс  к области вычислительной техники, к классу ари метических устройств дл вычислени  трансцендентных функций, и может быт использовано в цифровых моделирующих управл ющих и вычислительных системах как общего, так и специального назначени . Известно устройство дл  вычислени  элементарных функций, состо щее из трех регистров, четырех блоков сдвига, блока пам ти, семи сумматоров , четырех переключателей и управл ющей схемы, выполненной в виде бло ка анализа состо ни  ,.м блока управлени , причем коррекци  деформации решени  осуществл етс  путем вычислени  на дополнительных сумматорах соответствующих поправок н, i1-1 К недостаткам известного устройст ва относ тс  низкое быстродействие и ограниченность функциональных возможностей и области применени  ввиду ограничени  диапазона изменени  аргумента и невозможности непрерывного генерировани  функций, в том числе с управл емым шагом. Наиболее близким к предложенному по технической сущности  вл етс  уст ройство дл  вычислени  элементарных функций, содержащее три регистра, два сдвигател , п ть сумматоров, блок пам ти, блок управлени  и блок анализа состо ни , причем информационные входы регистров соединены с информационной шиной устройства, выходы первого - третьего сумматоров соединены с соответствующими выходами устройства и информационными входами соответствующих регистров, первые информационные входы первого - третьего сумматоров соединены соответственно с выходами первого и второго сдвигателей и выходом третьего регистра, информационный вход третьего сумматора соединен с выходом блока пам ти, выходы первого - третьего сумматоров объединены и соединены с информационным входом блока анализа состо ни , выход которого соединен с управл ющими входами первого, второго и третьего . сумматоров 2 , Недостатком устройства  вл етс  низкое быстродействие. Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  тем, что устройство дл  вычислени  элементарных функций, содержащее три регистра , два сдвигател , п ть сумматоров. блок пам ти, блок управлени  и блок анализа состо ни , причем первые информационные входы регистров соединены с информационной шиной устройства , выходы первого - третьего сумматоров соединены с соответствующими выходами устройства и с вторыми информационными входами соответствующих регистров, первые информационные входы первого - третьего сумматоров соединены соответственно с выходами первого и второго сдвигателей и выходом третьего регистра, второй информационный вход третьего сумматора сое динен с выходом блока пам ти, блок управлени  содержит регистр кода операции , генератор импульсов, триггер и элемент И-НЕ, блок анализа состо ни  содержит коммутатор, однор дный узел пам ти, триггер, узел буферной пам ти и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, информационный вход регистра кода операции блока управлени  соединен с шиной кода операции устройства, информационный выход регистра кода операции блока управлени  соединен с первым адресным входом одноразр дного узла пам ти блока анализа состо ни  и управл ющим входом коммутатора блока анализа состо ни , информационные входы которого соединены с выходами первого - третьего сумматоров, запускающий вход устройства соединен с управл ющим входом регистра кода операции блока управлени , входом запуска генератора импульсов блока управлени  и установочными входами триггера блока управлени  и триггера блока анализа состо ни , выход генератора импуль сов блока управлени  соединен с синх- ровходами регистров узла буферной пам ти блока анализа состо ни , триггера блока управлени  и триггера блока анализа состо ни , выход элемента И-НЕ блока управлени  соединен с управл ющими входами регистров, выход узла пам ти блока анализа состо ни  соединен с первым-входом элемента ИСКГГОЧАЩЕЕ ИЛИ блока анализа состо  ни , выходы уэла пам ти и элемента ИСКЛЮЧАЩЕЕ ИЛИ блока анализа состо ни  подключены к управл ющим входам первого - третьего сумматоров, первый вход элемента И-НЕ блока управлени  соединен с выходом триггера блока управлени , первый выход узла буферной пам ти блока .анализа состо ни  соединен с адресной щиной устройства, управл емые входь сдвигателей и адресный вход блока пам ти соединены с шиной устройства, сумматоры выполнены в избыточной знакоразр дной системе счислени , в блок анализа состо ни  введены узел приоритета и шифратор , причем выходы первого и второго регистров соединены с первыми информационными входами четвертого и п того сумматоров, вторые информационные входы которых соединены с выходами соответственно первого и второго сумматоров , выходы четвертого и п того сумматоров подключены к информационным входам соответственно второго и первого сдвигателей, вьгход коммутатора блока анализа состо ни  соединен с входом узла приоритета,блока анализа состо ни , информационный выход которого подключен к входу шифратора блока анализа состо ни , выход которого соединен с информационным входом узла буферной пам ти блока анализа состо ни , второй выход которого подключен к второму адресному входу одноразр дного узла пам ти блока анализа состо ни , управл ющий выход узла приоритета блока анализа состо ни  подключен к информационному входу триггера блока анализа состо ни , выход которого соединен с вторым входом элемента VI-HE и информационным входом триггера блока управлени , второй вход элемента ИСКЛЮЧАЩЕЕ ИЛИ блока анализа состо ни  соединен с адресной шиной устройства, дополнительный выход регистра кода операции блока управлени  подключен к стробирующему входу блока пам ти. На фиг. 1 изображена блок-схема устройства дл  вычислени  элементарных функций; на фиг. 2 - принципиальна  схема блок управлени , вариант; на фиг. 3 - функциональна  схема блока анализа состо ни , вариант. Устройство содержит (фиг. 1) регистры 1 - 3, сдвигатели -5, сумматоры 6-10, блок пам ти 11, блок управлени  12 и блок анализа состо ни  13. Тактирующий и операционный входы блока анализа состо ни  13 соединены с выходами блока управлени  12, один вход которого соединен с в 1ходом блока анализа состо ни  13, другой - с управл ющими входами блока пам ти 11 и сдвигателей 4, 5. Входы управлени  каждого из регистров 1 - 3 соединены соответственно с выходом 14 блока управлени  и информационной шиной 15 устройства, управл юща  шина 16 которого соединена с входом блока управлени  12. Выходы сумматоров 6-8 соединены с информа ционным входом блока анализа состо ки  13 по шине, а с входами регистров 1 - 3 непосредственно. Выход регистра 3 соединен с входом сумматора 8, вход которого соединен с выходом блока пам ти 11, Управл ющие входы сумматоров 6-8 соединены с выходом блока анализа состо ни  13. Выходы сумматоров 6 и 7 соединены с входами сумматоров 9 и 10 соответственно, выходы которых через сдвигатели 4 и 5 соединены с вторыми .входами сумматоров 6 и 7 соответственно, входы которых соединены с вькодами регистров 2 и 1 соответственно, выходы которых соединены с входами сумматоров 10 и 9 соответственно, причем строби рующий вход блока пам ти 11 соединен с выходом блока управлени  12, вход запуска которого 17 соединен с входом запуска устройства. Последовательность работы устройства состоит в задании, в вир,е кодов данных по информадионной шине 15, кода операций и запускающего сигнала по управл ющей щине 16 и съеме, в виде кодов, данных регистров 1 - 3 после формировани  импульсного сигна ла по выходу блока анализа состо .ни  13. Работа устройства основьюаетс  на следующих рекуррентных соотношени х x,,x-,.g,-24,v.,,V, 4;,,Y,t,-2-4x i UO; , .. ,. где Xj, У, и переменные, фор мируемые на выходах сумматоров 6 - 8 соответственно; X , У и L, - переменные считыва емые регистров 1 - 3 соответственно; i - индекс итерации на которой осуществл етс  интегрирование с машинным шагом по независимо му аргументу (3) и истинным шагом С, по независимому аргументу, равным 2ЛНЬ4 2 -±1 - знак итерации, формируемый блоком анализа состо ни  13. Соотношени  (1) - (4) точно, без деформации В вектора решени  описывают процедуру получени  наборов элементарных функций. Блок управлени  12 содержит (фиг.2) регистр кода операций 18, управл ющий триггер 19, генератор импульсов 20, элемент И-НЕ 21 и дополнительный выход регистра кода операции 18 (строб), на вход которого с управл ющей шины 16 устройства поступает сигнал Р . На вход 23 блока управлени  поступает сигнал Рл . Вход запуска 17 соединен со стробирующим входом регистра кода операций 18, с входом обнулени  управл ющего триггера 19 и с входом блокировки генератора импульсов 20. В исходном состо нии сигнал Р;| имеет высокий уровень, поэтому элемент НЕ 22 выдает сигнал низкого уровн , устанавливающий элементы блока управлени  12 в начальное нулевое состо ние . При вычислении набора элементарных функций задатчик (например, центральный процессор) по информационной щине - 15 устройства выставл ет исходные данные, а по управл ющей щине 16 - код операций (КОП). Через некоторое врем , определ емое параметрами элементов устройства, задатчик формирует сигнал Р. низкого уровн  , который по управл ющей шине 16 поступает на вход блока управлени  12, т.е. на элемент НЕ 22. С выхода элемента НЕ 2.2 положительный сигнал разрещает занесение КОП в регистр кода операций 18, а также деблокирует управл ющий триггер 19 и генератор импульсов 20, который начинает формировать серию импульсов. Вход 23 блока управлени  12 соединен с входом управл ющего триггера 19 и одним из входов элемента И-НЕ 21, поэтому при поступлении с выхода блока анализа состо ни  13 сигнала Р , имеющего высокий уровень в исходном состо нии устройства и в начальных циклах его работы, по выходу 14 блока управле- ни  12 формируетс  сигнал Сд низкого уровн . Поступа  на управл ющие входы регистров 1-3, этот сигнал подготавливает их к занесению информации, поступающей по информационным шинам 15 на первые входы регистров. Сигнал, поступающий из блока управлени  12 также с выхода 14 на управл ющие

(стробирующие) входы регистров , положительным фронтом (окончанием импульса) разрешает занесение информации в эти регистры из информационной шины 15. Этим же фронтом управл ющий триггер 19 блока управлени  12 переводитс  в единичное состо ние (так как Рл имеет высокий уровень) , формиру  сигнал Сд высокого уровн , который, поступа  на управл ющие входы регистров 1-3, обеспечивает с приходом каждого положительного фронта серии занесение информации по BTopbw входам регистров.

С одного из выходов регистра кода операций 18 блока управлени  12 снимаетс  сигнал С, который, поступа  с выхода блока управлени  12 на стробирующий вход блока пам ти 11, разрешает или запрещает считывание из него информации с константах С (4), что необходимо дл  организации режима непрерывного генерировани  функций с дискретно управл емым щагом.

Блок анализа состо ни  13 содержит (фиг, 3) коммутатор 24, узел буферной пам ти 25, одноразр дный узел пам ти 26, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 27, триггер 28, узел приоритета 29 и шифратор 30. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 27  вл етс  выходом блока анализа состо ни , тактирующий вход которого соединен с синхронизирующими входами узла буферной пам ти 25 и триггера 28, информационный вход которого соединен с выходом нул  узла буферной пам ти 25, выход младших разр дов которого соединен с одним адресным входом одноразр дного узла пам ти 26, другой адресный вход которого соединен с адресным входом коммутатора 24 и -операционным входом блока анализа состо ни  13, информационный вход 17 которого соединен с информационными входами коммутатора 24, выход которого соединен с информационным входом узла буферной пам ти 25, выходы старших разр дов которого соединены с выходом блока анализа состо ни  13, соединенным с операционным входом блока анализа состо ни  и одним входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 27, другой вход которого соединен с выходом одноразр дного узла пам ти 26 и выходом блока анализа состо ни  13, по шине соединенным с выходом, элемента ИСКПЮЧАКЩЕЕ ИЖ 27. Выход коммутатора 24 подключен к вхо3225

.ду узла приоритета .29, информационный выход которого подключен к входу шифратора 30, выход которого подключен к входу узла буферной пам ти 25, 5 управл ющий выход узла приоритета 29 подключен к дополнительному информационному входу триггера 28. КОП с регистра кода операций 18 блока управлени  12 вместе с инверсным сигналом to PJ через выход поступает по операционному входу в блок анализа состо ни  13, в котором в соответствии с КОП выбираетс  канал коммутатора 24. Кроме того, сигналы КОП  вл ютс  час5 тью адреса одноразр дного узла пам ти

26,а один из разр дов КОП (-qu) кодирующий величину q( дл  тригонометрических функций, - дл  гиперболических функ0 ций, а также экспоненциальных), поступает на элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

27,с выхода которого через выход блока анализа состо ни  13 выдаетс  сигнал на сумматор 6 дл  управлени 

5 знаком операции - сложение или вычитание . Кроме того, разр д КОП через выход блока анализа состо ни  13 поступает на управл ющий вход блока пам ти 11 в качестве части адреса дл  выQ бора типа константы (4). Инверсный сигнал Р, подаетс  на установочный вход триггера 28 дл  сброса в исходное состо ние после окончани  вычислений .

С выходов коммутатора 24 на вход узла буферной пам ти 25 поступают данные с первого выхода одного из сумматоров 6-8. Узел 25 осуществл ет формирование знака числа и адреса

,. старшего единичного разр да. Так как каждый разр д сумматоров дл  двоичного избыточного кодировани  (1, О, 1) представлен в виде двух разр дов (1 -1-код 10; 00; +1код 01), то при подсоединении этих кодов к узлу 25 по приоритету, начина  от старших разр дов, выходной код этого элемента будет содержать младший разр д, фиксирующий знак анализируемого числа, и старшие разр -

ды, представл ющие код номера значащего разр да, т.е. двоичный пор док числа. Знак анализируемого числа поступает в одноразр дный узел пам ти 26 дл  формировани  , , обеспечива 

5 сходимость процессов вьгчислений в различных квадрантах пространства допустимых областей определени  функций . Старшие разр ды , поступают по второму выходу блока анализа сос то ни  13 на управл ющие входы сдви гателей 4, 5 и блока пам ти 11 дл  задани  соответственно кода сдвига, т.е. Н, и адреса константы истинного шага по формуле (4). В случае, когда анализируемое чис ло равно О, то на нулевом выходе узла буферной пам ти 25 формируетс  сигнал низкого уровн , который по серии Со .переписываетс  в триггер 28, а единичного выхода которого фор мируетс  сигнал Рл низкого уровн . Поступающий по первому выходу блока анализа состо ни  13 на вход бло ка управлени  12. В этом блоке по сигналу Рл и серии управл ющий триггер 19 устанавливаетс  в нулевое состо ние. Алгоритм работы устройства основываетс  на формировании блоком анализа состо ни  13 значений и Н дл  каждой очередной итерации, перезаписи текущей информации в регистры 1-3 и вычислени  по соотношени м (1)-(2) с анализом очередных парамет ров Г и Н и т.д. до тех пор, пока не будет сформирован сигнал Pg, поступающий также задатчику (цепи выдачи не показаны). Задатчик считывает данные с регистров устройства и снижает сигнал Р , который низким уровнем устанавливает элементы устройства в исходное состо ние. Так как соотношение (1) имеет не вный вид относительно искомых переменных X , и У, , то их пр ма  реа лизаци  в цифровых кодак с целью облегчени  алгоритма функционировани  и обеспечени  устойчивости вычислений требует использовани  специальных способов кодировани  - избыточной знако-разр дной системы счислени , характериззпощейс  тем, что глубина распространени  переноса при выполнении р да операций имеет ограниченную длину р. Если, при замыкании обратных св зей величины сдвигов кодов в сторону младших разр дов пре вышают величину, р , то дл  каждого разр да эквивалентна  схема вычислений несмотрй на структурную замкнутость оказываетс  разомкнутой, чем и обеспечиваетс  устойчивость вычислений . В устройстве используетс  один из известных вариантов сумматоров с таким кодированием, выполи юиц1м следующую операцию S()C , где S, А и В представлены в избыточной двоичной системе счислени  1, О, 1; i1, (код О или 1); или 1. Так как дл  такой системы счислени  разр да, то дл  предлагаемого устройства величина индекса итерации с целью обеспечени  устойчивости последовательно соединенных в кольцо сумматора 6, сумматора 9, блока сдвига 4, сумматора 7, сумматора 10 и блока сдвига 3 должна быть не менее 2л ь р, т.е. причем начальный сдвиг осуществл етс  подключением входов сумматоров 9 и 10 к вторым, сдвинутым на константу, выходам сумматоров 6 и 7 и регистров 1 и 2. Данное устройство в зависимости от кода операций позвол ет одновременно формировать следуюа№1е основные наборы функций: операции сложени  - вычитани , сдвига, нормализации числа, функциональное преобразование, функциональное генерирование. Данное устройство, предназначенное дл  ускоренного вычислени  указанных наборо.в функций,  вл етс  многоункциональньгм , реализующим макроко- манды в  зыке высокого уровн , имеет широкую область применени  в качестве центральных и проблемно-ориентированных процессов микро- и мини-ЭВМ общего и специального применени , в том числе дл  решени  задач спектрального анализа сигналов с помощью БПФ, л  преобразовани  пр моугольных координат в сферические и наоборот в системах управлени  движением и робототехнике , дл  вращени  координат и векторов, дл  синтеза криволинейных оверхностей в станках с программным правлением и в других област х.

cpue.1

16

О

/7 о-

. срие.2

4)2

/4.

f/

ю

cpus.3

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ· ФУНКЦИЙ, содержащее три регистра, два сдвигателя, пять сумматоров, блок памяти, блок управления и блок анализа /состояния, причем первые информационные входы регистров соединены с информационной шиной устройства, выходы первого, второго и третьего сумматоров соединены с соответствующими выходами устройства и с вторыми информационными входами соответствующих регистров, первые информационные входы первого, второго и третьего сумматоров соединены соответственно с выходами первого и второго сдвигателей и выходом третьего регистра, второй информационный вход третьего сумматора соединен с выходом блока памяти, при этом блок управления содержит регистр кода операции, генератор импульсов, триггер, элементы И-НЕ, блок анализа состояния содержит коммутатор, одноразрядный узел памяти, триггер, узел буферной памяти и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, при этом информационный вход регистра кода операции блока управления соединен с шиной кода операции устройства, информационный выход регистра кода операции блока управления соединен с первым адресным входом одноразрядного узла памяти блока анализа состояния и управляющим входом коммутатора блока анализа состояния, информационные входы которого соединены с выходами первого, второго и третьего сумматоров, запускающий вход устройства соединен с управляющим входом регистра кода операции блока управления, входом запуска генератора импульсов блока управления и установочными входами триггера блока управления и триггера блока анализа состояния, выход генератора импульсов блока управления соединен с синхровходами регистров узла буферной памяти блока анализа состояния, триггера блока уп-_: q равления и триггера блока анализа состояния, выход элемента И-НЕ блока управления соединен с управляющими входами регистров, выход узла памяти блока анализа состояния соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния, выходы узла памяти и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния подключены к управляющим входам первого, второго и третьего сумматоров, первый вход элемента И-НЕ блока управления .. соединен с выходом триггера блока управления, первый выход узла буферной памяти блока анализа состояния соединен с адресной шиной устройства, управляемые входы сдвигателей и адресный вход блока памяти соединены с адресной шиной устройства, о т л и 1103225 чающееся тем, что, с целью повышения быстродействия, сумматоры выполнены в избыточной знакоразрядной системе счисления, в блок анализа состояния введены узел приоритета и шифратор, причем выходы первого и второго регистров соединены с первыми информационными входами четвертого и пятого сумматоров, вторые информационные входы которых соединены с выходами соответственно первого и второго сумматоров, выходы четвертого и пятого сумматоров подключены к информационным входам соответственно второго и первого сдвигателей, выход коммутатор блока анализа состояния соединен с входом узла приоритета блока анализа состояния, информационный выход которого подключен к входу шиф ратора блока анализа состояния, выход которого соединен с информационным входом узла буферной памяти блока анализа состояния, второй выход которого подключен к второму адресному входу одноразрядного узла памяти блока анализа состояния, управляющий выход узла приоритета блока анализа состояния подключен к информационному входу триггера блока анализа состояния, выход которого соединен с вторым входом элемента И-НЕ и информационным входом триггера блока управления, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния соединен с адресной шиной устройства, дополнительный выход регистра кода операции блока управления подключен к стробирующему входу блока памяти.