CN113434115B - 一种浮点数尾数域余数运算电路及方法 - Google Patents

一种浮点数尾数域余数运算电路及方法 Download PDF

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Abstract

本发明为一种浮点数尾数域余数运算电路及方法，包括乘法余数码运算电路和取反结果余数运算电路，乘法余数码运算电路包括两个第一输入组件、一个模乘法器及一层或多层第一模加器组件。取反结果余数运算电路包括一个第二输入组件、一个模减法器及一层或多层第二模加器组件。本发明的优点是：基于算法的推导，采取等效位移再划分的方式，解决了浮点乘法不能直接利用模运算中乘法分配律的问题，极大优化了尾数乘法、减法带来的面积开销；采取等效模减运算优化了取非运算在模运算带来的面积开销。

Description

一种浮点数尾数域余数运算电路及方法
技术领域
本发明涉及计算机浮点数乘加校验设计领域，尤其涉及一种浮点数尾数域余数运算电路及方法。
背景技术
浮点乘加部件(FMA)逻辑复杂、时序紧张，其可靠运行能力对全芯片影响巨大。通过对FMA部件进行实时检错，可实现进一步的容错操作。
在FMA部件中，由于浮点运算过程中涉及非数、非规格化数处理等复杂操作，检错编码和算法设计要考虑上百种情况，非常复杂。
FMA部件可以支持对乘法和加法的融合运算，一轮执行后完成可以完成Y＝A×B+C形式的运算。浮点数由符号位、指数部分和尾数部分组成。其中，尾数运算部分由于位数占比高，运算操作复杂，占浮点乘加运算的绝大部分。浮点乘加尾数运算计算复杂度为O(nlogn)，计算时间对位数敏感。浮点乘加部分包含C尾数相应部分余数码、乘法对应部分余数码和进位丢弃部分的计算
以双精度浮点为例，记浮点数A的隐藏位HA,浮点数A的尾数浮点数B的隐藏位HB,浮点数B的尾数/> 浮点数C的隐藏位HC,浮点数C的尾数/> 浮点数C因对齐移位丢弃的尾数为/>浮点数C的对齐移位数为ASC(Align Shift Count)ASC≤163，幅值相减标记为SUB，sticky位为ST。Q为A×B尾数幅值大于C移位对齐后尾数幅值的标记，j为乘法对应部分二进制表示中低位0的位数。尾数计算内部结果可以表示为：
若直接对上式进行模运算获取尾部部分余数会需要大量的面积开销。
发明内容
本发明主要解决了传统浮点数尾数域余数运算问题，提供了一种能够减小尾数乘法、减法所需面积开销的一种浮点数尾数域余数运算电路及方法。
本发明解决其技术问题所采用的技术方案是，一种浮点数尾数域余数运算电路，包括乘法余数码运算电路，所述乘法余数码运算电路包括：
两个第一输入组件，用于输入两个二进制数，第一输入组件将输入的二进制数划分为多个同位宽二进制数；
模乘法器，用于输出余数码；
一层或多层第一模加器组件，设置在第一输入组件与模乘法器之间；
每一层所述第一模加器组件包括一个或多个第一模加法器；
最上层的第一模加法器的两个输入为相邻的两个同位宽二进制数，其余每一层第一模加法器的输入为上一层相邻的两个第一模加法器的输出，最下层的第一模加法器的输出为模乘法器的输入。
采用先取模再模乘的方法，相比于先相乘再取模所需能够较大的节省余数生产部件的硬件开销。
作为上述方案的一种优选方案，还包括取反结果余数运算电路，所述取反结果余数运算电路包括：
一个第二输入组件，用于输入一个二进制数，第二输入组件将输入的二进制数划分为多个同位宽二进制数；
模减法器，用于取反结果余数码；
一层或多层第二模加器组件，设置在第二输入组件与模减法器之间；
每一层所述第二模加器组件包括一个或多个第二模加法器；
最上层的第二模加法器的两个输入为相邻的两个同位宽二进制数，其余每一层第二模加法器的输入为上一层相邻的两个第二模加法器的输出，模减法器的被减数为|2N-1|A，减数为最下层的第二模加法器的输出，其中N为二进制数的长度，所述第二模加法器为模A加法器。采取等效模减运算优化了取非运算在模运算带来的面积开销。
作为上述方案的一种优选方案，所述第一模加法器为模M加法器，模乘法器为k×k位模M乘法器，M＝2k-1。
本发明还提供一种浮点数尾数域余数运算方法，包括乘法部分余数码运算、C尾数部分余数码运算和进位丢弃部分运算，所述乘法部分余数码运算包括以下步骤：
S1：将拆分为等位宽的多个二进制数，并列进行模加运算，HA为浮点数A的隐藏位,/>为浮点数A的尾数；
S2：将并列进行的一个或多个模加运算的输出进行模加运算；
S3：重复步骤S2直到仅剩一个输出；
S4：用替换/>执行步骤S1-S3，HB为浮点数B的隐藏位,/>为浮点数B的尾数；
S5：对最终得到的两个输出进行模乘运算，将模乘运算结果作为乘法部分余数码。
作为上述方案的一种优选方案，当(1-Q)×SUB＝1时，乘法部分余数码运算结果为
；当(1-Q)×SUB≠1时，乘法部分余数码运算结果为
，其中SUB为幅值相减标记，Q为A×B尾数幅值大于C移位对齐后尾数幅值的标记。
作为上述方案的一种优选方案，所述C尾数部分余数码运算包括第一部分运算和第二部分运算，当Q&(SUB)＝1时，第一部分运算结果为
，第二部分运算结果为
；当Q&(SUB)≠1时，第一部分运算结果为
，第二部分运算结果为
其中，表示按位模2加，HC为浮点数C的隐藏位，/>为浮点数C的尾数，浮点数C因对齐移位丢弃的尾数为/>ASC为浮点数C的对齐移位数，ST为sticky位，addzero＝k-|j|k，j为乘法对应部分二进制表示中低位0的位数，乘法对应部分二进制表示为
。
作为上述方案的一种优选方案，当Carry＝1时，进位丢弃部分运算结果为当Carry≠1时，进位丢弃部分运算结果为0。
作为上述方案的一种优选方案，进行取反操作时，采用取反结果余数运算电路对减数部分进行运算，运算包括以下步骤：
S01：将进行取反操作的数拆分为等位宽的多个二进制数并联进行模加运算；
S02：将并列进行的一个或多个模加运算的输出进行模加运算；
S03：重复步骤S02直到仅剩一个输出；
S04：以|2N-1|A为被减数，以步骤S03的输出为减数进行模减运算。
本发明的优点是：基于算法的推导，采取等效位移再划分的方式，解决了浮点乘法不能直接利用模运算中乘法分配律的问题，极大优化了尾数乘法、减法带来的面积开销；采取等效模减运算优化了取非运算在模运算带来的面积开销。
附图说明
图1为实施例中的乘法余数码运算电路示意图。
图2为现有技术的乘法余数码运算电路示意图。
图3为实施例中的取反结果余数运算电路示意图。
图4为现有技术的取反结果余数运算电路示意图。
图5为浮点数余数校验模块的结构示意图。
具体实施方式
下面通过实施例，并结合附图，对本发明的技术方案作进一步的说明。
实施例：
本实施例一种浮点数尾数域余数运算电路，用于实现浮点数尾数域的快速计算，主要包括乘法余数码运算电路和取反结果余数运算电路，如图1所示，乘法余数码运算电路包括：两个第一输入组件、一个模乘法器及一层或多层第一模加器组件。
第一输入组件用于输入两个二进制数，第一输入组件将输入的二进制数划分为多个同位宽二进制数，本实施例中，第一输入组件的输入分别为和/>HA为浮点数A的隐藏位,/>为浮点数A的尾数，HB为浮点数B的隐藏位,/>为浮点数B的尾数。
模乘法器为模乘法器为k×k位模M乘法器，M＝2k-1，用于输出余数码；第一模加器组件，设置在第一输入组件与模乘法器之间，每一层所述第一模加器组件包括一个或多个第一模加法器，第一模加法器为模M加法器。
最上层的第一模加法器的两个输入为相邻的两个同位宽二进制数，其余每一层第一模加法器的输入为上一层相邻的两个第一模加法器的输出，最下层的第一模加法器的输出为模乘法器的输入。
如图2所示，为传统的对乘法部分进行运算的运算电路，包括两个输入端、一个64位×64位的乘法部件、一个华莱士树部件、一个进位传播加法器和若干层模加法器，占用大量的面积开销。
本实施例中，为了有效利用余数域乘法分配率降低乘法操作硬件开销，本文简化乘法部分对应二进制码，将sub指示位、steaky位的影响移至加数C对应余数码计算。简化后乘法对应部分二进制表示为
其中，j为乘法对应部分二进制表示中低位0的位数，本实施例中取j＝3，M＝2k-1。根据余数码基本原理，对于n位的二进制数X＝(xn-1,xn-2,…,x1,x0)，若n＝mk，可得其中/>即
根据该结论，当j能够被k整除时，乘法对应部分余数码等于|23|M和二者的模加结果。通过模运算的乘法分配率可知尾数乘法余数码计算中
，即这部分余数码的求解可以先对两个乘数的尾数求模再相乘、取模得到。
当3即23的幂不能被k整除时，可在等式两边同时乘以2addzero，addzero＝k-|3|k，从而进行划分并快速求解余数。
因此，可以用图1中的运算电路代替图2中的运算电路来计算乘法对应余数码。
如图3所示，取反结果余数运算电路包括：一个第二输入组件、一个模减法器及一层或多层第二模加器组件。
第二输入组件，用于输入一个二进制数，第二输入组件将输入的二进制数划分为多个同位宽二进制数；模减法器，用于输出取反结果余数码；第二模加器组件，设置在第二输入组件与模减法器之间。每一层第二模加器组件包括一个或多个第二模加法器。
最上层的第二模加法器的两个输入为相邻的两个同位宽二进制数，其余每一层第二模加法器的输入为上一层相邻的两个第二模加法器的输出，模减法器的被减数为|2N-1|A，减数为最下层的第二模加法器的输出，其中N为二进制数的长度，所述第二模加法器为模A加法器。
根据取反运算变换公式
可知，对于位数长度为N的二进制有符号数的值等同于2N-1-X。因此，尾数部分计算中/>的余数码/>值和||2N-1|A-|X|A|A相同，||2N-1|A-|X|A|A计算可以基于模减器实现。因为模减操作实现的余数码计算可基于扩展位数前的尾数，相应检错部件开销小，所以本实施例中选择模减器作为余数码生成的部件。
当SUB的值为1时，
和
部分为取反操作，需要处理扩展数取反部分的余数求解，传统的运算电路如图4所示，以位长为扩展两倍为例，扩展后数的余数生成逻辑较扩展前数的余数生成逻辑需要增加1倍面积开销，1倍功耗开销，生成路径上也会增加1层模加器、1层反向器的延时。而图3中的运算电路较扩展前数的余数生成逻辑的面积开销和功耗开销基本不变。
对应的，本实施还提供一种浮点数尾数域余数运算方法，包括乘法部分余数码运算、C尾数部分余数码运算和进位丢弃部分运算。
乘法部分余数码运算包括以下步骤：
S1：将拆分为等位宽的多个二进制数，并列进行模加运算，HA为浮点数A的隐藏位,/>为浮点数A的尾数；
S2：将并列进行的一个或多个模加运算的输出进行模加运算；
S3：重复步骤S2直到仅剩一个输出；
S4：用替换/>执行步骤S1-S3，HB为浮点数B的隐藏位,/>为浮点数B的尾数；
S5：对最终得到的两个输出进行模乘运算，将模乘运算结果作为乘法部分余数码。
C尾数部分余数码运算分为两部分运算，第一部分为对
中的
进行计算，当p为任意自然数时，X在右移p位中丢弃部分为X’,则X算数右移p位取模后结果为|(X-X’)|M模乘即
根据上述公式，在进行第一部分运算时，可做如下变换
在求取余数码时，首先分别计算和/>再对这两部分做模乘运算，即
第二部分则为对的余数码求解，因乘法部分中在等式两边同时乘以2addzero，所以第二部分为/>
当(1-Q)×SUB＝1时，乘法部分余数码运算结果为
；当(1-Q)×SUB≠1时，乘法部分余数码运算结果为
，其中SUB为幅值相减标记，Q为A×B尾数幅值大于C移位对齐后尾数幅值的标记。
当Q&(SUB)＝1时，第一部分运算结果为
，第二部分运算结果为
；当Q&(SUB)≠1时，第一部分运算结果为
，第二部分运算结果为
其中，表示按位模2加，HC为浮点数C的隐藏位，/>为浮点数C的尾数，浮点数C因对齐移位丢弃的尾数为/>ASC为浮点数C的对齐移位数，ST为sticky位，addzero＝k-|j|k，j为乘法对应部分二进制表示中低位0的位数。
当Carry＝1时，进位丢弃部分运算结果为当Carry≠1时，进位丢弃部分运算结果为0。Carry为尾数内部结果的最高位向上的进位。
进行取反操作时，采用取反结果余数运算电路进行运算，运算包括以下步骤：
S01：将进行取反操作的数拆分为等位宽的多个二进制数并联进行模加运算；
S02：将并列进行的一个或多个模加运算的输出进行模加运算；
S03：重复步骤S02直到仅剩一个输出；
S04：以|2N-1|A为被减数，以步骤S03的输出为减数进行模减运算。
图5为基于本实施例中浮点数尾数域余数运算方法的浮点数余数校验模块的结构示意图，利用乘法余数码运算电路实现余数域乘法的快速运算，利用取反结果余数运算电路实现余数域加/减法中减法的快速运算。
本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

Claims (8)

1.一种浮点数尾数域余数运算电路，包括乘法余数码运算电路，其特征是：所述乘法余数码运算电路包括：
两个第一输入组件，用于输入两个二进制数，第一输入组件将输入的二进制数划分为多个同位宽二进制数；
模乘法器，用于输出余数码；
一层或多层第一模加器组件，设置在第一输入组件与模乘法器之间；
每一层所述第一模加器组件包括一个或多个第一模加法器；
最上层的第一模加法器的两个输入为相邻的两个同位宽二进制数，其余每一层第一模加法器的输入为上一层相邻的两个第一模加法器的输出，最下层的第一模加法器的输出为模乘法器的输入。
2.根据权利要求1所述的一种浮点数尾数域余数运算电路，其特征是：还包括取反结果余数运算电路，所述取反结果余数运算电路包括：
一个第二输入组件，用于输入一个二进制数，第二输入组件将输入的二进制数划分为多个同位宽二进制数；
模减法器，用于输出取反结果余数码；
一层或多层第二模加器组件，设置在第二输入组件与模减法器之间；
每一层所述第二模加器组件包括一个或多个第二模加法器；
最上层的第二模加法器的两个输入为相邻的两个同位宽二进制数，其余每一层第二模加法器的输入为上一层相邻的两个第二模加法器的输出，模减法器的被减数为|2N-1|A，减数为最下层的第二模加法器的输出，其中N为二进制数的长度，所述第二模加法器为模A加法器。
3.根据权利要求1所述的一种浮点数尾数域余数运算电路，其特征是：所述第一模加法器为模M加法器，模乘法器为k×k位模M乘法器，M＝2k-1。
4.一种浮点数尾数域余数运算方法，采用权利要求1～3任一所述的浮点数尾数域余数运算电路，包括乘法部分余数码运算、C尾数部分余数码运算和进位丢弃部分运算，其特征是：所述乘法部分余数码运算包括以下步骤：
S1：将拆分为等位宽的多个二进制数，并列进行模加运算，HA为浮点数A的隐藏位,/>为浮点数A的尾数；
S2：将并列进行的一个或多个模加运算的输出进行模加运算；
S3：重复步骤S2直到仅剩一个输出；
S4：用替换/>执行步骤S1-S3，HB为浮点数B的隐藏位,/>为浮点数B的尾数；
S5：对最终得到的两个输出进行模乘运算，将模乘运算结果作为乘法部分余数码。
5.根据权利要求4所述的一种浮点数尾数域余数运算方法，其特征是：当(1-Q)×SUB＝1时，乘法部分余数码运算结果为
；
当(1-Q)×SUB≠1时，乘法部分余数码运算结果为
，
其中SUB为幅值相减标记，Q为A×B尾数幅值大于C移位对齐后尾数幅值的标记。
6.根据权利要求5所述的一种浮点数尾数域余数运算方法，其特征是：所述C尾数部分余数码运算包括第一部分运算和第二部分运算，当Q&(SUB)＝1时，第一部分运算结果为
，
第二部分运算结果为
；
当Q&(SUB)≠1时，第一部分运算结果为
，
第二部分运算结果为
其中，表示按位模2加，HC为浮点数C的隐藏位，/>为浮点数C的尾数，浮点数C因对齐移位丢弃的尾数为/>ASC为浮点数C的对齐移位数，ST为sticky位，addzero＝k-|j|k，j为乘法对应部分二进制表示中低位0的位数，k为模乘法器的位数，乘法对应部分二进制表示为
。
7.根据权利要求5所述的一种浮点数尾数域余数运算方法，其特征是：当Carry＝1时，进位丢弃部分运算结果为k为模乘法器的位数，当Carry≠1时，进位丢弃部分运算结果为0，Carry为尾数内部结果的最高位向上的进位。
8.根据权利要求4所述的一种浮点数尾数域余数运算方法，其特征是：进行取反操作时，采用取反结果余数运算电路进行运算，运算包括以下步骤：
S01：将进行取反操作的数拆分为等位宽的多个二进制数并联进行模加运算；
S02：将并列进行的一个或多个模加运算的输出进行模加运算；
S03：重复步骤S02直到仅剩一个输出；
S04：以|2N-1|A为被减数，其中N为二进制数的长度，以步骤S03的输出为减数进行模减运算。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8645449B1 (en) * 2009-03-03 2014-02-04 Altera Corporation Combined floating point adder and subtractor
US9552189B1 (en) * 2014-09-25 2017-01-24 Altera Corporation Embedded floating-point operator circuitry
CN110688094A (zh) * 2019-09-12 2020-01-14 无锡江南计算技术研究所 一种基于并行循环压缩的余数运算电路及方法
CN112732220A (zh) * 2019-10-14 2021-04-30 安徽寒武纪信息科技有限公司 用于浮点运算的乘法器、方法、集成电路芯片和计算装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8606840B2 (en) * 2010-03-17 2013-12-10 Oracle International Corporation Apparatus and method for floating-point fused multiply add
US9405728B2 (en) * 2013-09-05 2016-08-02 Altera Corporation Floating-point adder circuitry
GB2576536B (en) * 2018-08-22 2021-05-05 Imagination Tech Ltd Float division by constant integer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8645449B1 (en) * 2009-03-03 2014-02-04 Altera Corporation Combined floating point adder and subtractor
US9552189B1 (en) * 2014-09-25 2017-01-24 Altera Corporation Embedded floating-point operator circuitry
CN110688094A (zh) * 2019-09-12 2020-01-14 无锡江南计算技术研究所 一种基于并行循环压缩的余数运算电路及方法
CN112732220A (zh) * 2019-10-14 2021-04-30 安徽寒武纪信息科技有限公司 用于浮点运算的乘法器、方法、集成电路芯片和计算装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Design of residue generators with CLA compressor trees and multi-bit EAC;Piotr Patronik等;《proceedings of the 8th latin american symposium on circuits & system》;1-4 *

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