JP4290203B2 - リダクションアレイの装置および方法 - Google Patents
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Description
S=d3 XOR ((d0 XOR d1) XOR (d2 XOR Cin))
に従って生成する。
(i) (d0 XOR d1) XOR (d2 XOR Cin)が真のとき、ブール論理式
C=di or Cin
に従って生成してもよい。また、
(ii) (d0 XOR d1) XOR (d2 XOR Cin)が偽のとき、ブール論理式
C=d3
に従って生成してもよい。なお、本明細書において小文字で記される「or」は、論理和ではなく、いずれかであることを示す。
Cout=d0・d1+d1・d2+d0・d3
に従って生成してもよい。
セレクタ回路104は、信号線108上の符号化されたビットの組を受けるとともに、被乗数および乗数の部分積の各ビットを生成するために、被乗数110に含まれるビットの組を受ける。好ましい実施の形態において、セレクタ回路104はマルチプレクサとして機能し、それぞれのセレクタ動作は、被乗数に含まれる基数2のビットの組を入力(すなわち被セレクト信号)として受け、乗数に含まれる基数2のビットの組をセレクト信号として利用する。ある乗数に含まれる基数2のビットの組に対するセレクタ動作の出力の集合は、部分積となる。
x+y+z=2C+S
したがって、たとえば、3対2圧縮回路124への入力x、y、zが1、1、1の場合、3対2圧縮回路124は、2C+S=3となるCおよびSを生成する。すなわち、C=1、S=1である。同様の解析が、その他のx、y、zの組み合わせに適用できる。
C=x・y+y・z+x・z
論理ゲート132は、以下のブール演算式にしたがって、セーブ出力Sを生成する。
S=z XOR (x XOR y)
ここで、単位遅延の考え方を導入すると、多数決回路130の信号伝搬遅延は、1.0、論理ゲート132の信号伝搬遅延は1.5+1.5=3.0と表現することができる。これらのリダクションアレイ回路120の伝搬遅延については、後に考察する。
Cout=d0・d1+d1・d2+d0・d3
なお、4対2圧縮回路128としては、図5の回路に代えて従来の図6の回路を使用してもよい。
S=d3 XOR((d0 XOR d1) XOR (d2 XOR Cin))
ここで、Cinは、リダクションアレイ回路120内で隣接する圧縮回路から出力されるビットストリームのキャリー入力である。
(d0 XOR d1) XOR (d2 XOR Cin)
マルチプレクサ回路140の出力は、論理ゲート136の出力が真(=1、すなわちハイレベル)のとき、
C=di or Cin
となる。ここで「or」は、いずれか一方であることを示す。すなわち、Cは、d0〜d2もしくはCinのいずれか1つを示す。反対に、マルチプレクサ回路140の出力は、論理ゲート136の出力が偽(=0、すなわちローレベル)のとき、
C=d3
となる。なお、図2のリダクションアレイ回路120には、3つの4対2圧縮回路が含まれるが、すべての4対2圧縮回路について、(di or Cin)としてどの信号を設定するかは同一とする。
Claims (10)
- 少なくとも3つの部分積のビットストリームを受け、キャリーセーブ出力対を生成する4対2圧縮回路であって、
4つの部分積のビットストリームをd0、d1、d2、d3とし、同じ部分積リダクションアレイ内の隣接する圧縮回路からのキャリー入力のビットストリームをCinとするとき、
前記キャリーアウト出力対の一部であるセーブ出力Sを、ブール論理式
S=d3 XOR ((d0 XOR d1) XOR (d2 XOR Cin))
に従って生成する論理ゲートを備えることを特徴とする4対2圧縮回路。 - diを、d0、d1、d2あるいはd3のいずれかとしたとき、
前記キャリーセーブ出力対の一部であるキャリー出力Cを、
(i) (d0 XOR d1) XOR (d2 XOR Cin)が真のとき、ブール論理式
C=di or Cin
に従って生成し、
(ii) (d0 XOR d1) XOR (d2 XOR Cin)が偽のとき、ブール論理式
C=d3
に従って生成するマルチプレクサ回路をさらに備えることを特徴とする請求項1に記載の4対2圧縮回路。 - 同じ部分積リダクションアレイ内の隣接する圧縮回路に受け渡すべきキャリー出力Coutを、ブール演算式
Cout=d0・d1+d1・d2+d0・d3
に従って生成する多数決回路をさらに備えることを特徴とする請求項1または2に記載の4対2圧縮回路。 - 部分積を積算するリダクションアレイであって、
3つの部分積のビットストリームを受け、第1のキャリーセーブ出力対C1、S1を生成する3対2圧縮回路と、
第1の4つの部分積のビットストリームを受け、第2のキャリーセーブ出力対C2、S2を生成する第1の4対2圧縮回路と、
第2の4つの部分積のビットストリームを受け、第3のキャリーセーブ出力対C3、S3を生成する第2の4対2圧縮回路と、
を備え、
前記3対2圧縮回路のキャリー出力C1は、前記第1の4対2圧縮回路に対する前記部分積の入力のひとつとして結合され、前記3対2圧縮回路のキャリー出力S1は、前記第2の4対2圧縮回路に対する前記部分積の入力のひとつとして結合されることを特徴とするリダクションアレイ。 - 前記第1、第2の4対2圧縮回路の少なくともひとつは、4つの部分積のビットストリームをd0、d1、d2、d3とし、隣接する圧縮回路からのキャリー入力のビットストリームをCinとするとき、
前記キャリーセーブ出力対の一部である前記セーブ出力Sを、ブール論理式
S=d3 XOR ((d0 XOR d1) XOR (d2 XOR Cin))
に従って生成することを特徴とする請求項4に記載のリダクションアレイ。 - 前記第1、第2の4対2圧縮回路の少なくともひとつは、diを、d0、d1、d2あるいはd3のいずれかとしたとき、
前記キャリーセーブ出力対の一部であるキャリー出力Cを、
(i) (d0 XOR d1) XOR (d2 XOR Cin)が真のとき、ブール論理式
C=di or Cin
に従って生成し、
(ii) (d0 XOR d1) XOR (d2 XOR Cin)が偽のとき、ブール論理式
C=d3
に従って生成するマルチプレクサ回路をさらに備えることを特徴とする請求項5に記載のリダクションアレイ。 - 隣接する圧縮回路に受け渡すべきキャリー出力Coutを、ブール演算式
Cout=d0・d1+d1・d2+d0・d3
に従って生成する多数決回路をさらに備えることを特徴とする請求項5に記載のリダクションアレイ。 - 4つの部分積のビットストリームを積算し、キャリーセーブ出力対を生成する方法であって、
前記4つの部分積のビットストリームをd0、d1、d2、d3とし、同じ部分積リダクションアレイ内の隣接する圧縮回路からのキャリー入力のビットストリームをCinとするとき、
前記キャリーアウト出力対の一部であるセーブ出力Sを、ブール論理式
S=d3 XOR ((d0 XOR d1) XOR (d2 XOR Cin))
に従って生成するステップを備えることを特徴とする方法。 - diを、d0、d1、d2あるいはd3のいずれかとしたとき、
前記キャリーセーブ出力対の一部であるキャリー出力Cを、
(i) (d0 XOR d1) XOR (d2 XOR Cin)が真のとき、ブール論理式
C=di or Cin
に従って生成し、
(ii) (d0 XOR d1) XOR (d2 XOR Cin)が偽のとき、ブール論理式
C=d3
に従って生成するステップをさらに備えることを特徴とする請求項8に記載の方法。 - 同じ部分積リダクションアレイ内の隣接する圧縮回路に受け渡すべきキャリー出力Coutを、ブール演算式
Cout=d0・d1+d1・d2+d0・d3
に従って生成するステップをさらに備えることを特徴とする請求項8または9に記載の方法。
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