JP3096574B2 - 倍精度乗算を実行する方法及び演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、倍精度乗算を実行する
方法及び演算装置に関し、特に単精度乗算器を用いた倍
精度乗算の実行に関するものである。

【０００２】

【従来の技術】近年、通信分野や画像処理分野における
高速かつ大量のデータを対象としたデジタル信号処理を
行なうためのハードウェアの１つとして、高速なデジタ
ル・シグナル・プロセッサ（ＤＳＰ）の開発が進んでい
る。特にＤＳＰでは、乗算命令、積和演算命令等の乗算
系命令を高速に実行できることが要求される。

【０００３】高木直史ほか「冗長２進加算木を用いたＶ
ＬＳＩ向き高速乗算器」（電子通信学会論文誌Ｖｏｌ．
Ｊ６６−Ｄ Ｎｏ．６ １９８３年６月 ｐｐ．６８３
−６９０）には、内部計算に冗長２進表現を利用した並
列乗算器が提案されている。通常の２進表現によれば、
各桁は０又は１の値を持つ。これに対し、冗長２進表現
では符号付きの桁（ＳＤ：Signed Digit）が採用され、
各桁は−１，０又は１の値を持つ。この冗長２進表現
は、基数２のＳＤ表現であって、２進ＳＤ表現とも呼ば
れる。部分積の個数を低減するためには、２ビットのブ
ース（Booth ）の方法を利用して、基数４のＳＤ表現す
なわち４進ＳＤ表現を乗数の内部表現に採用する。４進
ＳＤ表現では、各桁は−２，−１，０，１又は２の値を
持つ。

【０００４】高木らの並列乗算器は、乗数リコード回路
と、部分積加算木と、冗長２進数／２進数変換回路とを
備えている。部分積加算木は、部分積生成回路及び冗長
２進数加算回路により構成される。この乗算器によれ
ば、各々２の補数表示の２進表現がなされた被乗数と乗
数との乗算を実行する場合、乗数である２の補数表示の
２進数は、乗数リコード回路により表１の規則に従って
４進ＳＤ数にリコードされる。そして、被乗数と乗数リ
コード結果から、部分積生成回路により冗長２進表現の
部分積が生成される。この際、４進ＳＤ表現がなされた
乗数の各桁毎に１つの部分積が生成されるので、部分積
の個数は２進表現の場合の半分になる。しかも、冗長２
進数加算回路では冗長性のゆえ桁上げ伝搬が抑制される
ので、乗算結果が高速に求められる。部分積加算木の出
力（冗長２進表現の積）は、冗長２進数／２進数変換回
路により２の補数表示の２進表現に変換される。

【０００５】

【表１】

【０００６】従来、倍精度乗算の実行に単精度乗算器を
用いることがあった。倍精度乗算器は、単精度乗算器に
比べて回路規模が大きい。そこで、ハードウェアコス
ト、チップ上に占める面積、消費電力、倍精度乗算の実
行頻度等を考慮して、単一の単精度乗算器を繰り返し使
用することで倍精度乗算の結果を得るようにしていたの
である。

【０００７】図４は、単一の単精度乗算器を用いた従来
の倍精度乗算実行方法を示している。各々２の補数表示
の２進表現がなされた倍精度被乗数Ｘと倍精度乗数Ｙと
の乗算を実行する。被乗数Ｘ及び乗数Ｙは、いずれも２
ワード長の固定小数点数である。被乗数Ｘは上位ワード
ＸH と下位ワードＸL とで構成され、乗数Ｙは上位ワー
ドＹH と下位ワードＹL とで構成される。１ワードは、
ｎ桁（ｎは偶数、例えば１６）で構成される。積Ｘ×Ｙ
は、４つの積ＸL ×ＹL 、ＸL ×ＹH 、ＸH ×ＹL 及び
ＸH ×ＹH の桁合わせ加算により求められる。

【０００８】さて、被乗数下位ワードＸL は、符号なし
２進数であり、最上位ビット（ＭＳＢ）が符号を表わす
２の補数表示の２進数とは違って、全てのビットが有効
桁として扱われるべきものである。乗数下位ワードＹL
もまた、符号なし２進数である。ところが、従来の乗算
器は与えられた被乗数及び乗数を各々２の補数表示の２
進数として扱う結果、ＭＳＢが１である被乗数下位ワー
ドＸL をそのまま乗算器に入力したり、ＭＳＢが１であ
る乗数下位ワードＹL をそのまま乗算器に入力したりす
ると、正しい積が得られない。

【０００９】そこで、従来は、図４に示すように、誤演
算を回避するためにやむを得ず、被乗数下位ワードＸL
及び乗数下位ワードＹL の各々の最下位ビット（ＬＳ
Ｂ）を捨てていた。具体的に説明すると、被乗数下位ワ
ードＸL に１桁右シフト処理を施す。この際、被乗数下
位ワードＸL のＭＳＢは０に設定され、そのＬＳＢは捨
てられる。このようにして得られた新たな被乗数下位ワ
ードＸL'が、元の被乗数下位ワードＸL に代えて用いら
れる。また、乗数下位ワードＹL に１桁右シフト処理を
施す。この際、乗数下位ワードＹL のＭＳＢは０に設定
され、そのＬＳＢは捨てられる。このようにして得られ
た新たな乗数下位ワードＹL'が、元の乗数下位ワードＹ
L に代えて用いられる。そして、４つの積ＸL'×ＹL'、
ＸL'×ＹH、ＸH ×ＹL'及びＸH ×ＹH の桁合わせ加算
により、倍精度乗算結果を求めるのである。なお、乗数
上位ワードＹH の最下位２ビットのリコード処理には、
乗数下位ワードＹL の最下位２ビットのリコード処理の
場合と同様に、更なる下位ビットとして値０が用いられ
る。

【００１０】

【発明が解決しようとする課題】上記単一の単精度乗算
器を用いた従来の倍精度乗算実行方法は、誤演算を回避
するために被乗数下位ワードＸL 及び乗数下位ワードＹ
L の各々のＬＳＢを捨てるようにしていたので、演算結
果が最大２^-(2n-2) の誤差を含むという問題点を有して
いた。

【００１１】本発明の目的は、単一の単精度乗算器を用
いて正確な倍精度乗算を実行できるようにすることにあ
る。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、単一の単精度乗算器を備えた演算装置に
おいて、乗数下位ワードＹL のＭＳＢが１である場合に
該乗数下位ワードＹL の変換結果である４進ＳＤ数が負
の数になっても問題が生じないように、乗数下位ワード
ＹL のＭＳＢを乗数上位ワードＹH の最下位２ビットの
リコード処理に反映させることとしたものである。ま
た、該演算装置において、被乗数下位ワードＸL を符号
なし２進数として、被乗数上位ワードＸH を２の補数表
示の２進数として各々区別して取り扱うこととした。

【００１３】具体的に説明すると、請求項１の発明に係
る倍精度乗算実行方法は、単精度乗算のための各々２の
補数表示の２進数対応のリコード部と乗算処理部とを備
えた演算装置において各々２の補数表示の２進表現がな
された倍精度被乗数Ｘと倍精度乗数Ｙとの乗算を実行す
るための方法であって、乗数下位ワードＹL のＭＳＢを
保存するステップと、乗数下位ワードＹL の表現を４進
ＳＤ表現に変換するようにかつ該乗数下位ワードＹL の
最下位２ビットの処理には更なる下位ビットとして値０
を用いて前記リコード部で乗数下位ワードＹL にリコー
ド処理を施すステップと、被乗数Ｘの１ワード（ＸL 又
はＸH ）と前記リコード処理が施された乗数下位ワード
ＹL との部分積を生成し該生成した部分積を加え合わせ
ることにより前記乗算処理部で第１の乗算結果（ＸL ×
ＹL 又はＸH ×ＹL ）を求めるステップと、乗数上位ワ
ードＹH の表現を４進ＳＤ表現に変換するようにかつ該
乗数上位ワードＹH の最下位２ビットの処理には更なる
下位ビットとして前記保存された乗数下位ワードＹL の
ＭＳＢを用いて前記リコード部で乗数上位ワードＹH に
リコード処理を施すステップと、前記被乗数Ｘの１ワー
ド（ＸL 又はＸH ）と前記リコード処理が施された乗数
上位ワードＹH との部分積を生成し該生成した部分積を
加え合わせることにより前記乗算処理部で第２の乗算結
果（ＸL ×ＹH 又はＸH ×ＹH ）を求めるステップと、
前記第１及び第２の乗算結果の倍精度桁合わせ加算を実
行するステップとを備えた構成を採用したものである。

【００１４】請求項２の発明では、前記第１及び第２の
乗算結果を求めるステップのそれぞれにおいて、被乗数
下位ワードＸL を前記乗算処理部で例外的に符号なし２
進数として処理することとした。

【００１５】請求項３の発明では、前記第１及び第２の
乗算結果を求めるステップのそれぞれにおいて、被乗数
上位ワードＸH を前記乗算処理部で２の補数表示の２進
数として処理することとした。

【００１６】請求項４の発明では、前記乗数上位ワード
ＹH にリコード処理を施すステップを起動できることを
示すように、前記乗数下位ワードＹL のＭＳＢを保存す
るステップと、前記乗数下位ワードＹL にリコード処理
を施すステップと、前記第１の乗算結果を求めるステッ
プとの完了時に下位乗算実行フラグをセットするステッ
プを更に備えることとした。

【００１７】また、請求項５の発明に係る演算装置は、
各々２の補数表示の２進表現がなされた倍精度被乗数Ｘ
と倍精度乗数Ｙとの乗算を実行するための演算装置であ
って、次のような被乗数ラッチ手段と、乗数ラッチ手段
と、乗数ＭＳＢラッチ手段と、選択手段と、リコード手
段と、乗算手段と、桁合わせ加算手段とを備えた構成を
採用したものである。すなわち、被乗数ラッチ手段は、
被乗数下位ワードＸLと被乗数上位ワードＸH とを選択
的に保持するものである。乗数ラッチ手段は、乗数下位
ワードＹL と乗数上位ワードＹH とを選択的に保持する
ものである。乗数ＭＳＢラッチ手段は、乗数下位ワード
ＹL のＭＳＢを保持するものである。選択手段は、乗数
ラッチ手段に乗数下位ワードＹL が保持された場合には
値０を、乗数ラッチ手段に乗数上位ワードＹH が保持さ
れた場合には乗数ＭＳＢラッチ手段の出力（乗数下位ワ
ードＹL のＭＳＢ）を各々選択出力するものである。リ
コード手段は、乗数ラッチ手段の出力（ＹL 又はＹH ）
の表現を４進ＳＤ表現に変換するように、かつ該乗数ラ
ッチ手段の出力の最下位２ビットの処理には更なる下位
ビットとして前記選択手段の出力（０又はＹL のＭＳ
Ｂ）を用いて、乗数ラッチ手段の出力にリコード処理を
施すものである。乗算手段は、被乗数ラッチ手段の出力
（ＸL 又はＸH ）とリコード手段の出力との部分積を生
成し、該生成した部分積を加え合わせることにより、前
記乗数ラッチ手段に乗数下位ワードＹLが保持された場
合には第１の乗算結果（ＸL ×ＹL 又はＸH ×ＹL ）を
求め、前記乗数ラッチ手段に乗数上位ワードＹH が保持
された場合には第２の乗算結果（ＸL ×ＹH 又はＸH ×
ＹH ）を求めるものである。そして、桁合わせ加算手段
は、乗算手段で求められた第１及び第２の乗算結果の倍
精度桁合わせ加算を実行するものである。

【００１８】請求項６の発明では、前記乗算手段は、被
乗数ラッチ手段に被乗数下位ワードＸL が保持された場
合には該被乗数下位ワードＸL を符号なし２進数として
処理する一方、被乗数ラッチ手段に被乗数上位ワードＸ
H が保持された場合には該被乗数上位ワードＸH を２の
補数表示の２進数として処理する機能を備えることとし
た。

【００１９】請求項７の発明では、前記桁合わせ加算手
段は、前記第１の乗算結果に右シフト処理を施すための
アライナと、その右シフト処理が施された第１の乗算結
果と前記第２の乗算結果との倍精度加算を実行するため
の加算器とを備えることとした。

【００２０】請求項８の発明では、前記リコード手段に
よる乗数上位ワードＹH の処理を開始できることを示す
ように、前記乗数下位ワードＹL に基づく第１の乗算結
果の算出時にセットされる下位乗算実行フラグを格納す
るための状態レジスタ手段を更に備えることとした。

【００２１】

【作用】請求項１の発明によれば、乗数下位ワードＹL
の最下位２ビットのリコード処理には更なる下位ビット
として値０が、乗数上位ワードＹH の最下位２ビットの
リコード処理には更なる下位ビットとして乗数下位ワー
ドＹL のＭＳＢが各々用いられる。つまり、乗数上位ワ
ードＹH と乗数下位ワードＹL とが一連の符号付き倍精
度数として扱われる結果、単一の単精度乗算器を備えた
演算装置において、乗数下位ワードＹL のＭＳＢが１で
あっても、該乗数下位ワードＹL の全体を反映させた正
確な倍精度乗算結果が得られる。

【００２２】請求項２の発明によれば、部分積の生成・
加算にあたって被乗数下位ワードＸL が例外的に符号な
し２進数として扱われる。この結果、被乗数下位ワード
ＸLのＭＳＢが１であっても、積ＸL ×ＹL 及びＸL ×
ＹH が正しく演算される。

【００２３】請求項３の発明によれば、部分積の生成・
加算にあたって被乗数上位ワードＸH が２の補数表示の
２進数として扱われる。この結果、被乗数上位ワードＸ
H のＭＳＢの値に応じて、積ＸH ×ＹL 及びＸH ×ＹH
が正しく演算される。

【００２４】請求項４の発明によれば、乗数下位ワード
ＹL に関する一連の処理が完了した時点で下位乗算実行
フラグがセットされる。下位乗算実行フラグがセットさ
れている場合には、乗数上位ワードＹH にリコード処理
を施すステップから始まる倍精度乗算の残りのステップ
を実行する前に、当該演算装置を該倍精度乗算以外の演
算に利用できる。また、下位乗算実行フラグのセットを
認識できれば、乗数上位ワードＹH の最下位２ビットの
リコード処理に更なる下位ビットとして乗数下位ワード
ＹL のＭＳＢを用いればよいことが確認される。

【００２５】請求項５の発明によれば、選択手段からリ
コード手段へ、乗数下位ワードＹLのリコード処理時に
は値０が、乗数上位ワードＹH のリコード処理時には乗
数ＭＳＢラッチ手段の出力すなわち乗数下位ワードＹL
のＭＳＢが各々供給される。これにより乗数上位ワード
ＹH と乗数下位ワードＹL とが一連の符号付き倍精度数
として扱われる結果、乗算手段が単精度数入力対応であ
りながら、乗数下位ワードＹL の全体を反映させた正確
な倍精度乗算結果が得られる。

【００２６】請求項６の発明によれば、乗算手段におけ
る部分積の生成・加算にあたって、被乗数下位ワードＸ
L が符号なし２進数として、被乗数上位ワードＸH が２
の補数表示の２進数として各々扱われる。つまり、被乗
数上位ワードＸH と被乗数下位ワードＸL とが一連の符
号付き倍精度数として扱われる結果、乗算手段が単精度
数入力対応でありながら、被乗数下位ワードＸL のＭＳ
Ｂが１であっても、該被乗数下位ワードＸL の全体を反
映させた正確な倍精度乗算結果が得られる。

【００２７】請求項７の発明によれば、乗算手段で順次
求められた第１及び第２の乗算結果の加算にあたって、
桁合わせのために第１の乗算結果（ＸL ×ＹL 又はＸH
×ＹL ）に右シフト処理が施されたうえ、該右シフト処
理の結果と第２の乗算結果（ＸL ×ＹH 又はＸH ×ＹH
）との倍精度加算が実行される。

【００２８】請求項８の発明によれば、乗数下位ワード
ＹL に基づく第１の乗算結果の算出時に状態レジスタ手
段中の下位乗算実行フラグがセットされる。下位乗算実
行フラグがセットされている場合には、乗数上位ワード
ＹH に基づく第２の乗算結果の算出過程を実行する前
に、例えば桁合わせ加算手段を該倍精度乗算以外の演算
に利用できる。また、第２の乗算結果の算出過程開始時
に下位乗算実行フラグのセットを認識できれば、選択手
段からリコード手段へ乗数ＭＳＢラッチ手段の出力（乗
数下位ワードＹL のＭＳＢ）を供給すればよいことが確
認される。

【００２９】

【実施例】図１は、単一の単精度乗算器を用いた本発明
に係る倍精度乗算実行方法における乗数上位ワードＹH
及び乗数下位ワードＹL のリコード処理方法を示す説明
図である。

【００３０】各々２の補数表示の２進表現がなされた倍
精度被乗数Ｘと倍精度乗数Ｙとの乗算を実行する場合、
乗数下位ワードＹL は、前掲の表１の規則に従って４進
ＳＤ数にリコードされる。この乗数下位ワードＹL の最
下位２ビットＹL1，ＹL0のリコード処理には、更なる下
位ビットとして値０が用いられる。乗数上位ワードＹH
も、表１の規則に従って４進ＳＤ数にリコードされる。
ただし、乗数上位ワードＹH の最下位２ビットＹH1，Ｙ
H0のリコード処理には、更なる下位ビットとして、値０
に代えて乗数下位ワードＹL のＭＳＢすなわちＹLn-1が
用いられる。つまり、乗数上位ワードＹH と乗数下位ワ
ードＹL とが一連の符号付き倍精度数として扱われる結
果、乗数下位ワードＹL のＭＳＢ（ＹLn-1）が１である
場合に該乗数下位ワードＹL の変換結果である４進ＳＤ
数が負の数になっても問題が生じない。

【００３１】以下、図１のリコード処理方法を適用した
本発明の実施例に係る２つの演算装置について順次説明
する。

【００３２】（実施例１）図２は、各々２の補数表示の
２進表現がなされた倍精度被乗数Ｘと倍精度乗数Ｙとの
乗算を実行するための本発明の第１の実施例に係る演算
装置のブロック図である。被乗数Ｘ及び乗数Ｙは、いず
れも２ワード長の固定小数点数である。被乗数Ｘは上位
ワードＸH と下位ワードＸL とで構成され、乗数Ｙは上
位ワードＹH と下位ワードＹL とで構成される。１ワー
ドは、ｎ桁（ｎは偶数、例えば１６）で構成される。

【００３３】図２において、３１は３つのポートを有す
る記憶装置、３２，３３は該記憶装置３１に接続された
第１及び第２のデータバスである。被乗数Ｘ及び乗数Ｙ
は、いずれも記憶装置３１に格納されている。

【００３４】Ｒ１〜Ｒ７は全てラッチである。このう
ち、Ｒ１は第１のデータバス３２上のデータを保持する
ための１ワード長の被乗数ラッチ、Ｒ２は第２のデータ
バス３３上のデータを保持するための１ワード長の乗数
ラッチ、Ｒ３は乗数ラッチＲ２のＭＳＢを保持するため
の１ビット長の乗数ＭＳＢラッチ、Ｒ４は２ワード長の
乗算結果ラッチ、Ｒ５及びＲ６は各々２ワード長の第１
及び第２の加算器入力ラッチ、Ｒ７は２ワード長の加算
結果ラッチである。

【００３５】１１は、乗数ラッチＲ２の出力の表現を４
進ＳＤ表現に変換するように、該乗数ラッチＲ２の出力
にリコード処理を施すためのリコード部である。１２
は、被乗数ラッチＲ１の出力とリコード部１１の出力と
の部分積を生成し、該生成した部分積を加え合わせるこ
とにより乗算中間結果を求めるための乗算処理部であ
る。乗算処理部１２の出力は、乗算結果ラッチＲ４に保
持される。１３は、第１の加算器入力ラッチＲ５の出力
をそのまま出力し、もしくは該第１の加算器入力ラッチ
Ｒ５の出力に右シフト処理を施し、又は２ワード定数
“０”を出力するためのアライナである。１４は、第２
の加算器入力ラッチＲ６の出力とアライナ１３の出力と
の倍精度加算を実行するための加算器である。

【００３６】２１〜２４は、全てセレクタである。この
うち、２１は、乗数ＭＳＢラッチＲ３の出力又は１ビッ
ト定数“０”を最下位２ビットのリコード処理のために
リコード部１１へ供給する第１のセレクタである。２２
は、加算結果ラッチＲ７の上位ワード又は下位ワードを
選択出力する第２のセレクタである。第２のセレクタ２
２の出力は、記憶装置３１に格納される。２３は、加算
結果ラッチＲ７の出力又は第１のデータバス３２上のデ
ータを第１の加算器入力ラッチＲ５へ出力する第１の加
算器入力セレクタである。２４は、乗算結果ラッチＲ４
の出力又は第２のデータバス３３上のデータを第２の加
算器入力ラッチＲ６へ出力する第２の加算器入力セレク
タである。

【００３７】４１は命令デコード及び制御部、４２は状
態レジスタ、４３は下位乗算実行フラグ、４４はＡＮＤ
ゲートである。命令デコード及び制御部４１は、命令を
デコードし、かつ状態レジスタ４２の中に設けられた下
位乗算実行フラグ４３を設定する機能を持っている。ま
た、命令デコード及び制御部４１は、第１及び第２の読
み出しデータアドレスＲＡ１，ＲＡ２、書き込みデータ
アドレスＷＡ、乗算入力ラッチイネーブル信号Ｅ１、乗
算結果ラッチイネーブル信号Ｅ２、第１及び第２の加算
器入力ラッチイネーブル信号Ｅ３Ａ，Ｅ３Ｂ、加算結果
ラッチイネーブル信号Ｅ４、乗数ＭＳＢラッチイネーブ
ル信号Ｅ５、第１〜第４のセレクタ制御信号Ｓ１〜Ｓ
４、アライナ制御信号Ｃ１、及び、被乗数極性反転信号
Ｃ２を出力する。

【００３８】第１の読み出しデータアドレスＲＡ１は第
１のデータバス３２へのデータの読み出しのために、第
２の読み出しデータアドレスＲＡ２は第２のデータバス
３３へのデータの読み出しのために、書き込みデータア
ドレスＷＡは第２のセレクタ２２の出力の書き込みのた
めに各々記憶装置３１に与えられる。

【００３９】乗算入力ラッチイネーブル信号Ｅ１は、第
１及び第２のデータバス３２，３３上のデータを保持す
るように被乗数ラッチＲ１及び乗数ラッチＲ２に共通に
与えられる。乗算結果ラッチイネーブル信号Ｅ２は、乗
算処理部１２の出力を保持するように乗算結果ラッチＲ
４に与えられる。第１の加算器入力ラッチイネーブル信
号Ｅ３Ａは第１の加算器入力セレクタ２３の出力を保持
するように第１の加算器入力ラッチＲ５に、第２の加算
器入力ラッチイネーブル信号Ｅ３Ｂは第２の加算器入力
セレクタ２４の出力を保持するように第２の加算器入力
ラッチＲ６に各々与えられる。加算結果ラッチイネーブ
ル信号Ｅ４は、加算器１４の出力を保持するように加算
結果ラッチＲ７に与えられる。乗数ＭＳＢラッチイネー
ブル信号Ｅ５は、乗数ラッチＲ２のＭＳＢを保持するよ
うに乗数ＭＳＢラッチＲ３に与えられる。

【００４０】第１のセレクタ制御信号Ｓ１は、下位乗算
実行フラグ４３とともにＡＮＤゲート４４に入力され
る。第１のセレクタ２１は、ＡＮＤゲート４４の出力が
“１”（Ｈｉｇｈ）ならば乗数ＭＳＢラッチＲ３の出力
を、“０”（Ｌｏｗ）ならば１ビット定数“０”を各々
選択する。第２〜第４のセレクタ制御信号Ｓ２，Ｓ３，
Ｓ４は、第２〜第４のセレクタ２２，２３，２４におけ
る選択の制御にそれぞれ供される。第２のセレクタ２２
は、第２のセレクタ制御信号Ｓ２が“１”ならば加算結
果ラッチＲ７の上位ワードを、“０”ならば該加算結果
ラッチＲ７の下位ワードを各々選択する。第３のセレク
タ２３は、第３のセレクタ制御信号Ｓ３が“１”ならば
加算結果ラッチＲ７の出力を、“０”ならば第１のデー
タバス３２上のデータを各々選択する。第４のセレクタ
２４は、第４のセレクタ制御信号Ｓ４が“１”ならば乗
算結果ラッチＲ４の出力を、“０”ならば第２のデータ
バス３３上のデータを各々選択する。

【００４１】アライナ制御信号Ｃ１は、アライナ１３の
動作を制御するための２ビットの信号である。すなわ
ち、アライナ制御信号Ｃ１が“００”ならば、アライナ
１３は２ワード定数“０”を出力する。アライナ制御信
号Ｃ１が“０１”ならば、アライナ１３は第１の加算器
入力ラッチＲ５の出力に右シフト処理を施し、該右シフ
ト処理の結果を出力する。アライナ制御信号Ｃ１が“１
０”ならば、アライナ１３は第１の加算器入力ラッチＲ
５の出力をそのまま加算器１４に供給する。

【００４２】被乗数極性反転信号Ｃ２は、乗算処理部１
２の動作を制御するための１ビットの信号である。乗算
処理部１２は、被乗数極性反転信号Ｃ２が“１”ならば
被乗数ラッチＲ１の出力を符号なし２進数として扱い、
“０”ならば被乗数ラッチＲ１の出力を２の補数表示の
２進数として扱う。具体的には、被乗数極性反転信号Ｃ
２は、乗算処理部１２の一部を構成する部分積生成回路
及び冗長２進数加算回路の中で、被乗数ワードのＭＳＢ
の符号反転制御に使用され、あるいは加減算の切り替え
信号として使用される。

【００４３】図２の演算装置は、表２に示す７つの命令
Ａ〜Ｇを順次実行することにより、４つの積ＸL ×ＹL
、ＸL ×ＹH 、ＸH ×ＹL 及びＸH ×ＹH を順次求
め、かつそれらの桁合わせ加算により積Ｘ×Ｙを求め
る。表２は、命令ごとの、演算装置の中のデータの流れ
並びに乗算処理部１２及び加算器１４の処理内容を示し
ている。

【００４４】

【表２】

【００４５】表２において、ＲＡ１−０及びＲＡ１−１
は被乗数下位ワードＸL の読み出しアドレス、ＲＡ１−
２及びＲＡ１−２は被乗数上位ワードＸH の読み出しア
ドレス、ＲＡ２−０及びＲＡ２−２は乗数下位ワードＹ
L の読み出しアドレス、ＲＡ２−１及びＲＡ２−３は乗
数上位ワードＹH の読み出しアドレスである。ＷＡ−０
〜ＷＡ−３は、４ワード長の積Ｘ×Ｙの書き込みアドレ
スである。なお、初期状態では、下位乗算実行フラグ４
３、全てのラッチイネーブル信号Ｅ１〜Ｅ５、全てのセ
レクタ制御信号Ｓ１〜Ｓ４、及び、被乗数極性反転信号
Ｃ２が“０”であるものとする。また、アライナ制御信
号Ｃ１は“００”であるものとする。

【００４６】以下、図２の演算装置の動作シーケンスを
詳細に説明する。

【００４７】まず、命令Ａが命令デコード及び制御部４
１によりデコードされる。命令デコード及び制御部４１
は、命令Ａのデコード結果に応じて、ＲＡ１−０及びＲ
Ａ２−０を記憶装置３１に供給し、乗算入力ラッチイネ
ーブル信号Ｅ１及び乗数ＭＳＢラッチイネーブル信号Ｅ
５を“１”とし、第１のセレクタ制御信号Ｓ１を“１”
とし、被乗数極性反転信号Ｃ２を“１”とする。

【００４８】記憶装置３１は、ＲＡ１−０及びＲＡ２−
０で指定されるデータＸL ，ＹL をそれぞれ第１及び第
２のデータバス３２，３３に出力する。これら第１及び
第２のデータバス３２，３３に出力されたデータＸL ，
ＹL は、それぞれ被乗数ラッチＲ１及び乗数ラッチＲ２
に保持される。データＹL のＭＳＢは、乗数ＭＳＢラッ
チＲ３に保持される。第１のセレクタ制御信号Ｓ１が
“１”になっても、下位乗算実行フラグ４３が“０”な
のでＡＮＤゲート４４の出力が“０”となり、第１のセ
レクタ２１は１ビット定数“０”を選択出力する。乗数
ラッチＲ２に保持されたデータＹL は、第１のセレクタ
２１の出力を該データＹL の最下位２ビットの更なる下
位ビットとしてリコード部１１においてリコード処理さ
れる。リコード処理されたデータＹL は、被乗数ラッチ
Ｒ１に保持されたデータＸL とともに乗算処理部１２に
供給される。乗算処理部１２は、両データＸL ，ＹL の
部分積の生成と該生成した部分積の加え合わせとを実行
する。この際、被乗数極性反転信号Ｃ２が“１”なの
で、データＸL は符号なし２進数として扱われる。そし
て、積ＸL ×ＹL が乗算結果ラッチＲ４に供給される。

【００４９】更に、命令デコード及び制御部４１は、状
態レジスタ４２の中の下位乗算実行フラグ４３に“１”
をセットし、乗算結果ラッチイネーブル信号Ｅ２を
“１”とし、アライナ１３が２ワード定数“０”を出力
するようにアライナ制御信号Ｃ１を“００”とする。乗
算処理部１２の出力ＸL ×ＹL は、乗算結果ラッチＲ４
に保持される。

【００５０】次に、命令Ｂが命令デコード及び制御部４
１によりデコードされる。命令デコード及び制御部４１
は、命令Ｂのデコード結果に応じて、ＲＡ１−１及びＲ
Ａ２−１を記憶装置３１に供給し、乗算入力ラッチイネ
ーブル信号Ｅ１を“１”とし、乗数ＭＳＢラッチイネー
ブル信号Ｅ５を“０”とし、第１及び第４のセレクタ制
御信号Ｓ１，Ｓ４を“１”とし、被乗数極性反転信号Ｃ
２を“１”とし、第２の加算器入力ラッチイネーブル信
号Ｅ３Ｂを“１”とする。

【００５１】記憶装置３１は、ＲＡ１−１及びＲＡ２−
１で指定されるデータＸL ，ＹH をそれぞれ第１及び第
２のデータバス３２，３３に出力する。これら第１及び
第２のデータバス３２，３３に出力されたデータＸL ，
ＹH は、それぞれ被乗数ラッチＲ１及び乗数ラッチＲ２
に保持される。乗数ＭＳＢラッチイネーブル信号Ｅ５が
“０”なので、乗数ＭＳＢラッチＲ３に保持されていた
データＹL のＭＳＢは更新されない。

【００５２】乗算結果ラッチＲ４に保持されていた積Ｘ
L ×ＹL は、第２の加算器入力セレクタ２４を通して第
２の加算器入力ラッチＲ６に供給され、ここに保持され
る。加算器１４は、アライナ１３の２ワード定数出力
“０”と第２の加算器入力ラッチＲ６の出力との倍精度
加算を実行する。その加算結果すなわちＸL ×ＹL は、
加算結果ラッチＲ７に供給される。

【００５３】一方、第１のセレクタ制御信号Ｓ１が
“１”になると、該第１のセレクタ制御信号Ｓ１と下位
乗算実行フラグ４３との論理積（ＡＮＤゲート４４の出
力）が“１”となり、第１のセレクタ２１は乗数ＭＳＢ
ラッチＲ３の出力すなわちデータＹL のＭＳＢを選択出
力する。乗数ラッチＲ２に保持されたデータＹH は、第
１のセレクタ２１の出力を該データＹH の最下位２ビッ
トの更なる下位ビットとしてリコード部１１においてリ
コード処理される。リコード処理されたデータＹHは、
被乗数ラッチＲ１に保持されたデータＸL とともに乗算
処理部１２に供給される。乗算処理部１２は、両データ
ＸL ，ＹH の部分積の生成と該生成した部分積の加え合
わせとを実行する。この際、被乗数極性反転信号Ｃ２が
“１”なので、データＸL は符号なし２進数として扱わ
れる。そして、積ＸL ×ＹH が乗算結果ラッチＲ４に供
給される。

【００５４】更に、命令デコード及び制御部４１は、状
態レジスタ４２の中の下位乗算実行フラグ４３を“０”
にリセットし、加算結果ラッチイネーブル信号Ｅ４を
“１”とし、乗算結果ラッチイネーブル信号Ｅ２を
“１”とし、アライナ１３が第１の加算器入力ラッチＲ
５の出力に右シフト処理を施すことができるようにアラ
イナ制御信号Ｃ１を“０１”とする。加算器１４の出力
ＸL ×ＹL は加算結果ラッチＲ７に、乗算処理部１２の
出力ＸL ×ＹH は乗算結果ラッチＲ４に各々保持され
る。

【００５５】次に、命令Ｃが命令デコード及び制御部４
１によりデコードされる。命令デコード及び制御部４１
は、命令Ｃのデコード結果に応じて、ＲＡ１−２、ＲＡ
２−２及びＷＡ−０を記憶装置３１に供給し、乗算入力
ラッチイネーブル信号Ｅ１及び乗数ＭＳＢラッチイネー
ブル信号Ｅ５を“１”とし、第１、第３及び第４のセレ
クタ制御信号Ｓ１，Ｓ３，Ｓ４を“１”とし、被乗数極
性反転信号Ｃ２を“０”とし、第１及び第２の加算器入
力ラッチイネーブル信号Ｅ３Ａ，Ｅ３Ｂを“１”とす
る。

【００５６】記憶装置３１は、ＲＡ１−２及びＲＡ２−
２で指定されるデータＸH ，ＹL をそれぞれ第１及び第
２のデータバス３２，３３に出力する。これら第１及び
第２のデータバス３２，３３に出力されたデータＸH ，
ＹL は、それぞれ被乗数ラッチＲ１及び乗数ラッチＲ２
に保持される。データＹL のＭＳＢは、乗数ＭＳＢラッ
チＲ３に保持される。

【００５７】第２のセレクタ制御信号Ｓ２が“０”なの
で、加算結果ラッチＲ７に保持されていた加算結果ＸL
×ＹL のうちの下位ワード（ＸL ×ＹL ）L は、第２の
セレクタ２２を通して記憶装置３１に書き込まれる。同
加算結果ＸL ×ＹL の全体は、第１の加算器入力セレク
タ２３を通して第１の加算器入力ラッチＲ５に供給さ
れ、ここに保持される。アライナ１３は、第１の加算器
入力ラッチＲ５の出力ＸL ×ＹL のうちの上位ワードが
下位側にシフトするように、該第１の加算器入力ラッチ
Ｒ５の出力に右シフト処理を施したうえ、該シフト処理
の結果すなわちrshift（ＸL ×ＹL ）を出力する。この
際、（ＸL ×ＹL ）L は捨てられる。一方、乗算結果ラ
ッチＲ４に保持されていた積ＸL ×ＹH は、第２の加算
器入力セレクタ２４を通して第２の加算器入力ラッチＲ
６に供給され、ここに保持される。加算器１４は、アラ
イナ１３の出力rshift（ＸL ×ＹL ）と第２の加算器入
力ラッチＲ６の出力ＸL ×ＹH との倍精度加算を実行す
る。その加算結果すなわちＸL ×ＹH ＋rshift（ＸL ×
ＹL ）は、加算結果ラッチＲ７に供給される。

【００５８】一方、第１のセレクタ制御信号Ｓ１が
“１”になっても、下位乗算実行フラグ４３が“０”な
のでＡＮＤゲート４４の出力が“０”となり、第１のセ
レクタ２１は１ビット定数“０”を選択出力する。乗数
ラッチＲ２に保持されたデータＹL は、第１のセレクタ
２１の出力を該データＹL の最下位２ビットの更なる下
位ビットとしてリコード部１１においてリコード処理さ
れる。リコード処理されたデータＹL は、被乗数ラッチ
Ｒ１に保持されたデータＸH とともに乗算処理部１２に
供給される。乗算処理部１２は、両データＸH ，ＹL の
部分積の生成と該生成した部分積の加え合わせとを実行
する。この際、被乗数極性反転信号Ｃ２が“０”なの
で、データＸH は２の補数表示の２進数として扱われ
る。そして、積ＸH ×ＹL が乗算結果ラッチＲ４に供給
される。

【００５９】更に、命令デコード及び制御部４１は、状
態レジスタ４２の中の下位乗算実行フラグ４３に“１”
をセットし、加算結果ラッチイネーブル信号Ｅ４を
“１”とし、乗算結果ラッチイネーブル信号Ｅ２を
“１”とし、アライナ１３が第１の加算器入力ラッチＲ
５の出力をそのまま出力できるようにアライナ制御信号
Ｃ１を“１０”とする。加算器１４の出力ＸL ×ＹH ＋
rshift（ＸL ×ＹL ）は加算結果ラッチＲ７に、乗算処
理部１２の出力ＸH ×ＹL は乗算結果ラッチＲ４に各々
保持される。

【００６０】次に、命令Ｄが命令デコード及び制御部４
１によりデコードされる。命令デコード及び制御部４１
は、命令Ｄのデコード結果に応じて、ＲＡ１−３及びＲ
Ａ２−３を記憶装置３１に供給し、乗算入力ラッチイネ
ーブル信号Ｅ１を“１”とし、乗数ＭＳＢラッチイネー
ブル信号Ｅ５を“０”とし、第１、第３及び第４のセレ
クタ制御信号Ｓ１，Ｓ３，Ｓ４を“１”とし、被乗数極
性反転信号Ｃ２を“０”とし、第１及び第２の加算器入
力ラッチイネーブル信号Ｅ３Ａ，Ｅ３Ｂを“１”とす
る。

【００６１】記憶装置３１は、ＲＡ１−３及びＲＡ２−
３で指定されるデータＸH ，ＹH をそれぞれ第１及び第
２のデータバス３２，３３に出力する。これら第１及び
第２のデータバス３２，３３に出力されたデータＸH ，
ＹH は、それぞれ被乗数ラッチＲ１及び乗数ラッチＲ２
に保持される。乗数ＭＳＢラッチイネーブル信号Ｅ５が
“０”なので、乗数ＭＳＢラッチＲ３に保持されていた
データＹL のＭＳＢは更新されない。

【００６２】加算結果ラッチＲ７に保持されていた加算
結果ＸL ×ＹH ＋rshift（ＸL ×ＹL ）の全体は、第１
の加算器入力セレクタ２３を通して第１の加算器入力ラ
ッチＲ５に供給され、ここに保持される。アライナ１３
は、第１の加算器入力ラッチＲ５の出力ＸL ×ＹH ＋rs
hift（ＸL ×ＹL ）をそのまま出力する。一方、乗算結
果ラッチＲ４に保持されていた積ＸH ×ＹL は、第２の
加算器入力セレクタ２４を通して第２の加算器入力ラッ
チＲ６に供給され、ここに保持される。加算器１４は、
アライナ１３の出力ＸL ×ＹH ＋rshift（ＸL ×ＹL ）
と第２の加算器入力ラッチＲ６の出力ＸH ×ＹL との倍
精度加算を実行する。その加算結果すなわちＸH ×ＹL
＋ＸL ×ＹH ＋rshift（ＸL ×ＹL ）は、加算結果ラッ
チＲ７に供給される。

【００６３】一方、第１のセレクタ制御信号Ｓ１が
“１”になると、該第１のセレクタ制御信号Ｓ１と下位
乗算実行フラグ４３との論理積（ＡＮＤゲート４４の出
力）が“１”となり、第１のセレクタ２１は乗数ＭＳＢ
ラッチＲ３の出力すなわちデータＹL のＭＳＢを選択出
力する。乗数ラッチＲ２に保持されたデータＹH は、第
１のセレクタ２１の出力を該データＹH の最下位２ビッ
トの更なる下位ビットとしてリコード部１１においてリ
コード処理される。リコード処理されたデータＹHは、
被乗数ラッチＲ１に保持されたデータＸH とともに乗算
処理部１２に供給される。乗算処理部１２は、両データ
ＸH ，ＹH の部分積の生成と該生成した部分積の加え合
わせとを実行する。この際、被乗数極性反転信号Ｃ２が
“０”なので、データＸH は２の補数表示の２進数とし
て扱われる。そして、積ＸH ×ＹH が乗算結果ラッチＲ
４に供給される。

【００６４】更に、命令デコード及び制御部４１は、状
態レジスタ４２の中の下位乗算実行フラグ４３を“０”
にリセットし、加算結果ラッチイネーブル信号Ｅ４を
“１”とし、乗算結果ラッチイネーブル信号Ｅ２を
“１”とし、アライナ１３が第１の加算器入力ラッチＲ
５の出力に右シフト処理を施すことができるようにアラ
イナ制御信号Ｃ１を“０１”とする。加算器１４の出力
ＸH ×ＹL ＋ＸL ×ＹH ＋rshift（ＸL ×ＹL ）は加算
結果ラッチＲ７に、乗算処理部１２の出力ＸH ×ＹHは
乗算結果ラッチＲ４に各々保持される。

【００６５】次に、命令Ｅが命令デコード及び制御部４
１によりデコードされる。命令デコード及び制御部４１
は、命令Ｅのデコード結果に応じて、ＷＡ−１を記憶装
置３１に供給し、乗算入力ラッチイネーブル信号Ｅ１を
“０”とし、第３及び第４のセレクタ制御信号Ｓ３，Ｓ
４を“１”とし、第１及び第２の加算器入力ラッチイネ
ーブル信号Ｅ３Ａ，Ｅ３Ｂを“１”とする。

【００６６】第２のセレクタ制御信号Ｓ２が“０”なの
で、加算結果ラッチＲ７に保持されていた加算結果ＸH
×ＹL ＋ＸL ×ＹH ＋rshift（ＸL ×ＹL ）のうちの下
位ワード｛ＸH ×ＹL ＋ＸL ×ＹH ＋rshift（ＸL ×Ｙ
L ）｝L は、第２のセレクタ２２を通して記憶装置３１
に書き込まれる。同加算結果ＸH ×ＹL ＋ＸL ×ＹH＋r
shift（ＸL ×ＹL ）の全体は、第１の加算器入力セレ
クタ２３を通して第１の加算器入力ラッチＲ５に供給さ
れ、ここに保持される。アライナ１３は、第１の加算器
入力ラッチＲ５の出力ＸH ×ＹL ＋ＸL ×ＹH ＋rshift
（ＸL ×ＹL ）のうちの上位ワードが下位側にシフトす
るように、該第１の加算器入力ラッチＲ５の出力に右シ
フト処理を施したうえ、該シフト処理の結果すなわちrs
hift｛ＸH ×ＹL ＋ＸL ×ＹH ＋rshift（ＸL ×ＹL
）｝を出力する。この際、｛ＸH ×ＹL ＋ＸL ×ＹH
＋rshift（ＸL ×ＹL ）｝L は捨てられる。一方、乗算
結果ラッチＲ４に保持されていた積ＸH ×ＹH は、第２
の加算器入力セレクタ２４を通して第２の加算器入力ラ
ッチＲ６に供給され、ここに保持される。加算器１４
は、アライナ１３の出力rshift｛ＸH ×ＹL ＋ＸL ×Ｙ
H ＋rshift（ＸL ×ＹL ）｝と第２の加算器入力ラッチ
Ｒ６の出力ＸH ×ＹH との倍精度加算を実行する。その
加算結果すなわちＸH ×ＹH ＋rshift｛ＸH ×ＹL ＋Ｘ
L ×ＹH ＋rshift（ＸL ×ＹL ）｝は、加算結果ラッチ
Ｒ７に供給される。

【００６７】更に、命令デコード及び制御部４１は、加
算結果ラッチイネーブル信号Ｅ４を“１”とし、乗算結
果ラッチイネーブル信号Ｅ２を“０”とし、アライナ制
御信号Ｃ１を“００”に戻す。加算器１４の出力ＸH ×
ＹH ＋rshift｛ＸH ×ＹL ＋ＸL ×ＹH ＋rshift（ＸL
×ＹL ）｝は加算結果ラッチＲ７に保持される。

【００６８】次に、命令Ｆが命令デコード及び制御部４
１によりデコードされる。命令デコード及び制御部４１
は、命令Ｆのデコード結果に応じて、ＷＡ−２を記憶装
置３１に供給し、第１及び第２の加算器入力ラッチイネ
ーブル信号Ｅ３Ａ，Ｅ３Ｂを“０”とする。

【００６９】第２のセレクタ制御信号Ｓ２が“０”なの
で、加算結果ラッチＲ７に保持されていた加算結果ＸH
×ＹH ＋rshift｛ＸH ×ＹL ＋ＸL ×ＹH ＋rshift（Ｘ
L ×ＹL ）｝のうちの下位ワード［ＸH ×ＹH ＋rshift
｛ＸH ×ＹL ＋ＸL ×ＹH ＋rshift（ＸL ×ＹL ）｝］
L は、第２のセレクタ２２を通して記憶装置３１に書き
込まれる。

【００７０】更に、命令デコード及び制御部４１は、加
算結果ラッチイネーブル信号Ｅ４を“０”とし、第２の
セレクタ制御信号Ｓ２を“１”とする。

【００７１】次に、命令Ｇが命令デコード及び制御部４
１によりデコードされる。命令デコード及び制御部４１
は、命令Ｇのデコード結果に応じて、ＷＡ−３を記憶装
置３１に供給する。

【００７２】第２のセレクタ制御信号Ｓ２が“１”なの
で、加算結果ラッチＲ７に保持されていた加算結果ＸH
×ＹH ＋rshift｛ＸH ×ＹL ＋ＸL ×ＹH ＋rshift（Ｘ
L ×ＹL ）｝のうちの上位ワード［ＸH ×ＹH ＋rshift
｛ＸH ×ＹL ＋ＸL ×ＹH ＋rshift（ＸL ×ＹL ）｝］
H は、第２のセレクタ２２を通して記憶装置３１に書き
込まれる。

【００７３】以上のとおり、４つの単精度乗算命令（命
令Ａ〜Ｄ）を含む７命令を順次実行することにより、４
ワード長の倍精度乗算結果Ｘ×Ｙが記憶装置３１の中に
格納される。しかも、本実施例によれば、第１のセレク
タ２１からリコード部１１へ、乗数下位ワードＹL のリ
コード処理時には１ビット定数“０”が、乗数上位ワー
ドＹH のリコード処理時には乗数ＭＳＢラッチＲ３の出
力すなわち乗数下位ワードＹL のＭＳＢが各々供給され
ので、乗数上位ワードＹH と乗数下位ワードＹL とが一
連の符号付き倍精度数として扱われる。また、乗算処理
部１２における部分積の生成・加算にあたって、被乗数
極性反転信号Ｃ２に従い、被乗数下位ワードＸL が符号
なし２進数として、被乗数上位ワードＸH が２の補数表
示の２進数として各々扱われる。つまり、被乗数上位ワ
ードＸH と被乗数下位ワードＸLとが一連の符号付き倍
精度乗数として扱われる。したがって、本実施例の演算
装置によれば、乗算処理部１２が単精度数入力対応であ
りながら、従来とは違って、被乗数下位ワードＸL と乗
数下位ワードＹL との全体を反映させた正確な倍精度乗
算結果が得られる。

【００７４】また、本実施例によれば、乗数下位ワード
ＹL に基づく乗算を実行した時に状態レジスタ４２の中
の下位乗算実行フラグ４３に“１”をセットし、乗数上
位ワードＹH に基づく乗算を実行した時に該下位乗算実
行フラグ４３を“０”にリセットする構成を採用したの
で、プログラミングの自由度が高められる。例えば、上
述の命令Ａと命令Ｂとの間に当該倍精度乗算に関係しな
い命令Ｊが挿入され、命令デコード及び制御部４１が命
令Ａ，Ｊ，Ｂをこの順にデコードする場合でも、命令Ｂ
の実行時には第１のセレクタ２１が乗数ＭＳＢラッチＲ
３の出力を正しく選択できる。また、上述の命令Ｂと命
令Ｃとの間に当該倍精度乗算に関係しない命令Ｋが挿入
され、命令デコード及び制御部４１が命令Ｂ，Ｋ，Ｃを
この順にデコードする場合でも、命令Ｃの実行時には第
１のセレクタ２１が１ビット定数“０”を正しく選択で
きる。

【００７５】上記の命令Ｊ，Ｋは、加算器１４とその周
辺回路とを使用する加算命令であってもよい。例えば、
第３及び第４のセレクタ制御信号Ｓ３，Ｓ４を“０”と
すれば、記憶装置３１から第１及び第２のデータバス３
２，３３上に読み出された２つのデータを、被乗数ラッ
チＲ１及び乗数ラッチＲ２を介さずに、加算器１４へ直
接導くことも可能である。ただし、加算結果ラッチＲ７
に保持された倍精度乗算の途中結果を壊さないようにす
るためには、加算命令の場合の加算器１４の出力を保持
するための他の加算結果ラッチを設ける。

【００７６】（実施例２）図３は、各々２の補数表示の
２進表現がなされた倍精度被乗数Ｘと倍精度乗数Ｙとの
乗算を実行するための本発明の第２の実施例に係る演算
装置のブロック図である。本実施例は、乗数上位ワード
ＹH に基づく乗算が乗数下位ワードＹL に基づく乗算の
直後に必ず実行される場合に好適な実施例である。

【００７７】図３中のＲ８は２ワード長のパイプライン
ラッチであって、図２中の乗算結果ラッチＲ４に相当す
るものである。図３中のＲ９は２ワード長の累算結果ラ
ッチであって、図２中の加算結果ラッチＲ７に相当する
ものである。本実施例では、図２中の第１の加算器入力
セレクタ２３及び第１の加算器入力ラッチＲ５の配設は
省略され、累算結果ラッチＲ９の出力がアライナ１３に
直接入力される。また、図２中の第２の加算器入力セレ
クタ２４及び第２の加算器入力ラッチＲ６の配設は省略
され、パイプラインラッチＲ８の出力が加算器１４に直
接入力される。パイプラインラッチイネーブル信号Ｅ８
は乗算処理部１２の出力を保持するようにパイプライン
ラッチＲ８に、累算結果ラッチイネーブル信号Ｅ９は加
算器１４の出力を保持するように累算結果ラッチＲ９に
各々命令デコード及び制御部４１から与えられる。

【００７８】本実施例では、被乗数ラッチＲ１及び乗数
ラッチＲ２に共通の乗算入力ラッチイネーブル信号が与
えられるのではなく、被乗数ラッチイネーブル信号Ｅ６
と乗数ラッチイネーブル信号Ｅ７とが分離されている。
また、命令デコード及び制御部４１から出力される第１
のセレクタ制御信号Ｓ１は、ＡＮＤゲートを介さずに第
１のセレクタ２１に直接供給される。第１のセレクタ２
１は、第１のセレクタ制御信号Ｓ１が“１”ならば乗数
ＭＳＢラッチＲ３の出力を、“０”ならば１ビット定数
“０”を各々選択する。

【００７９】その他の点は図２と同様であるので、構成
の詳細説明は省略する。

【００８０】図３の演算装置は、２つの単精度数／倍精
度数乗算命令Ｐ，Ｑを順次実行することにより、倍精度
乗算結果Ｘ×Ｙを求める。命令Ｐは、符号なし２進表現
がなされた単精度被乗数ＸL と２の補数表示の２進表現
がなされた倍精度乗数Ｙとの乗算のための命令である。
命令Ｑは、２の補数表示の２進表現がなされた単精度被
乗数ＸH と前記倍精度乗数Ｙとの乗算のための命令であ
る。命令Ｐの実行により２つの積ＸL ×ＹL 及びＸL ×
ＹH が順次求められ、命令Ｑの実行により２つの積ＸH
×ＹL 及びＸH ×ＹH が順次求められる。

【００８１】図３の演算装置の動作シーケンスは、第１
の実施例と同様である。ただし、乗算ＸL ×ＹL に続く
乗算ＸL ×ＹH の実行時には、また乗算ＸH ×ＹL に続
く乗算ＸH ×ＹH の実行時には、命令デコード及び制御
部４１は、被乗数ラッチイネーブル信号Ｅ６と乗数ラッ
チイネーブル信号Ｅ７とのうちの後者のみを“１”とす
る。この場合、第１の読み出しデータアドレスＲＡ１を
記憶装置３１に供給する必要はない。

【００８２】本実施例の場合にも、第１のセレクタ２１
からリコード部１１へ、乗数下位ワードＹL のリコード
処理時には１ビット定数“０”が、乗数上位ワードＹH
のリコード処理時には乗数ＭＳＢラッチＲ３の出力すな
わち乗数下位ワードＹL のＭＳＢが各々供給されので、
乗数上位ワードＹH と乗数下位ワードＹL とが一連の符
号付き倍精度数として扱われる。また、乗算処理部１２
における部分積の生成・加算にあたって、被乗数極性反
転信号Ｃ２に従い、被乗数下位ワードＸL が符号なし２
進数として、被乗数上位ワードＸH が２の補数表示の２
進数として各々扱われる。つまり、被乗数上位ワードＸ
H と被乗数下位ワードＸL とが一連の符号付き倍精度数
として扱われる。したがって、本実施例の演算装置によ
っても、乗算処理部１２が単精度数入力対応でありなが
ら、従来とは違って、被乗数下位ワードＸL と乗数下位
ワードＹL との全体を反映させた正確な倍精度乗算結果
が得られる。

【００８３】

【発明の効果】以上説明してきたとおり、請求項１，５
の発明によれば、乗数上位ワードＹHと乗数下位ワード
ＹL とが一連の符号付き倍精度数として扱われるよう
に、乗数下位ワードＹL のＭＳＢを乗数上位ワードＹH
の最下位２ビットのリコード処理に反映させる構成を採
用したので、乗数下位ワードＹL のＭＳＢが１であって
も、単一の単精度乗算器で正確な倍精度乗算を実行でき
るようになる。

【００８４】請求項２，３，６の発明によれば、被乗数
下位ワードＸL を符号なし２進数として、被乗数上位ワ
ードＸH を２の補数表示の２進数として各々区別して取
り扱う構成を採用したので、被乗数下位ワードＸL のＭ
ＳＢが１であっても、単一の単精度乗算器で正確な倍精
度乗算を実行できるようになる。

【００８５】請求項４，８の発明によれば、乗数下位ワ
ードＹL に関する一連の処理が完了した時点で下位乗算
実行フラグをセットする構成を採用したので、該乗数下
位ワードＹL に関する一連の処理と乗数上位ワードＹH
に関する一連の処理とを分離することが可能となる。

【００８６】請求項７の発明によれば、単精度乗算器で
順次求められた第１及び第２の乗算結果の加算にあたっ
て、桁合わせのために第１の乗算結果に右シフト処理を
施したうえ該右シフト処理の結果と第２の乗算結果との
倍精度加算を実行する構成を採用したので、正確な倍精
度桁合わせ加算の実行が保証される。

【図面の簡単な説明】

【図１】本発明に係る倍精度乗算実行方法における乗数
上位ワード及び乗数下位ワードのリコード処理方法を示
す説明図である。

【図２】本発明の第１の実施例に係る演算装置のブロッ
ク図である。

【図３】本発明の第２の実施例に係る演算装置のブロッ
ク図である。

【図４】単一の単精度乗算器を用いた従来の倍精度乗算
実行方法を概念的に示す説明図である。

【符号の説明】

Ｒ１ 被乗数ラッチ（被乗数ラッチ手段） Ｒ２ 乗数ラッチ（乗数ラッチ手段） Ｒ３ 乗数ＭＳＢラッチ（乗数ＭＳＢラッチ手段） Ｒ４ 乗算結果ラッチ Ｒ５ 第１の加算器入力ラッチ Ｒ６ 第２の加算器入力ラッチ Ｒ７ 加算結果ラッチ Ｒ８ パイプラインラッチ Ｒ９ 累算結果ラッチ １１ リコード部（リコード手段） １２ 乗算処理部（乗算手段） １３ アライナ（桁合わせ加算手段） １４ 加算器（桁合わせ加算手段） ２１ 第１のセレクタ（選択手段） ２２ 第２のセレクタ ２３，２４ 第１及び第２の加算器入力セレクタ ３１ 記憶装置 ３２，３３ 第１及び第２のデータバス ４１ 命令デコード及び制御部 ４２ 状態レジスタ（状態レジスタ手段） ４３ 下位乗算実行フラグ ４４ ＡＮＤゲート Ｃ１ アライナ制御信号 Ｃ２ 被乗数極性反転信号 Ｅ１ 乗算入力ラッチイネーブル信号 Ｅ２ 乗算結果ラッチイネーブル信号 Ｅ３Ａ 第１の加算器入力ラッチイネーブル信号 Ｅ３Ｂ 第２の加算器入力ラッチイネーブル信号 Ｅ４ 加算結果ラッチイネーブル信号 Ｅ５ 乗数ＭＳＢラッチイネーブル信号 Ｅ６ 被乗数ラッチイネーブル信号 Ｅ７ 乗数ラッチイネーブル信号 Ｅ８ パイプラインラッチイネーブル信号 Ｅ９ 累算結果ラッチイネーブル信号 ＲＡ１ 第１の読み出しデータアドレス ＲＡ２ 第２の読み出しデータアドレス Ｓ１〜Ｓ４ 第１〜第４のセレクタ制御信号 ＷＡ 書き込みデータアドレス ＸH 被乗数上位ワード ＸL 被乗数下位ワード ＹH 乗数上位ワード ＹL 乗数下位ワード

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 単精度乗算のための各々２の補数表示の
   ２進数対応のリコード部と乗算処理部とを備えた演算装
   置において各々２の補数表示の２進表現がなされた倍精
   度被乗数と倍精度乗数との乗算を実行するための方法で
   あって、 乗数下位ワードの最上位ビットを保存するステップと、 前記乗数下位ワードの表現を各桁が−２，−１，０，１
   又は２の値を持つ４進ＳＤ表現に変換するように、かつ
   該乗数下位ワードの最下位２ビットの処理には更なる下
   位ビットとして値０を用いて、前記リコード部で乗数下
   位ワードにリコード処理を施すステップと、 被乗数の１ワードと前記リコード処理が施された乗数下
   位ワードとの部分積を生成し、該生成した部分積を加え
   合わせることにより、前記乗算処理部で第１の乗算結果
   を求めるステップと、 乗数上位ワードの表現を各桁が−２，−１，０，１又は
   ２の値を持つ４進ＳＤ表現に変換するように、かつ該乗
   数上位ワードの最下位２ビットの処理には更なる下位ビ
   ットとして前記保存された乗数下位ワードの最上位ビッ
   トを用いて、前記リコード部で乗数上位ワードにリコー
   ド処理を施すステップと、 前記被乗数の１ワードと前記リコード処理が施された乗
   数上位ワードとの部分積を生成し、該生成した部分積を
   加え合わせることにより、前記乗算処理部で第２の乗算
   結果を求めるステップと、 前記第１及び第２の乗算結果の倍精度桁合わせ加算を実
   行するステップとを備えたことを特徴とする倍精度乗算
   実行方法。
2. 【請求項２】 請求項１記載の倍精度乗算実行方法にお
   いて、 前記第１及び第２の乗算結果を求めるステップは、被乗
   数下位ワードを前記乗算処理部で例外的に符号なし２進
   数として処理するステップをそれぞれ備えたことを特徴
   とする倍精度乗算実行方法。
3. 【請求項３】 請求項１記載の倍精度乗算実行方法にお
   いて、 前記第１及び第２の乗算結果を求めるステップは、被乗
   数上位ワードを前記乗算処理部で２の補数表示の２進数
   として処理するステップをそれぞれ備えたことを特徴と
   する倍精度乗算実行方法。
4. 【請求項４】 請求項１記載の倍精度乗算実行方法にお
   いて、 前記乗数上位ワードにリコード処理を施すステップを起
   動できることを示すように、前記乗数下位ワードの最上
   位ビットを保存するステップと、前記乗数下位ワードに
   リコード処理を施すステップと、前記第１の乗算結果を
   求めるステップとの完了時に下位乗算実行フラグをセッ
   トするステップを更に備えたことを特徴とする倍精度乗
   算実行方法。
5. 【請求項５】 各々２の補数表示の２進表現がなされた
   倍精度被乗数と倍精度乗数との乗算を実行するための演
   算装置であって、 被乗数下位ワードと被乗数上位ワードとを選択的に保持
   するための被乗数ラッチ手段と、 乗数下位ワードと乗数上位ワードとを選択的に保持する
   ための乗数ラッチ手段と、 乗数下位ワードの最上位ビットを保持するための乗数Ｍ
   ＳＢラッチ手段と、 前記乗数ラッチ手段に乗数下位ワードが保持された場合
   には値０を、前記乗数ラッチ手段に乗数上位ワードが保
   持された場合には前記乗数ＭＳＢラッチ手段の出力を各
   々選択出力するための選択手段と、 前記乗数ラッチ手段の出力の表現を各桁が−２，−１，
   ０，１又は２の値を持つ４進ＳＤ表現に変換するよう
   に、かつ該乗数ラッチ手段の出力の最下位２ビットの処
   理には更なる下位ビットとして前記選択手段の出力を用
   いて、前記乗数ラッチ手段の出力にリコード処理を施す
   ためのリコード手段と、 前記被乗数ラッチ手段の出力と前記リコード手段の出力
   との部分積を生成し、該生成した部分積を加え合わせる
   ことにより、前記乗数ラッチ手段に乗数下位ワードが保
   持された場合には第１の乗算結果を求め、前記乗数ラッ
   チ手段に乗数上位ワードが保持された場合には第２の乗
   算結果を求めるための乗算手段と、 前記乗算手段で求められた第１及び第２の乗算結果の倍
   精度桁合わせ加算を実行するための桁合わせ加算手段と
   を備えたことを特徴とする演算装置。
6. 【請求項６】 請求項５記載の演算装置において、 前記乗算手段は、前記被乗数ラッチ手段に被乗数下位ワ
   ードが保持された場合には該被乗数下位ワードを符号な
   し２進数として処理し、前記被乗数ラッチ手段に被乗数
   上位ワードが保持された場合には該被乗数上位ワードを
   ２の補数表示の２進数として処理する機能を備えたこと
   を特徴とする演算装置。
7. 【請求項７】 請求項５記載の演算装置において、 前記桁合わせ加算手段は、 前記第１の乗算結果に右シフト処理を施すためのアライ
   ナと、 前記右シフト処理が施された第１の乗算結果と、前記第
   ２の乗算結果との倍精度加算を実行するための加算器と
   を備えたことを特徴とする演算装置。
8. 【請求項８】 請求項５記載の演算装置において、 前記リコード手段による乗数上位ワードの処理を開始で
   きることを示すように前記乗数下位ワードに基づく第１
   の乗算結果の算出時にセットされる下位乗算実行フラグ
   を格納するための状態レジスタ手段を更に備えたことを
   特徴とする演算装置。