JPH0769784B2 - １０進加算装置 - Google Patents
１０進加算装置Info
- Publication number
- JPH0769784B2 JPH0769784B2 JP62244790A JP24479087A JPH0769784B2 JP H0769784 B2 JPH0769784 B2 JP H0769784B2 JP 62244790 A JP62244790 A JP 62244790A JP 24479087 A JP24479087 A JP 24479087A JP H0769784 B2 JPH0769784 B2 JP H0769784B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit means
- decimal
- output
- adder
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、10進加算装置に関し、特に、複数の10進値を
加算する際の10進加算装置にする。
加算する際の10進加算装置にする。
従来の技術 従来、複数個の10進データを加え合せる際には、２入力
１出力の10進用の加算器を使い、１つずつ加え合せてい
た。第５図、第６図に２入力１出力の加算器を使つた複
数データの加算方式の例を示す。
１出力の10進用の加算器を使い、１つずつ加え合せてい
た。第５図、第６図に２入力１出力の加算器を使つた複
数データの加算方式の例を示す。
第５図に示された加算装置は、１つの10進加算器111
と、中間結果をためておくレジスタ112と、加算器１の
入力データを選択するセレクタ113とからなる。ここ
で、複数のデータを加算する方法を以下に示す。
と、中間結果をためておくレジスタ112と、加算器１の
入力データを選択するセレクタ113とからなる。ここ
で、複数のデータを加算する方法を以下に示す。
1.セレクタ113により、加算器111への入力を入力１と入
力２にする。
力２にする。
2.加算結果をレジスタ112に保持する。
3.セレクタ113により加算器111への入力を入力２とレジ
スタ112にする。
スタ112にする。
4.入力２に新しい10進データを与える。
5.加算結果をレジスタ112に保持する。
6.まだデータがあるか？あれば上記４へ行く。
7.出力より結果。
第６図は、加算器111をツリー状に構成し、入力１〜ｎ
の値を加え合せている。
の値を加え合せている。
発明が解決しようとする問題点 上述した従来の２入力１出力の10進加算器は、最悪の場
合、キヤリは最下位から最上位まで伝播するために、第
５図、第６図で示した回路を使つて複数のデータを加え
合せる様な処理、たとえば乗算処理を行なうと処理速度
がかなり低下するという欠点があつた。
合、キヤリは最下位から最上位まで伝播するために、第
５図、第６図で示した回路を使つて複数のデータを加え
合せる様な処理、たとえば乗算処理を行なうと処理速度
がかなり低下するという欠点があつた。
本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであり、従つて本発明の目的は、多数の10
進データを高速に加算することを可能とした新規な10進
加算装置を提供することにある。
なされたものであり、従つて本発明の目的は、多数の10
進データを高速に加算することを可能とした新規な10進
加算装置を提供することにある。
問題点を解決するための手段 上記目的を達成する為に、本発明に係る10進加算装置
は、BCDコード化された３つの10進データで同じ重みを
有する10進１桁に対応する4bitごとに３つの下位2bit和
が６以上かを比較する比較手段と、３つの上位2bitがす
べて０かを検出する０検出回路手段と、３つの上位2bit
と前記比較回路手段の出力からキヤリと部分和を出力す
るキヤリ部分和出力回路手段と３つの下位2bitと前記０
検出回路手段と前記キヤリ部分和出力回路手段の部分和
出力と前記比較回路手段の出力とから２つの10進値を出
力する和生成回路とを備えて構成される。
は、BCDコード化された３つの10進データで同じ重みを
有する10進１桁に対応する4bitごとに３つの下位2bit和
が６以上かを比較する比較手段と、３つの上位2bitがす
べて０かを検出する０検出回路手段と、３つの上位2bit
と前記比較回路手段の出力からキヤリと部分和を出力す
るキヤリ部分和出力回路手段と３つの下位2bitと前記０
検出回路手段と前記キヤリ部分和出力回路手段の部分和
出力と前記比較回路手段の出力とから２つの10進値を出
力する和生成回路とを備えて構成される。
実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は、本発明による３入力２出力の10進１桁の加算
器の実施例を示すブロツク構成図である。
器の実施例を示すブロツク構成図である。
第１図を参照するに、この加算器は、第２図に示す様
に、A,B,Cの３つの4bitの10進値の加算を行ない、２つ
の出力２′を得る回路であり、この２つの出力２′の和
が３つの入力１′の和と等しくなる。
に、A,B,Cの３つの4bitの10進値の加算を行ない、２つ
の出力２′を得る回路であり、この２つの出力２′の和
が３つの入力１′の和と等しくなる。
ここで、０検出回路手段１は、３つの入力の上位2bit A
0A1,B0B1,C0C1の和が０か（すべて０か）を検出し、す
べて０の時にuz＝“1"を和生成回路手段４に送る。比較
回路手段２は、３つの入力の下位2bit A2A3,B2B3,C2C3
の和が６以上かを検出し、６以上の場合に、GS＝“1"を
キヤリ部分和出力回路手段３と和生成回路手段４に送
る。キヤリ部分和出力回路手段３は、上位2bit A0A1,B0
B1,C0C1の値と比較回路手段２のGS出力の値からキヤリC
2,C3と部分和LS04,LS14,LS2を出力する。ここで、部分
和とは上位2bitの加算により同じ桁に表われる値を示
す。たとえば、４＋８＋４＝16の時、キヤリが１で部分
和は６となる。また、部分和の出力は重みづけされた３
つの出力により示される。ここで、LS04,LS14は重み
４、LS2は、２の重みを持ち、たとえば部分和が６の時
には、LS04＝LS2＝１、LS14＝０といつたように表現す
る。ここで、上位2bit3つを加えた時の値は、0,4,8,12,
16,20,24となる。そこで、キヤリ部分和出力回路手段３
のC2,C3,LS04,LS14,LS2出力を上位2bit3つを加えた時の
値とGS値から第１表（入出力表）に示す。
0A1,B0B1,C0C1の和が０か（すべて０か）を検出し、す
べて０の時にuz＝“1"を和生成回路手段４に送る。比較
回路手段２は、３つの入力の下位2bit A2A3,B2B3,C2C3
の和が６以上かを検出し、６以上の場合に、GS＝“1"を
キヤリ部分和出力回路手段３と和生成回路手段４に送
る。キヤリ部分和出力回路手段３は、上位2bit A0A1,B0
B1,C0C1の値と比較回路手段２のGS出力の値からキヤリC
2,C3と部分和LS04,LS14,LS2を出力する。ここで、部分
和とは上位2bitの加算により同じ桁に表われる値を示
す。たとえば、４＋８＋４＝16の時、キヤリが１で部分
和は６となる。また、部分和の出力は重みづけされた３
つの出力により示される。ここで、LS04,LS14は重み
４、LS2は、２の重みを持ち、たとえば部分和が６の時
には、LS04＝LS2＝１、LS14＝０といつたように表現す
る。ここで、上位2bit3つを加えた時の値は、0,4,8,12,
16,20,24となる。そこで、キヤリ部分和出力回路手段３
のC2,C3,LS04,LS14,LS2出力を上位2bit3つを加えた時の
値とGS値から第１表（入出力表）に示す。
和生成回路手段４は、下位2bit3つとキヤリ部分和出力
回路手段３の部分和出力と０検出回路手段１のuz出力と
比較回路手段２とから、S00,S01,S10,S11,S12,S13を出
力する。ここで、S00,S01,S10,S11,S12,S13は次式の様
になる。
回路手段３の部分和出力と０検出回路手段１のuz出力と
比較回路手段２とから、S00,S01,S10,S11,S12,S13を出
力する。ここで、S00,S01,S10,S11,S12,S13は次式の様
になる。
S00＝０ S01＝AC1＋LS04 S10＝ASi・LS14 S11＝（ASiLS14）＋AS2・LS2 S12＝AS2LS2 S13＝SS3 AC1＝BC1・UZ AS1＝BS1・GS・▲▼ AS2＝BS2（GS・UZ） BC1＝SC2 BS1＝（SC2・▲▼）（SS2・SC3） BS2＝SS2SC3 SCn＝An・Bn＋An・Cn＋Bn・Cn SSn＝AnBnCn ここで、上式に従って回路を構成すると、S00が常に０
である事から、下位から2bitのキヤリをS01の下2bitに
埋め込んでも、S01と下位キヤリによって作られる値は
０〜７の値となる。また、S10,S11,S12,S13の値も０〜
９の間に入るために、下位からのキヤリが上位へ伝播し
ない加算器となる。したがつて、この加算器を必要桁数
分持つ事で、ｎ桁の３入力出力のキヤリ伝播を生じない
加算器が実現できる。
である事から、下位から2bitのキヤリをS01の下2bitに
埋め込んでも、S01と下位キヤリによって作られる値は
０〜７の値となる。また、S10,S11,S12,S13の値も０〜
９の間に入るために、下位からのキヤリが上位へ伝播し
ない加算器となる。したがつて、この加算器を必要桁数
分持つ事で、ｎ桁の３入力出力のキヤリ伝播を生じない
加算器が実現できる。
ここで、従来の技術で説明した第５図、第６図と同等な
加算器を第３図、第４図に示す。ここで第５図の10進加
算器11に対する第３図の３入力２出力加算器11及び第３
図の10進加算器11に対する第３図の３入力２出力10進加
算器11の処理速度が速いために、多数の10進値を加える
様な加算で全体の処理速度が第５図、第６図に示した従
来例に対し、第３図、第４図に示した本発明の方が速く
なる。
加算器を第３図、第４図に示す。ここで第５図の10進加
算器11に対する第３図の３入力２出力加算器11及び第３
図の10進加算器11に対する第３図の３入力２出力10進加
算器11の処理速度が速いために、多数の10進値を加える
様な加算で全体の処理速度が第５図、第６図に示した従
来例に対し、第３図、第４図に示した本発明の方が速く
なる。
発明の効果 以上説明したように、本発明によれば、３入力から２出
力を得る様なキヤリ伝播を生じない10進加算器を考案す
ることにより、多数の10進データを高速に加算する事が
できる効果が得られる。
力を得る様なキヤリ伝播を生じない10進加算器を考案す
ることにより、多数の10進データを高速に加算する事が
できる効果が得られる。
【図面の簡単な説明】 第１図は本発明に係る4bitの10進１桁の３入力２出力加
算器の一実施例を示すブロツク構成図、第２図は第１図
の入出力データパターンを示す図、第３図、第４図はそ
れぞれ第５図、第６図の従来例と同等な機能を本発明の
３入力２出力10進加算器を使用して実現した例を示すブ
ロツク図、第５図、第６図は従来の10進加算器による複
数データの加算方式の例を示すブロツク図である。 １……０検出回路手段、１′……入力データ、２……比
較回路手段、２′……出力データ、３……キヤリ部分和
出力回路手段、４……和生成回路手段、11……３入力２
出力10進加算器、12……レジスタ、13……セレクタ、14
……10進加算器、111……10進加算器、112……レジス
タ、113……セレクタ
算器の一実施例を示すブロツク構成図、第２図は第１図
の入出力データパターンを示す図、第３図、第４図はそ
れぞれ第５図、第６図の従来例と同等な機能を本発明の
３入力２出力10進加算器を使用して実現した例を示すブ
ロツク図、第５図、第６図は従来の10進加算器による複
数データの加算方式の例を示すブロツク図である。 １……０検出回路手段、１′……入力データ、２……比
較回路手段、２′……出力データ、３……キヤリ部分和
出力回路手段、４……和生成回路手段、11……３入力２
出力10進加算器、12……レジスタ、13……セレクタ、14
……10進加算器、111……10進加算器、112……レジス
タ、113……セレクタ
Claims (1)
- 【請求項１】BCDコード化された３つの10進データで同
じ重みを有する10進１桁に対応する4bitごとに３つの下
位2bitの加算結果が６以上かを比較する比較回路手段
と、３つの上位2bitがすべて０かを検出する０検出回路
手段と、３つの上位2bitと前記比較回路手段の出力から
キヤリと部分和を出力するキヤリ部分和出力回路手段
と、３つの下位2bitと前記０検出回路手段と前記キヤリ
部分和出力回路手段の部分和出力と前記比較回路手段の
出力から２つの10進値を出力する和生成回路手段とを有
することを特徴とした10進加算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62244790A JPH0769784B2 (ja) | 1987-09-29 | 1987-09-29 | １０進加算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62244790A JPH0769784B2 (ja) | 1987-09-29 | 1987-09-29 | １０進加算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6488629A JPS6488629A (en) | 1989-04-03 |
| JPH0769784B2 true JPH0769784B2 (ja) | 1995-07-31 |
Family
ID=17123966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62244790A Expired - Lifetime JPH0769784B2 (ja) | 1987-09-29 | 1987-09-29 | １０進加算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769784B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011927A (ja) * | 1983-07-01 | 1985-01-22 | Hitachi Ltd | １０進乗算装置 |
-
1987
- 1987-09-29 JP JP62244790A patent/JPH0769784B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6488629A (en) | 1989-04-03 |
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