JPH0379889B2 - - Google Patents

Info

Publication number
JPH0379889B2
JPH0379889B2 JP57111445A JP11144582A JPH0379889B2 JP H0379889 B2 JPH0379889 B2 JP H0379889B2 JP 57111445 A JP57111445 A JP 57111445A JP 11144582 A JP11144582 A JP 11144582A JP H0379889 B2 JPH0379889 B2 JP H0379889B2
Authority
JP
Japan
Prior art keywords
code
length
circuit
information
pattern information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57111445A
Other languages
English (en)
Other versions
JPS594255A (ja
Inventor
Kiichi Matsuda
Toshihiro Pponma
Yutaka Fukuda
Hideo Kuroda
Naoki Takegawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Nippon Telegraph and Telephone Corp
Original Assignee
Fujitsu Ltd
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd, Nippon Telegraph and Telephone Corp filed Critical Fujitsu Ltd
Priority to JP57111445A priority Critical patent/JPS594255A/ja
Priority to CA000431197A priority patent/CA1211219A/en
Priority to EP83303732A priority patent/EP0098153B1/en
Priority to DE8383303732T priority patent/DE3380833D1/de
Priority to KR1019830002965A priority patent/KR860001344B1/ko
Priority to US06/509,398 priority patent/US4593267A/en
Publication of JPS594255A publication Critical patent/JPS594255A/ja
Publication of JPH0379889B2 publication Critical patent/JPH0379889B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/40Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Dc Digital Transmission (AREA)

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は、可変長符号に対する符号変換回路に
関し、特に並列に入力される可変長符号データを
前処理回路において所定の語長以下の符号に分割
するようにした可変長符号に対する符号変換回路
に関する。
(2) 技術の背景 一般に、情報伝送においては、情報の内容に応
じて1ワードのビツト数が変化する可変長符号方
式と、1ワードのビツト数が常に一定である固定
長符号方式とが用いられている。可変長符号方式
は、固定長符号方式に比べて同一の情報量を伝送
するために必要な全体のビツト数を減少できる利
点があり、画像信号または音声信号等の伝送に用
いられる。しかし、ワード毎にビツト数が異なる
ため、そのままの状態で処理しようとすると不便
であり、又回路が複雑になる。この様な欠点はこ
れらの長さの異なる符号からなる信号列を一定の
ビツト数毎に区切つた並列データに変換すること
により除去できる。この様な背景から可変長符号
から固定長符号に変換する回路の実現が望まれて
いる。
(3) 従来技術と問題点 従来形の可変長符号に対する符号変換回路が第
1図に示される。第1図の符号変換回路1には最
大ビツト数nビツトの可変長符号からなる符号パ
ターン情報DI1,DI2…DInが並列に入力される
とともに、入力される可変長符号のビツト数をあ
らわす符号長情報BN1,BN2…BNmが入力さ
れる。符号変換回路1においては、入力された可
変長符号データが、変換されnビツトの固定長符
号の出力データDO1,DO2…DOnとして出力
される。
第1図の符号変換回路1の前記の動作は、第2
図の入出力データ例を用いて説明される。例え
ば、最大8ビツトの可変長符号として、第2図の
入力データA,B,C…Fが、順々に符号変換回
路1に入力されるとする。第1の入力データA
は、6ビツトであるためにこの後尾に次の入力デ
ータBの先頭の2ビツトが付加され8ビツトの出
力データA′として出力される。次に、入力デー
タBの残りの1ビツトには、次の入力データCの
先頭の7ビツトが付加され8ビツトの出力データ
B′として出力される。次に、入力データCの残
りの1ビツトには、次の入力データDの全4ビツ
トが付加されさらに次の入力データEの先頭の3
ビツトが付加され、8ビツトの出力データC′とし
て出力される。さらに、データEの残りの2ビツ
トには、次のデータFの全6ビツトが付加され出
力データD′として出力される。
このような第1図の符号変換回路の動作は、例
えば特開昭55−017259号(特開昭56−114043号)
に開示される回路により実現される。ところで、
第1図の符号変換回路においては、処理される最
大語長がnビツトであるために、入力されるデー
タのビツト数が大きい場合には、nを大きくする
必要があり、それだけ回路構成が複雑になり、装
置が大規模になるという問題がある。
(4) 発明の目的 本発明の主な目的は、前記の従来形の問題点に
かんがみ、入力される可変長符号データを所定の
語長以下の複数のデータに分割することができる
前記処理回路を設けることにより、出力データの
語長よりも大きな語長を有する可変長符号を処理
することが可能であり、大きな語長の入力データ
を回路規模の比較的小さな装置により処理するこ
とができる、可変長符号に対する符号変換回路を
提供することにある。
(5) 発明の構成 本発明においては、n語長以下の可変長符号入
力データが並列に入力されn語長の固定長符号出
力データに変換される符号変換部の前段に、(n
+1)語長以上の符号はn語長に満たない1個の
符号と、n語長毎の符号に分割する前処理回路を
設け、該前処理回路は、符号長情報と符号パター
ン情報とからなる入力可変長符号に対して、符号
長情報を複数のn語長情報とn語長に満たない1
個の符号長情報に変換する符号長情報分割回路
と、符号パターン情報を前記符号長情報分割回路
によつて分割された符号長に対応させて分割し、
分割した符号パターン情報を選択的に出力する符
号パターン情報選択回路と、この符号パターン情
報選択回路から出力される符号パターン情報の符
号長に対応する符号長情報を選択的に出力する符
号長情報選択回路と、分割数に比例した速度にお
いて前記2つの選択回路に選択信号を出力する制
御回路とを有し、更に、該分割数に比例した速度
において該符号変換部を動作させるようにしたこ
とを特徴とする、可変長符号に対する符号変換回
路が提供される。
(6) 発明の実施例 本発明の一実施例としての、可変長符号に対す
る符号変換回路が第3図に示される。第3図の可
変長符号に対する符号変換回路は、前処理回路2
および符号変換部3から構成される。第3図の前
処理回路の一構成例が第4図に示される。
第3図の符号変換回路において、前処理回路2
には最大ビツト数n0の可変長符号パターン情報お
よび符号長情報が入力される。前処理回路2にお
いては、入力された可変長符号は、最大ビツト数
n1(n1<n0)の可変長符号に分割される。例えば、
n0=16、n1=8であるとすると、入力データが15
ビツトの符号の時、前処理回路2において、8ビ
ツトと7ビツトの2つの符号に分割され、それぞ
れに8ビツトおよび7ビツトを表わす符号長情報
を付して符号変換部3に供給される。この場合、
入力される1つのデータに対し2つのデータが符
号変換部3に供給され処理されることになる。符
号変換部3は、前述した第1図の符号変換回路1
と同一の機能を有するものであり、例えば前述の
特願昭55−17259号に開示される回路であること
ができる。
前記の前処理回路2の機能は、例えば第4図に
示される回路構成により実現される。第4図の前
処理回路2は、入力符号長情報が入力されるフリ
ツプフロツプ回路21、入力符号パターン情報が
入力されるフリツプフロツプ回路22、入力符号
長情報を分割された符号に対する符号長情報に変
換する回路23、入力符号パターン情報から分割
された符号パターンを選択的に出力する選択回路
24、分割された符号の符号長情報を選択的に出
力する選択回路25、分割された符号の符号長情
報を出力するフリツプフロツプ回路26、分割さ
れた符号パターン情報を出力するフリツプフロツ
プ回路27、および、前記の各回路を制御する制
御回路28を有する。
前述した例の場合、15ビツトの符号長情報およ
び符号パターン情報がクロツク信号により、フリ
ツプフロツプ回路21および22にそれぞれ読込
まれる。読込まれた符号長情報は符号長変換回路
23において上位8ビツトと下位7ビツトの2つ
の符号長情報に変換され、並列に出力される。一
方、符号パターン情報は、選択回路24において
制御回路28からの選択信号により、上位8ビツ
トが最初に出力され、次に下位7ビツトが出力さ
れる。これと同期して、選択回路25において
も、最初に8ビツトの符号長情報が選択され、次
に7ビツトの符号長情報が選択され出力される。
このようにして、分割された2つの符号に対する
符号長情報および符号パターン情報は、制御回路
28からの2倍のクロツク信号により順次フリツ
プフロツプ回路26および27に読込まれ、符号
変換部3に供給される。つまり、フリツプフロツ
プ22が速度mで動作すると仮定した場合は、例
えば、15ビツトのパラレル信号が入力すると、選
択回路24は速度mの1クロツクの間に8ビツト
と7ビツトのパラレル信号を順次出力しなければ
ならず、速度2mのクロツクにて制御されること
になる。同様に、選択回路25も速度2mのクロ
ツクにて制御される。更に、この選択回路25か
らの速度2mのクロツクで出力される信号が入力
されるフリツプフロツプ26,27も、当然なが
ら速度2mのクロツクにより動作することになる。
更にまた、これらフリツプフロツプ26,27か
らの速度2mのクロツクで出力される信号が入力
される符号変換回路3でも、前述と同様の速度
2mのクロツクにより符号長情報及びデータが入
力され、符号変換することになる。
以上の説明では、一例として15ビツトを2分割
したため、選択回路25等が速度2mのクロツク
により動作するが、30ビツトを4分割すれば、速
度4mのクロツクにより動作することになり、ま
たn分割すれば、選択回路25等が速度n×mの
クロツクにより動作することになる。
従つて、第3図の符号変換回路においては、最
大16ビツトの可変長符号を8ビツト構成の符号変
換回路において処理することが可能である。勿
論、前処理回路2における分割数を増加させるこ
とにより16ビツト以上の可変長符号を処理するこ
とも可能である。
(7) 発明の効果 本発明によれば、比較的大きな語長を有する可
変長符号を所定の語長以下の語長を有する複数個
の符号に分割することにより、入力される符号の
語長のまま処理する回路に比べて小規模な回路に
より可変長符号から固定長符号への変換を行うこ
とができる符号変換回路が提供され得る。
【図面の簡単な説明】
第1図は、従来形の可変長符号に対する符号変
換回路の回路図、第2図は、第1図の回路の動作
を説明する図、第3図は、本発明の一実施例とし
ての可変長符号に対する符号変換回路の回路図、
第4図は、第3図における前処理回路の一構成例
の回路図である。 (符号の説明)、1:符号変換回路、2:前処
理回路、3:符号変換部、21,22,26,2
7:フリツプフロツプ回路、23:符号長変換回
路、24,25:選択回路、28:制御回路。

Claims (1)

  1. 【特許請求の範囲】 1 n語長以下の可変長符号入力データが並列に
    入力されn語長の固定長符号出力データに変換さ
    れる符号変換部の前段に、(n+1)語長以上の
    符号はn語長に満たない1個の符号と、n語長毎
    の符号に分割する前処理回路を設け、 該前処理回路は、符号長情報と符号パターン情
    報とからなる入力可変長符号に対して、 符号長情報を複数のn語長情報とn語長に満た
    ない1個の符号長情報に変換する符号長情報分割
    回路と、 符号パターン情報を前記符号長情報分割回路に
    よつて分割された符号長に対応させて分割し、分
    割した符号パターン情報を選択的に出力する符号
    パターン情報選択回路と、 この符号パターン情報選択回路から出力される
    符号パターン情報の符号長に対応する符号長情報
    を選択的に出力する符号長情報選択回路と、 分割数に比例した速度において前記2つの選択
    回路に選択信号を出力する制御回路とを有し、 更に、該分割数に比例した速度において該符号
    変換部を動作させるようにしたことを特徴とす
    る、可変長符号に対する符号変換回路。
JP57111445A 1982-06-30 1982-06-30 可変長符号に対する符号変換回路 Granted JPS594255A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP57111445A JPS594255A (ja) 1982-06-30 1982-06-30 可変長符号に対する符号変換回路
CA000431197A CA1211219A (en) 1982-06-30 1983-06-27 Digital data code conversion circuit for variable- word-length data code
EP83303732A EP0098153B1 (en) 1982-06-30 1983-06-28 Digital data code conversion circuit for variable-word-length data code
DE8383303732T DE3380833D1 (en) 1982-06-30 1983-06-28 Digital data code conversion circuit for variable-word-length data code
KR1019830002965A KR860001344B1 (ko) 1982-06-30 1983-06-30 가변어장(Variable-Word-Length) 데이타 코우드용 디지탈 데이타 코우드 변환회로
US06/509,398 US4593267A (en) 1982-06-30 1983-06-30 Digital data code conversion circuit for variable-word-length data code

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57111445A JPS594255A (ja) 1982-06-30 1982-06-30 可変長符号に対する符号変換回路

Publications (2)

Publication Number Publication Date
JPS594255A JPS594255A (ja) 1984-01-11
JPH0379889B2 true JPH0379889B2 (ja) 1991-12-20

Family

ID=14561377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57111445A Granted JPS594255A (ja) 1982-06-30 1982-06-30 可変長符号に対する符号変換回路

Country Status (2)

Country Link
JP (1) JPS594255A (ja)
KR (1) KR860001344B1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4883301B2 (ja) * 2007-01-19 2012-02-22 井関農機株式会社 脱穀装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52105740A (en) * 1976-03-01 1977-09-05 Nippon Telegr & Teleph Corp <Ntt> Buffer memory fead-out control system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52105740A (en) * 1976-03-01 1977-09-05 Nippon Telegr & Teleph Corp <Ntt> Buffer memory fead-out control system

Also Published As

Publication number Publication date
KR840005290A (ko) 1984-11-05
JPS594255A (ja) 1984-01-11
KR860001344B1 (ko) 1986-09-15

Similar Documents

Publication Publication Date Title
EP0098153B1 (en) Digital data code conversion circuit for variable-word-length data code
US4377806A (en) Parallel to serial converter
KR960005751B1 (ko) 데이타 입출력 회로
EP0390310A3 (en) Data packer
US4155070A (en) Code-converter with preservation of parity
EP0390309A3 (en) Data unpacker
JPH0379889B2 (ja)
EP0297581A3 (en) Pseudo-noise sequence generator
US3691554A (en) Code converters
JP3863652B2 (ja) 可変長コードの整列化装置
SU843269A1 (ru) Устройство дл формировани кода
JPH01314023A (ja) ディジタル信号処理回路
JP3063180B2 (ja) 可変長符号復号回路
EP0294614B1 (en) m bit to n bit code converting circuit
JPS647831A (en) Digital signal transmission method
SU860056A1 (ru) Преобразователь параллельного кода в последовательный
JPH0381175B2 (ja)
EP0177909A3 (en) Digital-to-analog converter
JPH02206292A (ja) 可変長符号の符号変換回路
JPS6064573A (ja) 画信号縮小方式
JPH0199325A (ja) エンコーダ回路
KR0155718B1 (ko) 동기 데이타 발생장치
SU1476615A1 (ru) Преобразователь форматов данных
JPH0117176B2 (ja)
JPS5868341A (ja) デ−タ信号多重変換回路