JPH0379889B2 - - Google Patents
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- JPH0379889B2 JPH0379889B2 JP57111445A JP11144582A JPH0379889B2 JP H0379889 B2 JPH0379889 B2 JP H0379889B2 JP 57111445 A JP57111445 A JP 57111445A JP 11144582 A JP11144582 A JP 11144582A JP H0379889 B2 JPH0379889 B2 JP H0379889B2
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- JP
- Japan
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- length
- circuit
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- 238000006243 chemical reaction Methods 0.000 claims description 31
- 238000007781 pre-processing Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、可変長符号に対する符号変換回路に
関し、特に並列に入力される可変長符号データを
前処理回路において所定の語長以下の符号に分割
するようにした可変長符号に対する符号変換回路
に関する。
関し、特に並列に入力される可変長符号データを
前処理回路において所定の語長以下の符号に分割
するようにした可変長符号に対する符号変換回路
に関する。
(2) 技術の背景
一般に、情報伝送においては、情報の内容に応
じて１ワードのビツト数が変化する可変長符号方
式と、１ワードのビツト数が常に一定である固定
長符号方式とが用いられている。可変長符号方式
は、固定長符号方式に比べて同一の情報量を伝送
するために必要な全体のビツト数を減少できる利
点があり、画像信号または音声信号等の伝送に用
いられる。しかし、ワード毎にビツト数が異なる
ため、そのままの状態で処理しようとすると不便
であり、又回路が複雑になる。この様な欠点はこ
れらの長さの異なる符号からなる信号列を一定の
ビツト数毎に区切つた並列データに変換すること
により除去できる。この様な背景から可変長符号
から固定長符号に変換する回路の実現が望まれて
いる。
じて１ワードのビツト数が変化する可変長符号方
式と、１ワードのビツト数が常に一定である固定
長符号方式とが用いられている。可変長符号方式
は、固定長符号方式に比べて同一の情報量を伝送
するために必要な全体のビツト数を減少できる利
点があり、画像信号または音声信号等の伝送に用
いられる。しかし、ワード毎にビツト数が異なる
ため、そのままの状態で処理しようとすると不便
であり、又回路が複雑になる。この様な欠点はこ
れらの長さの異なる符号からなる信号列を一定の
ビツト数毎に区切つた並列データに変換すること
により除去できる。この様な背景から可変長符号
から固定長符号に変換する回路の実現が望まれて
いる。
(3) 従来技術と問題点
従来形の可変長符号に対する符号変換回路が第
１図に示される。第１図の符号変換回路１には最
大ビツト数ｎビツトの可変長符号からなる符号パ
ターン情報DI１，DI２…DInが並列に入力される
とともに、入力される可変長符号のビツト数をあ
らわす符号長情報BN１，BN２…BNmが入力さ
れる。符号変換回路１においては、入力された可
変長符号データが、変換されｎビツトの固定長符
号の出力データDO１，DO２…DOnとして出力
される。
１図に示される。第１図の符号変換回路１には最
大ビツト数ｎビツトの可変長符号からなる符号パ
ターン情報DI１，DI２…DInが並列に入力される
とともに、入力される可変長符号のビツト数をあ
らわす符号長情報BN１，BN２…BNmが入力さ
れる。符号変換回路１においては、入力された可
変長符号データが、変換されｎビツトの固定長符
号の出力データDO１，DO２…DOnとして出力
される。
第１図の符号変換回路１の前記の動作は、第２
図の入出力データ例を用いて説明される。例え
ば、最大８ビツトの可変長符号として、第２図の
入力データＡ，Ｂ，Ｃ…Ｆが、順々に符号変換回
路１に入力されるとする。第１の入力データＡ
は、６ビツトであるためにこの後尾に次の入力デ
ータＢの先頭の２ビツトが付加され８ビツトの出
力データA′として出力される。次に、入力デー
タＢの残りの１ビツトには、次の入力データＣの
先頭の７ビツトが付加され８ビツトの出力データ
B′として出力される。次に、入力データＣの残
りの１ビツトには、次の入力データＤの全４ビツ
トが付加されさらに次の入力データＥの先頭の３
ビツトが付加され、８ビツトの出力データC′とし
て出力される。さらに、データＥの残りの２ビツ
トには、次のデータＦの全６ビツトが付加され出
力データD′として出力される。
図の入出力データ例を用いて説明される。例え
ば、最大８ビツトの可変長符号として、第２図の
入力データＡ，Ｂ，Ｃ…Ｆが、順々に符号変換回
路１に入力されるとする。第１の入力データＡ
は、６ビツトであるためにこの後尾に次の入力デ
ータＢの先頭の２ビツトが付加され８ビツトの出
力データA′として出力される。次に、入力デー
タＢの残りの１ビツトには、次の入力データＣの
先頭の７ビツトが付加され８ビツトの出力データ
B′として出力される。次に、入力データＣの残
りの１ビツトには、次の入力データＤの全４ビツ
トが付加されさらに次の入力データＥの先頭の３
ビツトが付加され、８ビツトの出力データC′とし
て出力される。さらに、データＥの残りの２ビツ
トには、次のデータＦの全６ビツトが付加され出
力データD′として出力される。
このような第１図の符号変換回路の動作は、例
えば特開昭55−017259号（特開昭56−114043号）
に開示される回路により実現される。ところで、
第１図の符号変換回路においては、処理される最
大語長がｎビツトであるために、入力されるデー
タのビツト数が大きい場合には、ｎを大きくする
必要があり、それだけ回路構成が複雑になり、装
置が大規模になるという問題がある。
えば特開昭55−017259号（特開昭56−114043号）
に開示される回路により実現される。ところで、
第１図の符号変換回路においては、処理される最
大語長がｎビツトであるために、入力されるデー
タのビツト数が大きい場合には、ｎを大きくする
必要があり、それだけ回路構成が複雑になり、装
置が大規模になるという問題がある。
(4) 発明の目的
本発明の主な目的は、前記の従来形の問題点に
かんがみ、入力される可変長符号データを所定の
語長以下の複数のデータに分割することができる
前記処理回路を設けることにより、出力データの
語長よりも大きな語長を有する可変長符号を処理
することが可能であり、大きな語長の入力データ
を回路規模の比較的小さな装置により処理するこ
とができる、可変長符号に対する符号変換回路を
提供することにある。
かんがみ、入力される可変長符号データを所定の
語長以下の複数のデータに分割することができる
前記処理回路を設けることにより、出力データの
語長よりも大きな語長を有する可変長符号を処理
することが可能であり、大きな語長の入力データ
を回路規模の比較的小さな装置により処理するこ
とができる、可変長符号に対する符号変換回路を
提供することにある。
(5) 発明の構成
本発明においては、ｎ語長以下の可変長符号入
力データが並列に入力されｎ語長の固定長符号出
力データに変換される符号変換部の前段に、（ｎ
＋１）語長以上の符号はｎ語長に満たない１個の
符号と、ｎ語長毎の符号に分割する前処理回路を
設け、該前処理回路は、符号長情報と符号パター
ン情報とからなる入力可変長符号に対して、符号
長情報を複数のｎ語長情報とｎ語長に満たない１
個の符号長情報に変換する符号長情報分割回路
と、符号パターン情報を前記符号長情報分割回路
によつて分割された符号長に対応させて分割し、
分割した符号パターン情報を選択的に出力する符
号パターン情報選択回路と、この符号パターン情
報選択回路から出力される符号パターン情報の符
号長に対応する符号長情報を選択的に出力する符
号長情報選択回路と、分割数に比例した速度にお
いて前記２つの選択回路に選択信号を出力する制
御回路とを有し、更に、該分割数に比例した速度
において該符号変換部を動作させるようにしたこ
とを特徴とする、可変長符号に対する符号変換回
路が提供される。
力データが並列に入力されｎ語長の固定長符号出
力データに変換される符号変換部の前段に、（ｎ
＋１）語長以上の符号はｎ語長に満たない１個の
符号と、ｎ語長毎の符号に分割する前処理回路を
設け、該前処理回路は、符号長情報と符号パター
ン情報とからなる入力可変長符号に対して、符号
長情報を複数のｎ語長情報とｎ語長に満たない１
個の符号長情報に変換する符号長情報分割回路
と、符号パターン情報を前記符号長情報分割回路
によつて分割された符号長に対応させて分割し、
分割した符号パターン情報を選択的に出力する符
号パターン情報選択回路と、この符号パターン情
報選択回路から出力される符号パターン情報の符
号長に対応する符号長情報を選択的に出力する符
号長情報選択回路と、分割数に比例した速度にお
いて前記２つの選択回路に選択信号を出力する制
御回路とを有し、更に、該分割数に比例した速度
において該符号変換部を動作させるようにしたこ
とを特徴とする、可変長符号に対する符号変換回
路が提供される。
(6) 発明の実施例
本発明の一実施例としての、可変長符号に対す
る符号変換回路が第３図に示される。第３図の可
変長符号に対する符号変換回路は、前処理回路２
および符号変換部３から構成される。第３図の前
処理回路の一構成例が第４図に示される。
る符号変換回路が第３図に示される。第３図の可
変長符号に対する符号変換回路は、前処理回路２
および符号変換部３から構成される。第３図の前
処理回路の一構成例が第４図に示される。
第３図の符号変換回路において、前処理回路２
には最大ビツト数n0の可変長符号パターン情報お
よび符号長情報が入力される。前処理回路２にお
いては、入力された可変長符号は、最大ビツト数
n1（n1＜n0）の可変長符号に分割される。例えば、
n0＝16、n1＝８であるとすると、入力データが15
ビツトの符号の時、前処理回路２において、８ビ
ツトと７ビツトの２つの符号に分割され、それぞ
れに８ビツトおよび７ビツトを表わす符号長情報
を付して符号変換部３に供給される。この場合、
入力される１つのデータに対し２つのデータが符
号変換部３に供給され処理されることになる。符
号変換部３は、前述した第１図の符号変換回路１
と同一の機能を有するものであり、例えば前述の
特願昭55−17259号に開示される回路であること
ができる。
には最大ビツト数n0の可変長符号パターン情報お
よび符号長情報が入力される。前処理回路２にお
いては、入力された可変長符号は、最大ビツト数
n1（n1＜n0）の可変長符号に分割される。例えば、
n0＝16、n1＝８であるとすると、入力データが15
ビツトの符号の時、前処理回路２において、８ビ
ツトと７ビツトの２つの符号に分割され、それぞ
れに８ビツトおよび７ビツトを表わす符号長情報
を付して符号変換部３に供給される。この場合、
入力される１つのデータに対し２つのデータが符
号変換部３に供給され処理されることになる。符
号変換部３は、前述した第１図の符号変換回路１
と同一の機能を有するものであり、例えば前述の
特願昭55−17259号に開示される回路であること
ができる。
前記の前処理回路２の機能は、例えば第４図に
示される回路構成により実現される。第４図の前
処理回路２は、入力符号長情報が入力されるフリ
ツプフロツプ回路２１、入力符号パターン情報が
入力されるフリツプフロツプ回路２２、入力符号
長情報を分割された符号に対する符号長情報に変
換する回路２３、入力符号パターン情報から分割
された符号パターンを選択的に出力する選択回路
２４、分割された符号の符号長情報を選択的に出
力する選択回路２５、分割された符号の符号長情
報を出力するフリツプフロツプ回路２６、分割さ
れた符号パターン情報を出力するフリツプフロツ
プ回路２７、および、前記の各回路を制御する制
御回路２８を有する。
示される回路構成により実現される。第４図の前
処理回路２は、入力符号長情報が入力されるフリ
ツプフロツプ回路２１、入力符号パターン情報が
入力されるフリツプフロツプ回路２２、入力符号
長情報を分割された符号に対する符号長情報に変
換する回路２３、入力符号パターン情報から分割
された符号パターンを選択的に出力する選択回路
２４、分割された符号の符号長情報を選択的に出
力する選択回路２５、分割された符号の符号長情
報を出力するフリツプフロツプ回路２６、分割さ
れた符号パターン情報を出力するフリツプフロツ
プ回路２７、および、前記の各回路を制御する制
御回路２８を有する。
前述した例の場合、15ビツトの符号長情報およ
び符号パターン情報がクロツク信号により、フリ
ツプフロツプ回路２１および２２にそれぞれ読込
まれる。読込まれた符号長情報は符号長変換回路
２３において上位８ビツトと下位７ビツトの２つ
の符号長情報に変換され、並列に出力される。一
方、符号パターン情報は、選択回路２４において
制御回路２８からの選択信号により、上位８ビツ
トが最初に出力され、次に下位７ビツトが出力さ
れる。これと同期して、選択回路２５において
も、最初に８ビツトの符号長情報が選択され、次
に７ビツトの符号長情報が選択され出力される。
このようにして、分割された２つの符号に対する
符号長情報および符号パターン情報は、制御回路
２８からの２倍のクロツク信号により順次フリツ
プフロツプ回路２６および２７に読込まれ、符号
変換部３に供給される。つまり、フリツプフロツ
プ２２が速度ｍで動作すると仮定した場合は、例
えば、15ビツトのパラレル信号が入力すると、選
択回路２４は速度ｍの１クロツクの間に８ビツト
と７ビツトのパラレル信号を順次出力しなければ
ならず、速度2mのクロツクにて制御されること
になる。同様に、選択回路２５も速度2mのクロ
ツクにて制御される。更に、この選択回路２５か
らの速度2mのクロツクで出力される信号が入力
されるフリツプフロツプ２６，２７も、当然なが
ら速度2mのクロツクにより動作することになる。
更にまた、これらフリツプフロツプ２６，２７か
らの速度2mのクロツクで出力される信号が入力
される符号変換回路３でも、前述と同様の速度
2mのクロツクにより符号長情報及びデータが入
力され、符号変換することになる。
び符号パターン情報がクロツク信号により、フリ
ツプフロツプ回路２１および２２にそれぞれ読込
まれる。読込まれた符号長情報は符号長変換回路
２３において上位８ビツトと下位７ビツトの２つ
の符号長情報に変換され、並列に出力される。一
方、符号パターン情報は、選択回路２４において
制御回路２８からの選択信号により、上位８ビツ
トが最初に出力され、次に下位７ビツトが出力さ
れる。これと同期して、選択回路２５において
も、最初に８ビツトの符号長情報が選択され、次
に７ビツトの符号長情報が選択され出力される。
このようにして、分割された２つの符号に対する
符号長情報および符号パターン情報は、制御回路
２８からの２倍のクロツク信号により順次フリツ
プフロツプ回路２６および２７に読込まれ、符号
変換部３に供給される。つまり、フリツプフロツ
プ２２が速度ｍで動作すると仮定した場合は、例
えば、15ビツトのパラレル信号が入力すると、選
択回路２４は速度ｍの１クロツクの間に８ビツト
と７ビツトのパラレル信号を順次出力しなければ
ならず、速度2mのクロツクにて制御されること
になる。同様に、選択回路２５も速度2mのクロ
ツクにて制御される。更に、この選択回路２５か
らの速度2mのクロツクで出力される信号が入力
されるフリツプフロツプ２６，２７も、当然なが
ら速度2mのクロツクにより動作することになる。
更にまた、これらフリツプフロツプ２６，２７か
らの速度2mのクロツクで出力される信号が入力
される符号変換回路３でも、前述と同様の速度
2mのクロツクにより符号長情報及びデータが入
力され、符号変換することになる。
以上の説明では、一例として15ビツトを２分割
したため、選択回路２５等が速度2mのクロツク
により動作するが、30ビツトを４分割すれば、速
度4mのクロツクにより動作することになり、ま
たｎ分割すれば、選択回路２５等が速度ｎ×ｍの
クロツクにより動作することになる。
したため、選択回路２５等が速度2mのクロツク
により動作するが、30ビツトを４分割すれば、速
度4mのクロツクにより動作することになり、ま
たｎ分割すれば、選択回路２５等が速度ｎ×ｍの
クロツクにより動作することになる。
従つて、第３図の符号変換回路においては、最
大16ビツトの可変長符号を８ビツト構成の符号変
換回路において処理することが可能である。勿
論、前処理回路２における分割数を増加させるこ
とにより16ビツト以上の可変長符号を処理するこ
とも可能である。
大16ビツトの可変長符号を８ビツト構成の符号変
換回路において処理することが可能である。勿
論、前処理回路２における分割数を増加させるこ
とにより16ビツト以上の可変長符号を処理するこ
とも可能である。
(7) 発明の効果
本発明によれば、比較的大きな語長を有する可
変長符号を所定の語長以下の語長を有する複数個
の符号に分割することにより、入力される符号の
語長のまま処理する回路に比べて小規模な回路に
より可変長符号から固定長符号への変換を行うこ
とができる符号変換回路が提供され得る。
変長符号を所定の語長以下の語長を有する複数個
の符号に分割することにより、入力される符号の
語長のまま処理する回路に比べて小規模な回路に
より可変長符号から固定長符号への変換を行うこ
とができる符号変換回路が提供され得る。
第１図は、従来形の可変長符号に対する符号変
換回路の回路図、第２図は、第１図の回路の動作
を説明する図、第３図は、本発明の一実施例とし
ての可変長符号に対する符号変換回路の回路図、
第４図は、第３図における前処理回路の一構成例
の回路図である。 （符号の説明）、１：符号変換回路、２：前処
理回路、３：符号変換部、２１，２２，２６，２
７：フリツプフロツプ回路、２３：符号長変換回
路、２４，２５：選択回路、２８：制御回路。
換回路の回路図、第２図は、第１図の回路の動作
を説明する図、第３図は、本発明の一実施例とし
ての可変長符号に対する符号変換回路の回路図、
第４図は、第３図における前処理回路の一構成例
の回路図である。 （符号の説明）、１：符号変換回路、２：前処
理回路、３：符号変換部、２１，２２，２６，２
７：フリツプフロツプ回路、２３：符号長変換回
路、２４，２５：選択回路、２８：制御回路。
Claims (1)
- 【特許請求の範囲】 １ ｎ語長以下の可変長符号入力データが並列に
入力されｎ語長の固定長符号出力データに変換さ
れる符号変換部の前段に、（ｎ＋１）語長以上の
符号はｎ語長に満たない１個の符号と、ｎ語長毎
の符号に分割する前処理回路を設け、 該前処理回路は、符号長情報と符号パターン情
報とからなる入力可変長符号に対して、 符号長情報を複数のｎ語長情報とｎ語長に満た
ない１個の符号長情報に変換する符号長情報分割
回路と、 符号パターン情報を前記符号長情報分割回路に
よつて分割された符号長に対応させて分割し、分
割した符号パターン情報を選択的に出力する符号
パターン情報選択回路と、 この符号パターン情報選択回路から出力される
符号パターン情報の符号長に対応する符号長情報
を選択的に出力する符号長情報選択回路と、 分割数に比例した速度において前記２つの選択
回路に選択信号を出力する制御回路とを有し、 更に、該分割数に比例した速度において該符号
変換部を動作させるようにしたことを特徴とす
る、可変長符号に対する符号変換回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111445A JPS594255A (ja) | 1982-06-30 | 1982-06-30 | 可変長符号に対する符号変換回路 |
| CA000431197A CA1211219A (en) | 1982-06-30 | 1983-06-27 | Digital data code conversion circuit for variable- word-length data code |
| EP83303732A EP0098153B1 (en) | 1982-06-30 | 1983-06-28 | Digital data code conversion circuit for variable-word-length data code |
| DE8383303732T DE3380833D1 (en) | 1982-06-30 | 1983-06-28 | Digital data code conversion circuit for variable-word-length data code |
| KR1019830002965A KR860001344B1 (ko) | 1982-06-30 | 1983-06-30 | 가변어장(Variable-Word-Length) 데이타 코우드용 디지탈 데이타 코우드 변환회로 |
| US06/509,398 US4593267A (en) | 1982-06-30 | 1983-06-30 | Digital data code conversion circuit for variable-word-length data code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111445A JPS594255A (ja) | 1982-06-30 | 1982-06-30 | 可変長符号に対する符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594255A JPS594255A (ja) | 1984-01-11 |
| JPH0379889B2 true JPH0379889B2 (ja) | 1991-12-20 |
Family
ID=14561377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111445A Granted JPS594255A (ja) | 1982-06-30 | 1982-06-30 | 可変長符号に対する符号変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS594255A (ja) |
| KR (1) | KR860001344B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4883301B2 (ja) * | 2007-01-19 | 2012-02-22 | 井関農機株式会社 | 脱穀装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52105740A (en) * | 1976-03-01 | 1977-09-05 | Nippon Telegr & Teleph Corp <Ntt> | Buffer memory fead-out control system |
-
1982
- 1982-06-30 JP JP57111445A patent/JPS594255A/ja active Granted
-
1983
- 1983-06-30 KR KR1019830002965A patent/KR860001344B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52105740A (en) * | 1976-03-01 | 1977-09-05 | Nippon Telegr & Teleph Corp <Ntt> | Buffer memory fead-out control system |
Also Published As
| Publication number | Publication date |
|---|---|
| KR840005290A (ko) | 1984-11-05 |
| JPS594255A (ja) | 1984-01-11 |
| KR860001344B1 (ko) | 1986-09-15 |
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