JPS63282559A - デ−タ転送方式 - Google Patents
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- JPS63282559A JPS63282559A JP11150987A JP11150987A JPS63282559A JP S63282559 A JPS63282559 A JP S63282559A JP 11150987 A JP11150987 A JP 11150987A JP 11150987 A JP11150987 A JP 11150987A JP S63282559 A JPS63282559 A JP S63282559A
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- 230000005540 biological transmission Effects 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 14
- 238000005070 sampling Methods 0.000 description 8
- 101100102825 Enterobacteria phage T4 rIIA gene Proteins 0.000 description 2
- 101100102826 Enterobacteria phage T4 rIIB gene Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
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- 239000002699 waste material Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/282—Cycle stealing DMA
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- General Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Information Transfer Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、２つの処理装置の相互のデータ転送方式に関
する。
する。
背景技術
典型的な先行技術は、第６図に示されている。
アナログなどの音声信号などのような入力信号は、ライ
ン１から与えられ、アナログ／デフタル変換回路２によ
って、デジタル値に変換され、処理装置３に与えられ、
データの演算が行なわれる。この処理装置３において処
理されたデジタル信号は、デジタル／アナログ変換回路
４に与えられて、アナログ信号に変換され、ライン５か
ら導出され、たとえばスピーカが駆動される。処理装置
３には、マイクロコンピュータ６が４ｉ＆２される。処
理装置３の演算処理速度は、マイクロコンピュータ６よ
りも高速度である。このマイクロコンピュータ６から処
理装置１３にデータを転送する際には、そのマイクロコ
ンピュータ６からのデータがライン７を介して受信レジ
スタ８に直列にストアされる。
ン１から与えられ、アナログ／デフタル変換回路２によ
って、デジタル値に変換され、処理装置３に与えられ、
データの演算が行なわれる。この処理装置３において処
理されたデジタル信号は、デジタル／アナログ変換回路
４に与えられて、アナログ信号に変換され、ライン５か
ら導出され、たとえばスピーカが駆動される。処理装置
３には、マイクロコンピュータ６が４ｉ＆２される。処
理装置３の演算処理速度は、マイクロコンピュータ６よ
りも高速度である。このマイクロコンピュータ６から処
理装置１３にデータを転送する際には、そのマイクロコ
ンピュータ６からのデータがライン７を介して受信レジ
スタ８に直列にストアされる。
このようにしてマイクロコンピュータ６からのデータが
転送され、受信レジスタ８が一杯になると、ライン９に
７ラグＦ１を立て、制御回路１０に与える。受信レジス
タ８の内容は、メモリ１１にストアされる。制御回路１
０は、７ラグＦ１が立っているとき、ライン１４を介し
てマイクロコンピュータ６からデータを送出することを
一時停止させるための信号を発生する。受信レジスタ８
の内容がメモリ１１においてストアされた後には、その
ことを表わす信号を制御回路１０はマイクロコンピュー
タ６に与え、これによってマイクロコンピュータ６は残
りのデータをライン７から受信レジスタ８に与える。こ
うして、この受信レジスタ８の内容は前述のようにして
メモリ１１にさらにストアされる。
転送され、受信レジスタ８が一杯になると、ライン９に
７ラグＦ１を立て、制御回路１０に与える。受信レジス
タ８の内容は、メモリ１１にストアされる。制御回路１
０は、７ラグＦ１が立っているとき、ライン１４を介し
てマイクロコンピュータ６からデータを送出することを
一時停止させるための信号を発生する。受信レジスタ８
の内容がメモリ１１においてストアされた後には、その
ことを表わす信号を制御回路１０はマイクロコンピュー
タ６に与え、これによってマイクロコンピュータ６は残
りのデータをライン７から受信レジスタ８に与える。こ
うして、この受信レジスタ８の内容は前述のようにして
メモリ１１にさらにストアされる。
制御回路１０は、＄７図（１）で示される一定のサンプ
リング周期Ｗごとに動作を繰り返し、この各サンプリン
グ周期Ｗにおいで、第７図（２）で示される期間Ｗ１に
おいてデジタル信号処理を行ない、第７図（３）で示さ
れる残余の時間Ｗ２でマイクロコンピュータ６からのデ
ータを受信レジスタ８を介してメモリ１１にストアする
。
リング周期Ｗごとに動作を繰り返し、この各サンプリン
グ周期Ｗにおいで、第７図（２）で示される期間Ｗ１に
おいてデジタル信号処理を行ない、第７図（３）で示さ
れる残余の時間Ｗ２でマイクロコンピュータ６からのデ
ータを受信レジスタ８を介してメモリ１１にストアする
。
発明が解決すべき問題点
このような先行技術では、処理装置３におけるデジタル
信号処理の期ｒｉｉ１ｗ１が長くかかったときには、マ
イクロコンピュータ６から処理装置ｉｉ３へ゛のデータ
の転送を行なうことがｔ’８る期間Ｗ２が短（なる、し
たがってマイクロコンピュータ６から処理１ｉｉ１３へ
のデータの転送を確実に行なうことができるようにする
ために、サンプリング周期Ｗを長く設定しなければなら
な１１１ことになる。−力、各サンプリング周期Ｗ内に
おいて、マイクロコンピュータ６から処理装置３へのデ
ータ転送を行なう必要がない場合があり、このようなと
きには残余の期間Ｗ３（前述の第７図（３）参照）の間
は、処理装置３の処理が行なわれず、時間が無駄になる
。このようにして先行技術では、プログラム処理によっ
で〜データの転送を行なっているので、各サンプリング
周期Ｗごとに行なえるデジタル信号処理の期間Ｗ１が短
か（なるか、またはサンプリング周期Ｗを艮（する必要
があり、信号処理の品質が劣化してしまう。
信号処理の期ｒｉｉ１ｗ１が長くかかったときには、マ
イクロコンピュータ６から処理装置ｉｉ３へ゛のデータ
の転送を行なうことがｔ’８る期間Ｗ２が短（なる、し
たがってマイクロコンピュータ６から処理１ｉｉ１３へ
のデータの転送を確実に行なうことができるようにする
ために、サンプリング周期Ｗを長く設定しなければなら
な１１１ことになる。−力、各サンプリング周期Ｗ内に
おいて、マイクロコンピュータ６から処理装置３へのデ
ータ転送を行なう必要がない場合があり、このようなと
きには残余の期間Ｗ３（前述の第７図（３）参照）の間
は、処理装置３の処理が行なわれず、時間が無駄になる
。このようにして先行技術では、プログラム処理によっ
で〜データの転送を行なっているので、各サンプリング
周期Ｗごとに行なえるデジタル信号処理の期間Ｗ１が短
か（なるか、またはサンプリング周期Ｗを艮（する必要
があり、信号処理の品質が劣化してしまう。
同様にして、処理装ｗ１３゛からマイクロコンピュータ
６にデータを伝送するにあたっては、メモリ１１の内容
を送信レジスタ１２にスシアし、この送信レジスタ１２
の内容をライン１３を介してマイクロコンピュータ６に
転送する。送信すべき内容が多いとき、送信レジスタ１
２にデータがセットされると、これを表わす信号が２イ
ン１５を介して制御回路１０に与えられて、７ラグＦ２
が立つ、制御回路１０は、送信レジスタ１２に内容がセ
ットされたことを表わす信号をライン１４を介してマイ
クロコンピュータ６に与え、これによってマイクロコン
ピュータ６は送信レジスタ１２の内容を正確に受信する
ことができる。このような処理装置３からマイクロコン
ピュータ６へのデータの転送に当たっても、前述のｔＪ
ｓＴ図に関連して述べた動作と同様な動作が行なわれ、
各サンプリング周期Ｗごとに行なえるデジタル信号処理
の期間Ｗ１が短かくなるか、またはサンプリング周期Ｗ
を艮くする必要があり、信号処理の品質が劣化してしま
うという問題がある。
６にデータを伝送するにあたっては、メモリ１１の内容
を送信レジスタ１２にスシアし、この送信レジスタ１２
の内容をライン１３を介してマイクロコンピュータ６に
転送する。送信すべき内容が多いとき、送信レジスタ１
２にデータがセットされると、これを表わす信号が２イ
ン１５を介して制御回路１０に与えられて、７ラグＦ２
が立つ、制御回路１０は、送信レジスタ１２に内容がセ
ットされたことを表わす信号をライン１４を介してマイ
クロコンピュータ６に与え、これによってマイクロコン
ピュータ６は送信レジスタ１２の内容を正確に受信する
ことができる。このような処理装置３からマイクロコン
ピュータ６へのデータの転送に当たっても、前述のｔＪ
ｓＴ図に関連して述べた動作と同様な動作が行なわれ、
各サンプリング周期Ｗごとに行なえるデジタル信号処理
の期間Ｗ１が短かくなるか、またはサンプリング周期Ｗ
を艮くする必要があり、信号処理の品質が劣化してしま
うという問題がある。
本発明の目的は、２つの処理装置のデータ転・送を、ｗ
ｐ間の無駄を省いで、高速度で行なうことがでさるよう
にして、デジタル信号処理のための時間を増加すること
ができるようにしたデータ転送方式を提供することであ
る。
ｐ間の無駄を省いで、高速度で行なうことがでさるよう
にして、デジタル信号処理のための時間を増加すること
ができるようにしたデータ転送方式を提供することであ
る。
間ａｎ、を解決するための手段
本発明は、第１およＩ／１１４２処理装置の相互のデー
タ転送方式において、 第１処理装置から、読出しおよび書込みを表わす命令と
、読出しおよび書込みをすべき記憶領域のアドレスを指
定するアドレス情報と、書込みを行なう際には前記アド
レス指定された記憶領域に書込むべきデータとを順次的
に送出し、第１処理装置では、前記アドレス指定された
記ｔ！領域からのデータを受信し、 第２処理装置では、 前記命令と、アドレス情報と、データとを受信する受信
レジスタと、 受信しνスタからの命令をデコードする手段と、受信レ
ジスタからのアドレス情報をデコードする手段と、 命令デコード手段と７ドレス情報デコ一ド手段との出力
に応答して、アドレス情報によって７ドレス指定された
記憶領域にデータを書込み、または記憶領域からデータ
を読出すメモリと、メモリから読出されたデータを第１
処理装置に転送する送信レジスタとを有することを特徴
とするデータの伝送方式である。
タ転送方式において、 第１処理装置から、読出しおよび書込みを表わす命令と
、読出しおよび書込みをすべき記憶領域のアドレスを指
定するアドレス情報と、書込みを行なう際には前記アド
レス指定された記憶領域に書込むべきデータとを順次的
に送出し、第１処理装置では、前記アドレス指定された
記ｔ！領域からのデータを受信し、 第２処理装置では、 前記命令と、アドレス情報と、データとを受信する受信
レジスタと、 受信しνスタからの命令をデコードする手段と、受信レ
ジスタからのアドレス情報をデコードする手段と、 命令デコード手段と７ドレス情報デコ一ド手段との出力
に応答して、アドレス情報によって７ドレス指定された
記憶領域にデータを書込み、または記憶領域からデータ
を読出すメモリと、メモリから読出されたデータを第１
処理装置に転送する送信レジスタとを有することを特徴
とするデータの伝送方式である。
また本発明は、第１および第２の処理装置の相互のデー
タ転送方式において、 第１処理装置から、第２処理装置の読出すべき記憶領域
を７ドレス指定するアドレス情報を送出し、 第１処理装置では、前記アドレス指定された記憶領域か
らのデータを受信し、 第２処理装置では、 アドレス情報を受信する受信レジスタと、受信レジスタ
からのアドレス情報をデコードする手段と、 アドレス情報デコード手段の出力に応答してアドレス情
報によって、アドレス指定された記憶領域からデータを
読出す手段と、 読出手段から読出されたデータをｍｉ処理装置に転送す
る送信レジスタとを含むことを特徴とするデータ転送方
式である。
タ転送方式において、 第１処理装置から、第２処理装置の読出すべき記憶領域
を７ドレス指定するアドレス情報を送出し、 第１処理装置では、前記アドレス指定された記憶領域か
らのデータを受信し、 第２処理装置では、 アドレス情報を受信する受信レジスタと、受信レジスタ
からのアドレス情報をデコードする手段と、 アドレス情報デコード手段の出力に応答してアドレス情
報によって、アドレス指定された記憶領域からデータを
読出す手段と、 読出手段から読出されたデータをｍｉ処理装置に転送す
る送信レジスタとを含むことを特徴とするデータ転送方
式である。
さらに本発明は、第１および第２処理装置の相互のデー
タ転送方式において、 第１処理装置から、第２処理装置での書込みをすべき記
憶領域を７ドレス指定するアドレス情報と、前記アドレ
ス指定された記１！領域に書込むべきデータとを順次的
に送出し、 第２処理装置では、 アドレス情報とデータとを受信する受信レジスタと、 受信レジスタからのアドレス９報をデコードする手段と
、 アドレス情報デコード手段からの出力に応答してアドレ
ス情報によって７ドレス指定された記憶領域にデータを
書込む手段とを有することを特徴とするデータ転送方式
である。
タ転送方式において、 第１処理装置から、第２処理装置での書込みをすべき記
憶領域を７ドレス指定するアドレス情報と、前記アドレ
ス指定された記１！領域に書込むべきデータとを順次的
に送出し、 第２処理装置では、 アドレス情報とデータとを受信する受信レジスタと、 受信レジスタからのアドレス９報をデコードする手段と
、 アドレス情報デコード手段からの出力に応答してアドレ
ス情報によって７ドレス指定された記憶領域にデータを
書込む手段とを有することを特徴とするデータ転送方式
である。
作 用
本発明に従兄ば、読出しおよび書込みを行なうときには
、第１処理装置から、命令と、アドレス情報と、データ
とを、順次的に送出し、第２処理装置ではその命令をデ
コードするとともに、アドレス情報をデコードし、これ
によって第２処３！ｌｌ装置内に設けられているメモリ
の記憶領域をアドレス指定し、前記命令に従ってデータ
を読出しまたはＳ込む、メモリから読出したデータは、
送信レジスタに一旦スＦ了され、この送信レジスタから
ｍｌ熟埋ｖｔ装に転送される。
、第１処理装置から、命令と、アドレス情報と、データ
とを、順次的に送出し、第２処理装置ではその命令をデ
コードするとともに、アドレス情報をデコードし、これ
によって第２処３！ｌｌ装置内に設けられているメモリ
の記憶領域をアドレス指定し、前記命令に従ってデータ
を読出しまたはＳ込む、メモリから読出したデータは、
送信レジスタに一旦スＦ了され、この送信レジスタから
ｍｌ熟埋ｖｔ装に転送される。
第１処理装置から、ｍ２処理装置に設けられているメモ
リの読出しおよび書込みのいずれか一方だけを打なうと
きには、第１処理装置からは、読出しおよび書込みを表
わす命令は送出する必要がなく、読出し時にはアドレス
情報だけが、また書込み時にはアドレス情報とデータと
が送出される。
リの読出しおよび書込みのいずれか一方だけを打なうと
きには、第１処理装置からは、読出しおよび書込みを表
わす命令は送出する必要がなく、読出し時にはアドレス
情報だけが、また書込み時にはアドレス情報とデータと
が送出される。
第２処理装置は、読出し時には、前記アドレス情報によ
って７ドレス指定されたメモリの記憶領域からのデータ
を送信レジスタを介して第１処理装置に転送する。また
この第２処理装置は、書込み時には、アドレス情報によ
って７ドレス指定されたメモリの記憶領域に、第１処理
装置からのデータを記憶する。
って７ドレス指定されたメモリの記憶領域からのデータ
を送信レジスタを介して第１処理装置に転送する。また
この第２処理装置は、書込み時には、アドレス情報によ
って７ドレス指定されたメモリの記憶領域に、第１処理
装置からのデータを記憶する。
このようにして本発明では、読出しおよび書込みが、プ
ログラムの実行によって行なわれるのではなく、いわば
ハードフェアによって達Ｉ＆される。
ログラムの実行によって行なわれるのではなく、いわば
ハードフェアによって達Ｉ＆される。
そのため第１およびｍ２処理装置におけるデータ転送以
外のデータ処理のために時間を費やすことができる。こ
うしてデータ転送およびその他の演算処理を円滑に、し
かも高速度で行なうことがでさるとともに、このような
データ転送によって、第１および第２処理装置における
データ転送以外のデータ処理速度が低下してしまうとい
う問題はない。
外のデータ処理のために時間を費やすことができる。こ
うしてデータ転送およびその他の演算処理を円滑に、し
かも高速度で行なうことがでさるとともに、このような
データ転送によって、第１および第２処理装置における
データ転送以外のデータ処理速度が低下してしまうとい
う問題はない。
実施例
第１図は、本発明の一実施例のブロック図である。！ｍ
ｌｍ２処理装置Ａの命令によって、（ａ）第２処理装置
Ｂ内に設けられているメモ１７ Ｍ １の記憶領域に記
憶されているデータを読出し、第１処理装置Ａで受信し
、あるいはまた（ｂ）メモリＭ１の記憶領域に、ＰＡ１
処理装ＷＩＡからのデータを書込むことがでさる。ｍｌ
処理装１Ａの送信レジスタＴＸＩからは、ライン１６を
介して第２処理装置Ｂの受信レジスタＲＸ２に、８ビツ
トを単位として合コト２４ビットから成る信号をビット
順次的に送出する。第２処理ｇ＆置Ｂの送信レジスタＴ
Ｘ２からは、ライン１７を介して第１処理装置Ａの受信
レジスタＲＸＩに信号をビット順次的ｌこ退出する。
ｌｍ２処理装置Ａの命令によって、（ａ）第２処理装置
Ｂ内に設けられているメモ１７ Ｍ １の記憶領域に記
憶されているデータを読出し、第１処理装置Ａで受信し
、あるいはまた（ｂ）メモリＭ１の記憶領域に、ＰＡ１
処理装ＷＩＡからのデータを書込むことがでさる。ｍｌ
処理装１Ａの送信レジスタＴＸＩからは、ライン１６を
介して第２処理装置Ｂの受信レジスタＲＸ２に、８ビツ
トを単位として合コト２４ビットから成る信号をビット
順次的に送出する。第２処理ｇ＆置Ｂの送信レジスタＴ
Ｘ２からは、ライン１７を介して第１処理装置Ａの受信
レジスタＲＸＩに信号をビット順次的ｌこ退出する。
第１処理装置Ａから第２処理装ｒＩＩＢにはライン１６
を介して上述のように２４ビツトの信号が送出され、こ
の２４ビツトのうち最初の２ビツトは読出しおよび書込
みなどを表わす命令であり、この命令はライン１８を介
して、その命令をデコードするデコーダ１９に与えられ
る。受信レジスタＲＸ２の残余の２２ビツトには、読出
しおよび書込みのためのアドレス情報または書込みのた
めのデータがストアされる。アドレス情報はアドレスデ
コーダ２０に与えられ、これによってメモリＭ１の記憶
領域がアドレス指定される。受信レジスタＲＸ２の２２
ビツトのデータは、２イン２１からメモリＭ１に与えら
れ、これによってアドレスデコーダ２０によって指定さ
れているストア領域にライン２１を介するデータが書込
まれる。メモリＭ１からデータを読出して第１処理装置
Ａに転送する際には、アドレスデコーダ２０からの信号
によってアドレス指定されたメモリＭ１のストア領域に
ストアされているデータは、送信レジスタＴＸ２に与え
られ、この送信レジスタＴＸ２の内容がライン１７を介
して第１処理装置Ａの受信レジスタＲＸＩに転送される
。第１処理装置ＡにおけるレジスタＴＸＩ、ＲＸＩは、
制御回路２２によって制御される。＄２処理装ｒａＢで
は、制御回路２３が設けられる。この制御回路２３は、
命令デコーダ１９からの信号に応答してアドレスデコー
ダ２０およびメモリＭ１を制御するとともにライン２４
を介して制御回路２２に制御信号ＴＥを送出し、また制
御回路２２からライン２５を介して制御信号Ｏ８を受信
する。
を介して上述のように２４ビツトの信号が送出され、こ
の２４ビツトのうち最初の２ビツトは読出しおよび書込
みなどを表わす命令であり、この命令はライン１８を介
して、その命令をデコードするデコーダ１９に与えられ
る。受信レジスタＲＸ２の残余の２２ビツトには、読出
しおよび書込みのためのアドレス情報または書込みのた
めのデータがストアされる。アドレス情報はアドレスデ
コーダ２０に与えられ、これによってメモリＭ１の記憶
領域がアドレス指定される。受信レジスタＲＸ２の２２
ビツトのデータは、２イン２１からメモリＭ１に与えら
れ、これによってアドレスデコーダ２０によって指定さ
れているストア領域にライン２１を介するデータが書込
まれる。メモリＭ１からデータを読出して第１処理装置
Ａに転送する際には、アドレスデコーダ２０からの信号
によってアドレス指定されたメモリＭ１のストア領域に
ストアされているデータは、送信レジスタＴＸ２に与え
られ、この送信レジスタＴＸ２の内容がライン１７を介
して第１処理装置Ａの受信レジスタＲＸＩに転送される
。第１処理装置ＡにおけるレジスタＴＸＩ、ＲＸＩは、
制御回路２２によって制御される。＄２処理装ｒａＢで
は、制御回路２３が設けられる。この制御回路２３は、
命令デコーダ１９からの信号に応答してアドレスデコー
ダ２０およびメモリＭ１を制御するとともにライン２４
を介して制御回路２２に制御信号ＴＥを送出し、また制
御回路２２からライン２５を介して制御信号Ｏ８を受信
する。
第２図は第１図に示された実施例の動作を説明するため
の波形図であり、第３図はその動作を説明するための７
０−チャートである。なお、この７０−チャートはハー
ドウェアにより実現される。
の波形図であり、第３図はその動作を説明するための７
０−チャートである。なお、この７０−チャートはハー
ドウェアにより実現される。
また、制御信号Ｏ８が論理「１」の場合は、ステップｎ
２０ で転送ブロックをリセットし、初期状態（リセ
ット）に戻るようになっている。ステップｎ１からステ
ップｎ２に移り、制御信号Ｃ３が論理「０」かどうかが
判断され、このＩＩＩ御信呼信号Ｏ８２図（１）で示さ
れでおり、ローレベルになったことが判断されると、こ
のことは、ｔｊＳ１処理５［Ａから第２処理装置Ｂに信
号の転送を什なう必要が生じたことを意味し、ステップ
ｎ３ に移る。ここで論理「０」である制御信号ＴＥ
を制御回路２３から２２に与える。制御信号ＴＥは、信
号の転送を許可する制御信号であり、第２図（２）で示
される。
２０ で転送ブロックをリセットし、初期状態（リセ
ット）に戻るようになっている。ステップｎ１からステ
ップｎ２に移り、制御信号Ｃ３が論理「０」かどうかが
判断され、このＩＩＩ御信呼信号Ｏ８２図（１）で示さ
れでおり、ローレベルになったことが判断されると、こ
のことは、ｔｊＳ１処理５［Ａから第２処理装置Ｂに信
号の転送を什なう必要が生じたことを意味し、ステップ
ｎ３ に移る。ここで論理「０」である制御信号ＴＥ
を制御回路２３から２２に与える。制御信号ＴＥは、信
号の転送を許可する制御信号であり、第２図（２）で示
される。
ステップｎ４ では、第２処理装置Ｂの受信レジスタ
ＲＸ２への転送動作が完了したかどうかが判断され、す
なわち７ラグＲＸＦｆＪｔ＠理「１」であるかが判断さ
れ、受信レジスタＲＸ２が空であるときにはステップｎ
５ に移る。ここでＰｔ５１処理装置Ａの送信レジス
タＴＸＩから第２処理装ｒＩＩＢの受信レジスタＲＸ２
にライン１Ｇを介しで、２４ビツトのうちの１ビツトの
信号が、第２図（５）で示されるクロック信号に同期し
て転送される。ステップｎ６ では、制御信号ＴＥが
Ｗｋ３！！ｒｌ Ｊとされ、ステップｎ４ に戻る。こ
うして第２図（３）で示されるように、８ビツトずつの
信号Ｓ １ 、Ｓ ２ 、Ｓ ３が順次的に受信レジス
タＲＸ２にストアされる。
ＲＸ２への転送動作が完了したかどうかが判断され、す
なわち７ラグＲＸＦｆＪｔ＠理「１」であるかが判断さ
れ、受信レジスタＲＸ２が空であるときにはステップｎ
５ に移る。ここでＰｔ５１処理装置Ａの送信レジス
タＴＸＩから第２処理装ｒＩＩＢの受信レジスタＲＸ２
にライン１Ｇを介しで、２４ビツトのうちの１ビツトの
信号が、第２図（５）で示されるクロック信号に同期し
て転送される。ステップｎ６ では、制御信号ＴＥが
Ｗｋ３！！ｒｌ Ｊとされ、ステップｎ４ に戻る。こ
うして第２図（３）で示されるように、８ビツトずつの
信号Ｓ １ 、Ｓ ２ 、Ｓ ３が順次的に受信レジス
タＲＸ２にストアされる。
最初の８ピツＦの信号Ｓ１のうち、最初の２ビツトは前
述のように、読出しおよび書込みを表わす命令であり、
その信号Ｓ１の残余の６ｔツトおよ１２つの信号Ｓ２．
Ｓ３はメモ１７ Ｍ １のストア領域を７ドレス指定す
る合計２２ビツトのアドレス情報である。
述のように、読出しおよび書込みを表わす命令であり、
その信号Ｓ１の残余の６ｔツトおよ１２つの信号Ｓ２．
Ｓ３はメモ１７ Ｍ １のストア領域を７ドレス指定す
る合計２２ビツトのアドレス情報である。
受信レジスタＲＸ２に信号がストアされた後には、第２
処理装ｊｌＢでは内部の演算処理が打なわれる。
処理装ｊｌＢでは内部の演算処理が打なわれる。
ステップｎ４ において、受信レジスタＲＸ２への合計
２４ビツトの信号の転送が完了したことが判断されると
、次のステップｎ７ に移る。命令デコーダ１９は最
初の２ビツトの命令をデコードして制御回路２３に与え
る。これによってステップｎ８で、命令が読出しまたは
書込みのいずれかであるかを判断する。読出しであると
きには、ステップｎ９ に移る。ここで、受信レジス
タＲＸ２においてストアされているアドレス情報をアド
レスデコーダ２０によってデコードし、これによってア
ドレス指定されたメモリＭ１の記憶領域の内容を送信レ
ジスタＴＸ２にストアする。ステップｎ１０では第２図
（２）で示されるように制御信号ＴＥを論理「０」とし
、次にステップｎｉｌ では送信レジスタＴＸ２に送
信すべき信号が存在しないか、すなわち７ラグＴＸＦが
論理「１」であるかが判断される。送信レジスタＴＸ２
に送出すべき信号が存在するとき、ステップｎ１２
では、第２図（５）で示されるクロック信号に同期して
１ビツトずつ順次的にデータがライン１７を介して、第
１処理ｖｃ置Ａの受信レジスタＲＸＩに転送される。ス
テップｎ１３ では、制御信号ＴＥが＠埋「１」とさ
れる、送信レジスタＴＸ２のデータのすべてが送出され
た後には、ステップｎｉｌからステップｎ１４に移り、
７ラグＲＸＦが論理「０」とされる。
２４ビツトの信号の転送が完了したことが判断されると
、次のステップｎ７ に移る。命令デコーダ１９は最
初の２ビツトの命令をデコードして制御回路２３に与え
る。これによってステップｎ８で、命令が読出しまたは
書込みのいずれかであるかを判断する。読出しであると
きには、ステップｎ９ に移る。ここで、受信レジス
タＲＸ２においてストアされているアドレス情報をアド
レスデコーダ２０によってデコードし、これによってア
ドレス指定されたメモリＭ１の記憶領域の内容を送信レ
ジスタＴＸ２にストアする。ステップｎ１０では第２図
（２）で示されるように制御信号ＴＥを論理「０」とし
、次にステップｎｉｌ では送信レジスタＴＸ２に送
信すべき信号が存在しないか、すなわち７ラグＴＸＦが
論理「１」であるかが判断される。送信レジスタＴＸ２
に送出すべき信号が存在するとき、ステップｎ１２
では、第２図（５）で示されるクロック信号に同期して
１ビツトずつ順次的にデータがライン１７を介して、第
１処理ｖｃ置Ａの受信レジスタＲＸＩに転送される。ス
テップｎ１３ では、制御信号ＴＥが＠埋「１」とさ
れる、送信レジスタＴＸ２のデータのすべてが送出され
た後には、ステップｎｉｌからステップｎ１４に移り、
７ラグＲＸＦが論理「０」とされる。
送信レジスタＴＸ２から受信レジスタＲＸＩにライン１
７を介してデータが転送されるときの状態は、第２図（
４）に示されるとおりであり、８ビツトを単位とする信
号Ｓ１１＊Ｓ１２．Ｓ１３が順次的に送出される。
７を介してデータが転送されるときの状態は、第２図（
４）に示されるとおりであり、８ビツトを単位とする信
号Ｓ１１＊Ｓ１２．Ｓ１３が順次的に送出される。
第１処理装置Ａから第２処理装置Ｂのメモ１７ Ｍｌに
データを書込む際には、ステップｎ８ からステップ
ｎ１５ に移る。信号Ｓ １ 、Ｓ ２ 、Ｓ ３に
含まれるアドレス情報は、アドレスデコーダ２１におい
てデコードされる。ステップ０１６ では受信レジスタ
ＲＸ２に信号があるかが判断され、受信レジスタＲＸ２
に信号が残っていないならば、ステップｎ１７ に移
り、第２図（４）で示されるように書込むべきデータを
表わす信号Ｓｌｌ、３１２゜Ｓ１３を１ビツトずつ順−
次的に受信レジスタＲＸ２に転送して、ストアしていく
、ステップｎ１８では制御信号ＴＥを論理「１」とする
、受信レジスタＲＸ ２１：信号Ｓｌｌ、Ｓ１２．Ｓ１
３がストアされると、ステップｎ１６からステップａ１
９に移り、メモ１７ Ｍ １におけるアドレスデコーダ
２０によって、アドレス指定された記憶領域にライン２
１を介する受信レジスタＲＸ２のデータを書込む、。
データを書込む際には、ステップｎ８ からステップ
ｎ１５ に移る。信号Ｓ １ 、Ｓ ２ 、Ｓ ３に
含まれるアドレス情報は、アドレスデコーダ２１におい
てデコードされる。ステップ０１６ では受信レジスタ
ＲＸ２に信号があるかが判断され、受信レジスタＲＸ２
に信号が残っていないならば、ステップｎ１７ に移
り、第２図（４）で示されるように書込むべきデータを
表わす信号Ｓｌｌ、３１２゜Ｓ１３を１ビツトずつ順−
次的に受信レジスタＲＸ２に転送して、ストアしていく
、ステップｎ１８では制御信号ＴＥを論理「１」とする
、受信レジスタＲＸ ２１：信号Ｓｌｌ、Ｓ１２．Ｓ１
３がストアされると、ステップｎ１６からステップａ１
９に移り、メモ１７ Ｍ １におけるアドレスデコーダ
２０によって、アドレス指定された記憶領域にライン２
１を介する受信レジスタＲＸ２のデータを書込む、。
このようにして上述の実施例では、第２処理装ｚＢにお
いて、受信レジスタＲＸ２、命令デコーダ１９、アドレ
スデコーダ２０、メモリＭ１および送信レジスタＴＸ２
が、いわばハードウェアで設けられており、これらによ
る読出しおよび書込みの各動作は、ハードウェアによっ
て行なわれるので、処理装置Ｂ Ｉ：おける制御回路２
３などによるデータ転送以外の演算処理を行なうことが
できるようになるとともに、データ転送を高速度で行な
うことができる。
いて、受信レジスタＲＸ２、命令デコーダ１９、アドレ
スデコーダ２０、メモリＭ１および送信レジスタＴＸ２
が、いわばハードウェアで設けられており、これらによ
る読出しおよび書込みの各動作は、ハードウェアによっ
て行なわれるので、処理装置Ｂ Ｉ：おける制御回路２
３などによるデータ転送以外の演算処理を行なうことが
できるようになるとともに、データ転送を高速度で行な
うことができる。
＠４図は、本発明の他の実施例の第２処ａ装置Ｂ１のブ
ロック図である。この実施例では前述の実施例に類似し
、対応する部分には同一の参照符を付す、注目すべきは
、この実施例では第２処理装置Ｂ１のメモ１７ Ｍ ２
にストアされているデータを、第１処理装ｒＩＩＡにお
いて説出す動作のみが達成される。したがって受信レジ
スタＲＸ２には、ライン１６を介してメモ１７ Ｍ ２
の希望する記憶領域を７ドレス指定するためのアドレス
情報だけが転送される。アドレスデコーダ２０は、この
アドレス情報をデコードし、これによってメモリＭ２の
ス）７’ｆｆ！域内にストアされている内容であるデー
タは、送信レジスタＴＸ２に与えられる。このデータは
送信レジスタＴＸ２からライン１７を介して第１処理装
ｒＩ！Ａに転送される。こうして読出しのみを行なう場
合には、前述の実施例に比べて構成が簡略化される。
ロック図である。この実施例では前述の実施例に類似し
、対応する部分には同一の参照符を付す、注目すべきは
、この実施例では第２処理装置Ｂ１のメモ１７ Ｍ ２
にストアされているデータを、第１処理装ｒＩＩＡにお
いて説出す動作のみが達成される。したがって受信レジ
スタＲＸ２には、ライン１６を介してメモ１７ Ｍ ２
の希望する記憶領域を７ドレス指定するためのアドレス
情報だけが転送される。アドレスデコーダ２０は、この
アドレス情報をデコードし、これによってメモリＭ２の
ス）７’ｆｆ！域内にストアされている内容であるデー
タは、送信レジスタＴＸ２に与えられる。このデータは
送信レジスタＴＸ２からライン１７を介して第１処理装
ｒＩ！Ａに転送される。こうして読出しのみを行なう場
合には、前述の実施例に比べて構成が簡略化される。
第５図は、本発明のさらに他の実施例のブロック図であ
る。この実施例は、前述の実施例に類似し、対応する部
分には、同一の参照符を付す、この実施例では、第１処
理装置Ａからのデータを、第２処理装置Ｂ２のメモ１７
Ｍ ３における希望する記憶領域に書込む動作だけが
行なわれる。まず、１１処！！！ｖｔｒＩＩＡからｉ！
５１ン１６ｅ介してｍ２処理装置１Ｂの受信レジスタＲ
Ｘ２にアドレス情報が転送される。このアドレス情報は
アドレスデコーダ２０においてデコードされる０次に第
１処理装ｒＩＩＡからは、ライン１６を介しで、受信レ
ジスタＲＸ２に書込みを打なうべきデータが転送される
。
る。この実施例は、前述の実施例に類似し、対応する部
分には、同一の参照符を付す、この実施例では、第１処
理装置Ａからのデータを、第２処理装置Ｂ２のメモ１７
Ｍ ３における希望する記憶領域に書込む動作だけが
行なわれる。まず、１１処！！！ｖｔｒＩＩＡからｉ！
５１ン１６ｅ介してｍ２処理装置１Ｂの受信レジスタＲ
Ｘ２にアドレス情報が転送される。このアドレス情報は
アドレスデコーダ２０においてデコードされる０次に第
１処理装ｒＩＩＡからは、ライン１６を介しで、受信レ
ジスタＲＸ２に書込みを打なうべきデータが転送される
。
このデータは受信レジスタＲＸ２からメモＩＪ Ｍ ３
に与えられ、こうしてアドレスデコーダ２０によって、
アドレス指定されているストア領域にデータが書込まれ
る。このような書込みだけを行なう実施例では前述のｒ
ｊＳｉ図〜ｔｌＳ３図に示された実施例の構成に比べて
簡略化が可能である。
に与えられ、こうしてアドレスデコーダ２０によって、
アドレス指定されているストア領域にデータが書込まれ
る。このような書込みだけを行なう実施例では前述のｒ
ｊＳｉ図〜ｔｌＳ３図に示された実施例の構成に比べて
簡略化が可能である。
本発明は、音声信号の処理に１５Ｌ！！して実施され、
およびその他の技術分膏においても、また実施すること
ができる。
およびその他の技術分膏においても、また実施すること
ができる。
効 果
以上のように、本発明によればデータの転送を高速度で
行なうことができるようになり、第１および第２処ａ装
置ではデータ転送のために、その他の演算処理に悪影響
を及ぼすことが避けられる。
行なうことができるようになり、第１および第２処ａ装
置ではデータ転送のために、その他の演算処理に悪影響
を及ぼすことが避けられる。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示された実施例の動作を説明するための波形図、第
３図は第１図およりｔＪ２ｒＭに示された実施例の動作
を説明するための７０−チャート、第４図は本発明の他
の実施例のブロック図、第５図は本発明のさらに他の実
施例のブロック図第６図は先行技術のブロック図、第７
図は第６図に示された先行技術の動作を説明するための
波形図である。 １６．１７，２４，２５ ・・・ライン、１９・・・
命令デコーダ、２０−・・アドレスデコーダ、２２．２
３・・・ｍｗ回路、Ａ ・・・第１処理装置、Ｂ、Ｂ
１ 、Ｂ ２ ・・・第２処理装置、ＴＸＩ、ＴＸ２・
・・送信レジスタ、ＲＸｉ、ＲＸ２・・・受信レジスタ
、Ｍ １ 、Ｍ ２ 、Ｍ ３・・・メモリ 代理人 弁理士 画数 圭一部 第４１１ Ａ１ 第 ５ 因 第６図 ＷＺ Ｗ３
図に示された実施例の動作を説明するための波形図、第
３図は第１図およりｔＪ２ｒＭに示された実施例の動作
を説明するための７０−チャート、第４図は本発明の他
の実施例のブロック図、第５図は本発明のさらに他の実
施例のブロック図第６図は先行技術のブロック図、第７
図は第６図に示された先行技術の動作を説明するための
波形図である。 １６．１７，２４，２５ ・・・ライン、１９・・・
命令デコーダ、２０−・・アドレスデコーダ、２２．２
３・・・ｍｗ回路、Ａ ・・・第１処理装置、Ｂ、Ｂ
１ 、Ｂ ２ ・・・第２処理装置、ＴＸＩ、ＴＸ２・
・・送信レジスタ、ＲＸｉ、ＲＸ２・・・受信レジスタ
、Ｍ １ 、Ｍ ２ 、Ｍ ３・・・メモリ 代理人 弁理士 画数 圭一部 第４１１ Ａ１ 第 ５ 因 第６図 ＷＺ Ｗ３
Claims (3)
- （１）第１および第２処理装置の相互のデータ転送方式
において、 第１処理装置から、読出しおよび書込みを表わす命令と
、読出しおよび書込みをすべき記憶領域のアドレスを指
定するアドレス情報と、書込みを行なう際には前記アド
レス指定された記憶領域に書込むべきデータとを順次的
に送出し、 第１処理装置では、前記アドレス指定された記憶領域か
らのデータを受信し、 第２処理装置では、 前記命令と、アドレス情報と、データとを受信する受信
レジスタと、 受信レジスタからの命令をデコードする手段と、受信レ
ジスタからのアドレス情報をデコードする手段と、 命令デコード手段とアドレス情報デコード手段との出力
に応答して、アドレス情報によつてアドレス指定された
記憶領域にデータを書込み、または記憶領域からデータ
を読出すメモリと、メモリから読出されたデータを第１
処理装置に転送する送信レジスタとを有することを特徴
とするデータの転送方式。 - （２）第１および第２の処理装置の相互のデータ転送方
式において、 第１処理装置から、第２処理装置の読出すべき記憶領域
をアドレス指定するアドレス情報を送出し、 第１処理装置では、前記アドレス指定された記憶領域か
らのデータを受信し、 第２処理装置では、 アドレス情報を受信する受信レジスタと、 受信レジスタからのアドレス情報をデコードする手段と
、 アドレス情報デコード手段の出力に応答してアドレス情
報によつて、アドレス指定された記憶領域からデータを
読出す手段と、 読出手段から読出されたデータを第１処理装置に転送す
る送信レジスタとを含むことを特徴とするデータ転送方
式。 - （３）第１および第２処理装置の相互のデータ転送方式
において、 第１処理装置から、第２処理装置での書込みをすべき記
憶領域をアドレス指定するアドレス情報と、前記アドレ
ス指定された記憶領域に書込むべきデータとを順次的に
送出し、 第２処理装置では、 アドレス情報とデータとを受信する受信レジスタと、 受信レジスタからのアドレス情報をデコードする手段と
、 アドレス情報デコード手段からの出力に応答してアドレ
ス情報によつてアドレス指定された記憶領域にデータを
書込む手段とを有することを特徴とするデータ転送方式
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111509A JPH081633B2 (ja) | 1987-05-06 | 1987-05-06 | データ転送装置 |
| US07/295,184 US5170469A (en) | 1987-05-06 | 1988-05-02 | Data transfer apparatus and data transfer system |
| PCT/JP1988/000442 WO1988009017A1 (fr) | 1987-05-06 | 1988-05-02 | Procede et dispositif de transfert de donnees |
| DE3855984T DE3855984T2 (de) | 1987-05-06 | 1988-05-02 | Datenübertragungsvorrichtung |
| EP88903955A EP0313668B1 (en) | 1987-05-06 | 1988-05-02 | Data transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111509A JPH081633B2 (ja) | 1987-05-06 | 1987-05-06 | データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63282559A true JPS63282559A (ja) | 1988-11-18 |
| JPH081633B2 JPH081633B2 (ja) | 1996-01-10 |
Family
ID=14563110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111509A Expired - Lifetime JPH081633B2 (ja) | 1987-05-06 | 1987-05-06 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081633B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142597A (ja) * | 1989-10-27 | 1991-06-18 | Nittan Co Ltd | 伝送処理装置及び伝送処理方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56129933A (en) * | 1980-03-14 | 1981-10-12 | Hitachi Ltd | Interface controller |
| JPS60254267A (ja) * | 1984-05-31 | 1985-12-14 | Fujitsu Ltd | デ−タ転送方式 |
| JPS6191756A (ja) * | 1984-10-12 | 1986-05-09 | Nec Corp | 入出力制御装置内のバツフアメモリ制御方式 |
| JPS6211951A (ja) * | 1985-07-10 | 1987-01-20 | Hitachi Ltd | チヤネル装置 |
-
1987
- 1987-05-06 JP JP62111509A patent/JPH081633B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56129933A (en) * | 1980-03-14 | 1981-10-12 | Hitachi Ltd | Interface controller |
| JPS60254267A (ja) * | 1984-05-31 | 1985-12-14 | Fujitsu Ltd | デ−タ転送方式 |
| JPS6191756A (ja) * | 1984-10-12 | 1986-05-09 | Nec Corp | 入出力制御装置内のバツフアメモリ制御方式 |
| JPS6211951A (ja) * | 1985-07-10 | 1987-01-20 | Hitachi Ltd | チヤネル装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142597A (ja) * | 1989-10-27 | 1991-06-18 | Nittan Co Ltd | 伝送処理装置及び伝送処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH081633B2 (ja) | 1996-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 12 |