JPS63311466A - 書込みまたは読出し方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、２つの処理装置の相互間のデータの言込みま
たは読出し方式に関する。

背最技術 典型的な先行技術は、ｆｊＳ６図に示されて−）る。

たとえばラジオ受信機等からの音声信号などのようなア
ナログ入力信号は、ライン１から与えられ、アナログ／
デジタル変換回路２によってデジタル値に変換され、処
理装置３に与えられてデータの演算が行なわれる。この
処理装ｒａ３におり１て処理されｒこデジタル信号は、
アノタル／アナログ変換回路４に与えられてアナログ信
号に変換され、ライン５から導出され、たとえば電力増
幅回路等に与えられる。

処理装ｆｉ３には、マイクロコンピュータ６が接続され
る。処理装置３の演算処理速度は、マイクロコンピュー
タ６よりも高速度である。このマイクロコンピュータ６
から処理装ｒｆｉ３にデータを言込む際には、そのマイ
クロコンピュータ６からのデータがライン７を介して受
信レノスタ８に直列にストアされる。

この上う（こしてマイクロコンピュータ６からのデータ
が転送され、受信レジスタ８のストア頭載が一杯になる
と、受信レノスタ８はライン９に７ラグＦ１を立て、制
御回路１０に与える。受信レジスタ８のストア内容は、
メモリ１１に記憶すれる。制御回路１０は、ライン９に
７ラグＦ１が立っているとき、ライン１４を介して、マ
イクロコンピュータ６にデータの送出を一時停止させる
だめの信号を発生する。受信レジスタ８の内容がメモリ
１１に記憶された後には、制御回路１０はそのことを表
わす信号をマイクロコンピュータ６に与え、これによっ
てマイクロコンピュータ６は残りのデータをライン７か
ら受信レジスタ８に与える。こうして、この受信レノス
タ８の内容は前述のようにしてメモリ１１にさらに記憶
される。

処理装ｒａ３は、ＰＩＳ７図（１）で示される一定のサ
ンプリング周期Ｗごとに動作を繰返し、この各サンプリ
ング周期Ｗにおいで、第７図（２）で示される期間Ｗ１
でデジタル信号処理を行ない、残余のｆ５７図（３）で
示される期間Ｗ２内でマイクロコンピュータ６からのデ
ータを受信レノスタ８を仔してメ毫す１１に記憶する。

発明が解決すべき問題点 このような先行技術では、処理装置３におけるサンプリ
ング周期Ｗ内に、データ転送のための期間Ｗ２を必ず設
ける必要があり、デジタルイボ子処理の期間Ｗ１が短く
なる。したがってマイクロコンピュータ６から処！！！
１ｒ１１３へのデータの書込みを確実にＴデない、さら
にン様なデジタル信号処理を行なうためには、サンプリ
ング周期Ｗを艮＜設定しなければならないことになる。

一方、各サンプリング周期Ｗ内において、マイクロコン
ピュータ６から処理［Ｅ３へのデータの書込みを行なう
必要がない場合があり、このようなときには期間Ｗ　３
　（前述のｐｌ＆７図（３）参照）の間は、処理装置３
の処理が行なわれず、時間が無駄になる。このようにし
て先行技術では、プログラム処理によってデータの転送
をイブなっているので、各サンプリング周期Ｗごとに行
なうことができるデジタル信号処理のための期間Ｗ１が
短くなるか、またはサンプリング周１ｗを艮くする必要
があり、信号処理の品質が劣化してしまう。

同様にして、処理装置３からマイクロコンピュータ６に
データを読出すにあたっては、メモリ１１の記憶内容を
送信レノスタ１２にストアし、この送信レジスタ１２の
ストア内容をライン１３をｆｌ−Ｌテ？イクａコンピュ
ータ６に送出する。送信すべき内容が多いとき、送信レ
ノスタ１２にテ°−タがセットされると、そのことを表
わす信号がライン１５を介して制御回路１０に与えられ
て、７ラグＦ２が立つ、制御回路１０は、送信レジスタ
１２に送信すべき内容がセットされｒこことを表わす信
号を２イン１４を介してマイクロコンピュータ６に与え
、これによってマイクロコンビニーり６は送信レノスタ
１２の内容を正確に受信ｒることができる。このような
処理ｙｌｒ！１３からマイクロコンピュータ６へのデー
タの転送にあたっても、前述の第７図に関連して述べた
動作と同禄な動作が行なわれ、各サンプリング周期Ｗご
とに行なうことができるデジタル信号処理のための期間
Ｗ１が短くなるが、またはサンプリング周期Ｗを艮くす
る必要があり、信号処理の品質が劣化してしまうという
間にがある。

本発明の目的は、２つの処理装置の相互間のデータの３
込みまたは読出し時の時間の無駄を省いて、高速度なデ
ータの書込みまたは読出しを可能とすることによって、
テ゛ジタル信号処理のための時間を増加することができ
るようにしたデータの３込みまたは読出し方式を提供す
ることである。

間に、αを解決するための手段 本発明は、ｒｊＳｌ処理装置からのデータなＰｔ５２処
理ＶＣ置に設けてあるメモリに書込むための書込み方式
において、 第１処理装置からはまず、書込みをすべきことを表す書
込命令と、書込みを行なうべき最初の記憶領域のアドレ
スを指定するアドレス情報とから成る第１の組合わせ情
報を送出し、 大に書込動作を継続すべきであるかどうかを表す継続書
込命令と、書込むべ慇データとから成るｔｊＳ２の組合
わせ情報を繰返し送出し、第２処理装置ではまず、前記
第１の組合わせ情　−報のアドレス情報によってアドレ
ス指定された記憶領域に、前記第２の組合わせ情報のデ
ータを書込み、 次に前記ｆｊＳ２の組合わせ情報の前記継続書込命令に
応答して、データを順次的に書込んでゆ（ことを特徴と
する書込み方式である。

また本発明は、第１処理装置に第２処理装置のメモリに
記憶されているデータを読出す読出し方式において、 第１処理装置からはまず、読出しをすべきことを表す読
出命令と、複数の各アドレスを有する記憶領域から順次
的にデータを読出すブロック転送であるかどうかを表す
ブロック転送命令と、読出しを行なうべき最初の記憶領
域のアドレスを指定するアドレス情報とから成る第３の
組合わせ情報を送出し、 次に読出しを行なうべきデータのワード数を表１ワード
数情報から成る第４の組合わせ情報を送出し、 ｆｉ２処Ｆ［！装置ではまず、前記？ＩＳ３の組合わせ
情報のアドレス情報によってアドレス指定された記憶領
域のデータを読出し、 次に前記ブロック転送命令からブロック転送であるとｔ
ｑ　ＷＩされたときには、前記Ｐｔ５４の組合わせ情報
のワード数情報によって表されたワード数だけデータを
順次的に読出してゆ（ことを特徴とする読出し方式であ
る。

作　　用 本発明に従えば、第１処理装置から第２処理装置に設け
てあるメモリにデータを書込むにあたって、第１処理装
置からはまず、ｐｔＳｌの組合わせ情報が送出される。

この第１の組合わせ情報は、書込みをすべきことを表す
書込命令と、書込みを行なうべき最初の記憶領域のアド
レスを指定するアドレス情報とによって構成される。前
記第１の組合わせ情報に続いて第１処理装置からは、第
２の組合わせ情報が、１または複数回繰返し送出される
。この第２の組合わせ情報は、書込み動作を継続すべｂ
であるかどうかを表す継続書込命令と書込むべきデータ
とによって構成される。

一方、ＰＩＳ２処理装置ではまず、前記第１の組合わせ
情報のアドレス情報によってアドレス指定されたメモリ
の記憶領域に、前記第２の組合わせ情報のデータを書込
む、続いて前記ＭＳ２の組合わせ情報の！１続書込命令
が書込動作を継続すべきことを表しているときには、デ
ータを、前記アドレス指定された記憶領域に隣接する記
１！領域から順次的に書込んでゆく。

したがって複数のデータを第１処理装置から第２処理ｖ
Ｌｒａに書込むにあたって、第１処１！ｌ！装置は書込
むべきデータのたび毎にアドレス情報を送出する必要が
なく、またｆｊＳ２処理装置はＩｌａ書込命令が書込動
作の停止を表すまでデータを順次的に書込んでゆけばよ
り、シたがってｍｌ処理＊ｒａから第２処理装置に送出
されるアドレス情報の量を削減することができ、データ
の書込み速度を向上することができる。

また本発明に従見ぽ、第１処理装置に第２処理！ＩＩＩ
のメモリに記憶されているデータを読出すにあたって、
第１処ｒｌｊ、装置からはまず、第３の組合わせ情報が
送出される。このＰｔ４３の組合わせ情報は、読出しを
すべきことを表す読出命令と、複数の各アドレスを有す
る記憶領域から順次的にデータを読出すブロック転送で
あるかどうかを表すブロック転送命令と、読出しを行な
うべき最初の記憶領域のアドレスを指定するアドレス情
報とによって構成される。前記ｔｊＳ３の組合わせ情報
に続いて第１処理１ｌｌＩからは、読出しを行なうべき
データのワード数を表すワード数情報から成る第４の組
合わせ情報が送出される。

一方、第２処理装置ではまず、前記第３の組合わせ情報
のアドレス情報によってアドレス指定されたメモリの記
憶領域のデータを読出す、続いて前記ブロック転送命令
がブロック転送であることを表しているときには、前記
ｔｊｓ４の組合わせ情報のワード数情報によって表され
たワード数だけ、読出すべきデータを順次的に読出して
ゆく。

したがって複数のデータを＃Ｓ２処、埋装置から第１処
Ｆｌ装置に読出す場合において、第１処理ＶＣ置は読出
すべきデータのたび毎にアドレス情報を送出する必要が
なく、＊ｒ−ｔｔ４２処理装置はワード数情報によって
表わされたワード数だけデータを順次的に読出してゆけ
ばよく、データの読出し速度を向上することができる。

実施例 第１図は、本発明の一実施例のブロック図である。第１
処理装ｊｉＵ１からの命令によって、　（＆）ＦＡ２Ａ
２処理装置内２内けられているメモリＭ１の記憶領域に
記憶されているデータを読出し、第１処理装＠Ｕ１で受
信し、あるいはまた（ｂ）メモリＭ１の記憶囲域に、第
１処Ｊ！＋！装ａＵ１からのデータを書込むことがでさ
る。ｒ：ＩＳｉ処理ｌ。ｆｉＵｌの送信レジスタＴＸＩ
からは、ライン１６を介して第２処理装置ｆｉＵ２の受
信レジスタＲＸ２に、８ビツトを単位として合計２４ビ
ツトから成る各種の組合わせ情報Ａ−Ｅをビット順次的
に送出する。

第２処理装［Ｕ２の送信レジスタＴＸ２からは、フィン
１７を介して第１処理装置Ｕ１の受信レジスタＲＸＩに
、データをビット順次的に送出する。

１２図は、第１処理装置Ｕ１から第２処理装置Ｕ２のメ
モリＭ１にデータが書込まれるときに、ライン１６に導
出される組合わせ情１１Ａ−Ｃの構成を示す図である。

第１処理装置Ｕ１から第２処理装置ＩＵ２のメモリＭ１
にデータを書込むにあたって、ＰＩＳ１処理装置からは
まず、ｔｊｓ２図（１）で示される第１の組合わせ情ｍ
Ａが送出される。この情報Ａにおいて、第１ピツ）ａｌ
　　は東印で示される冗長であり、第２ピツ）ａ２　　
はデータの書込みをすべきことを表す書込命令である０
であり、第３ビツトａ３〜ｆＡ２４ピツ）ａ２４は書込
みを行なうべき最初の記憶領域のアドレスを指定するア
ドレス情報である。

続いて第１処理１１ｆｉＵ１からは、第２図（２）で示
される第２の組合わせ情報Ｂが送出される。この情報Ｂ
において、ｆｌＳ１ピッ）［１１は継続１込命令であり
、第２図（２）では書込動作を継続すべきであることを
表す１であり、第２ピツ）ｂ２　　は冗員を表すＸ印で
あり、ｔｌＳ３ビットｂ３　〜第２４ビットｂ２４　　
は、メモリＭ１に書込まれるべきｍ１番目のデータを表
す、このような第２の組合わせ情報Ｂはデータの数だけ
ａ返し送出され、ｔｊＳ２図（３）で示される最後の第
ｎ番目のデータを含む情報Ｃにおいて、第１ピツ）ｃｌ
　　は書込動作の停止を表すＯであり、第２ピツ）ｅ２
　　は冗員であるＸ印であり、第３ビツトｃ３〜ｔｊＳ
２４ビツトｃ２４は書込まれるべき第ｎ番目のデータで
ある。第１処Ｆ！装置１Ｕ　１から送出されるデータが
１つであるときには、情報Ａが送出された後、情１１Ｃ
が送出されて書込動作を終了する。

また第２処Ｊ！！装置ｉＵ２のメモｌ）　Ｍ　１に記憶
されているデータを第１処理装ｒｉＵ１に読出すときに
は、第１処理装置！！Ｕｌからまず、第３図（１）で示
されるＰｔ５３の組合わせ情報りが送出される。この’
ｔ７ｔ　！ＨＤにおいて、第１ピツ）ｄｌ　　は複数の
各アドレスを有する記憶領域から順次的にデータを読出
すブロック転送であるかどうかを表すブロック転送命令
であり、第２ピツ）ｄ２　　はデータの読出しをすべき
ことを表す続出命令である１であり、第１ビツトｄ１　
　がＰｔ５３図（１）で示されるように１であるときに
は、ブロック伝送であるとして第３ビツトｄ３〜Ｐｔ５
２４ピツ）ｄ２４のアドレス情報によって指定されたア
ドレスの記ｍ領域から順次的にデータを読出す。

この情報りの第１ビツトｄ１　　が１であるとき、すな
わちブロック転送であるときには、第１処理ｌ　ｒａＵ
　１　カラ＋！情＄１Ｄｌ：続Ｌｌ’で、第３図（２）
で示される第４の組合わせ情報Ｅが送出される。この情
！１Ｅにおいて、第１および第２ピツ）ｅｌ、Ｃ２は冗
長を表すＸ印であり、第３ピツ）Ｃ３〜第２４ピッ）Ｃ
２４は読出すべきデータのワード数を表すワード数情報
である。したがって情報りのアドレス情報によってアド
レス指定された記憶領域を先頭に、情報Ｅのワード数情
報によって表されたワード数だけ、メモリＭ１からデー
タが順次的に読出される。

上述のように第１処理＠ｆｌＵ１からｍ２処理装置ｆｉ
Ｕ２には、２４ビツトの情報Ａ−Ｅが送出される。この
２４ビツトのうち、最初の２ビツトは前述のように読出
しおよび書込みなどを表わす命令であり、この命令は、
ライン１８を介して、命令デコーダ１９に与えられる。

受信レジスタＲＸ２の残余の２２ビツトには、読出しお
よび書込みのためのアドレス情報、または書込むべきデ
ータ、あるいは読出すべきワード数情報がストアされる
。

受信レジスタＲＸ２にストアされたアドレス情報は、フ
ィン２９を介してアドレスデコーダ２０に与えられ、こ
れによってメモリＭ１の記憶領域がアドレス指定される
。アドレスデコーダ２０に関連してカウンタ２８が設け
られており、このカウンタ２８はアドレス情報によって
指定された最初のアドレスから、データの書込みまたは
読出しが打なわれるたび毎にアドレスを順次インクリメ
ントして指定する。

受信レジスタＲＸ２にストアされたデータは、ライン２
１からメモリＭ１に与えられ、前述のようにしてアドレ
スデコーダ２０によって指定されている記憶領域にデー
タが書込まれる。

受信しシスタＲＸ２にストアされたワード数情報は、ラ
イン３０を介してカウンタ２６に与えられ、カフンタ２
Ｇはこのワード数情報をカウント値としてストアし、デ
ータが読出されるたび毎に、カウント値をデクリメント
シ、カウント値が０になったときに、ライン２７を介し
て制御回路２３に（、Ｙ号を導出し、ｒ−夕の読出動作
を停止する。

メモリＭ　１からデータを読出して第１処理ｖｃ置Ｕ１
に転送する際には、アドレスデコーダ２０からの信号に
よってアドレス指定されたメモリＭ１の記憶領域に記憶
されているデータは、送信レジスタＴＸ２に与えられ、
この送信レジスタＴＸ２の内寥がライン１７を介して第
１処ｌ！！！装置ｉＵ１の受信レジスタＲＸＩに転送さ
れる。

第１処理装置Ｕ１におけるレジスタＴＸＩ、ＲＸ１は、
制御回路２２によって制御される。第２処Ｆ１１ｆ２！
Ｕ２にも同様に、制御回路２３が設けられる。この制御
回路２３は、命令デコーダ１９からの信号に応答しで、
アドレスデコーダ２０およびメモリＭ１を制御するとと
もに、ライン２４を介して制御回路２２に制御信号ＴＥ
を送出し、また制御回路２２からライン２５を介してＩ
Ｑ御信号Ｃ８を受信する。

第４図はｆｆ１１図に示された実施例の動作を説明する
ための波形図であり、第５図はその動作を説−明するだ
めの７０−チャートである。なお、この第５図に示され
る７０−チャートに従う動作は、ハードウェアによって
実現される。またステップａ１で制御信号ＣＳ　ｈｔ論
理「１」の場合は、ステップｎ２　　に移り、転送ブロ
ックをリセットし、初期状態に戻るようになっている。

ステップｎ１　　では、ライン２５を介する制御信号Ｃ
８が論理「０」かどうかが↑１断され、この制御信号Ｃ
８は第４図（１）で示されており、ローレベルになった
ことがＭ断されると、このことは、第１処理１ｆａＵ　
１から第２処理装置Ｕ２に前記情報Ａ〜Ｅの転送を行な
う必要が生じたことを意味し、ステップｎ３に移る。

ここで論理「０」である制御信号ＴＥを制御回路２３か
らライン２４を介して、制御回路２２に与光る、制御信
号ＴＥは、情報Ａ−Ｅの転送を許可する信号であり、第
４図（２）で示される。

スｆ　”７７’　ｎ　４　　テｌｔ、ｔｊＳｌ　処Ｊ！
！！ｉｆ！Ｕ　１　ｙ＞送信レジスタＴＸＩから第２処
理装置Ｕ２の受信レジスタＲＸ２にライン１Ｇを介して
第１またはｔｔＳ３の組合わせ情報Ａ、Ｄが、第４図（
５）で示されるクロック信号に同期してビット順次的に
転送される。

こうして第４図（３）で示されるように、情報Ａ。

Ｄが８ビツトずつの信号Ｓ　１　、Ｓ　２　、Ｓ　３と
して順次的に受信レジスタＲＸ２にストアされる。最初
の８ビツトの信号Ｓ１のうち、最初の２ビツト１上萌述
のように、読出しおよび書込みなどを表わす命令であり
、その信号Ｓ１の残余の６ビツトおよび２つの信号Ｓ２
．Ｓ３はメモリＭ１のストア領域をアドレス指定する合
計２２ビツトのアドレス指定報である。

受信レジスタＲＸ２に信号がストアされた後には、第２
処理装ｊｆｉＵ２では内部の演算処理が行なわれる。

ステップｎ５　　では、命令デコーダ１つによって、受
信されたｍｉまたは第３の組合わせ情報Ａ、Ｄの第２ピ
ツ）ａ２．ｄ２をデコードして制御回路２３に与える。

ステップｎ６　　では、受信レジスタＲＸ２においてス
トアされているアドレス情報をアドレスデコーダ２０に
よってデコードする。ステップｏ７では、ステップｎ５
においてデコードされた命令が、読出しまたは書込みの
いずれであるかをｔ１断する。

ステップｎ７　　において、前記命令がデータ書込命令
であることが判断されたときにはステップ１１８に移り
、＃Ｓ４図（２）で示されるように制御信号ＴＥを論理
「０」として、第４図（４）で示されるように、８ビツ
トを単位とする信号３１１．Ｓ１２゜Ｓ１３から成る第
２の組合わせ情ｔ１１３．Ｃを受信し、ステップｎ９　
で、こうして受信された情１Ｉ１１３゜Ｃの第３ビツト
ｂ３　、ｅ３−第２４ビットｂ２４．ｃ２４に含まれる
データを、メモリＭ１の前記デコードされたアドレスの
記１！領域に書込む、ステップｎｌＯでは、情報Ｂ、Ｃ
（Ｆ）第１ビットｂｌ、ｃｌから書込みを継続すべきで
あるかどうかが判断され、そうであるときにはステップ
ｎｉｌ　　でカウンタ２８によってアドレスデコーダ２
０のアドレスをインクリメントシ、ステップｎ８　１こ
戻り、データの書込みを継続する。ステップｎｌＯにお
いて書込みを停止すべ軽ことが判断されたときにはステ
ップｎ　１に戻る。

ステップｎ７　　において、データ続出命令であること
が判断されたときには、ステップｎ１２　　に移り、カ
ウンタ２６をクリアする。ステップｎ１３では、情報り
のＰｔＳｉビットｄ１　　からブロック転送であるかど
うかが判断され、そうであるとき、すなわち第１ビツト
ｄ１　　が１であるときには、ステップ＋１１４　　で
第４図（２）で示されるように制御信号ＴＥを論理「０
」として、第４図（４）で示されるように、８ビツシを
単位とする信号ｓｉｉ、ｓ１２、Ｓ１３から成る第４の
組合わせ情！ＩＥを受信し、ステップｎ１５に移る。ス
テップｎ１３において、ブロック転送でないと判断され
たとき、すなわち第１ビツトｄ１　　が０であるときに
は、直接ステップｎ１５に移る。ステップｎ１５では、
アドレス指定されたメモリＭ１の記憶領域のデータを送
信レジスタＴＸ２にストアしてセットする。ステップｎ
１６　　では送信レジスタＴＸ２から受信レジスタＲＸ
１に１ワ一ド分のデータを転送し、ステップｎ１７　　
ではカウンタ２６のカウント値が０であるかどうかが判
断され、そうでないときにはステップｎ１８　　に移り
カウンタ２Ｇをデクリメントし、ステップｎ１９　　で
アドレスをインクリメントしてステップｎ１５に戻る。

ステップｎ１７においてカウンタ２６のカウント値が０
であるとき１こは、ステップ■１　　に戻る。

このようにして上述の実施例では複数のデータをｍｌ処
理装置Ｕ　１　カラｍ　２処Ｆｌ　装Ｆｉ　Ｕ　２　ｙ
＞　／　モ１７　Ｍ　１に書込むにあたって、第１処理
装［Ｕｌは書込むべきデータのたび毎にアドレス情報を
送出する必要がなく、また第２処Ｉ！！！装置Ｕ２は継
続書込み命令が書込動作の停止を表わすまでデータを順
次的に書込んでゆけばよく、したがって第１処理装ｒｌ
ｉＵ１から第２処理荻ｆｉＵ２に送出されるアドレス情
報の量を削減することができ、データの書込み速度を向
上することができる。同様に第２処Ｆｌ装置Ｕ２のメモ
リＭ１から第１処理装置Ｕ１にデータを読出すにあたっ
て、第１処理装置Ｕ１は読出すべきデータのたび毎にア
ドレス情報を送出する必要がなく、また第２処Ｉ！！！
装ｒ！１Ｕ２はワード数情報によって表わされたワード
数だけデータを順次的に読出してゆけばよく、読出速度
を向上することができる。さらに、これらの処理はハー
ドウェアによって実現されるので、背景技術の項で関連
して述べたように各サンプリング周期ごとのデジタル信
号処理のための期間が短くなるようなことはなく、また
はサンプリング周期を長くする必要がな（、信号処理の
品質を良好に保つことができる。

効　　果 以上のように１本発明によれば、複数のデータをｒｊＳ
１処理装置から第２処理装置に言込むにあたって、また
は第２処理ｖｃ置から第１処理装置に読出すにあたって
、書込みまたは読出すべきデータのたぴ毎にアドレス情
報を送出する必要がな（、したがってデータの書込みま
たは読出し速度を向上することができ、デジタル信号処
理のための時間を増加することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
処理装置！！Ｕ１から第２処理装置Ｕ２のメモリＭ　１
１こデータが書込まれるとき１ニライン１６に導出され
る組合わせ情報Ａ−Ｃの構成を示す図、ｐｌＳ３図は第
２処理装置Ｕ２のメモリＭ１から第１処Ｊ！Ｉ！ｌｉ？
！Ｕ　１にデータを読出すにあたってライン１Ｇに導出
される組合わせ情報り、Ｅの構成を示す図、第４図はｔ
ｊＳ１図に示された実施例の動作を説明するための波形
図、第５図は第１図に示された実施例の動作を説明する
ための７０−チャート、第６図は先行技術のブロック図
、ＰＩＳ７図は先行技術の動作を説明するための波形図
である。 １６．１？、１８，２１，２４，２５．２７，２９．３
０・・・ライン、１９・・・命令デコーダ、２０・・・
アドレスデコーダ、２２．２３・・・制御回路、２６．
２８・・・カウンタ、Ｕｌ・・・第１処理装置、Ｕ２・
・・第２処理装置、ＴＸＩ、ＴＸ２・・・送信レノスタ
、ＲＸＩ。 ＲＸ２・・・受信レノスタ、Ｍｌ・・・メ毫す代理人　
　弁理上　画数　圭一部 第２１ 第３図

Claims (2)

【特許請求の範囲】
1. （１）第１処理装置からのデータを第２処理装置に設け
   てあるメモリに書込むための書込み方式において、 第１処理装置からはまず、書込みをすべきことを表す書
   込命令と、書込みを行なうべき最初の記憶領域のアドレ
   スを指定するアドレス情報とから成る第１の組合わせ情
   報を送出し、 次に書込動作を継続すべきであるかどうかを表す継続書
   込命令と、書込むべきデータとから成る第２の組合わせ
   情報を繰返し送出し、 第２処理装置ではまず、前記第１の組合わせ情報のアド
   レス情報によつてアドレス指定された記憶領域に、前記
   第２の組合わせ情報のデータを書込み、 次に前記第２の組合わせ情報の前記継続書込命令に応答
   して、データを順次的に書込んでゆくことを特徴とする
   書込み方式。
2. （２）第１処理装置に第２処理装置のメモリに記憶され
   ているデータを読出す読出し方式において、第１処理装
   置からはまず、読出しをすべきことを表す読出命令と、
   複数の各アドレスを有する記憶領域から順次的にデータ
   を読出すブロック転送であるかどうかを表すブロック転
   送命令と、読出しを行なうべき最初の記憶領域のアドレ
   スを指定するアドレス情報とから成る第３の組合わせ情
   報を送出し、 次に読出しを行なうべきデータのワード数を表すワード
   数情報から成る第４の組合わせ情報を送出し、 第２処理装置ではまず、前記第３の組合わせ情報のアド
   レス情報によつてアドレス指定された記憶領域のデータ
   を読出し、 次に前記ブロック転送命令からブロック転送であると判
   断されたときには、前記第４の組合わせ情報のワード数
   情報によつて表されたワード数だけデータを順次的に読
   出してゆくことを特徴とする読出し方式。