JPH08202615A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 同一アドレス上に上位データと下位データと
を格納するときのビット演算を省略できる記憶装置を提
供する。 【構成】 一つのアドレスにより上位データと下位デー
タとを組合せて読出す記憶装置において、上位データを
格納する上位データ専用記憶素子１と、下位データを格
納する下位データ専用記憶素子２と、リードまたはライ
ト位置を指定する第一のアドレスに応じて、上位データ
専用記憶素子及び下位データ専用記憶素子の各固有アド
レスを指定し、下位データ専用記憶素子を単独でリード
またはライトするための第二のアドレスに応じて、下位
データ専用記憶素子の固有アドレスを指定する固有アド
レス指定手段３〜６とを設ける。上位データ専用記憶素
子に上位データを格納するとき、第一のアドレスを指定
し、下位データ専用記憶素子に下位データを格納すると
き、第二のアドレスを指定する。読出しは、第一のアド
レスで行なうと、上位データ専用記憶素子の上位側デー
タと、下位データ専用記憶素子の下位側データとが組合
されて読出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＴＤＭＡ方式の移動通
信分野で使用するディジタルシグナルプロセッサ等に内
蔵される記憶装置に関し、特に、少ない手順でデータを
格納することを可能にしたものである。

【０００２】

【従来の技術】移動体通信では、送信機または受信機が
移動しながら通信しているため、フェージング等の影響
を受けて無線回線状態が不安定となり、伝送誤りが発生
しやすい。そこで、送信側では、送信する情報データを
誤り訂正ができるように符号化し、受信側では、受信し
た情報データに対して、復号処理において誤り訂正を行
なっている。この誤り訂正では、誤り訂正能力を高める
ため、情報データ以外に、情報データがどのような無線
回線状態を伝搬してきたかという情報も誤り訂正に利用
される。

【０００３】また、ＴＤＭＡ方式を採用している移動通
信システムでは、一定の時間周期を複数のタイムスロッ
トに分割し、複数のチャネルごとの情報データを別々の
タイムスロットに振り分けて多重しているが、障害が特
定の期間に集中して発生したときでも、致命的なダメー
ジを受けないように、タイムスロットにわざと順序を変
えて情報データを振り分けるインターリーブが行なわれ
ている。この送信側の操作により、バースト誤りが、誤
り訂正に有利なランダム誤りに軽減する。

【０００４】一方、受信側では、その結果、復号処理に
おいて、複数のタイムスロットに分散された情報データ
に、インターリブの逆の操作であるデインターリブの操
作を施して、データを並び直す必要が生じる。

【０００５】復号のディジタル信号処理を行なうディジ
タルシグナルプロセッサは、処理途中のデータを保持す
る記憶装置を備えており、この記憶装置にデータを格納
する過程でデインターリーブが行なわれる。そのため
に、記憶装置のアドレスを指し示すアドレスポインタ
は、データ格納時にデインターリーブの論理に従ってア
ドレスの切り換えを行ない、それにより、データが元の
順序に並び直されて記憶装置に保持される。このとき、
情報データと、その情報データを伝えたタイムスロット
がどのような無線回線状態を伝搬してきたかを示す無線
回線状態データとを同一アドレス上に格納する必要があ
る。

【０００６】この記憶装置は、図５に示すように、情報
データ及び無線回線状態データを記憶する記憶素子11
と、プログラム上のアドレス（ＡＤＲ）を記憶素子11の
固有のアドレスに変換するアドレス生成回路12と、記憶
素子11が選択されたかどうかをプログラム上のアドレス
により判定する判定回路13と、情報データと無線回線状
体データとを組合せたデータを生成する演算回路14と、
演算回路14の演算結果を一時的に保持する汎用レジスタ
15、16、17とを備えている。

【０００７】この記憶装置への書込みは、プログラム上
のアドレス（ＡＤＲ）と、ライト信号（ＷＲ）とが入力
したときに行なわれる。プログラム上のアドレス（ＡＤ
Ｒ）は、アドレス生成回路12で記憶素子11の固有のアド
レスに変換されて記憶素子11に入力する。また、判定回
路13は、プログラム上のアドレス（ＡＤＲ）が記憶素子
11に割振られたアドレスであるときに、それを判定して
記憶素子11を選択する選択信号を出力し、この選択信号
とライト信号（ＷＲ）との論理積を取る形で、記憶素子
11にライト信号（ＷＲ）が入力する。そして、このとき
に、データ入出力端子（Ｉ／Ｏ−ｃ）から入力したデー
タが、記憶素子11における、アドレス生成回路12から出
力された固有のアドレスに格納される。

【０００８】一方、記憶装置からのデータの読出しは、
プログラム上のアドレス（ＡＤＲ）と、リード信号（Ｒ
Ｄ）とが入力したときに行なわれる。プログラム上のア
ドレス（ＡＤＲ）は、アドレス生成回路12で記憶素子11
の固有のアドレスに変換されて記憶素子11に入力し、ま
た、判定回路13は、そのプログラム上のアドレス（ＡＤ
Ｒ）が記憶素子11に割振られたアドレスであるときに、
記憶素子11を選択する選択信号を出力し、この選択信号
とリード信号（ＲＤ）との論理積を取る形で、記憶素子
11にリード信号（ＲＤ）が入力する。このとき、記憶素
子11からは、プログラム上のアドレス（ＡＤＲ）に対応
する固有のアドレスに格納されたデータが読出され、デ
ータ入出力端子（Ｉ／Ｏ−ｃ）から出力される。

【０００９】この記憶装置の記憶素子11には、図６のメ
モリマップに示すように、プログラム上のアドレスＡ
（ｉ，ｊ）18に対応して、タイムスロットｉで伝送され
た情報データα（ｉ，ｊ）19と、そのタイムスロットｉ
の無線回線状態データβ（ｉ）20とが組合されて格納さ
れる。アドレスＡ（０，０）からアドレスＡ（０，ｎ−
１）に対応する格納領域には、上位側に第０タイムスロ
ットの伝送した情報データ19が、また、下位側に第０タ
イムスロット固有の無線回線状態データ20が格納され、
同様に、アドレスＡ（ｉ，０）からアドレスＡ（ｉ，ｎ
−１）に対応する格納領域には、上位側に第ｉタイムス
ロットの伝送した情報データ19が、また、下位側に第ｉ
タイムスロット固有の無線回線状態データ20が格納され
る。同一タイムスロットであれば、タイムスロット固有
の無線回線状態データ20は共通している。そのため、第
ｉタイムスロットのデータを格納するアドレスＡ（ｉ，
０）からアドレスＡ（ｉ，ｎ−１）に対応する格納領域
の下位側のデータは全てβ（ｉ）となる。

【００１０】この記憶素子11に格納される情報データと
無線回線状態データとを組合せたデータは、演算回路14
により、汎用レジスタ15〜17を使って作成される。この
ときのデータ作成の手順を図７のフローチャートに示し
ている。ここでは、アドレスＡ（ｉ，０）とアドレスＡ
（ｉ，１）とに対応して格納する第ｉタイムスロットの
第０データと第１データとを作成している。

【００１１】ステップ１：演算回路14は、上位側が未知
データ、下位側が無線回線状態データβ（ｉ）であるデ
ータ21と、上位側が全て０、下位側が全て１であるデー
タ22とのビット論理積を演算し、上位側が全て０、下位
側が無線回線状態データβ（ｉ）であるデータ23に加工
して、演算結果を汎用レジスタＢ16に格納する。

【００１２】ステップ２：次に、上位側が情報データα
（ｉ，０）、下位側が未知データであるデータ24と、上
位側が全て１、下位側が全て０であるデータ25とのビッ
ト論理積を演算し、上位側が情報データα（ｉ，０）、
下位側が全て０であるデータ26に加工し、演算結果を汎
用レジスタＡ15に格納する。

【００１３】ステップ３：次に、汎用レジスタＡ15のデ
ータ26と、汎用レジスタＢ16のデータ23とのビット論理
和を演算し、演算結果27を汎用レジスタＣ17に格納す
る。このとき、始めて、情報データα（ｉ，０）とタイ
ムスロット固有の無線回線状態データβ（ｉ）とは、一
組の状態となる。

【００１４】ステップ４：このデータ27を第ｉタイムス
ロットの第０データの格納アドレスＡ（ｉ，０）に転送
する。

【００１５】引き続き、アドレスＡ（ｉ，１）に格納す
る第ｉタイムスロットの第１データを作成するため、 ステップ５：上位側が情報データα（ｉ，１）、下位側
が未知データであるデータ28と、上位側が全て１、下位
側が全て０であるデータ25とのビット論理積を演算し、
上位側が情報データα（ｉ，１）、下位側が全て０であ
るデータ29に加工し、演算結果を汎用レジスタＡ15に格
納する。

【００１６】また、同一タイムスロットでは無線回線状
態データが共通データであるため、第ｉタイムスロット
の無線回線状態データは全てβ（ｉ）である。そのた
め、第ｉタイムスロットの第０データを作成するときに
汎用レジスタＢ16に格納したデータ23をそのまま使用で
きる。

【００１７】ステップ６：汎用レジスタＡ15に格納され
ているデータ29と、汎用レジスタＢ16に格納されている
データ23とのビット論理和を演算し、演算結果30を汎用
レジスタＣ17に格納する。このとき、始めて、情報デー
タα（ｉ，１）と無線回線状態データβ（ｉ）とは、一
組の状態となる。

【００１８】ステップ７：このデータ30を第ｉタイムス
ロットの第１データの格納アドレスＡ（ｉ，１）に転送
する。

【００１９】第ｉタイムスロットデータを作成するため
には、このような操作を第ｎ−１データまで繰り返す。
従って、第ｉタイムスロットデータを記憶素子11に格納
するまでには全体で３ｎ＋１ステップが必要となる。

【００２０】

【発明が解決しようとする課題】しかし、従来の記憶装
置では、情報データと無線回線状態データとを一組にし
て同一アドレス上に格納するために、前処理として、ビ
ット論理積及びビット論理和などの演算を必要としてお
り、そのために多くの処理ステップを費やさなければな
らないという問題点を有している。

【００２１】本発明は、こうした従来の問題点を解決す
るものであり、ビット演算に要する処理ステップを省略
できる記憶装置を提供することを目的としている。

【００２２】

【課題を解決するための手段】そこで、本発明では、一
つのアドレスにより上位側のデータと下位側のデータと
を組合せて読出すことが可能な記憶装置において、上位
側データを格納する上位データ専用記憶素子と、下位側
データを格納する下位データ専用記憶素子と、リードま
たはライト位置を指定する第一のアドレスに応じて、上
位データ専用記憶素子及び下位データ専用記憶素子の各
固有アドレスを指定し、下位データ専用記憶素子を単独
でリードまたはライトするための第二のアドレスに応じ
て、下位データ専用記憶素子の固有アドレスを指定する
固有アドレス指定手段とを設けている。

【００２３】

【作用】この上位データ専用記憶素子に上位側データを
格納するときは、第一のアドレスを指定して、上位側デ
ータを書込む。その結果、第一のアドレスに対応する上
位データ専用記憶素子の固有アドレスに上位側データが
書込まれる。また、下位データ専用記憶素子に下位側デ
ータを格納するときは、第二のアドレスを指定して、下
位側データを書込む。このときは、第二のアドレスに対
応する下位データ専用記憶素子の固有アドレスに下位側
データが書込まれる。

【００２４】読出し時には、第一のアドレスを指定する
ことにより、上位データ専用記憶素子に格納された上位
側データと、下位データ専用記憶素子に格納された下位
側データとが組合されて読出される。

【００２５】この構成では、データの格納前に行なうビ
ット演算の処理が不要になる。

【００２６】

【実施例】本発明の実施例における記憶装置は、図１に
示すように、情報データを記憶する上位データ専用記憶
素子１と、タイムスロット固有の無線回線状態データを
記憶する下位データ専用記憶素子２と、プログラム上の
アドレス（ＡＤＲ）から上位データ専用記憶素子１の固
有アドレス（ＡＤＲ−ａ）を生成するアドレスａ生成回
路３と、プログラム上のアドレス（ＡＤＲ）から下位デ
ータ専用記憶素子２の固有アドレス（ＡＤＲ−ｂ）を生
成するアドレスｂ生成回路４と、プログラム上のアドレ
ス（ＡＤＲ）が上位データ専用記憶素子１の固有アドレ
ス（ＡＤＲ−ａ）と１対１に対応するＡ（０，０）から
Ａ（ｉ，ｎ−１）の範囲にあるかどうかを判定するＡ判
定回路５と、プログラム上のアドレス（ＡＤＲ）が下位
データ専用記憶素子２の固有アドレス（ＡＤＲ−ｂ）と
１対１に対応するＢ（０）からＢ（ｉ）の範囲にあるか
どうかを判定するＢ判定回路６とを備えている。

【００２７】上位データ専用記憶素子１は、固有アドレ
ス（ＡＤＲ−ａ）として、ａ（０，０）〜ａ（ｉ，ｎ−
１）を有し、ここに第０タイムスロットから第ｉタイム
スロットまでの情報データα（０，０）〜α（ｉ，ｎ−
１）を格納する。また、アドレスａ生成回路３は、プロ
グラム上のアドレスＡ（ｊ，ｋ）が入力したとき、それ
を固有アドレスａ（ｊ，ｋ）に変換する。

【００２８】下位データ専用記憶素子２は、固有アドレ
ス（ＡＤＲ−ｂ）として、ｂ（０）〜ｂ（ｉ）を有し、
ここに第０タイムスロットから第ｉタイムスロットまで
の無線回線状態データβ（０）〜β（ｉ）を格納する。
アドレスｂ生成回路４は、プログラム上のアドレスＡ
（ｊ，０）〜Ａ（ｊ，ｎ−１）のいずれが入力したとき
にも、それらを全て固有アドレスｂ（ｊ）に変換する。
また、プログラム上のアドレスＢ（ｊ）が入力したとき
は、それを固有アドレスｂ（ｊ）に１対１で変換する。

【００２９】従って、プログラム上のアドレスＡ（ｊ，
ｋ）に対応して、上位データ専用記憶素子１の固有アド
レスａ（ｊ，ｋ）と下位データ専用記憶素子２の固有ア
ドレスｂ（ｊ）とが指名され、また、プログラム上のア
ドレスＢ（ｊ）に対応して、下位データ専用記憶素子２
の固有アドレスｂ（ｊ）だけが指名される。

【００３０】また、Ａ判定回路５は、入力したプログラ
ム上のアドレス（ＡＤＲ）がＡ（０，０）からＡ（ｉ，
ｎ−１）の範囲にあるかどうかを判定し、その範囲にあ
るときには、上位データ専用記憶素子１が選ばれたこと
を示す選択信号ａを生成する（判定信号Ａがそのまま用
いられる）。また、この上位データ専用記憶素子１の選
択信号ａと全記憶素子共通のライト信号（ＷＲ）との論
理積を取ることによって、上位データ専用記憶素子１の
固有のライト信号（ＷＲ−ａ）が生成され、また、選択
信号ａと全記憶素子共通のリード信号（ＲＤ）との論理
積を取ることによって、上位データ専用記憶素子１の固
有のリード信号（ＲＤ−ａ）が生成される。

【００３１】また、Ｂ判定回路６は、入力したプログラ
ム上のアドレス（ＡＤＲ）がＢ（０）からＢ（ｉ）の範
囲にあるかどうかを判定し、その範囲にあるときには、
判定信号Ｂを出力する。また、判定信号Ｂと選択信号ａ
との論理和から、下位データ専用記憶素子２が選ばれた
ことを示す選択信号ｂが生成される。また、この下位デ
ータ専用記憶素子２の選択信号ｂと全記憶素子共通のラ
イト信号（ＷＲ）との論理積を取ることによって、下位
データ専用記憶素子２の固有のライト信号（ＷＲ−ｂ）
が生成され、また、選択信号ｂと全記憶素子共通のリー
ド信号（ＲＤ）との論理積を取ることによって、下位デ
ータ専用記憶素子２の固有のリード信号（ＲＤ−ｂ）が
生成される。

【００３２】また、上位データ専用記憶素子１のデータ
入出力端子（Ｉ／Ｏ−ａ）は、メインバスの上位側と接
続され、下位データ専用記憶素子２のデータ入出力端子
（Ｉ／Ｏ−ｂ）は、メインバスの下位側と接続されてい
る。

【００３３】この上位データ専用記憶素子１及び下位デ
ータ専用記憶素子２へのデータの格納手順については後
述するとして、上位データ専用記憶素子１及び下位デー
タ専用記憶素子２に格納されたデータを読出すときの動
作について説明する。

【００３４】読出しに際しては、読出すべきプログラム
上のアドレスＡＤＲが入力し、全記憶素子共通のリード
信号（ＲＤ）がオンとなる。プログラム上のアドレスと
してＡ（ｊ，ｋ）が入力したとすると、アドレスａ生成
回路３は、固有アドレスａ（ｊ，ｋ）を上位データ専用
記憶素子１に入力し、アドレスｂ生成回路４は、固有ア
ドレスｂ（ｊ）を下位データ専用記憶素子２に入力す
る。

【００３５】Ａ判定回路５は、入力したプログラム上の
アドレスＡ（ｊ，ｋ）がＡ（０，０）からＡ（ｉ，ｎ−
１）の範囲にあるため、選択信号ａを出力する。この選
択信号ａと共通のリード信号（ＲＤ）との論理積によっ
て、上位データ専用記憶素子１のリード信号（ＲＤ−
ａ）が生成される。その結果、上位データ専用記憶素子
１の固有アドレスａ（ｊ，ｋ）に格納されている情報デ
ータα（ｊ，ｋ）が読出され、入出力端子Ｉ／Ｏ−ａか
ら出力される。

【００３６】一方、Ｂ判定回路６は、入力したプログラ
ム上のアドレスＡ（ｊ，ｋ）がＢ（０）からＢ（ｉ）の
範囲に無いため、判定信号Ｂを出力しない。しかし、Ｂ
判定回路６の出力とＡ判定回路５の判定出力との論理和
から選択信号ｂが出力され、この選択信号ｂと共通のリ
ード信号（ＲＤ）との論理積によって下位データ専用記
憶素子２のリード信号（ＲＤ−ｂ）が生成される。その
結果、下位データ専用記憶素子２の固有アドレスｂ
（ｊ）に格納されている無線回線状況データβ（ｊ）が
読出され、入出力端子Ｉ／Ｏ−ｂから出力される。

【００３７】このように、実施例の記憶装置では、プロ
グラム上のアドレスＡ（ｊ，ｋ）に対応して、格納され
ている情報データα（ｊ，ｋ）と、無線回線状況データ
ｂ（ｊ）とが組合されて読出される。

【００３８】図２には、入力するプログラム上のアドレ
ス（ＡＤＲ）と、Ａ判定回路５の出力する判定信号Ａ、
Ｂ判定回路６の出力する判定信号Ｂ、選択信号ａ、アド
レスａ生成回路３の出力する上位データ専用記憶素子１
の固有アドレスＡＤＲ−ａ、選択信号ｂ、及びアドレス
ｂ生成回路４の出力する下位データ専用記憶素子２の固
有アドレスＡＤＲ−ｂとの各関係をまとめて示してい
る。

【００３９】こうした関係を取ることによって、実施例
の記憶装置におけるプログラム上のアドレス（ＡＤＲ）
と格納データ内容との対応関係を示すメモリーマップ
は、図３のようになる。この図で、アドレスＡ（０，
０）からアドレスＡ（０，ｎ−１）までは、第０タイム
スロットデータが格納される領域であり、上位側に情報
データ９が、下位側に無線回線状態データ10がそれぞれ
格納される。アドレスＡ（１，０）からアドレス（１，
ｎ−１）までは、第１タイムスロットデータが格納され
る領域であり、同様に、アドレスＡ（ｉ，０）からアド
レスＡ（ｉ，ｎ−１）までは、第ｉタイムスロットデー
タが格納される領域である。また、アドレスＢ（０）の
下位側には第０タイムスロットデータの無線回線状態デ
ータ10が格納され、同様に、アドレスＢ（１）〜Ｂ
（ｉ）の下位側には第１〜ｉタイムスロットデータの無
線回線状態データ10が格納される。

【００４０】この記憶装置に第ｉスロットデータを書込
むときの手順を図４のフローチャートを用いて説明す
る。 ステップ１：全記憶素子共通のライト信号（ＷＲ）をオ
ンにし、プログラム上のアドレスＡ（ｉ，０）を入力し
て、上位側が情報データα（ｉ，０）、下位側が未知デ
ータであるデータ11を格納する。このとき、図２より、
選択信号ａは１となり、上位データ専用記憶素子１の固
有アドレスはａ（ｉ，０）となり、ａ（ｉ，０）に情報
データα（ｉ，０）が格納される。また、選択信号ｂは
１となり、下位データ専用記憶装置２の固有アドレスは
ｂ（ｉ）となり、ｂ（ｉ）には、未知データが格納され
る。従って、プログラム上のアドレスＡ（ｉ，０）の上
位側には、情報データα（ｉ，０）が、下位側には、未
知データが格納された状態となる。

【００４１】ステップ２：同様に、プログラム上のアド
レスＡ（ｉ，１）を入力して、上位側が情報データα
（ｉ，１）、下位側が未知データであるデータ12を格納
する。このとき、上位データ専用記憶素子１の固有アド
レスａ（ｉ，１）に情報データα（ｉ，１）が格納さ
れ、下位データ専用記憶装置２の固有アドレスｂ（ｉ）
に、未知データが格納される。

【００４２】ステップ３：同様に、プログラム上のアド
レスＡ（ｉ，２）を入力して、上位側が情報データα
（ｉ，２）、下位側が未知データであるデータ13を格納
する。このとき、上位データ専用記憶素子１の固有アド
レスａ（ｉ，２）に情報データα（ｉ，２）が格納さ
れ、下位データ専用記憶装置２の固有アドレスｂ（ｉ）
に、未知データが格納される。

【００４３】こうした操作をステップｎまで実行するこ
とにより、上位データ専用記憶素子１の固有アドレスａ
（ｉ，０）〜ａ（ｉ，ｎ−１）に情報データα（ｉ，
０）〜α（ｉ，ｎ−１）が格納され、下位側専用記憶素
子２の固有アドレスｂ（ｉ）に未知のデータが格納され
る。その後、 ステップｎ＋１：プログラム上のアドレスＢ（ｉ）を入
力して、上位側が未知のデータ、下位側が無線回線状態
データβ（ｉ）であるデータ15を格納する。このとき、
図２より、選択信号ａが０となり、上位データ専用記憶
素子１は選択されない。また、選択信号ｂは１となり、
下位データ専用記憶素子２の固有アドレスはｂ（ｉ）と
なり、ｂ（ｉ）には、第ｉタイムスロットの無線回線状
態データβ（ｉ）が格納される。

【００４４】下位データ専用記憶素子２の固有アドレス
ｂ（ｉ）は、プログラム上のアドレスＡ（ｉ，０）〜Ａ
（ｉ，ｎ−１）の下位側のデータ格納領域に相当してい
るため、アドレスＡ（ｉ，０）〜Ａ（ｉ，ｎ−１）の下
位側の全てに、第ｉタイムスロットの無線回線状態デー
タβ（ｉ）が格納された状態となる。

【００４５】この一連の操作で、プログラム上のアドレ
スＡ（ｉ，０）からＡ（ｉ，ｎ−１）までに対して、第
ｉタイムスロットデータに相当する、情報データとタイ
ムスロット固有の無線回線データとが一組となったデー
タが存在することになる。

【００４６】このように、実施例の記憶装置では、上位
側と下位側とのデータをプログラム上のアドレスに対応
させて格納するときに、事前のビット演算処理が不要で
あり、その分、ステップ数を省略することができる。

【００４７】

【発明の効果】以上の実施例の説明から明らかなよう
に、本発明の記憶装置は、同一アドレス上に、上位デー
タ専用記憶素子と、下位データ専用記憶素子とを独立に
設けるとともに、下位データ専用記憶素子のみを単独で
リード、ライトできる別のアドレスを設けたことによ
り、情報ビットと無線回線データとを同一アドレス上に
格納するときに、ビット演算処理が不要となる。このた
め、ビット演算処理に要する処理ステップ数を削減する
ことができる。例えば、第ｉタイムスロットデータを格
納するのに、従来の記憶装置では３ｎ＋１ステップ必要
であったが、本発明の記憶装置ではｎ＋１ステップで済
む。

【００４８】また、本発明の記憶装置では、無線回線状
態データについて、１タイムスロット当たり１データの
みを記憶すれば足りるため、記憶素子容量を削減するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例における記憶装置の構成を示
すブロック図、

【図２】実施例の記憶装置でのアドレスと各信号の状態
との関係を示す図、

【図３】実施例の記憶装置でのアドレスとデータ内容と
の関係を示すメモリマップ、

【図４】実施例の記憶装置における格納操作手順を示す
フローチャート、

【図５】従来の記憶装置の構成を示すブロック図、

【図６】従来の記憶装置でのアドレスとデータ内容との
関係を示すメモリマップ、

【図７】従来の記憶装置における格納操作手順を示すフ
ローチャートである。

【符号の説明】

１ 上位データ専用記憶素子 ２ 下位データ専用記憶素子 ３ アドレスａ生成回路 ４ アドレスｂ生成回路 ５ Ａ判定回路 ６ Ｂ判定回路 ８、18 プログラム上のアドレス ９、19 情報データ 10、20 無線回線状態データ 11 記憶素子 12 アドレス生成回路 13 判定回路 14 演算回路 15、16、17 汎用レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一つのアドレスにより上位側のデータと
   下位側のデータとを組合せて読出すことが可能な記憶装
   置において、 上位側データを格納する上位データ専用記憶素子と、 下位側データを格納する下位データ専用記憶素子と、 リードまたはライト位置を指定する第一のアドレスに応
   じて、前記上位データ専用記憶素子及び下位データ専用
   記憶素子の各固有アドレスを指定し、前記下位データ専
   用記憶素子を単独でリードまたはライトするための第二
   のアドレスに応じて、前記下位データ専用記憶素子の固
   有アドレスを指定する固有アドレス指定手段とを設けた
   ことを特徴とする記憶装置。