JPS60154719A - 系統分配回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル信号の記録あるいは伝送に適した系
統分配回路に関するものでおって、特に磁気テープ記録
に適する系統分配回路に関するものである。

〔発明の背景〕

画像信号をディジタル信号に変換して伝送、あるいは信
号処理を行なう場合、ディジタル信号の帯域が広く転送
速度が速いため伝送あるいは信号処理の回路が追従でき
ないとき、直列ディジタル信号をＮ系統（Ｎ２２）に分
配して各系統の帯域を（直列ディジタル信号の帯域）／
Ｈに落として並列に伝送あるいは信号処理を行なった後
、分配した系統を統合してもとの信号に戻す方式がとら
れる。この分配には、Ｎ系統（Ｎ２２）にｎ（ｎ≧２）
信号単位で並列ディジタル信号にする形式かわる。具体
的な例を第１図（示す。第１図はＮ−４，ｎ＝２の構成
で分配する場合を示し、（ａ）が入力ディジタル信号、
Ｏ））が系統分配後のディジタル信号である。

このような分配形式を達成するのに以下の方式がとられ
る。以下は説明を具体的にするため、第１図の構成の場
合について詳しく述べる。

第２図は系統分配回路の構成の具体的な従来例を、第３
図は会系統とディジタル信号の配列との対応を表わした
ものである。

まず、ディジタル信号を標本化クロック周波数で駆動さ
れている８ビツトの出力タップを有する第１のシフトレ
ジスタ１に入力する。そして標本化クロック周波数を１
／８分周回路２で１／８に分周したクロック周波数で８
ビツトの各出力タップのデータをラッチ３で保持する。

この操作によシ第３図（ａ）の入力ディジタル信号が第
３図（ｂ）に示すように８信号毎に、系統１から系統８
に順番に分配される。このように配列された信号を２ビ
ツトの入力タップを有する第２のシフトレジスタ５−１
に（Ｄ１＋　Ｄｚ　）　、５”に（Ｄａ　、　Ｄ４　）
、５−３に（Ｄｓ　、　Ｄｓ　）、５−４に（Ｄ７　、
　Ｄａ　）の組み合わせでそれぞれのシフトレジスタに
並列に入力する。そして標本化クロック周波数を１／４
分周器４で１／４に分周したクロック周波数で第２のシ
フトレジスタ５−１から５−４を駆動する。

この操作で各系統を統合することができ、第３図（Ｃ）
のように系統１−２、系統３−４、系統５−６、系統７
−８の４系統を得る。

以上の操作によシ第１図のように４系統に２信号単位の
構成に分配する方式でおる。

系統分配回路は一般的には（Ｎｘｎ）の値に相当する出
力タッグを有する第１のシフトレジスタにディジタル信
号を入力して（標本化クロック周波数）／（Ｎｘｎ）の
クロック周波数でシフトレジスタの各出力タップをラッ
チする。そして（ＮＸｎ）の系統に分配する。次に分配
した系統をＤｌから：［）ｎ　、　］）ｎからＤｚ　ｍ
　、　Ｄ３　ｎからＤ４ｎ・・・のようにｎ個単位に選
択して、それぞれの信号群を第２のシフトレジスタ群に
並列に入力する。そして（標本化クロック周波数）／Ｎ
のクロック周波数で並列入力した信号を読み出′し１系
統に統合する方式である。

この方式では（Ｎｘｎ）の値と第１のシフトレジスタの
出力タップ数は等しいので分配が複数にな！０　（ＮＸ
ｎ　）の値が増大すると出力タップ数を多く持つ７７ト
レジスタが必要となる。一方シフトレジスタのＩＣパッ
ケージの出力タップ数は通常８ビツトあるいは４ビツト
と制約があるので従続接続となる。またこれに伴ない第
２のシフトレジスタの入力タップ数も多く必要となる。

このように従来の方式では系統の分配構成の増大に伴な
い回路は複雑になってしまい、信頼性の面からも十分と
は言えない。

〔発明の目的〕

本発明は、かかる現状の回路の複雑さを解決す号回路方
式を提供することを目的とするものである。

〔発明の概要〕

本発明では、従来第１．第２の２種類のシフトレジスタ
によシ構成されていたものを第１のシフトレジスタのみ
とし、出力タップ数も従来（ＮＸｎ）の値だけ必要とし
たが、Ｎの値だけ有するシフトレジスタであればよい構
成とした。ただし回路規模を縮小したかわシに本発明で
はシフトレジスタの前段にディジタル信号を一度メモリ
に記憶させ読み出しは、Ｄｔ　ｔ　Ｄｎ＋ｔ　＋　Ｄｚ
ｎ＋ｔ　ｌ　”’Ｄ（Ｎ−１）ｎや！、Ｄ２．Ｄ□２．
・・・Ｄ　Ｎ　ｎ・・・のように順序を入れかえて系統
１から系統Ｎの順にｎ信号毎に読み出す回路を付加した
。

この方式によって回路の複雑さを回避でき、小形化、信
頼性が増す。

〔発明の実施例〕

以下本発明を第１図のように４系統に２ワ一ド単位の構
成で各系統に分配する場合を例に詳しく述べる。

本発明による系統分配回路の構成を第４図に、信号の配
列を第５図に示す。

第５図（ａ）に六す入力ディジタル信号を２×（Ｎｘｎ
　）＝２Ｘ　（４Ｘ２　）−１６以上のアドレス空間を
有するメモリ６に標本化クロック周波数でカウンタ７を
動作させ発生させた誓き込みアドレスをもとにメモリに
一旦記憶させる。次にエンコーダ８でカウンタ７の出力
を変換して読み出しのアドレスを発生させる。メモリの
アドレス空間が１６の場合の曹き込みアドレス番号とエ
ンコーダ８により変換された読み出しアドレスの番号の
対応を第６図に示す。この操作にょシ第５図（ａ）のデ
ィジタル信号の配列はメモリ読み出し後に第５図（ｂ）
のようにＤＩ　、　Ｄａ　、　Ｄｓ　、　Ｄｒ　、　Ｄ
ｚ　、　Ｄ４　’・・・のディジタル信号の配列に変換
される。次に標本化クロック周波数で駆動されている４
タツプの出力を有するシフトレジスタ９に得られたディ
ジタル信号を入力する。そして標本化クロック周波数を
１／４分周回路１０で１／４に分周したクロック周波数
で各出力タップのデーｊをラッチ１１で保持する。この
操作により第５図（ｂ）のディジタル信号が第５図（Ｃ
）のように分配されて所望の分配を行なうことができる
。なお説明では読み出し順序を変えて分配する方式を述
べたが、書き込みアドレスを変えて読み出しは順次読み
出しても同様に行なうことができる。

〔発明の効果〕

このように本発明では系統の分配構成が増大してもメモ
リのアドレス空間を増大させるだけで回路規模はほとん
ど変化１７ないので、回路の小形化。

信頼性を増すことができる。

なお、本方式の系統統合回路は、分配と逆の操作手順を
行なうことで実現できる。

【図面の簡単な説明】

第１図は１系統の信号を４系統に２信号単位の構成で分
配する場合の各系統とデータの対応を示す図、第２図は
従来例における系統分配回路の構成図、第３図は従来例
における各系統とデータの対応を示す図、第４図は本発
明による実施例における系統分配回路の構成図、第５図
は本発明の実施例における系統とデータの対応を示す図
である。 第６図は、第４図の実施例におけるメモリの書込みアド
レス番号と読み出しアドレス番号との対応を示す図であ
る。 ６・・・メモリ、７・・・カウンタ、８・・・エンコー
ダ、９・・・シフトレジスタ、１０・・・１／４分周器
、１１・・・ラッチ。

Claims (1)

【特許請求の範囲】
1. アナログ・ディジタル変換器でテイジタル化された直列
   ディジタル信号（Ｄ　Ｉ　＋　Ｄ２　＋・・・Ｄｉ・・
   ・）をＮ（Ｎ２２）系統にｎ（ｎ≧２）゛信号単位で並
   列ディジタル信号に変換する系統分配回路において、該
   直列ディジタル信号をメモリに一旦記憶しＤ　ｔ　ｒ　
   Ｄｎ＋ｌ　＋　ＤＩＩｎ＋１１　”−Ｄ（Ｎ−１）＋＋
   １ｒＤ２ｙＤｎ＋２　°°゛Ｉ）ｒｎ・・・のように順
   序を入れ換えて系統１から系統Ｎの順にｎ信号毎に読み
   出した後、Ｎ系統の並列ディジタル信号に変換すること
   を特徴とする系統分配回路。