JPS63282799A

JPS63282799A - 処理装置

Info

Publication number: JPS63282799A
Application number: JP62105536A
Authority: JP
Inventors: 和也佐古; 正明永海
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 1987-04-28
Filing date: 1987-04-28
Publication date: 1988-11-18
Anticipated expiration: 2010-12-25
Also published as: JPH07122800B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は、デノタルデータ信号を処理するための装置に
関し、もつと詳しくは、たとえば音声信号を処理するた
めに好適に実施することができる処理装置に関する。

背景技術第４図は、典型的な先什技術の音声信号処理装置１の電
気的構成を示すブロック図である。入力端子３から入力
され、アナログ／デジタル変換器４においてデジタル値
に変換されたラジオ受信機等からの音声信号は、たとえ
ば大規模集積回路等によって実現されるデジタル信号処
理回路５に与えられ、たとえばトーンコントロールなど
の演算処理が行なわれる。アナログ／デジタル変換器４
からの音声信号データは、１サンプリング周期当り、左
右各チャネルごとに１６ビツトずつ、合計３２ビツトの
データによって構成された固定小数点データである。デ
ジタル信号処理回路５において、この１６ビツトの固定
小数点データは、ダイナミックレンジやＳ／Ｎ比を向上
するために、１サンプリング周期当り、左右各チャネル
が１６ビツＦの仮ｒ＆部と、４ビツトの指数部とによっ
て構成される合計４０ビツトの浮動小数点データに変換
される。この浮動小数点データは、ライン６を介してデ
ジタル信号処理回路７に転送されて他の演算処理が打な
われる。巳のデジタル信号処理回路７において再び１サ
ンプリング周期当り３２ビツトの固定小数点データに変
換された音声信号は、デジタル／アナログ変換器９を介
して、出力端子１０から出力される。

このような音声信号処理を行なうに当って、上述のよう
にアナログ／デジタル変換器４およびデジタル／アナロ
グ変換器９では１サンプリング周期当り３２ビツトのデ
ータの処理が行なわれ、またデジタル信号処理回路５，
７″Ｃは４０ビツトのデータの処理が行なわれる。この
ため、アナログ／デジタル変換器４およびデジタル／ア
ナログ変換器９と、デジタル信号処理回路５，７とには
、１サンプリング周期当りに処理すべきビット数に対応
して、それぞれクロック発生回路１１．１２を設けなけ
ればならず、構成が複雑化する。

第５図は、他の先行技術の音声信号処理装置２１の電気
的構成を示すブロック図である。入力端子２３から入力
されアナログ／デジタル変換器２４でデジタル値に変換
された音声信号は、ビット数変換回路２５に与えられる
。このビット数変換回路２５において、３２ビツトの固
定小数点データは、４０ビツトの浮動小数点データに変
換されて、デジタル信号処理回路２６に与えられる。デ
ジタル信号処理回路２Ｇでは、トーンコンドロールや遅
延動作などの演算処理が行なわれ、その出力はライン２
７を介してデジタル信号処理回路２８に転送される。デ
ジタル信号処理回路２８では、他の演算処理等が行なわ
れ、その出力はビット数変換回路２９に与えられる。ビ
ット数変換回路２９では、入力された４０ビツトの浮動
小数点データを３２ビツトの固定小数点データに変換し
て、デジタル／アナログ変換５３１を介して、出力端子
３２に与える。

ビット数変換回路２５における動作は、第６図（１）で
示されるように、左右各チャネル当り１６ビツトの固定
小数点データ入力が、第６図（２）で示されるように、
左右各チャネル当り１６ビツトの仮数部と４ビツトの指
数部とによって構成される浮動小数点データに変換され
、こうして１サンプリング周期当り４０ビツトのデータ
がデジタル信号処理回路２６に与えられる。ビット数変
換回路２９では、上述のビット数変換回路２５の動作と
は逆の動作、すなわちデジタル信号処理回路２７からの
１サンプリング周期当り４０ビツトの浮動小数点データ
は、再び３２ビツトの固定小数点データに変換される。

したがってこの音声信号処理装置２１では、クロック周
波数を、１サンプリング周期当り４０個のパルスを発生
するように選ぶことによって、１つのクロック発生回路
３５からのクロックパルスに基づいて処理動作を行なう
ことができる。

このような先イテ技術では、クロック発生回路３５は、
アナログ／デジタル変換器２４およびデジタル／アナロ
グ変換器３１と、デジタル信号処理回路２６．２８とに
共用することができるが、ビット数変換回路２５．２９
が必要となり、構成を簡略化することはできない。

発明が解決すべき間２点本発明の目的は、ビット数の異なる固定小数点データと
浮動小数点データとを、共通のクロック信号に基づいて
演算処理および転送することができ、かつ構成の簡略化
された処理装置を提供することである。

問題点を解決するための手段本発明は、１または複数の浮動小数点データの仮数部を
ストアする仮数部レジスタと、前記浮動小数点データの
指数部をストアする指数部レジスタと、前記浮動小数点データの仮数部と指数部とを個別に入力
／出力する端子とを含み、仮数部レジスタおよび指数部レジスタにはクロック信号
発生源からのクロック信号が共通に与えられ、両レジス
タは同期制御されて動作すること−を特徴とする処理装
置である。

作　　用本発明に従えば、たとえば音声信号などの１または複数
の浮動小数点データにおいて、該データのＶｉ数部は仮
数部レジスタに対応しで設けられた入力端子から入力さ
れて該レジスタにストアされる、前記データの指数部は
指ＷＬｕレジスタに対応して設けられた入力端子から入
力されて該レジスタにストアされる。仮数部レジスタお
よび指数部レジスタには、クロック信号発生源からのク
ロック信号が共通に与えられ、これによって両レジスタ
は同期制御されて演算勤イヤを行ない、その演算結果は
各レジスタ毎に個別に設けられた出力端子から出力され
る。

実施例第１図は、本発明の一実施例の音声信号処理装置４１の
電気的構成を示すブロック図である。たとえばラノオ受
信機などからのアナログ音声信号は、入力端子４５から
アナログ／デジタル変換４４６に与えられ、デノタル変
換されて、大規模集積回路等によって実現されるデジタ
ル信号処理回路４４に入力される。

デジタル信号処理回路４４は、入力信号に加算、乗算等
の演算や遅延処理を打なうことによって、たとえばトー
ンコントロールやエコーなどの音声信号の処理を行なう
、デジタル信号処理回路４４の出力は、デジタル信号処
理回路４Ｂに与えられ、他の演算処理が行なわれた後、
デジタル／アナログ変換器５２に与えられ、アナログ変
換されて、出力端子５３から電力増幅回路等に与えられ
る。

アナログ／デフタル変換器４６の出力は、第２図（１）
で示されるように、１サンプリング周期当り、左右各チ
ャネルごとに１６ビツ■、合計３２ビツトの固定小数点
データによって構成されている。デジタル信号処理回路
４４．４８とアナログ／デジタル変換８４６とデジタル
／アナログ変換３５２とは、第２図（２）で示されるク
ロック発生回路５４からのクロック信号５ＣＬＫ、およ
び第２図（３）で示される同期信号５ＹＮＣに基づいて
、演算動作等を行なう、デジタル信号処理回路４４゜４
８では、演算時におけるオーバー７０−やアンダー７０
−等によってダイナミックレンジやＳＺＮ比が劣化する
ことを抑えるために、音声信号データは第２図（４）示
される１６ビツトの仮数部データと第２図（５）で示さ
れる４ビツトの指数部データとによって構成される浮動
小数点データとして、演算処理および転送が行なわれる
。

ｆ：１ＩＪ３図は、固定小数点データと浮動小数点デー
タとの変換動作を示す図である。デジタル信号処理回路
４４への入力信号は、前述のように１サンプリング周期
当り３２ビツトの固定小数点データである。デジタル信
号処理回路４４は、この入力信号を浮動小数点データに
演算し、その演算結果を左右各チャネルごとに設けた１
６ビツトの仮数部送信レジスタ０１，６２、および指数
部送信レジスタ６３．６４にストアする。こうしてスト
アされたデータは、このデジタル信号処理回路４４内で
は、参照符８１．８２で示すように左右各チャネル当り
２０ビツトの浮動小数点データとして演算処理等が行な
われる。

仮数部送信レジスタ６１．６２と指数部送信レジスタ６
３．６４とにストアされているデータはまた、各レジス
タ６１，６２；　６３，６４ごとに個別に設けられた出
力端子７１，７２からライン６５．６６を介して、デジ
タル信号処理回路４８の入力端子７３．７４から仮ＷＬ
部受信しノ入り６７゜６８と指数部受信レジスタ６９．
７０とにそれぞれ転送される。ライン６５を介して転送
される仮数部データは、第２図（４）で示され、ライン
６Ｇを介して転送される指数部データは第２図（５）で
示される。デジタル信号処理回路４８は、転送されてき
たデータを参照符８３，８４で示すように左右各チャも
ル当９２０ビットの浮動小数点データとして演算処理等
を行なった後、固定小数点データに変換して、デジタル
／アナログ変換器６２に与九る。

このように仮数部送信レジスタ６１．６２にストアされ
た仮数部データは、ライン６５を介して仮数部受信レジ
スタ６７．６８に転送され、また指数部受信レジスタ６
３．６４にストアされた指数部データは、ライン６６を
介して指数部受信レジスタ６９．７０に転送されるよう
にしたので、仮数部データと指数部データとを平行して
転送することができる。また背景技術の項で述べたよう
なビット数変換回路２５．２９等の特別な変換回路を用
いることなく、アナログ／デジタル変換器４６等と共通
のクロック信号を用いて演算処理や転送動作を行うこと
ができ、構成を簡略化することができる。

効　　果以上のように本発明によれば、浮動小数点データの仮数
部と指数部とがそれぞれ個別に設けられたレジスタにス
トアされるので、両しノス・夕を共通のクロック信号に
よって同期ｕＩｉｌｌして、演算処理および転送動作な
どを行なうことができるようになり、かつ構成を簡略化
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の音声信号処理装置４１の電
気的構成を示すブロック図、第２図は第１図に示された
実施例の動作を説明するための波形図、第３図はデジタ
ル信号処理回路４４．４８内におけるデータのストアお
よび転送動作を説明するための図、第４図は先行技術の
音声信号処理装置１の電気的構成を示すブロック面、第
５図は他の先行技術の音声信号処理装置２１の電気的構
成を示すブロック図、第６図は第５図に示された先行技
術の動作を説明するための図である。４１・・・音声信号処理装置、４４．４８・・・デジタ
ル信号処理回路、４６・・・アナログ／デジタル変換器
、５２・・・デジタル／アナログ変換器、５４・・・ク
ロック発生回路、Ｇ１，６２・・・仮数部送信レジスタ
、６３．６４・・・指数部送信レジスタ、６５．６６・
・・ライン、６７．６８・・・仮数部受信レジスタ、６
９．７０・・・指数部受信レジスタ、７１，７２・・・
出力端子、７３．７４・・・入力端子代理人　　弁理士　西教　圭一部第　１　囚音声店号侮■！髪１ム１３ｇ第４ｖＡ第６図

Claims

【特許請求の範囲】１または複数の浮動小数点データの仮数部をストアする
仮数部レジスタと、前記浮動小数点データの指数部をストアする指数部レジ
スタと、前記浮動小数点データの仮数部と指数部とを個別に入力
／出力する端子とを含み、仮数部レジスタおよび指数部レジスタにはクロック信号
発生源からのクロック信号が共通に与えられ、両レジス
タは同期制御されて動作することを特徴とする処理装置
。