JPH02206918A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH02206918A JPH02206918A JP2719789A JP2719789A JPH02206918A JP H02206918 A JPH02206918 A JP H02206918A JP 2719789 A JP2719789 A JP 2719789A JP 2719789 A JP2719789 A JP 2719789A JP H02206918 A JPH02206918 A JP H02206918A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 23
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 238000005070 sampling Methods 0.000 description 20
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 9
- 238000013500 data storage Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、例えばストレージスコープの波形データ記
憶装置に適用して好適なＡ／Ｄ変換装置に関する。
憶装置に適用して好適なＡ／Ｄ変換装置に関する。
ストレージスコープは、入力アナログ信号波形をＡ／Ｄ
変換してデジタル信号としてメモリに記憶するＡ／Ｄ変
換装置を備える。この場合に、通常、Ａ／Ｄ変換時のサ
ンプリング周波数は、例えば１００ＭＨｚと高く、高速
の処理を行うようにしている。 第５図は、従来のこの種のＡ／Ｄ変換装置の一例のブロ
ック図である。 入力端子１０を通じた入力アナログ信号は、並列型Ａ／
Ｄ変換器１１に供給され、タイミング信号発生回路１８
からの例えば１００ＭＨｚのサンプリングクロックに従
ってＡ／Ｄ変換される。このＡ／Ｄ変換器１１からのデ
ジタル信号は、Ｄ／Ａ変換器１２に供給され、アナログ
信号に変換される。このＤ／Ａ変換器１２からのアナロ
グ信号は、差分増幅回路１３の一方の入力端に供給され
る。 また、入力端子１０からの入力アナログ信号が、アナロ
グ信号遅延回路１４を通じて、Ｄ／Ａ変換器１２での信
号処理時間分より大きく、サンプリングクロックの１タ
ロツク分または整数クロック分だけ遅延されて、差分増
幅回路１３の他方の入力端子に供給される。 差分増幅回路１３では、Ａ／Ｄ変換器１１の出力と、Ａ
／Ｄ変換器１１におけるＡ／Ｄ変換時の入力アナログ信
号との差が求められる。この差分増幅回路１３からの差
の出力は、並列型Ａ／Ｄ変換器１５に供給され、Ａ／Ｄ
変換器１１でＡ／Ｄ変換変換動行なうた時点より１また
は数クロック分遅れた時点でデジタル信号に変換される
。 そして、Ａ／Ｄ変換器１１及び１５からのデジタル信号
が演算処理回路１６に供給され、Ａ／Ｄ変換器１１の出
力は上位ビット、Ａ／Ｄ変換器１５の出力は下位ビット
として合成される。この場合、必要な出力デジタル信号
のビット数が、例えば１２ビツトであるとしたとき、従
来、−殻内には、Ａ／Ｄ変換器１１は、８ビツトのＡ／
Ｄ変換器が用いられ、Ａ／Ｄ変換器１５は、５ビツトの
Ａ／Ｄ変換器が用いられる。そして、Ａ／Ｄ変換器１１
の出力の最下位ビットと、Ａ／Ｄ変換器１５の出力の最
上位ビットとが重なるようにして、合計１２ビツトのデ
ジタル出力が得られるようにして、誤差補正をするよう
にしている。この演算処理回路１６での処理は、タイミ
ング信号発生回路１８からのタイミング信号により高速
でなされる。 この演算処理回路１６の出力は、タイミング信号発生回
路１８からの書き込み信号により、記憶回路１７に書き
込まれる。こうして、記憶回路１７には、入力アナログ
信号の所定時間分が記憶される。 ストレージスコープでは、この記憶回路１７に書き込ん
だ波形データを、適宜、この記憶回路１７がら読み出し
て、デイスプレィにその読み出した部分の波形を表示す
る。
変換してデジタル信号としてメモリに記憶するＡ／Ｄ変
換装置を備える。この場合に、通常、Ａ／Ｄ変換時のサ
ンプリング周波数は、例えば１００ＭＨｚと高く、高速
の処理を行うようにしている。 第５図は、従来のこの種のＡ／Ｄ変換装置の一例のブロ
ック図である。 入力端子１０を通じた入力アナログ信号は、並列型Ａ／
Ｄ変換器１１に供給され、タイミング信号発生回路１８
からの例えば１００ＭＨｚのサンプリングクロックに従
ってＡ／Ｄ変換される。このＡ／Ｄ変換器１１からのデ
ジタル信号は、Ｄ／Ａ変換器１２に供給され、アナログ
信号に変換される。このＤ／Ａ変換器１２からのアナロ
グ信号は、差分増幅回路１３の一方の入力端に供給され
る。 また、入力端子１０からの入力アナログ信号が、アナロ
グ信号遅延回路１４を通じて、Ｄ／Ａ変換器１２での信
号処理時間分より大きく、サンプリングクロックの１タ
ロツク分または整数クロック分だけ遅延されて、差分増
幅回路１３の他方の入力端子に供給される。 差分増幅回路１３では、Ａ／Ｄ変換器１１の出力と、Ａ
／Ｄ変換器１１におけるＡ／Ｄ変換時の入力アナログ信
号との差が求められる。この差分増幅回路１３からの差
の出力は、並列型Ａ／Ｄ変換器１５に供給され、Ａ／Ｄ
変換器１１でＡ／Ｄ変換変換動行なうた時点より１また
は数クロック分遅れた時点でデジタル信号に変換される
。 そして、Ａ／Ｄ変換器１１及び１５からのデジタル信号
が演算処理回路１６に供給され、Ａ／Ｄ変換器１１の出
力は上位ビット、Ａ／Ｄ変換器１５の出力は下位ビット
として合成される。この場合、必要な出力デジタル信号
のビット数が、例えば１２ビツトであるとしたとき、従
来、−殻内には、Ａ／Ｄ変換器１１は、８ビツトのＡ／
Ｄ変換器が用いられ、Ａ／Ｄ変換器１５は、５ビツトの
Ａ／Ｄ変換器が用いられる。そして、Ａ／Ｄ変換器１１
の出力の最下位ビットと、Ａ／Ｄ変換器１５の出力の最
上位ビットとが重なるようにして、合計１２ビツトのデ
ジタル出力が得られるようにして、誤差補正をするよう
にしている。この演算処理回路１６での処理は、タイミ
ング信号発生回路１８からのタイミング信号により高速
でなされる。 この演算処理回路１６の出力は、タイミング信号発生回
路１８からの書き込み信号により、記憶回路１７に書き
込まれる。こうして、記憶回路１７には、入力アナログ
信号の所定時間分が記憶される。 ストレージスコープでは、この記憶回路１７に書き込ん
だ波形データを、適宜、この記憶回路１７がら読み出し
て、デイスプレィにその読み出した部分の波形を表示す
る。
以上述べたように従来の波形データ記憶回路に用いられ
ているＡ／Ｄ変換装置は、アナログ信号遅延回路１４を
必要している。ところで、このアナログ信号遅延回路は
、波形歪みを考慮して広帯域の遅延線を用いる必要があ
るが、これは、例えば５０Ω程度の導線を数メートル巻
いたような大きな物となっている。このため、実装上、
大きなスペースを必要とし、装置全体が大型になってし
まう欠点がある。 また、アナログ遅延回路を用いた場合は、遅延時間がサ
ンプリングクロック周期の１倍または整数倍で固定され
るなめ、サンプリングクロックを変更できない欠点があ
る。 さらに、従来の波形データ記憶装置では、前述したよう
に、Ａ／Ｄ変換器１１及び１５の出力を高速で合成処理
しなければならない、このなめ、演算処理回路１６は高
速処理が可能な高価な回路を用いなければならなかった
。 この発明は、以上の点に鑑み、アナログ信号遅延線を必
要とせず、また、サンプリングクロック周波数を可変で
きるＡ／Ｄ変換装置、さらに、上位ビットと下位ビット
との合成を行う演算処理回路として処理速度の遅いもの
が使用できるようにしたＡ／Ｄ変換装置を提供しようと
するものである。
ているＡ／Ｄ変換装置は、アナログ信号遅延回路１４を
必要している。ところで、このアナログ信号遅延回路は
、波形歪みを考慮して広帯域の遅延線を用いる必要があ
るが、これは、例えば５０Ω程度の導線を数メートル巻
いたような大きな物となっている。このため、実装上、
大きなスペースを必要とし、装置全体が大型になってし
まう欠点がある。 また、アナログ遅延回路を用いた場合は、遅延時間がサ
ンプリングクロック周期の１倍または整数倍で固定され
るなめ、サンプリングクロックを変更できない欠点があ
る。 さらに、従来の波形データ記憶装置では、前述したよう
に、Ａ／Ｄ変換器１１及び１５の出力を高速で合成処理
しなければならない、このなめ、演算処理回路１６は高
速処理が可能な高価な回路を用いなければならなかった
。 この発明は、以上の点に鑑み、アナログ信号遅延線を必
要とせず、また、サンプリングクロック周波数を可変で
きるＡ／Ｄ変換装置、さらに、上位ビットと下位ビット
との合成を行う演算処理回路として処理速度の遅いもの
が使用できるようにしたＡ／Ｄ変換装置を提供しようと
するものである。
請求項（１）の発明によるＡ／Ｄ変換装置は、入力アナ
ログ信号をＡ／Ｄ変換する第１のＡ／Ｄ変換器と、 この第１のＡ／Ｄ変換器からのデジタル出力をアナログ
信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の処
理時間経過時点の上記入力アナログ信号と上記Ｄ／Ａ変
換器の出力との差を求める差分増幅回路と、 この差分増幅回路の出力をＡ／Ｄ変換する第２のＡ／Ｄ
変換器と、 上記第１のＡ／Ｄ変換器でのＡ／Ｄ変換動作から一定時
間遅れて上記第２のＡ／Ｄ変換器を動作させるための遅
延回路と、 上記第１及び第２のＡ／Ｄ変換器のデジタル出力を合成
して目的の出力デジタル信号を得るための演算処理回路
とを備える。 また、請求項（２）の発明によるデータ記憶装置におい
ては、請求項（１）の発明において、上記第１のＡ／Ｄ
変換器からのデジタル出力を記憶する第１の記憶回路と
、 上記第２のＡ／Ｄ変換器のデジタル出力を記憶する第２
の記憶回路を設け、 上記第１及び第２の記憶回路から読み出されたデジタル
出力を上記演算処理回路において合成して目的の出力デ
ジタル信号を得るようにする。
ログ信号をＡ／Ｄ変換する第１のＡ／Ｄ変換器と、 この第１のＡ／Ｄ変換器からのデジタル出力をアナログ
信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の処
理時間経過時点の上記入力アナログ信号と上記Ｄ／Ａ変
換器の出力との差を求める差分増幅回路と、 この差分増幅回路の出力をＡ／Ｄ変換する第２のＡ／Ｄ
変換器と、 上記第１のＡ／Ｄ変換器でのＡ／Ｄ変換動作から一定時
間遅れて上記第２のＡ／Ｄ変換器を動作させるための遅
延回路と、 上記第１及び第２のＡ／Ｄ変換器のデジタル出力を合成
して目的の出力デジタル信号を得るための演算処理回路
とを備える。 また、請求項（２）の発明によるデータ記憶装置におい
ては、請求項（１）の発明において、上記第１のＡ／Ｄ
変換器からのデジタル出力を記憶する第１の記憶回路と
、 上記第２のＡ／Ｄ変換器のデジタル出力を記憶する第２
の記憶回路を設け、 上記第１及び第２の記憶回路から読み出されたデジタル
出力を上記演算処理回路において合成して目的の出力デ
ジタル信号を得るようにする。
この発明においては、差分増幅回路ではＤ／Ａ変換器の
出力と、Ｄ／Ａ変換器の処理時間経過時点の入力アナロ
グ信号との差を求めている。したがって、差分増幅回路
には入力アナログ信号が遅延されずに供給される。 そして、演算処理回路において、この差分が第１のＤ／
Ａ変換器の出力と合成（加算）される。 したがって、演算処理回路の出力は、入力アナログ信号
の、第１のＡ／Ｄ変換器でのサンプリング時点のＡ／Ｄ
変換出力ではなく、この時点よりＤ／Ａ変換器の処理時
間（Δｔ）経過後に入力アナログ信号を遅延回路で時間
ΔＴ（＞Δｔ）遅延した時点でサンプリングしてＡ／Ｄ
変換したものに等しい、これは、遅延回路での遅延時間
ΔＴだけ第１のＡ／Ｄ変換器のサンプリング時点より遅
れた時点のＡ／Ｄ変換出力に相当するが、遅延回路の遅
延時間が一定であれば、正しいＡ／Ｄ変換出力である。 こうして、アナログ遅延回路を用いずにＡ／Ｄ変換でき
る。 次に、データ記憶装置においては、第１のＡ／Ｄ変換器
のデジタル出力が第１の記憶回路に記憶される。また、
第２のＡ／Ｄ変換器のデジタル出力が第２の記憶回路に
記憶される。そして、波形データが読み出されるとき、
これら第１及び第２の記憶回路からデジタル出力が読み
出され、演算処理回路で両者の合成がなされる。第１及
び第２の記憶回路に書き込むときは高速で書き込む必要
があるが、読み出すときは低速で良いから、演算処理手
段は高速処理のものを必要としない。
出力と、Ｄ／Ａ変換器の処理時間経過時点の入力アナロ
グ信号との差を求めている。したがって、差分増幅回路
には入力アナログ信号が遅延されずに供給される。 そして、演算処理回路において、この差分が第１のＤ／
Ａ変換器の出力と合成（加算）される。 したがって、演算処理回路の出力は、入力アナログ信号
の、第１のＡ／Ｄ変換器でのサンプリング時点のＡ／Ｄ
変換出力ではなく、この時点よりＤ／Ａ変換器の処理時
間（Δｔ）経過後に入力アナログ信号を遅延回路で時間
ΔＴ（＞Δｔ）遅延した時点でサンプリングしてＡ／Ｄ
変換したものに等しい、これは、遅延回路での遅延時間
ΔＴだけ第１のＡ／Ｄ変換器のサンプリング時点より遅
れた時点のＡ／Ｄ変換出力に相当するが、遅延回路の遅
延時間が一定であれば、正しいＡ／Ｄ変換出力である。 こうして、アナログ遅延回路を用いずにＡ／Ｄ変換でき
る。 次に、データ記憶装置においては、第１のＡ／Ｄ変換器
のデジタル出力が第１の記憶回路に記憶される。また、
第２のＡ／Ｄ変換器のデジタル出力が第２の記憶回路に
記憶される。そして、波形データが読み出されるとき、
これら第１及び第２の記憶回路からデジタル出力が読み
出され、演算処理回路で両者の合成がなされる。第１及
び第２の記憶回路に書き込むときは高速で書き込む必要
があるが、読み出すときは低速で良いから、演算処理手
段は高速処理のものを必要としない。
第１図は、この発明を前述のストレージスコープの波形
データ記憶装置に適用した場合の一実施例のブロック図
である。この例は、波形データとして１２ビツトのデジ
タル信号を得る場合の例である。 入力アナログ信号ＳＡは、入力端子２０を通じて第１の
Ａ／Ｄ変換器２１に供給される。このＡ／Ｄ変換器２１
は、並列型Ａ／Ｄ変換器が一般に用いられるが、他の型
式のＡ／Ｄ変換器であっても良い。 このＡ／Ｄ変換器２１では、第２図に示すように、タイ
ミング信号発生回路２４からの、例えば１００ＭＨｚの
サンプリングクロックＳ Ｐ ＋によりサンプリングさ
れ、各サンプリング値が、例えば８ビツトのデジタル信
号Ｄｉ、Ｄ２． ・・・に変換される。 このＡ／Ｄ変換器２１の出力デジタル信号は、タイミン
グ信号発生回路２４からの書き込み信号により第１の記
憶回路２７に書き込まれる。 Ａ／Ｄ変換器２１の出力デジタル信号は、また、Ｄ／Ａ
変換器２２に供給され、タイミング信号発生回路２４か
らのタイミング信号に従ってアナログ信号に変換され、
差分増幅回路２３の一方の入力端に供給される。 また、入力端子２０を通じた入力アナログ信号ＳＡが、
遅延されずにこの差分増幅回路２３の他方の入力端に供
給される。 Ｄ／Ａ変換器２２でＤ／Ａ変換が十分に完了した時点を
、Ａ／Ｄ変換器２１でのＡ／Ｄ変換時点より時間ΔＴ（
＞Δｔ；ΔｔはＤ／Ａ変換器２２での変換処理時間）経
過した時点とすると、差分増幅回路２３からは、第２図
に示すように、Ａ／Ｄ変換器２１でのＡ／Ｄ変換時点よ
りそれぞれΔＴ経過した時点の入力アナログ信号ＳＡの
値ＤＩ 、Ｄ２”・・・と、Ａ／Ｄ変換器２１の各出
力デジタル値Ｄ１、Ｄ２． ・・・との差ｄｉ、ｄ２
． ・・・が得られる。 この差分増幅回路２３からの差の出力は、第２のＡ／Ｄ
変換器２５に供給される。このＡ／Ｄ変換器２５も並列
型Ａ／Ｄ変換器が一般的には用いられるが、他の型式の
Ａ／Ｄ変換器を用いても良い。 そして、タイミング信号発生回路２４からのサンプリン
グクロックＳＰＩがパルス遅延回路２６に供給されて、
八Ｔだけ遅らされたパルスＳＰ２とされる。このパルス
遅延回路２６は、方形波であるサンプリングパルスを例
えば数ｎ５ｅｃ程度遅らせるだけでよく、例えばＩＣを
用いることができる。 このパルス遅延回路２６からのパルスＳＰ２はＤ／Ａ変
換器２５にサンプリングクロックとして供給される。し
たがって、差分増幅回路２３からの差ｄ１、ｄ２．
・・・の出力がこのＡ／Ｄ変換器２５でデジタル信号に
変換される。この場合、差分増幅回路２３からの差の出
力は、従来の差分増幅回路１３からの差の出力よりは大
きな値となる。そこで、この例の第２のＡ／Ｄ変換器２
５の出力は、従来の第２のＡ／Ｄ変換器１５の出力より
はビット数の多いものとされ、例えば６ビツトとされる
。 この第２のＡ／Ｄ変換器２５の出力デジタル信号は第２
の記憶回路２８に供給され、タイミング信号発生回路２
４からの書き込み信号により書き込まれる。 こうして第１及び第２の記憶回路２７及び２８には入力
アナログ信号ＳＡの所定時間分のデジタルデータが書き
込まれる。 そして、第１及び第２の記憶回路２７及び２８には、読
み出し信号発生回路３０からの読み出し信号が供給され
、第１の記憶回路２７からはデジタルデータＤＩ、Ｄ２
． ・・・が、第２の記憶回路２８からはデジタルデ
ータｄｉ、ｄ２． ・・・が、それぞれ読み出される
。この場合、読み出し速度は任意で良く、書き込み速度
に比べて十分低くて良い。 読み出されたデジタルデータＤｉ、Ｄ２． ・・・及
びｄｉ、ｄ２． ・・・は、演算処理回路２９におい
て合成され、目的の１２ビツトのデジタルデータとされ
る。 第４図は、この演算処理回路２９の構成の一例を示すも
のである。すなわち、１２ビツトのレジスタ２９１及び
２９２と、加算回路２９３とからなる。そして、第１の
記憶回路２７からの８ビツトのデジタルデータＤｉ、Ｄ
２． ・・・は、レジスタ２９１の上位８ビツトに書
き込まれ、このレジスタ２９１の下位４ビツトにはすべ
て「０」が書き込まれる。 また、第２の記憶回路２８からの６ビツトのデジタルデ
ータｄ：ｉ、、ｄ２． ・・・は、レジスタ２９２の
下位６ビツトに＠き込まれ、このレジスタ２９２の上位
６ビツトにはサインビットが書き込まれる。 そして、これらレジスタ２９１及び２９２からの１２ビ
ツトのデジタルデータが加算回路２９３で加算される。 この加算回路２９３では、 Ｄｉ＋ｄｉ＝Ｄ１ （１＝１．２． ・・・）なるａ
ｌｘが行われることになる。したがって、この加算回路
２９３からは、第１のＡ／Ｄ変換器２１でのサンプリン
グ時点よりも、それぞれΔＴだけ遅れた時点の入力アナ
ログ信号ＳＡをサンプリングしたときのデジタル値であ
るＤＩ＊、Ｄ２＊・・が得られ、これが演算処理回路２
９の出力とされる。 この演算処理回路２９は、第１及び第２の記憶回路２７
及び２８でのデータの読み出し速度は遅くて良いから、
演算処理速度は遅いものを用いることができる。 ストレージスコープでは、この演算処理回路２９からの
出力デジタル信号により例えばデイスプレィの画面に入
力アナログ信号の波形が表示される。 以上の例の場合、Ａ／Ｄ変換のサンプリング周期は、最
小Ｄ／Ａ変換器２２の処理遅延時間Δｔよりも若干大き
い時間ΔＴとなる。そして、サンプリングクロックＳＰ
、の周期をこの時間ΔＴにしたときは、第３図に示すよ
うに、サンプリングデータクＳＰＩ とＳ２２とは同期
するので、パルス遅延回路２６は設けなくても良い。 この場合には、第３図から明らかなように、１サンプル
分遅れたサンプリングデータを、演算処理回路から出力
するのに等しくなる。 なお、この発明のＡ／Ｄ変換装置は、上述のような波形
記憶装置に使用する場合に限らず、種々のＡ／Ｄ変換に
使用できることはもちろんである。 また、この発明のＡ／Ｄ変換装置は、ストレージスコー
プの波形記憶装置だけでなく、種々の電気機器、電子機
器にも適用することができることはいうまでもない。
データ記憶装置に適用した場合の一実施例のブロック図
である。この例は、波形データとして１２ビツトのデジ
タル信号を得る場合の例である。 入力アナログ信号ＳＡは、入力端子２０を通じて第１の
Ａ／Ｄ変換器２１に供給される。このＡ／Ｄ変換器２１
は、並列型Ａ／Ｄ変換器が一般に用いられるが、他の型
式のＡ／Ｄ変換器であっても良い。 このＡ／Ｄ変換器２１では、第２図に示すように、タイ
ミング信号発生回路２４からの、例えば１００ＭＨｚの
サンプリングクロックＳ Ｐ ＋によりサンプリングさ
れ、各サンプリング値が、例えば８ビツトのデジタル信
号Ｄｉ、Ｄ２． ・・・に変換される。 このＡ／Ｄ変換器２１の出力デジタル信号は、タイミン
グ信号発生回路２４からの書き込み信号により第１の記
憶回路２７に書き込まれる。 Ａ／Ｄ変換器２１の出力デジタル信号は、また、Ｄ／Ａ
変換器２２に供給され、タイミング信号発生回路２４か
らのタイミング信号に従ってアナログ信号に変換され、
差分増幅回路２３の一方の入力端に供給される。 また、入力端子２０を通じた入力アナログ信号ＳＡが、
遅延されずにこの差分増幅回路２３の他方の入力端に供
給される。 Ｄ／Ａ変換器２２でＤ／Ａ変換が十分に完了した時点を
、Ａ／Ｄ変換器２１でのＡ／Ｄ変換時点より時間ΔＴ（
＞Δｔ；ΔｔはＤ／Ａ変換器２２での変換処理時間）経
過した時点とすると、差分増幅回路２３からは、第２図
に示すように、Ａ／Ｄ変換器２１でのＡ／Ｄ変換時点よ
りそれぞれΔＴ経過した時点の入力アナログ信号ＳＡの
値ＤＩ 、Ｄ２”・・・と、Ａ／Ｄ変換器２１の各出
力デジタル値Ｄ１、Ｄ２． ・・・との差ｄｉ、ｄ２
． ・・・が得られる。 この差分増幅回路２３からの差の出力は、第２のＡ／Ｄ
変換器２５に供給される。このＡ／Ｄ変換器２５も並列
型Ａ／Ｄ変換器が一般的には用いられるが、他の型式の
Ａ／Ｄ変換器を用いても良い。 そして、タイミング信号発生回路２４からのサンプリン
グクロックＳＰＩがパルス遅延回路２６に供給されて、
八Ｔだけ遅らされたパルスＳＰ２とされる。このパルス
遅延回路２６は、方形波であるサンプリングパルスを例
えば数ｎ５ｅｃ程度遅らせるだけでよく、例えばＩＣを
用いることができる。 このパルス遅延回路２６からのパルスＳＰ２はＤ／Ａ変
換器２５にサンプリングクロックとして供給される。し
たがって、差分増幅回路２３からの差ｄ１、ｄ２．
・・・の出力がこのＡ／Ｄ変換器２５でデジタル信号に
変換される。この場合、差分増幅回路２３からの差の出
力は、従来の差分増幅回路１３からの差の出力よりは大
きな値となる。そこで、この例の第２のＡ／Ｄ変換器２
５の出力は、従来の第２のＡ／Ｄ変換器１５の出力より
はビット数の多いものとされ、例えば６ビツトとされる
。 この第２のＡ／Ｄ変換器２５の出力デジタル信号は第２
の記憶回路２８に供給され、タイミング信号発生回路２
４からの書き込み信号により書き込まれる。 こうして第１及び第２の記憶回路２７及び２８には入力
アナログ信号ＳＡの所定時間分のデジタルデータが書き
込まれる。 そして、第１及び第２の記憶回路２７及び２８には、読
み出し信号発生回路３０からの読み出し信号が供給され
、第１の記憶回路２７からはデジタルデータＤＩ、Ｄ２
． ・・・が、第２の記憶回路２８からはデジタルデ
ータｄｉ、ｄ２． ・・・が、それぞれ読み出される
。この場合、読み出し速度は任意で良く、書き込み速度
に比べて十分低くて良い。 読み出されたデジタルデータＤｉ、Ｄ２． ・・・及
びｄｉ、ｄ２． ・・・は、演算処理回路２９におい
て合成され、目的の１２ビツトのデジタルデータとされ
る。 第４図は、この演算処理回路２９の構成の一例を示すも
のである。すなわち、１２ビツトのレジスタ２９１及び
２９２と、加算回路２９３とからなる。そして、第１の
記憶回路２７からの８ビツトのデジタルデータＤｉ、Ｄ
２． ・・・は、レジスタ２９１の上位８ビツトに書
き込まれ、このレジスタ２９１の下位４ビツトにはすべ
て「０」が書き込まれる。 また、第２の記憶回路２８からの６ビツトのデジタルデ
ータｄ：ｉ、、ｄ２． ・・・は、レジスタ２９２の
下位６ビツトに＠き込まれ、このレジスタ２９２の上位
６ビツトにはサインビットが書き込まれる。 そして、これらレジスタ２９１及び２９２からの１２ビ
ツトのデジタルデータが加算回路２９３で加算される。 この加算回路２９３では、 Ｄｉ＋ｄｉ＝Ｄ１ （１＝１．２． ・・・）なるａ
ｌｘが行われることになる。したがって、この加算回路
２９３からは、第１のＡ／Ｄ変換器２１でのサンプリン
グ時点よりも、それぞれΔＴだけ遅れた時点の入力アナ
ログ信号ＳＡをサンプリングしたときのデジタル値であ
るＤＩ＊、Ｄ２＊・・が得られ、これが演算処理回路２
９の出力とされる。 この演算処理回路２９は、第１及び第２の記憶回路２７
及び２８でのデータの読み出し速度は遅くて良いから、
演算処理速度は遅いものを用いることができる。 ストレージスコープでは、この演算処理回路２９からの
出力デジタル信号により例えばデイスプレィの画面に入
力アナログ信号の波形が表示される。 以上の例の場合、Ａ／Ｄ変換のサンプリング周期は、最
小Ｄ／Ａ変換器２２の処理遅延時間Δｔよりも若干大き
い時間ΔＴとなる。そして、サンプリングクロックＳＰ
、の周期をこの時間ΔＴにしたときは、第３図に示すよ
うに、サンプリングデータクＳＰＩ とＳ２２とは同期
するので、パルス遅延回路２６は設けなくても良い。 この場合には、第３図から明らかなように、１サンプル
分遅れたサンプリングデータを、演算処理回路から出力
するのに等しくなる。 なお、この発明のＡ／Ｄ変換装置は、上述のような波形
記憶装置に使用する場合に限らず、種々のＡ／Ｄ変換に
使用できることはもちろんである。 また、この発明のＡ／Ｄ変換装置は、ストレージスコー
プの波形記憶装置だけでなく、種々の電気機器、電子機
器にも適用することができることはいうまでもない。
以上のように、この発明によるＡ／Ｄ変換装置によれば
、アナログ遅延回路を用いないので、このアナログ遅延
回路のための大きなスペースがなくなり、装置全体の大
きさを小型にすることができるほか、Ａ／Ｄ変換器のサ
ンプリング周期はアナログ遅延回路の遅延時間に影響さ
れずに自由に設定できる。 また、この発明によるＡ／Ｄ変換装置によれば、第１の
Ａ／Ｄ変換器の出力と、第２のＡ／Ｄ変換器の出力とを
別個の記憶回路に書き込み、この記憶回路からの読み出
し時に、再記憶回路からのデータを演算処理回路で合成
するようにしたので、記憶回路からの読み出し速度は低
速で良いことから、演算処理回路としては従来のような
高速処理の回路を必要としない、したがって、安価に装
置を構成できる。
、アナログ遅延回路を用いないので、このアナログ遅延
回路のための大きなスペースがなくなり、装置全体の大
きさを小型にすることができるほか、Ａ／Ｄ変換器のサ
ンプリング周期はアナログ遅延回路の遅延時間に影響さ
れずに自由に設定できる。 また、この発明によるＡ／Ｄ変換装置によれば、第１の
Ａ／Ｄ変換器の出力と、第２のＡ／Ｄ変換器の出力とを
別個の記憶回路に書き込み、この記憶回路からの読み出
し時に、再記憶回路からのデータを演算処理回路で合成
するようにしたので、記憶回路からの読み出し速度は低
速で良いことから、演算処理回路としては従来のような
高速処理の回路を必要としない、したがって、安価に装
置を構成できる。
第１図は、この発明の一実施例のブロック図、第２図及
び第３図は、その説明のためのタイムチャート、第４図
は、第１図例の一部回路の一例のブロック図、第５図は
、従来の装置のブロック図である。 ２１；第１のＡ／Ｄ変換器 ２２；Ｄ／Ａ変換器 差分増幅回路 タイミング信号発生回路 第２のＡ／Ｄ変換器 第１の記憶回路 第２の記憶回路 演算処理回路 代理人 弁理士 佐 藤 正 美 第３図
び第３図は、その説明のためのタイムチャート、第４図
は、第１図例の一部回路の一例のブロック図、第５図は
、従来の装置のブロック図である。 ２１；第１のＡ／Ｄ変換器 ２２；Ｄ／Ａ変換器 差分増幅回路 タイミング信号発生回路 第２のＡ／Ｄ変換器 第１の記憶回路 第２の記憶回路 演算処理回路 代理人 弁理士 佐 藤 正 美 第３図
Claims (2)
- （１）入力アナログ信号をＡ／Ｄ変換する第１のＡ／Ｄ
変換器と、 この第１のＡ／Ｄ変換器からのデジタル出力をアナログ
信号に変換するＤ／Ａ変換器と、 このＤ／Ａ変換器の処理時間経過時点の上記入力アナロ
グ信号と上記Ｄ／Ａ変換器の出力との差を求める差分増
幅回路と、 この差分増幅回路の出力をＡ／Ｄ変換する第２のＡ／Ｄ
変換器と、 上記第１のＡ／Ｄ変換器でのＡ／Ｄ変換動作から一定時
間遅れて上記第２のＡ／Ｄ変換器を動作させるための遅
延回路と、 上記第１及び第２のＡ／Ｄ変換器のデジタル出力を合成
して目的の出力デジタル信号を得るための演算処理回路
とを備えるＡ／Ｄ変換装置。 - （２）請求項（１）のＡ／Ｄ変換装置の、上記第１のＡ
／Ｄ変換器からのデジタル出力を記憶する第１の記憶回
路と、 上記第２のＡ／Ｄ変換器のデジタル出力を記憶する第２
の記憶回路を設け、 上記第１及び第２の記憶回路から読み出されたデジタル
出力を演算処理回路において合成して目的の出力デジタ
ル信号を得るようにしたＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2719789A JPH02206918A (ja) | 1989-02-06 | 1989-02-06 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2719789A JPH02206918A (ja) | 1989-02-06 | 1989-02-06 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206918A true JPH02206918A (ja) | 1990-08-16 |
Family
ID=12214365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2719789A Pending JPH02206918A (ja) | 1989-02-06 | 1989-02-06 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206918A (ja) |
-
1989
- 1989-02-06 JP JP2719789A patent/JPH02206918A/ja active Pending
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