JPH02206918A - A/d変換装置 - Google Patents
A/d変換装置Info
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- JPH02206918A JPH02206918A JP2719789A JP2719789A JPH02206918A JP H02206918 A JPH02206918 A JP H02206918A JP 2719789 A JP2719789 A JP 2719789A JP 2719789 A JP2719789 A JP 2719789A JP H02206918 A JPH02206918 A JP H02206918A
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- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 238000005070 sampling Methods 0.000 description 20
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 9
- 238000013500 data storage Methods 0.000 description 6
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- 230000000694 effects Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、例えばストレージスコープの波形データ記
憶装置に適用して好適なA/D変換装置に関する。
憶装置に適用して好適なA/D変換装置に関する。
ストレージスコープは、入力アナログ信号波形をA/D
変換してデジタル信号としてメモリに記憶するA/D変
換装置を備える。この場合に、通常、A/D変換時のサ
ンプリング周波数は、例えば100MHzと高く、高速
の処理を行うようにしている。 第5図は、従来のこの種のA/D変換装置の一例のブロ
ック図である。 入力端子10を通じた入力アナログ信号は、並列型A/
D変換器11に供給され、タイミング信号発生回路18
からの例えば100MHzのサンプリングクロックに従
ってA/D変換される。このA/D変換器11からのデ
ジタル信号は、D/A変換器12に供給され、アナログ
信号に変換される。このD/A変換器12からのアナロ
グ信号は、差分増幅回路13の一方の入力端に供給され
る。 また、入力端子10からの入力アナログ信号が、アナロ
グ信号遅延回路14を通じて、D/A変換器12での信
号処理時間分より大きく、サンプリングクロックの1タ
ロツク分または整数クロック分だけ遅延されて、差分増
幅回路13の他方の入力端子に供給される。 差分増幅回路13では、A/D変換器11の出力と、A
/D変換器11におけるA/D変換時の入力アナログ信
号との差が求められる。この差分増幅回路13からの差
の出力は、並列型A/D変換器15に供給され、A/D
変換器11でA/D変換変換動行なうた時点より1また
は数クロック分遅れた時点でデジタル信号に変換される
。 そして、A/D変換器11及び15からのデジタル信号
が演算処理回路16に供給され、A/D変換器11の出
力は上位ビット、A/D変換器15の出力は下位ビット
として合成される。この場合、必要な出力デジタル信号
のビット数が、例えば12ビツトであるとしたとき、従
来、−殻内には、A/D変換器11は、8ビツトのA/
D変換器が用いられ、A/D変換器15は、5ビツトの
A/D変換器が用いられる。そして、A/D変換器11
の出力の最下位ビットと、A/D変換器15の出力の最
上位ビットとが重なるようにして、合計12ビツトのデ
ジタル出力が得られるようにして、誤差補正をするよう
にしている。この演算処理回路16での処理は、タイミ
ング信号発生回路18からのタイミング信号により高速
でなされる。 この演算処理回路16の出力は、タイミング信号発生回
路18からの書き込み信号により、記憶回路17に書き
込まれる。こうして、記憶回路17には、入力アナログ
信号の所定時間分が記憶される。 ストレージスコープでは、この記憶回路17に書き込ん
だ波形データを、適宜、この記憶回路17がら読み出し
て、デイスプレィにその読み出した部分の波形を表示す
る。
変換してデジタル信号としてメモリに記憶するA/D変
換装置を備える。この場合に、通常、A/D変換時のサ
ンプリング周波数は、例えば100MHzと高く、高速
の処理を行うようにしている。 第5図は、従来のこの種のA/D変換装置の一例のブロ
ック図である。 入力端子10を通じた入力アナログ信号は、並列型A/
D変換器11に供給され、タイミング信号発生回路18
からの例えば100MHzのサンプリングクロックに従
ってA/D変換される。このA/D変換器11からのデ
ジタル信号は、D/A変換器12に供給され、アナログ
信号に変換される。このD/A変換器12からのアナロ
グ信号は、差分増幅回路13の一方の入力端に供給され
る。 また、入力端子10からの入力アナログ信号が、アナロ
グ信号遅延回路14を通じて、D/A変換器12での信
号処理時間分より大きく、サンプリングクロックの1タ
ロツク分または整数クロック分だけ遅延されて、差分増
幅回路13の他方の入力端子に供給される。 差分増幅回路13では、A/D変換器11の出力と、A
/D変換器11におけるA/D変換時の入力アナログ信
号との差が求められる。この差分増幅回路13からの差
の出力は、並列型A/D変換器15に供給され、A/D
変換器11でA/D変換変換動行なうた時点より1また
は数クロック分遅れた時点でデジタル信号に変換される
。 そして、A/D変換器11及び15からのデジタル信号
が演算処理回路16に供給され、A/D変換器11の出
力は上位ビット、A/D変換器15の出力は下位ビット
として合成される。この場合、必要な出力デジタル信号
のビット数が、例えば12ビツトであるとしたとき、従
来、−殻内には、A/D変換器11は、8ビツトのA/
D変換器が用いられ、A/D変換器15は、5ビツトの
A/D変換器が用いられる。そして、A/D変換器11
の出力の最下位ビットと、A/D変換器15の出力の最
上位ビットとが重なるようにして、合計12ビツトのデ
ジタル出力が得られるようにして、誤差補正をするよう
にしている。この演算処理回路16での処理は、タイミ
ング信号発生回路18からのタイミング信号により高速
でなされる。 この演算処理回路16の出力は、タイミング信号発生回
路18からの書き込み信号により、記憶回路17に書き
込まれる。こうして、記憶回路17には、入力アナログ
信号の所定時間分が記憶される。 ストレージスコープでは、この記憶回路17に書き込ん
だ波形データを、適宜、この記憶回路17がら読み出し
て、デイスプレィにその読み出した部分の波形を表示す
る。
以上述べたように従来の波形データ記憶回路に用いられ
ているA/D変換装置は、アナログ信号遅延回路14を
必要している。ところで、このアナログ信号遅延回路は
、波形歪みを考慮して広帯域の遅延線を用いる必要があ
るが、これは、例えば50Ω程度の導線を数メートル巻
いたような大きな物となっている。このため、実装上、
大きなスペースを必要とし、装置全体が大型になってし
まう欠点がある。 また、アナログ遅延回路を用いた場合は、遅延時間がサ
ンプリングクロック周期の1倍または整数倍で固定され
るなめ、サンプリングクロックを変更できない欠点があ
る。 さらに、従来の波形データ記憶装置では、前述したよう
に、A/D変換器11及び15の出力を高速で合成処理
しなければならない、このなめ、演算処理回路16は高
速処理が可能な高価な回路を用いなければならなかった
。 この発明は、以上の点に鑑み、アナログ信号遅延線を必
要とせず、また、サンプリングクロック周波数を可変で
きるA/D変換装置、さらに、上位ビットと下位ビット
との合成を行う演算処理回路として処理速度の遅いもの
が使用できるようにしたA/D変換装置を提供しようと
するものである。
ているA/D変換装置は、アナログ信号遅延回路14を
必要している。ところで、このアナログ信号遅延回路は
、波形歪みを考慮して広帯域の遅延線を用いる必要があ
るが、これは、例えば50Ω程度の導線を数メートル巻
いたような大きな物となっている。このため、実装上、
大きなスペースを必要とし、装置全体が大型になってし
まう欠点がある。 また、アナログ遅延回路を用いた場合は、遅延時間がサ
ンプリングクロック周期の1倍または整数倍で固定され
るなめ、サンプリングクロックを変更できない欠点があ
る。 さらに、従来の波形データ記憶装置では、前述したよう
に、A/D変換器11及び15の出力を高速で合成処理
しなければならない、このなめ、演算処理回路16は高
速処理が可能な高価な回路を用いなければならなかった
。 この発明は、以上の点に鑑み、アナログ信号遅延線を必
要とせず、また、サンプリングクロック周波数を可変で
きるA/D変換装置、さらに、上位ビットと下位ビット
との合成を行う演算処理回路として処理速度の遅いもの
が使用できるようにしたA/D変換装置を提供しようと
するものである。
請求項(1)の発明によるA/D変換装置は、入力アナ
ログ信号をA/D変換する第1のA/D変換器と、 この第1のA/D変換器からのデジタル出力をアナログ
信号に変換するD/A変換器と、このD/A変換器の処
理時間経過時点の上記入力アナログ信号と上記D/A変
換器の出力との差を求める差分増幅回路と、 この差分増幅回路の出力をA/D変換する第2のA/D
変換器と、 上記第1のA/D変換器でのA/D変換動作から一定時
間遅れて上記第2のA/D変換器を動作させるための遅
延回路と、 上記第1及び第2のA/D変換器のデジタル出力を合成
して目的の出力デジタル信号を得るための演算処理回路
とを備える。 また、請求項(2)の発明によるデータ記憶装置におい
ては、請求項(1)の発明において、上記第1のA/D
変換器からのデジタル出力を記憶する第1の記憶回路と
、 上記第2のA/D変換器のデジタル出力を記憶する第2
の記憶回路を設け、 上記第1及び第2の記憶回路から読み出されたデジタル
出力を上記演算処理回路において合成して目的の出力デ
ジタル信号を得るようにする。
ログ信号をA/D変換する第1のA/D変換器と、 この第1のA/D変換器からのデジタル出力をアナログ
信号に変換するD/A変換器と、このD/A変換器の処
理時間経過時点の上記入力アナログ信号と上記D/A変
換器の出力との差を求める差分増幅回路と、 この差分増幅回路の出力をA/D変換する第2のA/D
変換器と、 上記第1のA/D変換器でのA/D変換動作から一定時
間遅れて上記第2のA/D変換器を動作させるための遅
延回路と、 上記第1及び第2のA/D変換器のデジタル出力を合成
して目的の出力デジタル信号を得るための演算処理回路
とを備える。 また、請求項(2)の発明によるデータ記憶装置におい
ては、請求項(1)の発明において、上記第1のA/D
変換器からのデジタル出力を記憶する第1の記憶回路と
、 上記第2のA/D変換器のデジタル出力を記憶する第2
の記憶回路を設け、 上記第1及び第2の記憶回路から読み出されたデジタル
出力を上記演算処理回路において合成して目的の出力デ
ジタル信号を得るようにする。
この発明においては、差分増幅回路ではD/A変換器の
出力と、D/A変換器の処理時間経過時点の入力アナロ
グ信号との差を求めている。したがって、差分増幅回路
には入力アナログ信号が遅延されずに供給される。 そして、演算処理回路において、この差分が第1のD/
A変換器の出力と合成(加算)される。 したがって、演算処理回路の出力は、入力アナログ信号
の、第1のA/D変換器でのサンプリング時点のA/D
変換出力ではなく、この時点よりD/A変換器の処理時
間(Δt)経過後に入力アナログ信号を遅延回路で時間
ΔT(>Δt)遅延した時点でサンプリングしてA/D
変換したものに等しい、これは、遅延回路での遅延時間
ΔTだけ第1のA/D変換器のサンプリング時点より遅
れた時点のA/D変換出力に相当するが、遅延回路の遅
延時間が一定であれば、正しいA/D変換出力である。 こうして、アナログ遅延回路を用いずにA/D変換でき
る。 次に、データ記憶装置においては、第1のA/D変換器
のデジタル出力が第1の記憶回路に記憶される。また、
第2のA/D変換器のデジタル出力が第2の記憶回路に
記憶される。そして、波形データが読み出されるとき、
これら第1及び第2の記憶回路からデジタル出力が読み
出され、演算処理回路で両者の合成がなされる。第1及
び第2の記憶回路に書き込むときは高速で書き込む必要
があるが、読み出すときは低速で良いから、演算処理手
段は高速処理のものを必要としない。
出力と、D/A変換器の処理時間経過時点の入力アナロ
グ信号との差を求めている。したがって、差分増幅回路
には入力アナログ信号が遅延されずに供給される。 そして、演算処理回路において、この差分が第1のD/
A変換器の出力と合成(加算)される。 したがって、演算処理回路の出力は、入力アナログ信号
の、第1のA/D変換器でのサンプリング時点のA/D
変換出力ではなく、この時点よりD/A変換器の処理時
間(Δt)経過後に入力アナログ信号を遅延回路で時間
ΔT(>Δt)遅延した時点でサンプリングしてA/D
変換したものに等しい、これは、遅延回路での遅延時間
ΔTだけ第1のA/D変換器のサンプリング時点より遅
れた時点のA/D変換出力に相当するが、遅延回路の遅
延時間が一定であれば、正しいA/D変換出力である。 こうして、アナログ遅延回路を用いずにA/D変換でき
る。 次に、データ記憶装置においては、第1のA/D変換器
のデジタル出力が第1の記憶回路に記憶される。また、
第2のA/D変換器のデジタル出力が第2の記憶回路に
記憶される。そして、波形データが読み出されるとき、
これら第1及び第2の記憶回路からデジタル出力が読み
出され、演算処理回路で両者の合成がなされる。第1及
び第2の記憶回路に書き込むときは高速で書き込む必要
があるが、読み出すときは低速で良いから、演算処理手
段は高速処理のものを必要としない。
第1図は、この発明を前述のストレージスコープの波形
データ記憶装置に適用した場合の一実施例のブロック図
である。この例は、波形データとして12ビツトのデジ
タル信号を得る場合の例である。 入力アナログ信号SAは、入力端子20を通じて第1の
A/D変換器21に供給される。このA/D変換器21
は、並列型A/D変換器が一般に用いられるが、他の型
式のA/D変換器であっても良い。 このA/D変換器21では、第2図に示すように、タイ
ミング信号発生回路24からの、例えば100MHzの
サンプリングクロックS P +によりサンプリングさ
れ、各サンプリング値が、例えば8ビツトのデジタル信
号Di、D2. ・・・に変換される。 このA/D変換器21の出力デジタル信号は、タイミン
グ信号発生回路24からの書き込み信号により第1の記
憶回路27に書き込まれる。 A/D変換器21の出力デジタル信号は、また、D/A
変換器22に供給され、タイミング信号発生回路24か
らのタイミング信号に従ってアナログ信号に変換され、
差分増幅回路23の一方の入力端に供給される。 また、入力端子20を通じた入力アナログ信号SAが、
遅延されずにこの差分増幅回路23の他方の入力端に供
給される。 D/A変換器22でD/A変換が十分に完了した時点を
、A/D変換器21でのA/D変換時点より時間ΔT(
>Δt;ΔtはD/A変換器22での変換処理時間)経
過した時点とすると、差分増幅回路23からは、第2図
に示すように、A/D変換器21でのA/D変換時点よ
りそれぞれΔT経過した時点の入力アナログ信号SAの
値DI 、D2”・・・と、A/D変換器21の各出
力デジタル値D1、D2. ・・・との差di、d2
. ・・・が得られる。 この差分増幅回路23からの差の出力は、第2のA/D
変換器25に供給される。このA/D変換器25も並列
型A/D変換器が一般的には用いられるが、他の型式の
A/D変換器を用いても良い。 そして、タイミング信号発生回路24からのサンプリン
グクロックSPIがパルス遅延回路26に供給されて、
八Tだけ遅らされたパルスSP2とされる。このパルス
遅延回路26は、方形波であるサンプリングパルスを例
えば数n5ec程度遅らせるだけでよく、例えばICを
用いることができる。 このパルス遅延回路26からのパルスSP2はD/A変
換器25にサンプリングクロックとして供給される。し
たがって、差分増幅回路23からの差d1、d2.
・・・の出力がこのA/D変換器25でデジタル信号に
変換される。この場合、差分増幅回路23からの差の出
力は、従来の差分増幅回路13からの差の出力よりは大
きな値となる。そこで、この例の第2のA/D変換器2
5の出力は、従来の第2のA/D変換器15の出力より
はビット数の多いものとされ、例えば6ビツトとされる
。 この第2のA/D変換器25の出力デジタル信号は第2
の記憶回路28に供給され、タイミング信号発生回路2
4からの書き込み信号により書き込まれる。 こうして第1及び第2の記憶回路27及び28には入力
アナログ信号SAの所定時間分のデジタルデータが書き
込まれる。 そして、第1及び第2の記憶回路27及び28には、読
み出し信号発生回路30からの読み出し信号が供給され
、第1の記憶回路27からはデジタルデータDI、D2
. ・・・が、第2の記憶回路28からはデジタルデ
ータdi、d2. ・・・が、それぞれ読み出される
。この場合、読み出し速度は任意で良く、書き込み速度
に比べて十分低くて良い。 読み出されたデジタルデータDi、D2. ・・・及
びdi、d2. ・・・は、演算処理回路29におい
て合成され、目的の12ビツトのデジタルデータとされ
る。 第4図は、この演算処理回路29の構成の一例を示すも
のである。すなわち、12ビツトのレジスタ291及び
292と、加算回路293とからなる。そして、第1の
記憶回路27からの8ビツトのデジタルデータDi、D
2. ・・・は、レジスタ291の上位8ビツトに書
き込まれ、このレジスタ291の下位4ビツトにはすべ
て「0」が書き込まれる。 また、第2の記憶回路28からの6ビツトのデジタルデ
ータd:i、、d2. ・・・は、レジスタ292の
下位6ビツトに@き込まれ、このレジスタ292の上位
6ビツトにはサインビットが書き込まれる。 そして、これらレジスタ291及び292からの12ビ
ツトのデジタルデータが加算回路293で加算される。 この加算回路293では、 Di+di=D1 (1=1.2. ・・・)なるa
lxが行われることになる。したがって、この加算回路
293からは、第1のA/D変換器21でのサンプリン
グ時点よりも、それぞれΔTだけ遅れた時点の入力アナ
ログ信号SAをサンプリングしたときのデジタル値であ
るDI*、D2*・・が得られ、これが演算処理回路2
9の出力とされる。 この演算処理回路29は、第1及び第2の記憶回路27
及び28でのデータの読み出し速度は遅くて良いから、
演算処理速度は遅いものを用いることができる。 ストレージスコープでは、この演算処理回路29からの
出力デジタル信号により例えばデイスプレィの画面に入
力アナログ信号の波形が表示される。 以上の例の場合、A/D変換のサンプリング周期は、最
小D/A変換器22の処理遅延時間Δtよりも若干大き
い時間ΔTとなる。そして、サンプリングクロックSP
、の周期をこの時間ΔTにしたときは、第3図に示すよ
うに、サンプリングデータクSPI とS22とは同期
するので、パルス遅延回路26は設けなくても良い。 この場合には、第3図から明らかなように、1サンプル
分遅れたサンプリングデータを、演算処理回路から出力
するのに等しくなる。 なお、この発明のA/D変換装置は、上述のような波形
記憶装置に使用する場合に限らず、種々のA/D変換に
使用できることはもちろんである。 また、この発明のA/D変換装置は、ストレージスコー
プの波形記憶装置だけでなく、種々の電気機器、電子機
器にも適用することができることはいうまでもない。
データ記憶装置に適用した場合の一実施例のブロック図
である。この例は、波形データとして12ビツトのデジ
タル信号を得る場合の例である。 入力アナログ信号SAは、入力端子20を通じて第1の
A/D変換器21に供給される。このA/D変換器21
は、並列型A/D変換器が一般に用いられるが、他の型
式のA/D変換器であっても良い。 このA/D変換器21では、第2図に示すように、タイ
ミング信号発生回路24からの、例えば100MHzの
サンプリングクロックS P +によりサンプリングさ
れ、各サンプリング値が、例えば8ビツトのデジタル信
号Di、D2. ・・・に変換される。 このA/D変換器21の出力デジタル信号は、タイミン
グ信号発生回路24からの書き込み信号により第1の記
憶回路27に書き込まれる。 A/D変換器21の出力デジタル信号は、また、D/A
変換器22に供給され、タイミング信号発生回路24か
らのタイミング信号に従ってアナログ信号に変換され、
差分増幅回路23の一方の入力端に供給される。 また、入力端子20を通じた入力アナログ信号SAが、
遅延されずにこの差分増幅回路23の他方の入力端に供
給される。 D/A変換器22でD/A変換が十分に完了した時点を
、A/D変換器21でのA/D変換時点より時間ΔT(
>Δt;ΔtはD/A変換器22での変換処理時間)経
過した時点とすると、差分増幅回路23からは、第2図
に示すように、A/D変換器21でのA/D変換時点よ
りそれぞれΔT経過した時点の入力アナログ信号SAの
値DI 、D2”・・・と、A/D変換器21の各出
力デジタル値D1、D2. ・・・との差di、d2
. ・・・が得られる。 この差分増幅回路23からの差の出力は、第2のA/D
変換器25に供給される。このA/D変換器25も並列
型A/D変換器が一般的には用いられるが、他の型式の
A/D変換器を用いても良い。 そして、タイミング信号発生回路24からのサンプリン
グクロックSPIがパルス遅延回路26に供給されて、
八Tだけ遅らされたパルスSP2とされる。このパルス
遅延回路26は、方形波であるサンプリングパルスを例
えば数n5ec程度遅らせるだけでよく、例えばICを
用いることができる。 このパルス遅延回路26からのパルスSP2はD/A変
換器25にサンプリングクロックとして供給される。し
たがって、差分増幅回路23からの差d1、d2.
・・・の出力がこのA/D変換器25でデジタル信号に
変換される。この場合、差分増幅回路23からの差の出
力は、従来の差分増幅回路13からの差の出力よりは大
きな値となる。そこで、この例の第2のA/D変換器2
5の出力は、従来の第2のA/D変換器15の出力より
はビット数の多いものとされ、例えば6ビツトとされる
。 この第2のA/D変換器25の出力デジタル信号は第2
の記憶回路28に供給され、タイミング信号発生回路2
4からの書き込み信号により書き込まれる。 こうして第1及び第2の記憶回路27及び28には入力
アナログ信号SAの所定時間分のデジタルデータが書き
込まれる。 そして、第1及び第2の記憶回路27及び28には、読
み出し信号発生回路30からの読み出し信号が供給され
、第1の記憶回路27からはデジタルデータDI、D2
. ・・・が、第2の記憶回路28からはデジタルデ
ータdi、d2. ・・・が、それぞれ読み出される
。この場合、読み出し速度は任意で良く、書き込み速度
に比べて十分低くて良い。 読み出されたデジタルデータDi、D2. ・・・及
びdi、d2. ・・・は、演算処理回路29におい
て合成され、目的の12ビツトのデジタルデータとされ
る。 第4図は、この演算処理回路29の構成の一例を示すも
のである。すなわち、12ビツトのレジスタ291及び
292と、加算回路293とからなる。そして、第1の
記憶回路27からの8ビツトのデジタルデータDi、D
2. ・・・は、レジスタ291の上位8ビツトに書
き込まれ、このレジスタ291の下位4ビツトにはすべ
て「0」が書き込まれる。 また、第2の記憶回路28からの6ビツトのデジタルデ
ータd:i、、d2. ・・・は、レジスタ292の
下位6ビツトに@き込まれ、このレジスタ292の上位
6ビツトにはサインビットが書き込まれる。 そして、これらレジスタ291及び292からの12ビ
ツトのデジタルデータが加算回路293で加算される。 この加算回路293では、 Di+di=D1 (1=1.2. ・・・)なるa
lxが行われることになる。したがって、この加算回路
293からは、第1のA/D変換器21でのサンプリン
グ時点よりも、それぞれΔTだけ遅れた時点の入力アナ
ログ信号SAをサンプリングしたときのデジタル値であ
るDI*、D2*・・が得られ、これが演算処理回路2
9の出力とされる。 この演算処理回路29は、第1及び第2の記憶回路27
及び28でのデータの読み出し速度は遅くて良いから、
演算処理速度は遅いものを用いることができる。 ストレージスコープでは、この演算処理回路29からの
出力デジタル信号により例えばデイスプレィの画面に入
力アナログ信号の波形が表示される。 以上の例の場合、A/D変換のサンプリング周期は、最
小D/A変換器22の処理遅延時間Δtよりも若干大き
い時間ΔTとなる。そして、サンプリングクロックSP
、の周期をこの時間ΔTにしたときは、第3図に示すよ
うに、サンプリングデータクSPI とS22とは同期
するので、パルス遅延回路26は設けなくても良い。 この場合には、第3図から明らかなように、1サンプル
分遅れたサンプリングデータを、演算処理回路から出力
するのに等しくなる。 なお、この発明のA/D変換装置は、上述のような波形
記憶装置に使用する場合に限らず、種々のA/D変換に
使用できることはもちろんである。 また、この発明のA/D変換装置は、ストレージスコー
プの波形記憶装置だけでなく、種々の電気機器、電子機
器にも適用することができることはいうまでもない。
以上のように、この発明によるA/D変換装置によれば
、アナログ遅延回路を用いないので、このアナログ遅延
回路のための大きなスペースがなくなり、装置全体の大
きさを小型にすることができるほか、A/D変換器のサ
ンプリング周期はアナログ遅延回路の遅延時間に影響さ
れずに自由に設定できる。 また、この発明によるA/D変換装置によれば、第1の
A/D変換器の出力と、第2のA/D変換器の出力とを
別個の記憶回路に書き込み、この記憶回路からの読み出
し時に、再記憶回路からのデータを演算処理回路で合成
するようにしたので、記憶回路からの読み出し速度は低
速で良いことから、演算処理回路としては従来のような
高速処理の回路を必要としない、したがって、安価に装
置を構成できる。
、アナログ遅延回路を用いないので、このアナログ遅延
回路のための大きなスペースがなくなり、装置全体の大
きさを小型にすることができるほか、A/D変換器のサ
ンプリング周期はアナログ遅延回路の遅延時間に影響さ
れずに自由に設定できる。 また、この発明によるA/D変換装置によれば、第1の
A/D変換器の出力と、第2のA/D変換器の出力とを
別個の記憶回路に書き込み、この記憶回路からの読み出
し時に、再記憶回路からのデータを演算処理回路で合成
するようにしたので、記憶回路からの読み出し速度は低
速で良いことから、演算処理回路としては従来のような
高速処理の回路を必要としない、したがって、安価に装
置を構成できる。
第1図は、この発明の一実施例のブロック図、第2図及
び第3図は、その説明のためのタイムチャート、第4図
は、第1図例の一部回路の一例のブロック図、第5図は
、従来の装置のブロック図である。 21;第1のA/D変換器 22;D/A変換器 差分増幅回路 タイミング信号発生回路 第2のA/D変換器 第1の記憶回路 第2の記憶回路 演算処理回路 代理人 弁理士 佐 藤 正 美 第3図
び第3図は、その説明のためのタイムチャート、第4図
は、第1図例の一部回路の一例のブロック図、第5図は
、従来の装置のブロック図である。 21;第1のA/D変換器 22;D/A変換器 差分増幅回路 タイミング信号発生回路 第2のA/D変換器 第1の記憶回路 第2の記憶回路 演算処理回路 代理人 弁理士 佐 藤 正 美 第3図
Claims (2)
- (1)入力アナログ信号をA/D変換する第1のA/D
変換器と、 この第1のA/D変換器からのデジタル出力をアナログ
信号に変換するD/A変換器と、 このD/A変換器の処理時間経過時点の上記入力アナロ
グ信号と上記D/A変換器の出力との差を求める差分増
幅回路と、 この差分増幅回路の出力をA/D変換する第2のA/D
変換器と、 上記第1のA/D変換器でのA/D変換動作から一定時
間遅れて上記第2のA/D変換器を動作させるための遅
延回路と、 上記第1及び第2のA/D変換器のデジタル出力を合成
して目的の出力デジタル信号を得るための演算処理回路
とを備えるA/D変換装置。 - (2)請求項(1)のA/D変換装置の、上記第1のA
/D変換器からのデジタル出力を記憶する第1の記憶回
路と、 上記第2のA/D変換器のデジタル出力を記憶する第2
の記憶回路を設け、 上記第1及び第2の記憶回路から読み出されたデジタル
出力を演算処理回路において合成して目的の出力デジタ
ル信号を得るようにしたA/D変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2719789A JPH02206918A (ja) | 1989-02-06 | 1989-02-06 | A/d変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2719789A JPH02206918A (ja) | 1989-02-06 | 1989-02-06 | A/d変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02206918A true JPH02206918A (ja) | 1990-08-16 |
Family
ID=12214365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2719789A Pending JPH02206918A (ja) | 1989-02-06 | 1989-02-06 | A/d変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02206918A (ja) |
-
1989
- 1989-02-06 JP JP2719789A patent/JPH02206918A/ja active Pending
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