CN112445731A - 存储系统 - Google Patents

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Abstract

实施方式提供一种即使不进行状态读取也能掌握面单位或芯片单位的忙碌状态的存储系统。实施方式的存储系统(1)具备存储器控制器(10)、及电连接于存储器控制器的非易失性存储器(20)。非易失性存储器包含：具有多个面(PL0)～(PL7)的存储器芯片(CP1)。存储器芯片(CP)包含：控制电路(23)、输入输出电路(22)。模式切换电路根据从存储器控制器接收到第1指令而从第1模式切换到第2模式。输入输出电路在模式切换电路为第1模式时，经由第1总线从存储器控制器接收指令，在所述模式切换电路为第2模式时，经由第1总线将表示多个面中的至少1个面为忙碌状态的忙碌信息发送到存储器控制器。

Description

存储系统
[相关申请]
本申请案享有以日本专利申请案2019-159542号(申请日：2019年9月2日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种存储系统。
背景技术
在多个存储器芯片中的一个存储器芯片为忙碌状态的情况下，存储器控制器从存储器芯片接收忙碌信号。存储器控制器基于忙碌信号对多个存储器芯片进行状态读取，而确认哪一存储器芯片为忙碌状态。
另外，存在1个存储器芯片包含多个面(plane)，以面为单位进行读取的情况。存储器控制器按面选择指令指定出面进行状态读取，而确认各面是否为忙碌状态。
发明内容
实施方式提供一种即使不进行状态读取也能掌握面单位或存储器芯片单位的忙碌状态的存储系统。
实施方式的存储系统具备存储器控制器、及电连接于存储器控制器的非易失性存储器。非易失性存储器包含：具有多个面的存储器芯片。存储器芯片包含：模式切换电路、输入输出电路。模式切换电路根据从存储器控制器接收到第1指令而从第1模式切换到第2模式。输入输出电路在模式切换电路为第1模式时，经由第1总线从存储器控制器接收指令，在模式切换电路为第2模式时，经由第1总线将表示多个面中的至少1个面为忙碌状态的忙碌信息发送到存储器控制器。
附图说明
图1是表示与主机连接的第1实施方式的存储系统的构成的框图。
图2A是表示第1实施方式的存储系统内的NAND(Not And，与非)存储器的输入输出电路及控制电路等的构成的框图。
图2B是表示第1实施方式的存储系统内的NAND存储器的多个面的构成的框图。
图3是表示第1实施方式的存储系统内的存储器控制器与NAND存储器的处理的流程图。
图4是第1实施方式的存储系统的一般模式下的各信号的时序图。
图5是第1实施方式的存储系统的切换到忙碌信息模式时的各信号的时序图。
图6是第1实施方式的存储系统的将8比特忙碌信息附加到DQ(数据)信号时的各信号的时序图。
图7是表示与主机连接的第2实施方式的存储系统的构成的框图。
图8A是表示第2实施方式的存储系统内的NAND存储器的输入输出电路及控制电路等的构成的框图。
图8B是表示第2实施方式的存储系统内的NAND存储器的多个面的构成的框图。
图9是表示第2实施方式的存储系统内的存储器控制器与NAND存储器的处理的流程图。
图10是第2实施方式的存储系统的一般模式下的各信号的时序图。
图11是在第2实施方式的存储系统内的NAND存储器中切换到忙碌信息模式时的各信号的时序图。
具体实施方式
以下，参照附图对实施方式的存储系统详细进行说明。供参照的附图为示意图。在以下说明中，对具有相同功能及构成的要素标注共通的参照符号。
(第1实施方式)
(存储系统的构成)
图1是表示与主机连接的第1实施方式的存储系统的构成的框图。如图1所示，存储系统1与主机2(主机机器)进行通讯。存储系统1基于主机2的指示存储来自主机2的数据。
存储系统1具备多个非易失性存储器20(20a～20d)、及控制多个非易失性存储器20的存储器控制器10。非易失性存储器20例如为NAND型闪存、NOR(Not Or，或非)型闪存、EPROM(Erasable Programmable Read Only Memory，可擦除可编程只读存储器)、EEPROM(Electrically Erasable Programmable Read Only Memory，电可擦除可编程只读存储器)。以下，有时将非易失性存储器20记为NAND存储器20。存储系统1例如为SDTM卡之类的存储卡或SSD(Solid State Drive，固态硬盘)。
NAND存储器20与存储器控制器10也可为例如通过树脂密封在各自分开的封装的芯片。NAND存储器20与存储器控制器10也可为1个芯片。
多个NAND存储器20具有相同的要素及连接。此处，以1个NAND存储器20为代表而进行说明。1个NAND存储器20的说明也适用于其它NAND存储器20。
(存储器控制器的构成)
存储器控制器10例如构成为SoC(system-on-a-chip，单芯片系统)。存储器控制器10响应来自主机2的要求。存储器控制器10是命令NAND存储器20执行读出、写入、及删除等的控制装置。存储器控制器10将被主机2要求写入的数据写入到NAND存储器20。存储器控制器10将被主机2要求读出的数据从NAND存储器20读出。存储器控制器10将从NAND存储器20读出的数据发送到主机2。
另外，存储器控制器10管理NAND存储器20中的存储空间。管理包括地址的管理、及NAND存储器20的状态的管理。
地址的管理包括逻辑地址与物理地址的映射。物理地址是特定出由NAND存储器20提供的存储区域的地址。具体来说，存储器控制器10被主机2要求写入。被要求写入的数据的写入目的地的逻辑地址与被写入该数据的NAND存储器20中的存储区域的物理地址的映射是由地址转换表来管理。存储器控制器10从地址转换表获取与某一逻辑地址建立关联的物理地址，并从所获取的物理地址的存储区域读出数据。
NAND存储器20的状态的管理包括NAND存储器20的存储区域的管理、耗损平均、废料收集、及重清(refresh)。
存储器控制器10具备CPU(Central Processing Unit，中央处理器)11、主机接口(主机I/F)12、RAM(Random Access Memory，随机存取存储器)13、缓冲存储器14、错误订正码(ECC：Error Correcting Code)电路15、NAND接口(NAND I/F)16。
也可通过利用处理器等CPU11执行载入到RAM13上的固件(程序)，而实现主机接口12、RAM13、ECC电路15及NAND接口16的每一个的功能的一部分或全部。CPU11、主机接口12、RAM13、缓冲存储器14、ECC电路15及NAND接口16是通过总线相互连接。
CPU11对主机接口12、RAM13、缓冲存储器14、ECC电路15及NAND接口16进行控制。CPU11响应从主机2接收的写入要求，对NAND存储器20发布写入命令。该动作在读出及删除的情况下也相同。
主机接口12是与外部进行通讯的硬件接口。例如，主机接口12将从外部接收的要求及数据分别传送到CPU11及RAM13。
RAM13为SRAM(Static Random Access Memory，静态随机存取存储器)、DRAM(Dynamic Random Access Memory，动态随机存取存储器)等。RAM13例如用作CPU11的作业区域。缓冲存储器14是暂时存储由存储器控制器10从NAND存储器20及主机2接收的数据而具有作为缓冲器的功能的存储器。
ECC电路15进行数据的错误订正(Error Checking and Correcting)，且与NAND接口16连接。ECC电路15在数据写入时基于写入数据产生奇偶。
另外，ECC电路15对从NAND存储器20读出的数据进行错误订正运算。ECC电路15在数据读出时从读出数据及奇偶产生校正子而检测错误，并对检测出的错误进行订正。在读出数据的编码错误为错误订正能力以内的情况下，ECC电路15能够从读出数据解码正确的数据。
NAND接口16是与NAND存储器20连接且进行存储器控制器10与NAND存储器20的通讯的硬件接口。NAND接口16进行依据NAND接口的信号的收发。依据NAND接口的信号例如包含各种控制信号及输入输出信号DQ。
(NAND存储器的构成)
图2A是表示第1实施方式的存储系统内的NAND存储器的输入输出电路及控制电路等的构成的框图。图2B是表示第1实施方式的存储系统内的NAND存储器的多个面的构成的框图。图2A所示的A、B、C、D、E连接于图2B所示的A、B、C、D、E。NAND存储器20包含1个以上的存储器芯片。此处，对NAND存储器20包含1个存储器芯片的情况进行说明。如图2A所示，存储器芯片包含逻辑电路21、输入输出电路22、控制电路23、地址寄存器24a、状态寄存器24b、指令寄存器25、电压产生电路26、就绪/忙碌电路27。
逻辑电路21从存储器控制器10接收芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号RE、读取使能信号REn、数据选通信号DQS、数据选通信号DQSn。逻辑电路21视需要将这些信号发送到输入输出电路22及控制电路23。
芯片使能信号CEn是以低电平被断定，用来使存储器芯片活化的信号，且在存取于存储器芯片时被断定。指令锁存使能信号CLE及地址锁存使能信号ALE是向存储器芯片通知对存储器芯片的输入信号分别为指令及地址的信号。写入使能信号WEn是以低电平被断定，用来将输入信号撷取到存储器芯片的信号。以高电平被断定的读取使能信号RE及以低电平被断定的读取使能信号REn是用于从存储器芯片读出输出信号的信号。信号DQS、信号DQSn是针对输入信号及输出信号的数据选通信号。
输入输出电路22接收来自逻辑电路21的信号，并将信号DQS、信号DQSn发送到存储器控制器10，另外，在与存储器控制器10之间进行多个输入输出信号DQ(DQ0～DQ7，以下简称为DQ信号)的收发。DQ信号例如具有8比特的宽度，包含指令(CMD)、写入数据与读出数据(DATA)、地址信号(ADD)、各种管理数据。DQ信号为第1总线的一例。输入输出电路22在下述模式切换电路为第1模式时，经由DQ信号从存储器控制器10接收指令、地址、及数据中的任一个。
输入输出电路22在DQ信号为地址时，将该地址发送到地址寄存器24a，在DQ信号为指令时，将该指令发送到指令寄存器25。尤其是，输入输出电路22在从存储器控制器10接收到切换指令CM(第1指令)时，将切换指令CM发送到指令寄存器25。进而如图2B所示，输入输出电路22在数据写入时DQ信号为写入数据时，将该写入数据发送到感测放大器33a～33h。另外，输入输出电路22在数据读出时，将从感测放大器33a～33h传送的读出数据与信号DQS/DQSn一并发送到存储器控制器10。
如图2A所示，地址寄存器24a保存来自输入输出电路22的地址。状态寄存器24b保存存储器芯片的各种状态信息。指令寄存器25保存来自输入输出电路22的指令。
控制电路23例如按照来自指令寄存器25的切换指令CM，在由逻辑电路21接收到各种信号的时点对电压产生电路26、行解码器28a～28h、状态寄存器24b、就绪/忙碌电路27进行控制。
控制电路23也作为根据来自指令寄存器25的切换指令CM从第1模式切换到忙碌信息模式(第2模式)的模式切换电路而发挥功能。控制电路23当切换到忙碌信息模式时作为主控装置动作，存储器控制器10作为从动装置动作。控制电路23当解除忙碌信息模式时作为从动装置动作，存储器控制器10作为主控装置动作。
电压产生电路26基于控制电路23的指示产生电压，并将所产生的电压供给到存储单元阵列29a～29h、行解码器28a～28h、感测放大器33a～33h。
就绪/忙碌电路27基于来自控制电路23的信号，将表示存储器芯片是就绪状态(可接收来自存储器控制器10的命令的状态)还是忙碌状态(无法接收来自存储器控制器10的命令的状态)的就绪/忙碌信号R/B发送到存储器控制器10。就绪/忙碌信号R/B为第2总线的一例。
如图2B所示，存储器芯片CP具备多个面PL0～PL7。存储器芯片中的面的数量不限定于8个。在与存储器控制器10之间被收发的DQ信号DQ0～DQ7的数量(8个)与存储器芯片中的面的数量(8个)一致。但是，它们的数量也可不同。多个面PL0～PL7的每一个具备行解码器、存储单元阵列、列缓冲器、列解码器、数据寄存器、感测放大器、忙碌信息产生电路作为相互独立的周边电路。
存储器控制器10可对各面PL0～PL7同时执行删除处理、写入处理、读出处理。例如，可在PL0的写入处理中执行PL1的读出处理。或者可在PL0的删除处理中执行PL1的读出处理。也就是说，存储器控制器10可使各面PL0～PL7并行动作。另外，存储器控制器10可对各面PL0～PL7个别执行删除处理、写入处理、读出处理。也就是说，存储器控制器10能以面为单位执行写入处理、读出处理。
面PL0包含行解码器28a、存储单元阵列29a、列缓冲器30a、列解码器31a、数据寄存器32a、感测放大器33a、忙碌信息产生电路34a。面PL1包含行解码器28b、存储单元阵列29b、列缓冲器30b、列解码器31b、数据寄存器32b、感测放大器33b、忙碌信息产生电路34b。行解码器28a与行解码器28b可独立动作。列缓冲器30a与列缓冲器30b可独立动作。列解码器31a与列解码器31b可独立动作。数据寄存器32a与数据寄存器32b可独立动作。感测放大器33a与感测放大器33b可独立动作。
面PL2～PL6与面PL0、PL1同样地构成。面PL7包含行解码器28h、存储单元阵列29h、列缓冲器30h、列解码器31h、数据寄存器32h、感测放大器33h、忙碌信息产生电路34h。
存储单元阵列29a～29h的每一个为包含多个区块的存储部。存储单元阵列29a～29h连接于电压产生电路26、行解码器28a～28h、感测放大器33a～33h。存储单元阵列29a～29h的各区块中的数据被一次删除。各区块具备与位线及字线建立关联的多个单元晶体管(存储单元)。单元晶体管非易失地存储来自存储器控制器10的写入数据。
行解码器28a～28h对指定出存储单元阵列29a～29h的行方向的行地址进行解码。行解码器28a～28h接收来自地址寄存器24a的地址信号ADD。行解码器28a～28h基于地址信号ADD选择1个区块，并将来自电压产生电路26的电压传送到所选择的区块。
另外，行解码器28a～28h选择与进行读出动作及写入动作的对象的单元晶体管对应的字线。行解码器28a～28h对选择字线及非选择字线分别施加所需的电压。
列缓冲器30a～30h将指定出存储单元阵列29a～29h的列方向的列地址保存。列解码器31a～31h对由列缓冲器30a～30h保存的指定出存储单元阵列29a～29h的列方向的列地址进行解码。控制电路23根据解码的结果，在写入时将写入数据传送到数据寄存器32a～32h，在读出时从数据寄存器32a～32h读出数据。
数据寄存器32a～32h暂时保存1页的写入数据或读出数据。
感测放大器33a～33h在读出时感测从存储单元阵列29a～29h读出的数据，并将其传送到数据寄存器32a～32h。在写入时，将数据寄存器32a～32h内的数据传送到存储单元阵列29a～29h。
如图2A所示，控制电路23具有忙碌信息控制电路231。忙碌信息控制电路231管理来自忙碌信息产生电路34a～34h的忙碌信息，并且将忙碌信息输出到输入输出电路22。
如图2B所示，忙碌信息产生电路34a～34h与多个面PL0～PL7对应设置。在控制电路23切换到忙碌信息模式之后，面PL0～PL7为忙碌状态时，忙碌信息产生电路34a～34h产生忙碌信息，并将所产生的忙碌信息输出到控制电路23内部的忙碌信息控制电路231。各面的忙碌信息由0或1的信息表示。
如图2A所示，输入输出电路22具备忙碌DQ附加电路221。在忙碌信号为低电平时，忙碌DQ附加电路221将来自忙碌信息控制电路231的忙碌信息附加到DQ信号，并将附加后的DQ信号发送到存储器控制器10。
此外，输入输出电路22也可无关于忙碌信号的电平，而将来自忙碌信息产生电路34a～34h的忙碌信息发送到存储器控制器10。
(第1实施方式的存储系统的动作)
接下来，参照图3到图5，对这样构成的第1实施方式的存储系统内的存储器控制器10及NAND存储器20的动作进行说明。
此外，图4及图5所示的DQ表示DQ信号，R/B表示就绪/忙碌信号。在R/B中，高电平为就绪信号，低电平为忙碌信号。
(一般模式时)
首先，参照图4所示的时序图对一般模式时的动作进行说明。存储器控制器10当从NAND存储器20接收到最初的就绪信号时，将附加有指令C0、地址A0、地址A1的DQ信号发送到NAND存储器20。
存储器控制器10当从NAND存储器20接收到忙碌信号时，不向NAND存储器20发送包含指令等的DQ信号。存储器控制器10当从NAND存储器20接收到下一就绪信号时，将附加有数据D0的DQ信号发送到NAND存储器20。
(忙碌信息模式时)
接下来，参照图3所示的流程图、图5所示的时序图对切换到忙碌信息模式时的动作进行说明。
首先，存储器控制器10对NAND存储器20发布切换到将忙碌信息附加到DQ信号的忙碌信息模式的指令(步骤S10)。此时如图5所示，存储器控制器10当从NAND存储器20接收到最初的就绪信号时，将附加有向忙碌信息模式切换的切换指令CM的DQ信号发送到NAND存储器20。
接下来，将NAND存储器20切换到忙碌信息模式(步骤S11)。在该情形时，输入输出电路22从存储器控制器10接收切换指令CM，并将切换指令CM输出到指令寄存器25。控制电路23基于来自指令寄存器25的切换指令CM切换到忙碌信息模式。
接下来，存储器控制器10对NAND存储器20进行某些处理(步骤S12)。此时如图5所示，存储器控制器10将附加有指令C0、地址A0、地址A1的DQ信号发送到NAND存储器20。
接下来，判断NAND存储器20是否成为忙碌状态(步骤S13)。当NAND存储器20从存储器控制器10接收到例如写入指令时，NAND存储器20的状态从就绪状态转变为忙碌状态。
在NAND存储器20成为忙碌状态的情况下，NAND存储器20的控制电路23、输入输出电路22将忙碌信息输出到DQ信号(步骤S14)。另外，此时如图5所示，NAND存储器20将忙碌信号发送到存储器控制器10。
在步骤S13、S14中，于在控制电路23切换到忙碌信息模式之后，对应的面PL0～PL7中的至少1个面为忙碌状态的情况下，忙碌信息产生电路34a～34h产生该面的忙碌信息。忙碌信息产生电路34a～34h将所产生的忙碌信息输出到控制电路23内部的忙碌信息控制电路231(图2A及图2B的E)。
忙碌信息控制电路231管理来自忙碌信息产生电路34a～34h的忙碌信息，并且将经管理后的忙碌信息输出到输入输出电路22内部的忙碌DQ附加电路221。
忙碌DQ附加电路221将来自忙碌信息控制电路231的忙碌信息附加到DQ信号。具体来说，如图5所示，忙碌DQ附加电路221在被输入忙碌信号的期间，将来自忙碌信息控制电路231的忙碌信息B0、B1、B2附加到DQ信号，并将其发送到存储器控制器10。参照图6在下文叙述忙碌信息B0、B1、B2的具体例。
接下来，存储器控制器10接收附加有忙碌信息B0、B1、B2的DQ信号(步骤S15)。另外，当存储器控制器10接收到忙碌信号时，附加到DQ信号的信息B0、B1、B2理解为各面的忙碌信息而进行处理。
接下来，控制电路23判断面PL0～PL7中的任一面是否成为就绪状态(步骤S16)。
在面PL0～PL7中的任一面成为就绪状态的情况下，控制电路23对输入输出电路22通知该意旨。输入输出电路22接受来自控制电路23的通知，停止将来自忙碌信息产生电路34a～34h的忙碌信息附加到DQ信号(步骤S17)。
具体来说，在多个面PL0～PL7中的任一面成为就绪状态的情况下，忙碌DQ附加电路221停止将来自忙碌信息产生电路34a～34h的忙碌信息附加到DQ信号的处理。此时，如果面中的任一个为忙碌，那么R/B信号为低电平。如果面全部成为就绪，那么为高电平。
存储器控制器10始终监视来自NAND存储器20的忙碌信息，在多个面PL0～PL7中的任一面成为就绪状态的情况下，也可特定出成为就绪的面，并对特定出的面进行输入输出处理。例如，存储器控制器10将附加有数据D0的DQ信号发送到NAND存储器20。
(忙碌信息的附加的一例)
接下来，参照图6所示的时序图，对第1实施方式的存储系统的将8比特忙碌信息附加到DQ信号时的动作进行说明。
忙碌DQ附加电路221将来自忙碌信息控制电路231的8个面的由0或1表示的2进制数的8比特忙碌信息转换为16进制数的8比特忙碌信息，并将其附加到DQ信号。忙碌DQ附加电路221在任一面为忙碌状态时，将忙碌信息附加到DQ信号。
在面PL0～PL7全部为忙碌状态的情况下，将2进制数的8比特忙碌信息“11111111”的上位4比特“1111”按16进制数转换为“F”，将下位4比特“1111”按16进制数转换为“F”。16进制数的8比特忙碌信息成为“FF”。
另外，在面PL0～PL3为忙碌状态，面PL4～PL7为就绪状态的情况下，将2进制数的8比特忙碌信息“00001111”的上位4比特“0000”按16进制数转换为“0”，将下位4比特“1111”按16进制数转换为“F”。16进制数的8比特忙碌信息成为“0F”。
在面PL0、PL4为忙碌状态，除此以外的面为就绪状态的情况下，将2进制数的8比特忙碌信息“00010001”的上位4比特“0001”按16进制数转换为“1”，将下位4比特“0001”按16进制数转换为“1”。16进制数的8比特忙碌信息成为“11”。
此外如上所述，DQ信号的数量与存储器芯片中的面的数量也可不同。在DQ信号的数量大于存储器芯片中的面的数量的情形时，存储器控制器10也可无视未附加面的忙碌状态的DQ信号。在DQ信号的数量小于存储器芯片中的面的数量的情形时，忙碌DQ附加电路221也可将多个面的忙碌状态附加到1个DQ信号。
(第1实施方式的存储系统的效果)
这样一来，根据第1实施方式的存储系统，存储器芯片CP具备多个面PL0～PL7。控制电路23从存储器控制器10接收到切换指令时切换到忙碌信息模式。忙碌信息产生电路34a～34h于在控制电路23切换到忙碌信息模式之后，针对各面PL0～PL7，当该面为忙碌状态的情况下，产生面的忙碌信息。输入输出电路22将由忙碌信息产生电路34a～34h产生的每个面的忙碌信息发送到存储器控制器10。
因此，即使不进行状态读取，存储器控制器10也能掌握面单位的忙碌状态。因此，可将以往进行状态读取的时间用于其它处理，从而能够谋求处理的高速化。
在多个面PL0～PL7中的任一面成为就绪状态的情况下，控制电路23解除忙碌信息模式，在忙碌信息模式被解除时，输入输出电路22可停止向存储器控制器10发送忙碌信息。
存储器控制器10监视来自NAND存储器20的忙碌信息，在多个面PL0～PL7中的任一面成为就绪状态的情况下，可对NAND存储器20进行数据的输入输出处理。
忙碌DQ附加电路221将来自多个忙碌信息产生电路34a～34h的多个面的忙碌信息附加到输入输出电路22内的多个DQ信号，并将它们发送到存储器控制器10。因此，无须利用与输入输出电路22不同的电路，另外，与DQ信号不同的信号将忙碌信息发送到存储器控制器10，从而能够简化NAND存储器20的构成。
输入输出电路22在忙碌信号为L电平时，将来自多个忙碌信息产生电路34a～34h的多个面的忙碌信息附加到多个DQ信号，并将它们发送到存储器控制器10。因此可知，存储器控制器10在接收到L电平的忙碌信号的时刻所接收的附加到多个DQ信号的信息为忙碌信息。
忙碌信息产生电路34a～34h与多个面对应设置，输入输出电路22将由忙碌信息产生电路34a～34h产生的多个面的忙碌信息附加到多个DQ信号，并将它们发送到存储器控制器10。因此，存储器控制器10能够掌握哪一面为忙碌状态。
在多个面PL0～PL7中的任一面成为就绪状态的情况下，忙碌DQ附加电路221可停止将来自忙碌信息产生电路34a～34h的忙碌信息附加到多个DQ信号的处理。
(第2实施方式)
图7是表示与主机连接的第2实施方式的存储系统的构成的框图。第2实施方式的存储系统根据芯片使能信号CEn选择存储器芯片CP，掌握存储器芯片单位的忙碌状态。
在图7中，NAND存储器20具有多个存储器芯片CP1～CP4。存储器控制器10具有2个信道ch0、ch1。存储器控制器10也可具有1个或3个以上的信道。在信道ch0连接有2个存储器芯片CP1、CP2，在信道ch1连接有2个存储器芯片CP3、CP4。此外，多个存储器芯片的数量不限定于4个。
图8A是表示第2实施方式的存储系统内的NAND存储器的输入输出电路及控制电路等的构成的框图。图8B是表示第2实施方式的存储系统内的NAND存储器的多个面的构成的框图。图8A所示的F、G、H、I、J连接于图8B所示的F、G、H、I、J。多个存储器芯片CP1～CP4的每一个相对于图2A及图2B所示的存储器芯片的构成，逻辑电路21a、输入输出电路22a的构成不同。
存储器控制器10根据芯片使能信号CEn选择存储器芯片CP。所选择的存储器芯片CP内的逻辑电路21a当从存储器控制器10接收到芯片使能信号CEn时，将芯片使能信号CEn输出到输入输出电路22a，芯片使能信号CEn是用来启动该存储器芯片的信号，以低电平被断定。
输入输出电路22a具备CE输出控制电路222。例如存储器芯片CP1的逻辑电路21a从存储器控制器10接收芯片使能信号CEn。此时，从逻辑电路21a向存储器芯片CP1的CE输出控制电路222输入芯片使能信号CEn。CE输出控制电路222通过基于芯片使能信号CEn控制输入输出电路22a而进行DQ信号的输出控制。
(第2实施方式的存储系统的动作)
接下来，参照图9到图11对这样构成的第2实施方式的存储系统内的存储器控制器10与NAND存储器20的动作进行说明。
此外，图10及图11所示的CEn表示芯片使能信号。DQ表示DQ信号，R/B表示就绪/忙碌信号。在R/B中，H电平为就绪信号，低电平为忙碌信号。
(一般模式时)
首先，参照图10所示的时序图对一般模式时的动作进行说明。存储器控制器10当从NAND存储器20接收到最初的就绪信号时，以低电平断定芯片使能信号CEn。存储器控制器10将附加有指令C0、地址A0、地址A1的DQ信号发送到NAND存储器20。
存储器控制器10当在下一时点从NAND存储器20接收到忙碌信号时，不向NAND存储器20发送包含指令等的DQ信号。存储器控制器10当从NAND存储器20接收到下一就绪信号时，将附加有数据D0的DQ信号发送到NAND存储器20。
(忙碌信息模式时)
接下来，参照图9所示的流程图、图11所示的时序图对切换到忙碌信息模式时的动作进行说明。
图9所示的步骤S10～S13的处理与图3所示的这些处理相同，因此省略其说明。
在步骤S13中，在NAND存储器20成为忙碌状态的情况下，如图11所示，存储器控制器10通过以低电平断定芯片使能信号CEn而选择任意的存储器芯片(步骤S19)。存储器控制器10例如选择存储器芯片CP1。
当所选择的存储器芯片CP1的逻辑电路21a从存储器控制器10接收到芯片使能信号CEn时，存储器芯片CP1的CE输出控制电路222从逻辑电路21a接收芯片使能信号CEn。存储器芯片CP1的CE输出控制电路222通过基于芯片使能信号CEn控制输入输出电路22a而进行DQ信号的输出控制。
具体来说，在存储器芯片CP1中，仅在芯片使能信号CEn被断定时，输入输出电路22a内的忙碌DQ附加电路221将忙碌信息附加到DQ信号，并将其发送到存储器控制器10(步骤S14)。此时如图11所示，NAND存储器20将忙碌信号发送到存储器控制器10。
步骤S15～S18的处理与图3所示的这些处理相同，因此省略它们的说明。
(第2实施方式的存储系统的效果)
这样一来，根据第2实施方式的存储系统，存储器控制器10根据芯片使能信号CEn选择存储器芯片CP。所选择的存储器芯片CP内的逻辑电路21a从存储器控制器10接收芯片使能信号CEn。
CE输出控制电路222通过基于来自逻辑电路21a的芯片使能信号CEn控制输入输出电路22而进行DQ信号的输出控制。因此，仅在所选择的存储器芯片CP中，忙碌DQ附加电路221将忙碌信息附加到DQ信号，并将其发送到存储器控制器10。
因此，即使不进行状态读取，存储器控制器10也能掌握存储器芯片单位的忙碌状态。因此，可将以往进行状态读取的时间用于其它处理，从而能够谋求处理的高速化。
此外，在第1及第2实施方式的存储系统中，控制电路23作为模式切换电路而进行一般模式与忙碌信息模式的模式切换。也可由例如输入输出电路22代替控制电路23作为模式切换电路，来进行一般模式与忙碌信息模式的模式切换。
另外，在第1及第2实施方式的存储系统中，控制电路23将来自多个忙碌信息产生电路34a～34h的忙碌信息直接输出到输入输出电路22。例如，也可为控制电路23将来自多个忙碌信息产生电路34a～34h的忙碌信息输出到状态寄存器24b，输入输出电路22将来自状态寄存器24b的忙碌信息附加到DQ信号。
如上，已对若干实施方式进行了说明，但这些实施方式是作为例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，且能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其均等的范围内。
[符号的说明]
1 存储系统
2 主机
10 存储器控制器
11 CPU
12 主机I/F
13 RAM
14 缓冲存储器
15 错误订正码
16 NAND接口
20 NAND存储器
CP1～CP4 存储器芯片
21 逻辑电路
22 输入输出电路
23 控制电路
24a 地址寄存器
24b 状态寄存器
25 指令寄存器
26 电压产生电路
27 就绪/忙碌电路
28a～28h 行解码器
29a～29h 存储单元阵列
30a～30h 列缓冲器
31a～31h 列解码器
32a～32h 数据寄存器
33a～33h 感测放大器
34a～34h 忙碌信息产生电路
221 忙碌DQ附加电路
222 CE输出控制电路
231 忙碌信息控制电路
PL0～PL7 面

Claims (8)

1.一种存储系统，其特征在于具备：
存储器控制器；以及
非易失性存储器，电连接于所述存储器控制器；且
所述非易失性存储器包含：
具有多个面的存储器芯片，
所述存储器芯片包含：
模式切换电路，根据从所述存储器控制器接收到第1指令而从第1模式切换到第2模式；以及
输入输出电路；且
所述输入输出电路是：
在所述模式切换电路为所述第1模式时，经由第1总线从所述存储器控制器接收指令，
在所述模式切换电路为所述第2模式时，经由所述第1总线将表示所述多个面中的至少1个面为忙碌状态的忙碌信息发送到所述存储器控制器。
2.根据权利要求1所述的存储系统，其特征在于：
所述输入输出电路在所述多个面中的任一个面成为就绪状态之后，停止向所述存储器控制器发送所述忙碌信息。
3.根据权利要求2所述的存储系统，其特征在于：
所述存储器控制器监视来自所述存储器芯片的所述忙碌信息，在所述多个面的任一个面成为就绪状态之后，进行对于所述存储器芯片的经由所述第1总线的数据的输入输出处理。
4.根据权利要求1所述的存储系统，其特征在于：
所述第1总线包含收发多个输入输出信号的信号线，且所述信号线的数量为所述多个面的数量以上。
5.根据权利要求4所述的存储系统，其特征在于：
所述输入输出电路将每个所述面的忙碌信息附加到所述多个输入输出信号并发送到所述存储器控制器。
6.根据权利要求5所述的存储系统，其特征在于：
所述存储器芯片还包含就绪/忙碌电路，该就绪/忙碌电路经由第2总线将表示所述面是就绪状态或所述忙碌状态的就绪/忙碌信号发送到所述存储器控制器，且所述输入输出电路是在所述就绪/忙碌信号显示为所述忙碌状态的期间，将每个所述面的忙碌信息附加到所述多个输入输出信号。
7.根据权利要求5或6所述的存储系统，其特征在于：
所述输入输出电路在所述多个面的任一个面成为就绪状态的情况下，停止将每个所述面的忙碌信息附加到所述多个输入输出信号的处理。
8.根据权利要求5或6所述的存储系统，其特征在于：
所述非易失性存储器具备连接到所述存储器控制器的多个所述存储器芯片，且所述存储器控制器通过芯片使能信号选择所述存储器芯片，
所述输入输出电路仅在来自所述存储器控制器的所述芯片使能信号为生效的情况下，将每个所述面的忙碌信息附加到所述多个输入输出信号。
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