JP2022125787A - メモリシステムおよび制御方法 - Google Patents

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Abstract

【課題】必要なメモリリソースの量を削減可能なメモリシステムを実現する。【解決手段】コントローラは、ホストメモリバッファへの書き込みを、ホストに許可する。コントローラは、第１のサイズを有する第１のライトデータをホストメモリバッファから取得し、第１のワード線に接続された複数のメモリセルに第１のライトデータを書き込むための第１段階の書き込み動作の実行を不揮発性メモリに指示する。第１のライトデータは、ホストメモリバッファへの書き込みを許可されたホストにより、ホストメモリバッファへ書き込まれたものである。第１のワード線に対する第２段階の書き込み動作が開始可能になった場合、コントローラは、第１のライトデータをホストメモリバッファから再び取得し、第２段階の書き込み動作の実行を不揮発性メモリに指示する。【選択図】図６Ａ

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
メモリセル当たりに複数ビットを格納可能な不揮発性メモリにおいては、データを書き込むために複数段階の書き込み動作が行われる場合がある。
この複数段階の書き込み動作が完了するまでの間、書き込まれるべきライトデータは、メモリシステム内のライトバッファに維持される必要がある。しかし、ライトデータをメモリシステム内のライトバッファに維持するという構成は、メモリシステムに設けることが必要なメモリリソースを増加させる要因となり得る。
特開２０１９－１８５５９６号公報 特許第４８２９３６５号公報 米国特許出願公開第２０１９／０１４６７０９号明細書
本発明の一実施形態が解決しようとする課題は、必要なメモリリソースを低減することが可能なメモリシステムおよび制御方法を提供することである。
実施形態によれば、メモリシステムは、不揮発性メモリと、ＮＶＭ ｅｘｐｒｅｓｓ規格によって規定されたホストメモリバッファにアクセス可能に構成され、前記不揮発性メモリに電気的に接続されたコントローラと、を具備する。前記不揮発性メモリは、複数のメモリセルが各々に接続されている複数のワード線を含み、第１段階の書き込み動作と第２段階の書き込み動作とを少なくとも含む複数段階の書き込み動作を実行することによって、一つのワード線に接続された複数のメモリセルに第１のサイズを有するデータを書き込むように構成されている。前記コントローラは、前記ホストメモリバッファへの書き込みを、前記ホストメモリバッファを含むホストに許可し、一つ以上のライト要求にそれぞれ関連付けられた一つ以上のライトデータを含み、且つ、前記第１のサイズを有する第１のライトデータを、前記ホストメモリバッファから取得する。前記一つ以上のライトデータのそれぞれは、前記コントローラが前記ホストに前記ホストメモリバッファへの書き込みを許可した後に、前記ホストにより前記ホストメモリバッファへ書き込まれたものである。前記コントローラは、前記第１のライトデータを前記不揮発性メモリに転送し、第１のワード線に接続された複数のメモリセルに前記第１のライトデータを書き込むための前記第１段階の書き込み動作を前記不揮発性メモリに指示する。前記第１のワード線に対する前記第２段階の書き込み動作が開始可能になった場合、前記コントローラは、前記第１のライトデータを前記ホストメモリバッファから再び取得する。前記コントローラは、前記第１のライトデータを前記不揮発性メモリに再び転送し、前記第１のワード線に接続された前記複数のメモリセルに前記第１のライトデータを再び書き込むための前記第２段階の書き込み動作を前記不揮発性メモリに指示する。
第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 第１実施形態に係るフォギー・ファイン書き込み動作を説明するための図。 第１実施形態に係るメモリシステムにおいて実行される書き込み制御動作について説明するための図。 第２実施形態に係るメモリシステムにおいて実行される書き込み制御動作について説明するための図。 第２実施形態に係るメモリシステムによって使用されるホストメモリバッファに、ホストによって配置されるリクエストフラグテーブルおよびアドレス／サイズテーブルの各々の構成例を示す図。 第２実施形態に係るメモリシステムおいて実行される書き込み制御動作の詳細について説明するための図。 第２実施形態に係るメモリシステムおいて実行される、ホストメモリバッファ内のリクエストフラグテーブルを更新する動作について説明するための図。 第２実施形態に係るメモリシステムおよびホストにおいて実行される、ホストメモリバッファの初期化処理を示すシーケンス図。 第２実施形態に係るメモリシステムにおいて実行されるフォギー・ファイン書き込み動作を示すシーケンス図。 第２実施形態に係るメモリシステムおよびホストにおいて実行されるライトリクエスト処理の手順を示すフローチャート。 第２実施形態に係るメモリシステムにおいて実行される、リクエストフラグテーブルのチェック処理の手順を示すフローチャート。 第２実施形態に係るメモリシステムにおいて実行される、フォギー書き込み動作を制御するための書き込み制御動作の手順を示すフローチャート。 第２実施形態に係るメモリシステムにおいて実行される、ファイン書き込み動作を制御するための書き込み制御動作の手順を示すフローチャート。
以下、図面を参照して、実施形態を説明する。
（第１実施形態）
図１は、第１実施形態に係るメモリシステムを含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホスト（ホストデバイス）２と、ＳＳＤ３とを含む。
メモリシステムは、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。メモリシステムは、例えば、ＮＡＮＤ型フラッシュメモリ５を含むＳＳＤ３として実現され得る。
ＳＳＤ３は、ホスト２にケーブルまたはネットワークを介して接続されてもよい。あるいは、ＳＳＤ３は、ホスト２に内蔵されてもよい。ホスト２とＳＳＤ３とを接続するための論理インタフェースの規格としては、ＮＶＭｅＴＭ（ＮＶＭ ＥｘｐｒｅｓｓＴＭ）規格が使用され得る。
ホスト２は、ＳＳＤ３を制御するように構成された情報処理装置である。ホスト２の例には、パーソナルコンピュータ、サーバコンピュータ、携帯端末、車載機器、が含まれる。
ホスト２は、プロセッサ１０１と、メモリ１０２を含む。プロセッサ１０１は、ホスト２内の各コンポーネントの動作を制御するように構成されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサ１０１は、ホスト２に接続される他のストレージデバイスまたはＳＳＤ３からメモリ１０２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアには、オペレーティングシステム、ファイルシステム、デバイスドライバ、アプリケーションプログラム等が含まれる。
メモリ１０２は、ホスト２に設けられたメインメモリである。メモリ１０２は、ホストメモリとも称される。メモリ１０２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなランダムアクセスメモリによって実現される。メモリ１０２の記憶領域の一部は、ＮＶＭｅ規格において規定されているホストメモリバッファ（ＨＭＢ）３２として使用することができる。以下では、便宜上、ＨＭＢ３２を除くメモリ１０２内の他の記憶領域のことをシステムメモリ３１と称する。
ＨＭＢ３２は、基本的には、ＳＳＤ３に専用の記憶領域として使用される。つまり、ＨＭＢ３２は、基本的には、ホスト２がデータを書き込むことができない記憶領域である。これは、通常、ホスト２からは、ＨＭＢ３２の記憶領域のうち、ＳＳＤ３によって使用されていない部分を特定できないためである。
ＳＳＤ３がホストメモリバッファを使用するための機能をサポートしている場合、ホスト２は、ＳＳＤ３によって割り当てが要求されたホストメモリバッファのサイズに基づいて、メモリ１０２の記憶領域の一部をＳＳＤ３用のＨＭＢ３２として割り当てる。
ホスト２は、メモリ１０２のメモリ領域の一部をＳＳＤ３用のＨＭＢ３２として割り当てると、実際に割り当てられたＨＭＢ３２のサイズと、メモリ１０２内のＨＭＢ３２の位置を示す開始アドレスとを含むセット・フィーチャーコマンドをＳＳＤ３に送信して、ＨＭＢ３２をイネーブルにする。ＨＭＢ３２がイネーブルされた後は、ＳＳＤ３は、ＨＭＢ３２に対するライトアクセスおよびリードアクセスを実行することが可能となる。ＨＭＢ３２がディスエーブルされるまでは、ホスト２は、基本的には、ＨＭＢ３２への書き込みを行うことはできない。
ホスト２は、ＨＭＢ３２をディスエーブルするセット・フィーチャーコマンドをＳＳＤ３に送信することにより、ＨＭＢ３２をディスエーブルすることができる。ＨＭＢ３２がディスエーブルされた後は、ＳＳＤ３は、ＨＭＢ３２にアクセスすることができなくなる。このため、ＳＳＤ３は、ＨＭＢ３２をディスエーブルするセット・フィーチャーコマンドに対するコマンド完了の応答をホスト２に返す前に、ＨＭＢ３２から必要なデータを取得する処理を行う。
ＨＭＢ３２をディスエーブルするセット・フィーチャーコマンドに対するコマンド完了の応答をＳＳＤ３から受信すると、ホスト２は、ＨＭＢ３２の割り当てを解除する。ＨＭＢ３２として割り当てられていたメモリ１０２内の一部の記憶領域は、ホスト２が書き込み可能な記憶領域に戻される。
メモリ１０２内のシステムメモリ３１は、ホスト２が書き込み可能な記憶領域である。システムメモリ３１の記憶領域は、例えば、プロセッサ１０１によって実行されるソフトウェアを格納するために使用される。また、システムメモリ３１の記憶領域の一部は、一つ以上のサブミッションキューと、一つ以上のコンプリーションキューとを格納するためにも使用される。
各サブミッションキューは、ＳＳＤ３にコマンドを発行するために使用されるキューである。各コンプリーションキューは、完了したコマンドのステータスを示すコマンド完了をＳＳＤ３から受信するために使用されるキューである。ホスト２は、サブミッションキューを経由してＳＳＤ３に様々なコマンドを送信することができる。
ＳＳＤ３は、ホスト２との通信をＮＶＭｅ規格に準拠して実行するように構成されている。
このＮＶＭｅ規格のインタフェースには、ＰＣＩ ｅｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）バスを経由したインタフェース（ＮＶＭｅ ｏｖｅｒ ＰＣＩｅ）と、イーサネットＴＭのようなネットワークを経由したインタフェース（ＮＶＭｅ ｏｖｅｒ Ｆａｂｒｉｃｓ：ＮＶＭｅ－ｏＦ）とが含まれる。ＳＳＤ３が準拠するインタフェース規格は、ＮＶＭｅ ｏｖｅｒ ＰＣＩｅであってもよいし、ＮＶＭｅ－ｏＦであってもよい。
ＳＳＤ３は、コントローラ４と、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ５）とを備える。
ＳＳＤにおいては、ランダムアクセスメモリ、例えば、ＤＲＡＭが設けられている場合がある。ＳＳＤにおけるＤＲＡＭは、不揮発性メモリに書き込まれるべきライトデータを一時的に格納するためのライトバッファとして使用され得る。
しかし、近年、ＳＳＤの小型化や、コストダウンを目的として、ＤＲＡＭを持たないＤＲＡＭレスのＳＳＤが開発されている。本実施形態に係るＳＳＤ３も、ＤＲＡＭレスのＳＳＤとして実現され得る。
ＮＡＮＤ型フラッシュメモリ５は、マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを含む。ＮＡＮＤ型フラッシュメモリ５は、２次元構造のフラッシュメモリであってもよいし、３次元構造のフラッシュメモリであってもよい。
ＮＡＮＤ型フラッシュメモリ５のメモリセルアレイは、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、複数のページ（ここではページＰ０～Ｐｙ－１）を含む。各ページは、同一ワード線に接続された複数のメモリセルを含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、データを消去するデータ消去動作の単位である。ページＰ０～Ｐｙ－１の各々は、データ書き込み動作およびデータ読み出し動作の単位である。
また、ＮＡＮＤ型フラッシュメモリ５は、メモリセル当たりに複数ビットのデータが格納されるように構成されている。例えば、メモリセル当たりに４ビットのデータが格納されるクワドレベルセル－フラッシュメモリ（ＱＬＣ－フラッシュメモリ）では、一つのワード線に接続された複数のメモリセルに、４ページ分のデータが書き込まれることになる。１ページ分のデータは、一つのワード線に接続されたメモリセルの数に相当するサイズを有している。
同様に、メモリセル当たりに３ビットのデータが格納されるトリプルレベルセル－フラッシュメモリ（ＴＬＣ－フラッシュメモリ）では、一つのワード線に接続された複数のメモリセルに３ページ分のデータが書き込まれる。メモリセル当たりに２ビットのデータが格納されるマルチレベルセル－フラッシュメモリ（ＭＬＣ－フラッシュメモリ）では、一つのワード線に接続された複数のメモリセルに２ページ分のデータが書き込まれる。
ＮＡＮＤ型フラッシュメモリ５は、メモリセル当たりに２ビット以上のデータを格納可能である。ＮＡＮＤ型フラッシュメモリ５は、ＭＬＣ－フラッシュメモリ、ＴＬＣ－フラッシュメモリ、ＱＬＣ－フラッシュメモリ、あるいは、５ビット以上のデータを格納可能なフラッシュメモリとして実現され得る。以降、これに限定されないが、ＮＡＮＤ型フラッシュメモリ５がＱＬＣ－フラッシュメモリとして実現されている場合について説明する。
また、現代のＮＡＮＤ型フラッシュメモリにおいては、プログラムディスターブを削減するために、または各メモリセルの閾値電圧分布の精度を高めるために、書き込み動作を複数回に分けて実行する複数段階の書き込み動作が適用されるケースがある。この複数段階の書き込み動作は、少なくとも第１段階の書き込み動作と第２段階の書き込み動作とを含む。
第１段階の書き込み動作では、複数ページ分のデータがＮＡＮＤ型フラッシュメモリに転送され、ＮＡＮＤ型フラッシュメモリ内のあるブロック内の書き込み先ワード線に接続された複数のメモリセルに複数ページ分のデータが書き込まれる。第２段階の書き込み動作では、この複数ページ分のデータがＮＡＮＤ型フラッシュメモリに再び転送され、この書き込み先ワード線に接続された複数のメモリセルに再び書き込まれる。このように、同じデータを複数回転送することを伴う複数段階の書き込み動作の例としては、フォギー・ファイン書き込み動作が挙げられる。
通常、フォギー・ファイン書き込み動作のような複数段階の書き込み動作では、ワード線間の干渉に起因するプログラムディスターブを削減するために、データ書き込み動作は複数のワード線を往復しながら実行される。
例えば、２つのワード線を往復するフォギー・ファイン書き込み動作では、複数ページ分の第１のライトデータがＮＡＮＤ型フラッシュメモリに転送され、そして第１のライトデータが最初のワード線に接続された複数のメモリセルに書き込まれる（フォギー書き込み動作）。次に、複数ページ分の第２のライトデータがＮＡＮＤ型フラッシュメモリに転送され、そして第２のライトデータが次のワード線に接続された複数のメモリセルに書き込まれる（フォギー書き込み動作）。そして、書き込み対象のメモリセルが最初のワード線に接続された複数のメモリセルに戻され、複数ページ分の上述の第１のライトデータがＮＡＮＤ型フラッシュメモリに再び転送され、そしてこの第１のライトデータが最初のワード線に接続された複数のメモリセルに書き込まれる（ファイン書き込み動作）。
ここで、フォギー書き込み動作は、書き込み対象の複数のメモリセルの各々の閾値電圧を、目的の閾値電圧分布の精度よりも低い（粗い）精度で設定する書き込み動作である。フォギー書き込み動作では、書き込み後に読み出しをしても正しくデータを読み出せないような粗さで、書き込み対象の複数のメモリセルの各々の閾値電圧が設定される。これにより、隣接するワード線への書き込みによって生じる各メモリセルの閾値電圧の変動を、粗く設定された閾値電圧分布に吸収させることができる。
ファイン書き込み動作は、書き込み対象の複数のメモリセルの各々の閾値電圧が目的の閾値電圧分布の精度になるように、書き込み対象の複数のメモリセルの各々の閾値電圧を設定（調整）する書き込み動作である。
ＮＡＮＤ型フラッシュメモリ５への書き込みがフォギー・ファイン書き込み動作のような複数段階の書き込み動作によって行われる場合、ＳＳＤ３のコントローラ４は、複数段階の書き込み動作が完了するまでの間、書き込まれるべきライトデータを維持しておくことが求められる。例えば、第１段階の書き込み動作（例えば、フォギー書き込み動作）と第２段階の書き込み動作（例えば、ファイン書き込み動作）とを含む複数段階の書き込み動作では、あるワード線に対する第１段階の書き込み動作においてＮＡＮＤ型フラッシュメモリ５に転送されたライトデータは、このワード線に対する第２段階の書き込み動作の完了まで維持しておく必要がある。
ＮＡＮＤ型フラッシュメモリ５がＱＬＣ－フラッシュメモリである場合、一つのワード線に書き込まれるライトデータのサイズ、つまり、ＮＡＮＤ型フラッシュメモリ５の書き込みサイズは、４ページ分のサイズを有する。ページサイズが１６ＫｉＢである場合、ＱＬＣ－フラッシュメモリの一つのワード線に書き込まれるライトデータのサイズは６４ＫｉＢ（＝４×１６ＫｉＢ）である。したがって、ＱＬＣ－フラッシュメモリでは、６４ＫｉＢのサイズを有するライトデータを、ＳＳＤ３に維持しておくことが必要とされる。
加えて、上述の複数段階の書き込み動作、例えば、二つのワード線を往復するフォギー・ファイン書き込み動作を想定すると、たとえ一つ目のワード線に対する第１のライトデータ（６４ＫｉＢ）のフォギー書き込み動作が終了しても、一つ目のワード線に対するファイン書き込み動作をすぐに開始することはできない。一つ目のワード線に対するファイン書き込み動作を実行する前に、一つ目のワード線に隣接する二つ目のワード線に対する第２のライトデータ（６４ＫｉＢ）のフォギー書き込み動作を実行する必要があるためである。これによって、ＳＳＤ３は、第１のライトデータ（６４ＫｉＢ）に加えて第２のライトデータ（６４ＫｉＢ）も同時に維持しておくことが求められる。
そのため、ＮＡＮＤ型フラッシュメモリ５において一つのワード線に書き込まれるライトデータのサイズが増えるにつれて、さらに、複数段階の書き込み動作において往復されるワード線の数が増えるにつれて、ＳＳＤ３に必要とされるメモリリソースの量は増大する。
しかしながら、ＳＳＤ３に大容量のＤＲＡＭをライトバッファとして設けると、ＳＳＤ３のコストの増加、およびＳＳＤ３の大型化を招くことになる。
そこで、第１実施形態に係るＳＳＤ３では、複数段階の書き込み動作を実行する際に、あるワード線に対する第１段階の書き込み動作（例えばフォギー書き込み動作）を実行するためにＮＡＮＤ型フラッシュメモリ５に転送したライトデータを、ＳＳＤ３内に維持するのではなく、ＨＭＢ３２に退避する処理が実行される。これにより、ＳＳＤ３内に大容量のＤＲＡＭをライトバッファとして設けることなく、ＱＬＣ－フラッシュメモリに対する複数段階の書き込み動作を実行することが可能となる。
コントローラ４は、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現されてもよい。コントローラ４の各部の機能は、専用ハードウェア、プログラム（ファームウェア）を実行するプロセッサ、又はこれらの組み合わせにより実現され得る。
コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御することによって、ホスト２から受信したデータをＮＡＮＤ型フラッシュメモリ５に書き込むデータ書き込み動作と、ホスト２によって要求された読み出し対象データをＮＡＮＤ型フラッシュメモリ５から読み出すデータ読み出し動作とを制御する。
コントローラ４は、ＮＡＮＤインタフェース（Ｉ／Ｆ）１３を介して、ＮＡＮＤ型フラッシュメモリ５に電気的に接続されている。ＮＡＮＤインタフェース１３は、これに限定されないが、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェースまたはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）に準拠する。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラとして動作する。
コントローラ４は、ＮＡＮＤ型フラッシュメモリ５のデータ管理及びブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能し得る。
ＦＴＬによって実行されるデータ管理は、（１）論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、（２）ＮＡＮＤ型フラッシュメモリ５の制約（例えば、ページ単位のリード／ライト動作とブロック単位の消去動作）を隠蔽するための処理、等が含まれる。ある論理アドレスに対応する物理アドレスは、この論理アドレスに対応するデータが書き込まれたＮＡＮＤ型フラッシュメモリ５内の物理的な記憶位置を示す。コントローラ４は、図示しない論理物理アドレス変換テーブル（ｌｏｇｉｃａｌ―ｔｏ―ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ：Ｌ２Ｐテーブル）を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間の対応関係を管理する。論理アドレスとしては、論理ブロックアドレス（ＬＢＡ）が使用され得る。
コントローラ４は、上述したＮＡＮＤインタフェース１３の他、ホストインタフェース（Ｉ／Ｆ）１１と、ＣＰＵ１２と、直接メモリアクセスコントローラ（ＤＭＡＣ）１４と、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）１５と、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）エンコード／デコード部１６とを含む。これらホストインタフェース１１と、ＣＰＵ１２と、ＮＡＮＤインタフェース１３と、ＤＭＡＣ１４と、ＳＲＡＭ１５と、ＥＣＣエンコード／デコード部１６とは、バス１０を介して相互接続される。
ホストインタフェース１１は、ホスト２との通信を実行するように構成されたホストインタフェース回路である。ホストインタフェース１１は、例えば、ＰＣＩｅコントローラである。あるいは、ＳＳＤ３がネットワークインタフェースコントローラを内蔵する構成である場合には、ホストインタフェース１１は、ネットワークインタフェースコントローラの一部として実現されてもよい。
ホストインタフェース１１は、ＮＶＭｅ規格に準拠してホスト２との通信を実行する。ホストインタフェース１１は、ライトコマンド、リードコマンド等の様々なコマンドをホスト２から受信する。ライトコマンドは、ＳＳＤ３にデータ（ライトデータ）の書き込みを要求するコマンドである。ライトコマンドには、このライトデータが書き込まれるべき論理アドレス（開始ＬＢＡ）と、このライトデータのサイズと、ライトデータが格納されているメモリ１０２（システムメモリ３１）内のアドレスを示すデータポインタ（バッファアドレス）等が含まれる。リードコマンドには、読み出されるべきデータが書き込まれている開始ＬＢＡと、このデータのサイズとが含まれる。
ホスト２は、各コマンドをサブミッションキューに格納する。完了したコマンドのステータスを示すコマンド完了は、コンプリーションキューに、ホストインタフェース１１によって格納される。コマンドとコマンド完了とは、例えばコマンドで指定されたタグによって関連付けられる。
つまり、コントローラ４は、ホストインタフェース１１がサブミッションキューからコマンドをフェッチすることでホスト２からコマンドを受信し、ホストインタフェース１１がコマンド完了をコンプリーションキューに格納することでホスト２にコマンド完了を通知する。
ＮＡＮＤインタフェース１３は、ＣＰＵ１２の制御の下、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたＮＡＮＤコントローラである。ＮＡＮＤ型フラッシュメモリ５が複数のＮＡＮＤ型フラッシュメモリチップ（ＮＡＮＤ型フラッシュメモリダイ）から構成されている場合、ＮＡＮＤインタフェース１３は、複数のチャンネル（Ｃｈ）を介してこれらＮＡＮＤ型フラッシュメモリチップそれぞれと接続されていてもよい。
ＳＲＡＭ１５は、揮発性の記憶領域である。ＳＲＡＭ１５の記憶領域は、ＣＰＵ１２のワークエリア等として使用され得る。
ＤＭＡＣ１４は、ＣＰＵ１２の制御の下、ホスト２のメモリ１０２とＳＲＡＭ１５との間のデータ転送を実行する。
ＥＣＣエンコード／デコード部１６は、ＮＡＮＤ型フラッシュメモリ５にデータをライトすべき時、データ（書き込むべきデータ）をエンコードすることによってこのデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＮＡＮＤ型フラッシュメモリ５からデータがリードされた時、ＥＣＣエンコード／デコード部１６は、リードされたデータに付加されたＥＣＣを使用して、このデータのエラー訂正を行う。
ＣＰＵ１２は、ホストインタフェース１１と、ＮＡＮＤインタフェース１３と、ＤＭＡＣ１４と、ＳＲＡＭ１５と、ＥＣＣエンコード／デコード部１６とを制御するように構成されたプロセッサである。ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭに格納されている制御プログラム（ファームウェア）をＳＲＡＭ１５にロードし、そしてこのファームウェアを実行することによって様々な処理を行う。
ＣＰＵ１２は、ライト制御部２１、およびリード制御部２２として機能することができる。これらライト制御部２１、およびリード制御部２２の各々の一部または全部は、コントローラ４内の専用のハードウェアによって実現されてもよい。
ライト制御部２１は、ホスト２から受信されたライトコマンドに関連付けられたライトデータをＮＡＮＤ型フラッシュメモリ５に書き込むための複数段階の書き込み動作の実行を制御する。ここで実行される複数段階の書き込み動作は、例えば、上述のフォギー・ファイン書き込み動作であってもよい。
リード制御部２２は、ホスト２から受信されたリードコマンドに含まれる論理アドレス（開始ＬＢＡ）に対応する物理記憶位置に格納されているデータを読み出すことをＮＡＮＤ型フラッシュメモリ５に指示し、読み出したデータをホスト２に返すように構成されている。
図２は、フォギー・ファイン書き込み動作を説明するための図である。
ここでは、２つのワード線を往復する場合のフォギー・ファイン書き込み動作を例示する。ブロックＢＬＫ１に対するフォギー・ファイン書き込み動作は以下のように実行される。
（１）まず、４ページ（Ｐ０～Ｐ３）分のライトデータがＮＡＮＤ型フラッシュメモリ５に転送され、ブロックＢＬＫ１内のワード線ＷＬ０に接続された複数のメモリセルに、これら４ページ分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（２）次に、次の４ページ（Ｐ４～Ｐ７）分のライトデータがＮＡＮＤ型フラッシュメモリ５に転送され、ブロックＢＬＫ１内のワード線ＷＬ１に接続された複数のメモリセルに、これら４ページ分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（３）ワード線ＷＬ１に接続された複数のメモリセルにライトデータを書き込むためのフォギー書き込み動作が完了すると、書き込み先のワード線はワード線ＷＬ０に戻り、ワード線ＷＬ０に接続された複数のメモリセルに再度ライトデータを書き込むためのファイン書き込み動作を実行することが可能な状態になる。そして、ワード線ＷＬ０に対するフォギー書き込み動作で使用された４ページ（Ｐ０～Ｐ３）分のライトデータと同じ４ページ分のライトデータがＮＡＮＤ型フラッシュメモリ５に再び転送され、ワード線ＷＬ０に接続された複数のメモリセルにこれら４ページ分のライトデータを再び書き込むためのファイン書き込み動作が実行される。これにより、ワード線ＷＬ０に対するフォギー・ファイン書き込み動作が完了する。この結果、ページＰ０～Ｐ３に対応するデータは、ブロックＢＬＫ１から正しく読み出されることが可能な状態になる。
（４）次に、書き込み先のワード線はワード線ＷＬ２になる。次の４ページ（Ｐ８～Ｐ１１）分のライトデータがＮＡＮＤ型フラッシュメモリ５に転送され、ブロックＢＬＫ１内のワード線ＷＬ２に接続された複数のメモリセルに、これら４ページ分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（５）ワード線ＷＬ２に接続された複数のメモリセルにライトデータを書き込むためのフォギー書き込み動作が完了すると、書き込み先のワード線はワード線ＷＬ１に戻り、ワード線ＷＬ１に接続された複数のメモリセルに再度ライトデータを書き込むためのファイン書き込み動作を実行することが可能な状態になる。そして、ワード線ＷＬ１に対するフォギー書き込み動作で使用された４ページ（Ｐ４～Ｐ７）分のライトデータと同じ４ページ分のライトデータがＮＡＮＤ型フラッシュメモリ５に再び転送され、ワード線ＷＬ１に接続された複数のメモリセルにこれら４ページ分のライトデータを再び書き込むためのファイン書き込み動作が実行される。これにより、ワード線ＷＬ１に対するフォギー・ファイン書き込み動作が完了する。この結果、ページＰ４～Ｐ７に対応するデータは、ブロックＢＬＫ１から正しく読み出されることが可能な状態になる。
（６）次に、書き込み先のワード線はワード線ＷＬ３になる。次の４ページ（Ｐ１２～Ｐ１５）分のライトデータがＮＡＮＤ型フラッシュメモリ５に転送され、ブロックＢＬＫ１内のワード線ＷＬ３に接続された複数のメモリセルに、これら４ページ分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（７）ワード線ＷＬ３に接続された複数のメモリセルにライトデータを書き込むためのフォギー書き込み動作が完了すると、書き込み先のワード線はワード線ＷＬ２に戻り、ワード線ＷＬ２に接続された複数のメモリセルに再度ライトデータを書き込むためのファイン書き込み動作を実行することが可能な状態になる。そして、ワード線ＷＬ２に対するフォギー書き込み動作で使用された４ページ（Ｐ８～Ｐ１１）分のライトデータと同じ４ページ分のライトデータがＮＡＮＤ型フラッシュメモリ５に再び転送され、ワード線ＷＬ２に接続された複数のメモリセルにこれら４ページ分のライトデータを再び書き込むためのファイン書き込み動作が実行される。これにより、ワード線ＷＬ２に対するフォギー・ファイン書き込み動作が完了する。この結果、ページＰ８～Ｐ１１に対応するデータは、ブロックＢＬＫ１から正しく読み出されることが可能な状態になる。
図３は、第１実施形態に係るＳＳＤ３において実行される書き込み制御動作について説明するための図である。
まず、コントローラ４は、ホスト２から一つ以上のライトコマンドを受信する。書き込まれるべきライトデータのサイズの合計がＮＡＮＤ型フラッシュメモリ５の書き込みサイズに達すると、コントローラ４は、システムメモリ３１からライトデータを読み出す（ＮＶＭｅ／ＭＲｄ）。ここで、書き込みサイズは、１つのワード線に接続された複数のメモリセルに格納可能なデータサイズである。そのため、書き込みサイズは、ページサイズに、各メモリセルが格納可能なビット数を乗じることで得られるデータサイズと等しい。言い換えれば、書き込みサイズは、ワード線に接続されているメモリセルの数に各メモリセルが格納可能なビット数を乗じることで得られるデータサイズと等しい。
その後、コントローラ４は、システムメモリ３１から読み出されたライトデータをＮＡＮＤ型フラッシュメモリ５に転送し、書き込み先のワード線に接続された複数のメモリセルにこのライトデータを書き込むためのフォギー書き込み動作の実行をＮＡＮＤ型フラッシュメモリ５に指示する（Ｆｏｇｇｙ）。その後、コントローラ４は、ホスト２のコンプリーションキューに、このライトデータに対応する一つ以上のライトコマンドの各々に対応するコマンド完了を格納する。コマンド完了をコントローラ４から受信したホスト２は、このコマンド完了に対応するライトコマンドに関連付けられているライトデータが格納されているシステムメモリ３１内の記憶領域を他のライトデータの書き込みのために再利用することが可能となる。サブミッションキューを通じてＳＳＤ３に発行されるコマンドにはタイムリミットが設けられていることがあるため、コントローラ４は、フォギー書き込み動作が完了したことに応じて（すなわち、ファイン書き込み動作の完了を待たずに）コマンド完了をホスト２に送信する。
ＳＳＤ３は、ＤＲＡＭなどのライトバッファを持たないため、フォギー書き込み動作で使用したライトデータを、書き込み先のワード線に対するファイン書き込み動作の開始まで維持しておくことができない。そのため、コントローラ４は、システムメモリ３１から読み出したライトデータと同じデータをＨＭＢ３２に書き込む（ＨＭＢ／ＭＷｒ）。このように、コントローラ４がＨＭＢ３２にライトデータを退避するのは、ホスト２によって意図せずこのライトデータが更新されてしまうことを防ぐためである。ホスト２は基本的にはＨＭＢ３２に対する書き込みを行わないので、ＨＭＢ３２にライトデータを退避することにより、意図せずこのライトデータが更新されてしまうことを防ぐことができる。
しばらくして、フォギー書き込み動作が行われた書き込み先のワード線に対するファイン書き込み動作が可能になると、コントローラ４は、ＨＭＢ３２に書き込んだライトデータを再びＨＭＢ３２から読み出す（ＨＭＢ／ＭＲｄ）。
その後、コントローラ４は、ＨＭＢ３２から読み出したデータをＮＡＮＤ型フラッシュメモリ５に再度転送し、書き込み先のワード線に接続された複数のメモリセルにこのライトデータを再び書き込むためのファイン書き込み動作の実行をＮＡＮＤ型フラッシュメモリ５に指示する（Ｆｉｎｅ）。
このように、第１実施形態では、ＳＳＤ３の内部にライトバッファを持たない構成であっても、ＨＭＢ３２を使用することで、ＱＬＣ－フラッシュメモリに対する複数段階の書き込み動作を実行することができる。
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態に係るＳＳＤ３は、ホスト２のメモリ１０２とＳＳＤ３との間で同じライトデータを転送することが必要とされる回数を低減できるように構成されている。第２実施形態に係るＳＳＤ３のハードウェア構成は、図１に示した第１実施形態に係るＳＳＤ３の構成と同様である。第２実施形態では、ホスト２からＳＳＤ３に対して、第１実施形態で使用されたライトコマンドに代わって、リクエストフラグを使用することによってライト要求を通知する。第２実施形態では、図１で説明したライト制御部２１は、ホスト２からのライトコマンドに基づいて書き込み動作を制御するのではなく、ホスト２によってＨＭＢ３２にセットされる各リクエストフラグに基づいてデータ書き込み動作を制御する。
さらに、第２実施形態では、ライトデータは、システムメモリ３１ではなく、ＨＭＢ３２にホスト２によって格納される。よって、ライト制御部２１は、第１段階の書き込み動作の実行のためにＨＭＢ３２からライトデータを取得する。第１段階の書き込み動作が完了しても、ライト制御部２１は、このライトデータをＨＭＢ３２に退避する必要は無い。第１段階の書き込み動作が行われたワード線に対する第２段階の書き込み動作が可能になると、ライト制御部２１は、このワード線に対する第１段階の書き込み動作で使用したライトデータをＨＭＢ３２から再び取得する。
なお、図１で説明したリード制御部２２は、第１実施形態と同様に、ホスト２からのリードコマンドに基づいてデータ読み出し動作を制御する。
第２実施形態に係るＳＳＤ３においては、コントローラ４がホストメモリバッファを使用するための機能をサポートしているか否かを確認するためのコマンド（ｉｄｅｎｔｙｆｙ コマンド）をホスト２から受信すると、コントローラ４は、ホストメモリバッファを使用するための機能をサポートしていることと、ホスト２にＨＭＢ３２へのデータの書き込みを許可することと、をホスト２に通知する。
ホスト２は、ホスト２がＨＭＢ３２にデータを書き込むことをＳＳＤ３が許可している場合、ライトデータを、システムメモリ３１ではなく、ＨＭＢ３２に格納する。さらに、ホスト２は、リクエストフラグをＨＭＢ３２にセットすることによってライト要求をＳＳＤ３に通知する。このように、第２実施形態に係るＳＳＤ３においては、ＨＭＢ３２はＳＳＤ３に専用の記憶領域ではなく、ホスト２による書き込みが許可された記憶領域として使用される。リクエストフラグの詳細については図５を参照して後述する。
図４は、第２実施形態に係るＳＳＤ３において実行される書き込み制御動作について説明するための図である。
まず、各々がリクエストフラグによって指定される一つ以上のライト要求に関連付けられた一つ以上のライトデータのサイズの合計がＮＡＮＤ型フラッシュメモリ５の書き込みサイズ（４ページ分のサイズ）に達すると、コントローラ４は、ＨＭＢ３２からこれら一つ以上のライトデータを読み出す（ＨＭＢ／ＭＲｄ）。そして、コントローラ４は、読み出した一つ以上のライトデータを含む、４ページ分のサイズを有するライトデータを、ＮＡＮＤ型フラッシュメモリ５に転送し、書き込み対象のワード線に接続された複数のメモリセルにこの４ページ分のサイズを有するライトデータを書き込むためのフォギー書き込み動作の実行をＮＡＮＤ型フラッシュメモリ５に指示する。
このワード線に対するファイン書き込み動作が可能になると、コントローラ４は、このワード線に対するフォギー書き込み動作で使用したライトデータと同じライトデータを再びＨＭＢ３２から読み出す（ＨＭＢ／ＭＲｄ）。
その後、コントローラ４は、ＨＭＢ３２から読み出したライトデータをＮＡＮＤ型フラッシュメモリ５に再度転送し、このワード線に接続された複数のメモリセルにこのライトデータを再び書き込むためのファイン書き込み動作の実行をＮＡＮＤ型フラッシュメモリ５に指示する。
このように、第２実施形態では、ライトデータをホスト２のＨＭＢ３２に退避する動作を必要としない。そのため、第１実施形態と比較して、ホスト２とＳＳＤ３との間で同じライトデータが送受信される回数を減らすことが出来る。
よって、ホスト２とＳＳＤ３との間のライトデータの転送のために消費されるホスト２とＳＳＤ３との間のバス帯域を、第１実施形態と比べて削減すること可能となる。これにより、消費されるバス帯域の増加に伴って生じるＳＳＤ３の消費電力の増大およびＳＳＤ３のパフォーマンスの低下を防ぐことができる。
図５は、ホスト２によってＨＭＢ３２に配置されるリクエストフラグテーブルおよびアドレス／サイズテーブルの各々の構成例を示す図である。
ホスト２は、コントローラ４がホストメモリバッファを使用するための機能をサポートしているか否かの確認するためのコマンド（ｉｄｅｎｔｙｆｙ コマンド）をＳＳＤ３に送信して、コントローラ４がホストメモリバッファを使用するための機能をサポートしているか否か、およびＨＭＢ３２にデータを書き込むことがＳＳＤ３によって許可されていることを確認する。コントローラ４がホストメモリバッファを使用するための機能をサポートしており、且つ、ＨＭＢ３２にデータを書き込むことがＳＳＤ３によって許可されている場合、ホスト２は、メモリ１０２の一部をＨＭＢ３２として割り当て、さらに、図５に示すように、このＨＭＢ３２に、リクエストフラグテーブル４１と、アドレス／サイズテーブル４２とを配置する。
リクエストフラグテーブル４１は、ホスト２からＳＳＤ３への各ライトコマンドの発行およびＳＳＤ３からホスト２へのコマンド完了の通知と同様のメカニズムを、ＨＭＢ３２を使用して実現するために使用される。
リクエストフラグテーブル４１は、複数のリクエストフラグを含む。リクエストフラグテーブル４１は、例えば３２個のリクエストフラグを含む。複数のリクエストフラグの各々は、第１の値または第２の値のいずれか一方に設定される。以下では、第１の値が「１」であり、第２の値が「０」である場合を例示する。
複数のリクエストフラグの各々は「１」あるいは「０」を表す１ビットで構成されている。第１の値（「１」）にセットされたリクエストフラグは、ＳＳＤ３に対してデータの書き込みを要求するライト要求として使用される。つまり、「１」を示すリクエストフラグは、ＳＳＤ３に対してデータの書き込みを要求する。
第２の値（「０」）にセットされたリクエストフラグは、このリクエストフラグによって指定されたライト要求の処理が完了したことを示す。つまり、「０」を示すリクエストフラグは、このリクエストフラグによって指定されたライト要求に関連付けられたライトデータが格納されているＨＭＢ３２内の領域が、新たなライトデータの書き込みに利用可能であることを示す。
複数のリクエストフラグの各々を「１」にセットする動作はホスト２によって実行される。「１」の状態のリクエストフラグは、ライト要求が生成されている状態（ｒｅｑ）であることを表す。複数のリクエストフラグの各々を「０」にリセットする動作はコントローラ４によって実行される。「０」の状態のリクエストフラグは、ライト要求が完了している状態（ｃｍｐ）であることを表す。なお、各リクエストフラグの初期値は「０」である。
図５では、リクエストフラグテーブル４１が、３２個のリクエストフラグｆ１～ｆ３２に対応する３２ビットのビット長を有するビットマップデータを含む場合が例示されている。ホスト２は、リクエストフラグテーブル４１のリクエストフラグｆ１～ｆ３２を使用することによって、同時に３２個のライト要求をＳＳＤ３に通知することができる。
アドレス／サイズテーブル４２は、３２個のリクエストフラグｆ１～ｆ３２と一対一で対応する３２個のエントリを含む。アドレス／サイズテーブル４２が配置されているＨＭＢ３２内の領域は、リクエストフラグテーブル４１が配置されているＨＭＢ３２内の領域と連続していてもよい。
図５では、リクエストフラグテーブル４１が配置されているＨＭＢ３２内の位置を示すアドレス（開始アドレス）は、「テーブルアドレス」として表されている。「テーブルアドレス」にリクエストフラグテーブル４１のサイズを加えることによって、ＨＭＢ３２内のアドレス／サイズテーブル４２の位置を示すアドレスが得られる。アドレス／サイズテーブル４２内の３２個のエントリは互いに同じサイズを有している。
アドレス／サイズテーブル４２に含まれる３２個のエントリの各々は、このエントリに対応するリクエストフラグによって指定されるライト要求に関連付けられたライトデータが格納されているＨＭＢ３２内のアドレスと、このライトデータのサイズを示すサイズ情報とを格納するために使用される。
３２個のエントリの各々は、このエントリに対応するリクエストフラグによって指定されるライト要求に含まれる他のパラメータを示す情報（＋α）を格納するためにも使用され得る。情報（＋α）の例としては、ライトデータが書き込まれるべきＳＳＤ３の論理アドレス空間内の最初の論理アドレス（開始ＬＢＡ）が挙げられる。
リクエストフラグテーブル４１と、アドレス／サイズテーブル４２とをＨＭＢ３２に配置した後に、ホスト２は、リクエストフラグテーブル４１内の３２個のリクエストフラグｆ１～ｆ３２の各々を、初期値（「０」）にリセットする。リクエストフラグｆ１～ｆ３２の全てが「０」であることは、ＳＳＤ３への書き込みが完了していないライトデータがＨＭＢ３２に存在しないことを示す。
したがって、リクエストフラグｆ１～ｆ３２の全てが「０」である状態は、リクエストフラグテーブル４１およびアドレス／サイズテーブル４２以外のＨＭＢ３２内の任意の領域に、ホスト２が、ＳＳＤ３に書き込むべきデータ（ライトデータ）を書き込むことが可能な状態であることを示す。
リクエストフラグテーブル４１内の３２個のリクエストフラグｆ１～ｆ３２の各々を「０」にリセットした後、ホスト２は、リクエストフラグテーブル４１が配置されているＨＭＢ３２内の位置を示すアドレス（テーブルアドレス）と、リクエストフラグテーブル４１のサイズとをＳＳＤ３に通知する。ＳＳＤ３は、リクエストフラグテーブル４１のアドレスとリクエストフラグテーブル４１のサイズとが知らされることで、リクエストフラグテーブル４１と、このリクエストフラグテーブル４１に後続するアドレス／サイズテーブル４２とにアクセスすることが可能になる。
つまり、ＳＳＤ３のコントローラ４は、リクエストフラグテーブル４１のアドレスとリクエストフラグテーブル４１のサイズとに基づいてＨＭＢ３２にリードアクセスすることで、３２個のリクエストフラグｆ１～ｆ３２をＨＭＢ３２から取得することができる。
また、コントローラ４は、リクエストフラグテーブル４１のアドレスおよびサイズから、ＨＭＢ３２内のアドレス／サイズテーブル４２の位置を示すアドレス、およびアドレス／サイズテーブル４２内の個々のエントリのアドレスを特定できる。よって、コントローラ４は、「１」にセットされたリクエストフラグに関連付けられたライトデータが格納されているＨＭＢ３２内の位置を示すアドレスと、このライトデータのサイズを示すサイズ情報とを、アドレス／サイズテーブル４２から取得することができる。
「１」にセットされたリクエストフラグに関連付けられたライトデータをＮＡＮＤ型フラッシュメモリ５に書き込む動作（フォギー書き込み動作とファイン書き込み動作の双方）が完了すると、コントローラ４は、このリクエストフラグを「０」にリセットする。
さらに、ホスト２も同様に、これらリクエストフラグテーブル４１と、アドレス／サイズテーブル４２とを参照することで、ＨＭＢ３２におけるいずれの記憶領域のそれぞれがライトデータの格納のために使用中であるか、あるいは新たなライトデータの格納に利用可能であるかを判別することができる。つまり、ホスト２は、リクエストフラグテーブル４１と、アドレス／サイズテーブル４２とを参照することで、新たなライトデータの書き込みに利用可能なＨＭＢ３２内の領域（フリー領域）を特定することができる。
このように、第２実施形態では、第１実施形態と異なり、ホスト２もリクエストフラグテーブル４１およびアドレス／サイズテーブル４２を参照することで、データの書き込みに利用可能なＨＭＢ３２内の個々の領域を特定することができる。そのため、ホスト２は、ＳＳＤ３に書き込むべきライトデータをＨＭＢ３２に配置することができる。
ホスト２は、ＮＡＮＤ型フラッシュメモリ５へのライトデータの書き込みを要求するライト要求を発行するために、まず、ライト要求に関連付けられたライトデータをＨＭＢ３２に格納する。
そして、ホスト２は、ライトデータが格納されたＨＭＢ３２内の位置を示すアドレスと、ライトデータのデータサイズとを、ｃｍｐを示す状態にセットされているリクエストフラグ（「０」にセットされているリクエストフラグ）から選択された任意のリクエストフラグに対応するアドレス／サイズテーブル４２内のエントリに格納する。その後、ホスト２は、選択したリクエストフラグを、ｒｅｑを示す状態にセットする。すなわち、ホスト２は、そのリクエストフラグを「１」にセットする。
例えば、あるライト要求に関連付けられているライトデータＤ１がＨＭＢ３２内のアドレス０ｘＸＸＸＸにホスト２によって書き込まれた場合、ｃｍｐを示す状態にセットされているあるリクエストフラグ（ここでは、リクエストフラグｆ１）に対応するアドレス／サイズテーブル４２のエントリ（ここでは、エントリ１）には、アドレス０ｘＸＸＸＸと、ライトデータＤ１のサイズＪを示すサイズ情報とがホスト２によって書き込まれる。そして、リクエストフラグｆ１がホスト２によってｒｅｑを示す状態にセットされる。
また、あるライト要求に関連付けられているライトデータＤ２がＨＭＢ３２内のアドレス０ｘＹＹＹＹにホスト２によって書き込まれた場合、「０」（ｃｍｐ）を示す状態にセットされているあるリクエストフラグ（ここでは、リクエストフラグｆ２）に対応するアドレス／サイズテーブル４２のエントリ（ここでは、エントリ２）には、アドレス０ｘＹＹＹＹと、ライトデータＤ２のサイズＫを示すサイズ情報とがホスト２によって書き込まれる。そして、リクエストフラグｆ２がホスト２によってｒｅｑを示す状態にセットされる。
また、あるライト要求に関連付けられているライトデータＤ３２がＨＭＢ３２内のアドレス０ｘＺＺＺＺにホスト２によって書き込まれた場合、ｃｍｐを示す状態にセットされているあるリクエストフラグ（ここでは、リクエストフラグｆ３２）に対応するアドレス／サイズテーブル４２のエントリ（ここでは、エントリ３２）には、アドレス０ｘＺＺＺＺと、ライトデータＤ３２のサイズＬを示すサイズ情報とがホスト２によって書き込まれる。そして、リクエストフラグｆ３２がホスト２によってｒｅｑを示す状態にセットされる。
コントローラ４は、リクエストフラグテーブル４１を参照することでリクエストフラグそれぞれの状態を判定する。コントローラ４は、一つ以上のリクエストフラグがｒｅｑを示す状態にセットされたことに応じて、ホスト２によってライト要求が生成されていることを検知する。ｒｅｑを示す一つ以上のリクエストフラグに関連付けられたライトデータの書き込み（フォギー書き込み動作とファイン書き込み動作の双方）が完了すると、コントローラ４は、このリクエストフラグをｃｍｐを示す状態に設定する。これにより、コントローラ４は、リクエストフラグをリセットする。
次に、第２実施形態に係るＳＳＤ３において実行される複数段階の書き込み動作の詳細について説明する。
図６Ａは、第２実施形態に係るＳＳＤ３において実行される書き込み制御動作の詳細について説明するための図である。
まず、ホスト２は、リクエストフラグｆ１に対応するライト要求ｒｅｑ１に関連付けられたライトデータ，リクエストフラグｆ２に対応するライト要求ｒｅｑ２に関連付けられたライトデータ、およびリクエストフラグｆ１１に対応するライト要求ｒｅｑ１１に関連付けられたライトデータをＨＭＢ３２に格納し、アドレス／サイズテーブル４２内の３つのエントリにこれら３つのライトデータのアドレス、およびサイズ情報などを格納する（ｓｅｔ ａｄｄｒ／ｓｉｚｅ／ｄａｔａ）。
エントリ１には、リクエストフラグｆ１に対応するライト要求ｒｅｑ１に関連付けられたライトデータが格納されているＨＭＢ３２内のアドレス（０ｘＡＡＡＡ）と、そのライトデータのサイズ（３２ＫｉＢ）を示すサイズ情報とが格納されている。エントリ２には、リクエストフラグｆ２に対応するライト要求ｒｅｑ２に関連付けられたライトデータが格納されているＨＭＢ３２内のアドレス（０ｘＢＢＢＢ）と、そのライトデータのサイズ（１６ＫｉＢ）を示すサイズ情報とが格納されている。エントリ１１には、リクエストフラグｆ１１に対応するライト要求ｒｅｑ１１に関連付けられたライトデータが格納されているＨＭＢ３２内のアドレス（０ｘＣＣＣＣ）と、そのライトデータのサイズ（１６ＫｉＢ）を示すサイズ情報とが格納されている。
そして、ホスト２は、ライト要求ｒｅｑ１、ライト要求ｒｅｑ２、ライト要求ｒｅｑ１１が生成されたことをコントローラ４に通知するために、リクエストフラグｆ１，リクエストフラグｆ２、およびリクエストフラグｆ１１のそれぞれを、ｒｅｑを示す状態（「１」）に設定する（ｓｅｔ ｒｅｑ）。
コントローラ４は、リクエストフラグテーブル４１を参照し、ｒｅｑにセットされているリクエストフラグが存在するか否かを確認する（ｃｈｅｃｋ ｆｌａｇ）。そして、コントローラ４は、ｒｅｑにセットされているリクエストフラグのそれぞれに対応するアドレス／サイズテーブル４２のエントリのそれぞれを参照することで、そのリクエストフラグに対応するライトデータが格納されているＨＭＢ３２内のアドレスおよびこのライトデータのサイズ情報等を取得する（ｇｅｔ ａｄｄｒ／ｓｉｚｅ）。これらの動作（ｃｈｅｃｋ ｆｌａｇ、ｇｅｔ ａｄｄｒ／ｓｉｚｅ）では、コントローラ４は、ＨＭＢ３２から各テーブルの情報を読み出す（ＨＭＢ／ＭＲｄ１）。
ここでは、リクエストフラグｆ１、リクエストフラグｆ２、およびリクエストフラグｆ１１のそれぞれが、ｒｅｑを示す状態にセットされているので、コントローラ４は、エントリ１、エントリ２、およびエントリ１１のそれぞれに格納されている情報をＨＭＢ３２から取得する。
ここで、ＮＡＮＤ型フラッシュメモリ５の書き込みサイズが６４ＫｉＢである場合を想定する。コントローラ４は、アドレス／サイズテーブル４２から取得した各ライトデータのサイズ情報から、これらライトデータのサイズの合計が６４ＫｉＢ以上であるか否かを判定する。リクエストフラグｆ１、リクエストフラグｆ２、およびリクエストフラグｆ１１に対応する３つのライトデータのサイズの合計は６４ＫｉＢであるので、コントローラ４は、ＨＭＢ３２から、これらライトデータを読み出す（ｒｅａｄ ｗｒｉｔｅ ｄａｔａ、ＨＭＢ／ＭＲｄ２）。そして、コントローラ４は、読み出したライトデータをＮＡＮＤ型フラッシュメモリ５へ転送し、書き込み先である第１のワード線に接続された複数のメモリセルにこれらライトデータを書き込むためのフォギー書き込み動作の実行をＮＡＮＤ型フラッシュメモリ５に指示する（Ｆｏｇｇｙ）。
フォギー書き込み動作が完了しても、コントローラ４は、リクエストフラグｆ１，リクエストフラグｆ２、およびリクエストフラグｆ１１の各々をｒｅｑ（「１」）に維持するために、リクエストフラグテーブル４１の更新は実行しない。
しばらくして、第１のワード線に対するファイン書き込み動作が実行可能になると、コントローラ４は、ＨＭＢ３２からこのライトデータを再び読み出す（ｒｅａｄ ｗｒｉｔｅ ｄａｔａ、ＨＭＢ／ＭＲｄ３）。ここで、第１のワード線に隣接する第２のワード線に対するフォギー書き込み動作が完了したことに応じて、コントローラ４は、第１のワード線に対するファイン書き込み動作が実行可能になったことを判定してもよい。また、このとき読み出されるライトデータは、先の第１のワード線に対するフォギー書き込み動作のために読み出されたライトデータと同じデータである。
そして、コントローラ４は、ＨＭＢ３２から読み出したライトデータをＮＡＮＤ型フラッシュメモリ５へ転送し、第１のワード線に接続された複数のメモリセルにこのライトデータを再び書き込むためのファイン書き込み動作の実行をＮＡＮＤ型フラッシュメモリ５に指示する（Ｆｉｎｅ）。
ファイン書き込み動作が完了すると、コントローラ４は、書き込みが完了したライト要求に対応するリクエストフラグを「０」にリセットし、ｃｍｐを示す状態にする（ＨＭＢ／ＭＷｒ、ｓｅｔ ｃｍｐ）。具体的には、コントローラ４は、リクエストフラグｆ１、リクエストフラグｆ２、およびリクエストフラグｆ１１の各々を、ｃｍｐを示す状態（「０」）にすることで、これらのリクエストフラグの各々を初期状態にリセットする。
図６Ｂは、第２実施形態に係るＳＳＤ３おいて実行される、ホストメモリバッファ３２内のリクエストフラグテーブル４１を更新する動作について説明するための図である。
コントローラ４は、リクエストフラグテーブル４１にライトアクセスすることで、リクエストフラグｆ１、リクエストフラグｆ２、およびリクエストフラグｆ１１のそれぞれを、ｃｍｐを示す状態にリセットする。
リクエストフラグｆ１、リクエストフラグｆ２、およびリクエストフラグｆ１１のそれぞれがｃｍｐを示す状態にリセットされると、これらリクエストフラグの各々に関連付けられたライトデータが格納されているＨＭＢ３２内の領域は新たなライトデータを格納可能なフリー領域となる。
図７は、第２実施形態に係るＳＳＤ３およびホスト２において実行される、ホストメモリバッファの初期化処理を示すシーケンス図である。
まず、ホスト２は、ＳＳＤ３に対してｉｄｅｎｔｉｆｙコマンドを送信して、ホストメモリバッファを使用するための機能をＳＳＤ３がサポートしているか否かを確認する（ステップＳ１０１）。
ｉｄｅｎｔｉｆｙコマンドをホスト２から受信すると、ＳＳＤ３のコントローラ４は、ホストメモリバッファを使用するための機能をＳＳＤ３がサポートしていることと、作成されるべきＨＭＢ３２のサイズと、ホスト２がＨＭＢ３２にデータを書き込むことが可能であること（書き込み許可）とを、ホスト２に通知する（ステップＳ１０２）。ホスト２にＨＭＢ３２へのデータの書き込みを許可することを示す情報は、ホスト２が読み出し可能なコントローラ４内の特定のレジスタに格納され得る。ホスト２は、このレジスタからこの情報をリードすることによって、ＨＭＢ３２へのデータの書き込みが許可されているか否かを判定することができる。
ステップＳ１０２でＳＳＤ３から上述の通知を受信すると、ホスト２は、ＳＳＤ３が使用可能な記憶領域であるＨＭＢ３２として、メモリ１０２の記憶領域の一部を割り当てる（ステップＳ１０３）。ここで、割り当てられるＨＭＢ３２のサイズは、ステップＳ１０２においてＳＳＤ３によって指定されたサイズに基づいて決定される。
さらに、ＨＭＢ３２への書き込み許可を受信していた場合、ホスト２は、ＨＭＢ３２上にリクエストフラグテーブル４１と、アドレス／サイズテーブル４２とを配置し、リクエストフラグテーブル４１内の複数のリクエストフラグそれぞれを初期状態である「０」、すなわちｃｍｐを示す状態にリセットする（ステップＳ１０４）。
ホスト２は、メモリ１０２内のＨＭＢ３２の位置を示す開始アドレスと、ＨＭＢ３２のサイズと、ＨＭＢ３２内のリクエストフラグテーブル４１の位置を示す開始アドレスと、リクエストフラグテーブル４１のサイズとをＳＳＤ３に通知する（ステップＳ１０５）。ＳＳＤ３は、通知されたリクエストフラグテーブル４１のサイズから、リクエストフラグテーブル４１によって管理されているリクエストフラグの数を認識する。
図８は、第２実施形態に係るＳＳＤ３において実行されるフォギー・ファイン書き込み動作を示すシーケンス図である。
まず、ホスト２は、ライト要求を生成するためのライトリクエスト処理を実行する（ステップＳ２０１）。ホスト２は、生成すべきライト要求に関連付けられたライトデータをＨＭＢ３２に格納し、そのライトデータが格納されているＨＭＢ３２内の位置を示すアドレスと、そのライトデータのサイズとをアドレス／サイズテーブル４２のエントリに格納する（ｓｅｔ ａｄｄｒ／ｓｉｚｅ／ｄａｔａ）。そして、ホスト２は、ライト要求に対応するリクエストフラグを「１」、すなわちｒｅｑを示す状態にセットする（ｓｅｔ ｒｅｑ）。
ＳＳＤ３のコントローラ４は、ＨＭＢ３２からリクエストフラグテーブル４１をリードし、リクエストフラグそれぞれの状態をチェックする（ステップＳ２０２）。コントローラ４がリクエストフラグテーブル４１をチェックする動作は、周期的に実行されてもよいし、あるいは、チェックするタイミングを決定するためのアルゴリズムが用意されていてもよい。あるいは、ホスト２が一つ以上のリクエストフラグを新たに「１」にセットした場合に、ホスト２が、新たなライト要求がリクエストフラグテーブル４１に設定されたことを示す情報をコントローラ４内の特定のレジスタに格納してもよい。この情報がこの特定のレジスタに格納されたことに応じて、コントローラ４がリクエストフラグテーブル４１をチェックする動作を実行してもよい。
コントローラ４は、ｒｅｑを示すリクエストフラグが存在する場合、そのリクエストフラグに対応するアドレス／サイズテーブル４２のエントリを参照することで、そのリクエストフラグに対応するライトデータの情報を取得する。
さらに、ｒｅｑを示す一つ以上のリクエストフラグに関連付けられた一つ以上のライトデータのサイズの合計がＮＡＮＤ型フラッシュメモリ５の書き込みサイズ（６４ＫｉＢ）以上になると、ＳＳＤ３のコントローラ４は、６４ＫｉＢのサイズを有するライトデータをＨＭＢ３２から取得し、取得したライトデータをＮＡＮＤ型フラッシュメモリ５へ転送し、書き込み先のあるワード線に接続された複数のメモリセルにライトデータを書き込むためのフォギー書き込み動作の実行をＮＡＮＤ型フラッシュメモリ５に指示する（ステップＳ２０３）。
しばらくして、ステップＳ２０３でフォギー書き込みが実行されたあるワード線に対するファイン書き込み動作が実行可能になると、ＳＳＤ３のコントローラ４は、ＨＭＢ３２からこのライトデータを取得し、ＮＡＮＤ型フラッシュメモリ５へライトデータを再び転送し、フォギー書き込みが実行されたこのワード線に接続されている複数のメモリセルにこのライトデータを再び書き込むためのファイン書き込み動作の実行をＮＡＮＤ型フラッシュメモリ５に指示する（ステップＳ２０４）。
ＳＳＤ３のコントローラ４は、ファイン書き込み動作が完了したライト要求の各々に関連付けられているリクエストフラグを「０」、すなわちｃｍｐを示す状態にリセットする（ステップＳ２０５）。
ホスト２は、あるリクエストフラグがリセットされると、そのリクエストフラグに関連付けられていたライトデータが格納されていたＨＭＢ３２上の記憶領域を新たなライトデータの格納のために再利用する（ステップＳ２０６）。
図９は、第２実施形態に係るＳＳＤ３およびホスト２において実行される、ライトリクエスト処理の手順を示すフローチャートである。
ホスト２は、リクエストフラグテーブル４１と、アドレス／サイズテーブル４２とを参照することで、ＨＭＢ３２内のフリー領域それぞれを特定し、ライトデータをＨＭＢ３２内のあるフリー領域に格納する（ステップＳ３０１）。
そして、ホスト２は、リセットされているリクエストフラグのうちの一つのリクエストフラグを選択し、ライトデータが格納されたＨＭＢ３２内の位置を示す開始アドレスと、このライトデータのサイズ情報とを、選択したリクエストフラグに対応するアドレス／サイズテーブル４２内のエントリに格納する（ステップＳ３０２）。ホスト２は、開始アドレスと、サイズ情報とに加え、ライトデータが書き込まれるべきＳＳＤ３の論理アドレス空間内の最初の論理アドレス（開始ＬＢＡ）などを、選択したリクエストフラグに対応するアドレス／サイズテーブル４２内のエントリに格納してもよい。
そして、ホスト２は、選択したリクエストフラグを「１」にセットする（ステップＳ３０３）。「１」にセットされたリクエストフラグは、ｒｅｑを示す。
図１０は、第２実施形態に係るＳＳＤ３において実行される、リクエストフラグテーブル４１のチェック処理の手順を示すフローチャートである。
コントローラ４は、リクエストフラグのチェックを実行する（ステップＳ４０１）。コントローラ４は、ＨＭＢ３２にアクセスし、リクエストフラグテーブル４１を参照する。コントローラ４は、リクエストフラグテーブル４１から取得したビットマップデータ（複数のリクエストフラグ）から各リクエストフラグが示す状態をチェックする。
コントローラ４は、「１」にセットされているリクエストフラグが存在するか否かを判定する（ステップＳ４０２）。つまり、コントローラ４は、ステップＳ４０１で取得したリクエストフラグテーブル４１の情報から、リクエストフラグの中にｒｅｑを示すリクエストフラグが存在するか否かを判定する。
「１」にセットされているリクエストフラグが存在している場合（ステップＳ４０２でＹｅｓ）、コントローラ４は、「１」にセットされているリクエストフラグ毎に、そのリクエストフラグに対応するライトデータのアドレスおよびサイズ情報を、アドレス／サイズテーブル４２のエントリから取得する（ステップＳ４０３）。
「１」にセットされているリクエストフラグが存在していない場合（ステップＳ４０２でＮｏ）、コントローラ４は、リクエストフラグのチェックを終了する。
図１１は、第２実施形態に係るＳＳＤ３において実行される、フォギー書き込み動作を制御するための書き込み制御動作の手順を示すフローチャートである。
コントローラ４は、「１」にセットされた一つ以上のリクエストフラグのそれぞれに対応するライトデータのサイズの合計が書き込みサイズに達しているか否かを判定する（ステップＳ５０１）。コントローラ４は、アドレス／サイズテーブル４２から取得した各ライトデータのサイズ情報に基づいて、ライトデータのサイズの合計を取得する。そして、コントローラ４は、フォギー書き込み動作が実行可能となる書き込みサイズにライトデータのサイズの合計が達しているか否かを判定する。
ライトデータのサイズの合計が書き込みサイズに達していた場合（ステップＳ５０１でＹｅｓ）、コントローラ４は、これらライトデータをＨＭＢ３２から読み出す（ステップＳ５０２）。コントローラ４は、ライトデータが格納されている記憶領域を示すアドレスおよびサイズ情報をアドレス／サイズテーブル４２からあらかじめ取得していてもよい。
コントローラ４は、ライトデータをＮＡＮＤ型フラッシュメモリ５に転送し、ＮＡＮＤ型フラッシュメモリ５にフォギー書き込み動作の実行を指示する（ステップＳ５０３）。ここで、コントローラ４は、書き込み先の第１のワード線を指定して、ＮＡＮＤ型フラッシュメモリ５にフォギー書き込み動作の実行を指示する。そして、ＮＡＮＤ型フラッシュメモリ５は、第１のワード線にライトデータを書き込むフォギー書き込み動作を実行する。
ライトデータのサイズの合計が書き込みサイズに達していない場合（ステップＳ５０１でＮｏ）、コントローラ４は、フォギー書き込み制御動作を終了する。
図１２は、第２実施形態に係るＳＳＤ３において実行される、ファイン書き込み動作を制御するための書き込み制御動作の手順を示すフローチャートである。
ここでは、ステップＳ５０３でのフォギー書き込み動作においてライトデータが書き込まれた第１のワード線に対するファイン書き込み動作を制御するための書き込み制御動作に着目して説明する。
コントローラ４は、第１のワード線に対するファイン書き込み動作が実行可能になったか否かを判定する（ステップＳ６０１）。コントローラ４は、一度フォギー書き込み動作が実行された第１のワード線に隣接する第２のワード線に対するフォギー書き込み動作が完了した場合に、第１のワード線に対するファイン書き込み動作が実行可能であると判定してもよい。
第１のワード線に対するファイン書き込み動作が実行可能である場合（ステップＳ６０１でＹｅｓ）、コントローラ４は、第１のワード線に対するフォギー書き込み動作で使用したライトデータをＨＭＢ３２から再び読み出す（ステップＳ６０２）。つまり、ＨＭＢ３２から読み出されるライトデータは、一度フォギー書き込み動作が実行されたライトデータと同じデータである。
コントローラ４は、このライトデータをＮＡＮＤ型フラッシュメモリ５に転送し、ＮＡＮＤ型フラッシュメモリ５にファイン書き込み動作の実行を指示する（ステップＳ６０３）。
コントローラ４は、ファイン書き込み動作が完了したライトデータに対応するリクエストフラグを「０」にリセットする（ステップＳ６０４）。コントローラ４は、リクエストフラグをリセットすることで、ホスト２にファイン書き込み動作が完了したことを通知する。ホスト２は、リクエストフラグがリセットされたことで、ファイン書き込み動作が実行されたライトデータをＨＭＢ３２に保持しておく必要がなくなったことを判別する。
ファイン書き込み動作が可能ではない場合（ステップＳ６０１でＮｏ）、コントローラ４は、ファイン書き込み制御動作を終了する。
以上説明したように、第２実施形態によれば、コントローラ４は、ＮＶＭｅ規格によって規定されているＨＭＢ３２上のリクエストフラグテーブル４１に含まれる複数のリクエストフラグのうちの一つ以上のリクエストフラグが、ＳＳＤ３に対してデータの書き込みを要求する「１」にホスト２によってセットされたことに応じてライト要求が発行されたことを検出する。
「１」にセットされている一つ以上のリクエストフラグのそれぞれに関連付けられたライトデータのサイズの合計が書き込みサイズに達した場合、コントローラ４は、ＨＭＢ３２からこれらライトデータを読み出す。このとき、コントローラ４は、「１」にセットされているリクエストフラグのそれぞれに対応するアドレス／サイズテーブル４２のエントリのそれぞれからそのリクエストフラグに関連付けられたライトデータが格納されているアドレスおよびライトデータのサイズ情報を取得する。コントローラ４は、読み出したライトデータをＮＡＮＤ型フラッシュメモリ５に転送し、書き込み先ワード線に接続された複数のメモリセルにライトデータを書き込むための第１段階の書き込み動作の実行をＮＡＮＤ型フラッシュメモリ５に指示する。
この書き込み先ワード線に対する第２段階の書き込み動作の実行が可能になった場合、コントローラ４は、この書き込み先ワード線に対する第１段階の書き込み動作で使用したライトデータをＨＭＢ３２から再び読み出す。コントローラ４は、読み出したライトデータをＮＡＮＤ型フラッシュメモリ５に再び転送し、書き込み先ワード線に接続された複数のメモリセルにライトデータを再び書き込むための第２段階の書き込み動作の実行をＮＡＮＤ型フラッシュメモリ５に指示する。
ＮＡＮＤ型フラッシュメモリ５は、第１段階の書き込み動作では、書き込み対象のワードラインに接続された複数のメモリセルの各々の閾値電圧を目的の閾値電圧分布の精度よりも粗い精度で設定し、第２段階の書き込み動作では、これらメモリセルの各々の閾値電圧が目的の閾値電圧分布の精度になるように、これらメモリセルの各々の閾値電圧を設定する。
ＳＳＤ３は、ファイン書き込み動作が完了したことに応じて、ＨＭＢ３２にアクセスし、第２段階の書き込み動作が完了したライトデータに対応するリクエストフラグそれぞれを、「０」にリセットする。これにより、「０」に設定された各リクエストフラグに対応するライトデータが格納されているＨＭＢ３２内の領域は、ホスト２から見て、新たなライトデータを格納するために利用可能な状態になる。
したがって、ホスト２は、各リクエストフラグを参照することで、各ライト要求に関連付けられるライトデータが格納されているＨＭＢ３２内の領域毎に、当該領域がライトデータの格納のために使用中の領域であるか、あるいは新たなライトデータの格納に利用可能なフリー領域であるかを判別することができる。換言すれば、ホスト２は、ＨＭＢ３２の記憶領域のうち、ＳＳＤ３によって使用されている各部分（使用中の領域）と、ＳＳＤ３によって使用されていない他の部分（フリー領域）とを容易に特定することが可能となる。ＳＳＤ３によって使用されていないＨＭＢ３２内のフリー領域は、ホスト２が新たなライトデータの格納のために使用することができる。
また、各ライト要求に関連付けられるライトデータが格納されているＨＭＢ３２内の領域は、このライトデータのサイズと同じサイズを有している。このため、たとえ一つのライト要求に関連付けられるライトデータのサイズが大きい場合であっても、コントローラ４は、このライト要求に対応する一つのリクエストフラグをリセットするだけで、このライトデータのサイズと同じサイズを有するＨＭＢ３２内の特定の領域を使用中の領域からフリー領域に変更することができる。
よって、第２実施形態では、ＳＳＤ３の内部にライトバッファを持たない構成であっても、ＨＭＢ３２を使用することで、ＱＬＣ－フラッシュメモリに対する複数段階の書き込み動作を実行することができる。また、第１実施形態と比較して、ホスト２とＳＳＤ３との間で同じライトデータが送受信される回数を減らすことが出来る。したがって、ホスト２とＳＳＤ３との間のライトデータの転送のために消費されるホスト２とＳＳＤ３との間のバス帯域を、第１実施形態と比べて削減すること可能となる。これにより、消費されるバス帯域の増加に伴って生じるＳＳＤ３の消費電力の増大およびパフォーマンスの低下を防ぐことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…情報処理システム、２…ホスト、３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、１０…バス、１１…ホストインタフェース、１２…ＣＰＵ、１３…ＮＡＮＤインタフェース、１４…ＤＭＡＣ、１５…ＳＲＡＭ、１６…ＥＣＣエンコード／デコード部、２１…ライト制御部、２２…リード制御部、１０１…プロセッサ、１０２…メモリ、３１…システムメモリ、３２…ホストメモリバッファ。

Claims (9)

  1. 複数のメモリセルが各々に接続されている複数のワード線を含み、第１段階の書き込み動作と第２段階の書き込み動作とを少なくとも含む複数段階の書き込み動作を実行することによって、一つのワード線に接続された複数のメモリセルに第１のサイズを有するデータを書き込むように構成された不揮発性メモリと、
    ＮＶＭ ｅｘｐｒｅｓｓ規格によって規定されたホストメモリバッファにアクセス可能に構成され、前記不揮発性メモリに電気的に接続されたコントローラと、を具備し、
    前記コントローラは、
    前記ホストメモリバッファへの書き込みを、前記ホストメモリバッファを含むホストに許可し、
    一つ以上のライト要求にそれぞれ関連付けられた一つ以上のライトデータを含み、且つ、前記第１のサイズを有する第１のライトデータを、前記ホストメモリバッファから取得し、前記一つ以上のライトデータのそれぞれは、前記コントローラが前記ホストに前記ホストメモリバッファへの書き込みを許可した後に、前記ホストにより前記ホストメモリバッファへ書き込まれ、
    前記第１のライトデータを前記不揮発性メモリに転送し、第１のワード線に接続された複数のメモリセルに前記第１のライトデータを書き込むための前記第１段階の書き込み動作を前記不揮発性メモリに指示し、
    前記第１のワード線に対する前記第２段階の書き込み動作が開始可能になった場合、
    前記第１のライトデータを前記ホストメモリバッファから再び取得し、
    前記第１のライトデータを前記不揮発性メモリに再び転送し、前記第１のワード線に接続された前記複数のメモリセルに前記第１のライトデータを再び書き込むための前記第２段階の書き込み動作を前記不揮発性メモリに指示するように構成されている
    メモリシステム。
  2. 前記コントローラは、
    前記ホストメモリバッファ内の第１のテーブルに含まれる複数のリクエストフラグのうちの一つ以上のリクエストフラグが、前記ホストにより第１の値にセットされたことに応じて、前記一つ以上のライト要求を認識し、
    前記第１のワード線に対する前記第２段階の書き込み動作が完了したことに応じ、前記一つ以上のリクエストフラグの各々を、対応するライトデータが格納されている前記ホストメモリバッファ内の領域が新たなライトデータの書き込みに利用可能であることを示す第２の値にリセットするように構成されている
    請求項１に記載のメモリシステム。
  3. 前記コントローラは、
    前記ホストから通知される、前記ホストメモリバッファ内の前記第１のテーブルの位置を示すアドレスと前記第１のテーブルのサイズとに基づいて、前記ホストメモリバッファから前記複数のリクエストフラグを取得するように構成されている
    請求項２に記載のメモリシステム。
  4. 前記コントローラは、
    前記ホストメモリバッファ内の第２のテーブルから、前記第１の値にセットされた前記一つ以上のリクエストフラグにそれぞれ関連付けられた前記一つ以上のライトデータが格納されている前記ホストメモリバッファ内の一つ以上の位置を示す一つ以上のアドレスと、前記一つ以上のライトデータのそれぞれのサイズを示す一つ以上のサイズ情報とを取得し、
    前記取得した一つ以上のアドレスと前記取得した一つ以上のサイズ情報とに基づいて、前記一つ以上のライトデータを前記第１のライトデータとして前記ホストメモリバッファから取得するように構成されている
    請求項２に記載のメモリシステム。
  5. 前記第２のテーブルは、前記第１のテーブル内の前記複数のリクエストフラグにそれぞれ対応する複数のエントリを含み、
    前記コントローラは、
    前記第１の値にセットされた前記一つ以上のリクエストフラグにそれぞれ対応する前記第２のテーブル内の一つ以上のエントリから、前記一つ以上のアドレスと、前記一つ以上のサイズ情報とを取得するように構成されている
    請求項４に記載のメモリシステム。
  6. 前記第１のサイズは、前記複数のワード線の各々に接続されているメモリセルの数に、メモリセル当たりに格納されるビットの数を乗じることによって得られるサイズである
    請求項１に記載のメモリシステム。
  7. 前記第１段階の書き込み動作は、前記一つのワード線に接続された前記複数のメモリセルの各々の閾値電圧を目標の閾値電圧分布よりも粗く設定する書き込み動作であり、
    前記第２段階の書き込み動作は、前記複数のメモリセルの各々の前記閾値電圧が前記目標の閾値電圧分布になるように前記複数のメモリセルの各々の前記閾値電圧を調整する書き込み動作である
    請求項１に記載のメモリシステム。
  8. ＮＶＭ ｅｘｐｒｅｓｓ規格によって規定されたホストメモリバッファを含むホストと通信可能なメモリシステムを制御する制御方法であって、前記メモリシステムは複数のメモリセルが各々に接続されている複数のワード線を含む不揮発性メモリを含み、前記不揮発性メモリは、第１段階の書き込み動作と第２段階の書き込み動作とを少なくとも含む複数段階の書き込み動作を実行することによって、一つのワード線に接続された複数のメモリセルに第１のサイズを有するデータを書き込むように構成され、
    前記ホストメモリバッファへの書き込みを前記ホストに許可することと、
    前記第１のサイズを有し、且つ、一つ以上のライト要求にそれぞれ関連付けられた一つ以上のライトデータを含む第１のライトデータを、前記ホストメモリバッファから取得することと、
    前記第１のライトデータを前記不揮発性メモリに転送することと、
    第１のワード線に接続された複数のメモリセルに前記第１のライトデータを書き込むための前記第１段階の書き込み動作の実行を前記不揮発性メモリに指示することと、
    前記第１のワード線に対する前記第２段階の書き込み動作が開始可能になった場合、
    前記第１のライトデータを前記ホストメモリバッファから再び取得することと、
    前記第１のライトデータを前記不揮発性メモリに再び転送することと、
    前記第１のワード線に接続された前記複数のメモリセルに前記第１のライトデータを書き込むための前記第２段階の書き込み動作の実行を前記不揮発性メモリに指示することと、
    を具備し、
    前記一つ以上のライトデータのそれぞれは、前記ホストに前記ホストメモリバッファへの書き込みを許可した後に、前記ホストにより前記ホストメモリバッファへ書き込まれたものである
    制御方法。
  9. 前記ホストメモリバッファ内の第１のテーブルに含まれる複数のリクエストフラグのうちの一つ以上のリクエストフラグが、前記ホストにより第１の値にセットされたことに応じて、前記一つ以上のライト要求を認識することと、
    前記第１のワード線に対する前記第２段階の書き込み動作が完了したことに応じ、前記一つ以上のリクエストフラグの各々を、対応するライトデータが格納されている前記ホストメモリバッファ内の領域が新たなライトデータの書き込みに利用可能であることを示す第２の値にリセットすることと、
    をさらに具備する請求項８に記載の制御方法。
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