JP2023136082A - メモリシステムおよび制御方法 - Google Patents

Abstract

【課題】効率的にライトデータを管理することができるメモリシステムを実現する。【解決手段】コントローラは、第１のデータが格納されているホストのメモリ上の位置を示す第１の記憶位置情報を、第１のリストに格納する。コントローラは、第１のデータを不揮発性メモリに書き込む際、第１の記憶位置情報が示す位置から第１のデータを取得し、取得した第１のデータを揮発性メモリに格納する。コントローラは、第１のデータが格納された揮発性メモリにおける位置を示す第２の記憶位置情報を、第１のリストに格納する。コントローラは、第２の記憶位置情報が示す位置から第１のデータを取得し、取得した第１のデータを第１の書き込み先ブロックに書き込む。コントローラは、第１の書き込み先ブロックの読み出し可能領域が拡大した場合、第１の書き込み先ブロックの書き込み未完了領域の先頭位置を示す記憶位置管理情報を更新する。【選択図】図５

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。

近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。

ＳＳＤのようなメモリシステムにおいては、ホストから受信されたライトコマンドに基づいて、ホストからライトデータが受信される。受信されたライトデータが不揮発性メモリに書き込まれるまでの間、受信されたライトデータは、メモリシステムの揮発性メモリに保持される必要がある。

米国特許出願公開第２０２１／０２２３９８６号明細書 国際公開第２０１９／２４４６５６号 米国特許出願公開第２０２１／０２００４７３号明細書

本発明の一実施形態が解決しようとする課題は、効率的にライトデータを管理することができるメモリシステムおよび制御方法を提供することである。

実施形態によれば、メモリを備えるホストに接続可能なメモリシステムは、不揮発性メモリと、揮発性メモリと、コントローラとを具備する。前記コントローラは、前記不揮発性メモリと前記揮発性メモリとに電気的に接続される。前記コントローラは、前記不揮発性メモリの複数のブロックから割り当てられた複数の書き込み先ブロックを管理するように構成される。前記コントローラは、第１の書き込み先ブロックに書き込む第１のデータが格納されている前記ホストのメモリ上のメモリアドレスと、前記第１のデータに含まれる、第１の管理サイズを有する単位データの個数と、を指定するライトコマンドを、前記ホストから受信する。前記コントローラは、前記第１の書き込み先ブロックに前記揮発性メモリに保存される第１のリストを割り当てる。前記コントローラは、前記第１のデータに含まれる単位データそれぞれが格納されている前記ホストのメモリ上の位置を示すメモリアドレスそれぞれを、第１の記憶位置情報として、前記第１のリストに格納する。前記コントローラは、前記第１のデータを前記不揮発性メモリに書き込む際、前記第１のリストの前記第１の記憶位置情報が示す前記ホストのメモリ上の位置から前記第１のデータを取得し、前記取得した第１のデータを前記揮発性メモリに格納する。前記コントローラは、前記第１のデータに含まれる単位データそれぞれが格納された前記揮発性メモリ上の位置を示すメモリアドレスそれぞれを、第２の記憶位置情報として、前記第１のリストに格納する。前記コントローラは、前記第１のリストの前記第２の記憶位置情報が示す前記揮発性メモリ上の位置から前記第１のデータを取得し、前記取得した第１のデータを前記第１の書き込み先ブロックに書き込む。前記コントローラは、前記第１の書き込み先ブロックへの前記第１のデータの書き込みの完了によって前記第１の書き込み先ブロックの読み出し可能領域が拡大した場合、前記第１の書き込み先ブロックの書き込み未完了領域の先頭位置を示す記憶位置管理情報を更新する。前記コントローラは、前記記憶位置管理情報によって示される前記書き込み未完了領域の先頭位置が前記第１の書き込み先ブロックの終端の記憶位置を超えた場合、前記第１のリストを前記第１の書き込み先ブロックから解放する。

実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係の例を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、スーパーブロックの構成例を示す図。 実施形態に係るメモリシステムにおいて実行されるブロック管理について示す図。 実施形態に係るメモリシステムにおいて使用される、スーパーブロックと、仮想ライトバッファとの関係について示す図。 実施形態に係るメモリシステムにおいて実行される仮想ライトバッファのセクタディスクリプタリストの更新動作を示す図。 実施形態に係るメモリシステムの仮想ライトバッファに登録されるソースアドレスの種類を示す図。 実施形態に係るメモリシステムにおいて実行されるライト動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行されるリード動作の手順を示すフローチャート。

以下、図面を参照して、実施形態を説明する。
まず、実施形態に係るメモリシステムを含む情報処理システムの構成について説明する。図１は、実施形態に係るメモリシステムとホストとを含む情報処理システムの構成例を示すブロック図である。以下では、実施形態に係るメモリシステムがソリッドステートドライブ（ＳＳＤ）３として実現されている場合を想定する。

情報処理システム１は、ホスト（ホストデバイス）２と、ＳＳＤ３とを含む。

ホスト２は、ＳＳＤ３にアクセスする情報処理装置である。情報処理装置の例には、パーソナルコンピュータ、サーバコンピュータ、他の様々なコンピューティングデバイスが含まれる。ホスト２は、データを書き込むための要求であるライト要求（ライトコマンド）をＳＳＤ３に送信する。また、ホスト２は、データを読み出すための要求であるリード要求（リードコマンド）をＳＳＤ３に送信する。

ＳＳＤ３は、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。不揮発性メモリとしては、例えば、ＮＡＮＤ型フラッシュメモリが用いられる。ＳＳＤ３は、ホスト２から受信されたライトコマンドに基づいて、データ書き込み動作を実行する。また、ＳＳＤ３は、ホスト２から受信されたリードコマンドに基づいて、データ読み出し動作を実行する。

ホスト２とＳＳＤ３とを接続するための論理インタフェースの規格としては、例えば、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＮＶＭ Ｅｘｐｒｅｓｓ^ＴＭ（ＮＶＭｅ^ＴＭ）が使用され得る。

次に、ホスト２の構成要素について説明する。ホスト２は、プロセッサ２１と、メモリ２２とを含む。

プロセッサ２１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサ２１は、ホスト２の各コンポーネントの動作を制御するように構成されている。プロセッサ２１は、ＳＳＤ３からメモリ２２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホスト２は、ＳＳＤ３以外の他のストレージデバイスを含んでいてもよい。この場合、ホストソフトウェアは、他のストレージデバイスからメモリ２２にロードされてもよい。ホストソフトウェアには、オペレーティングシステム、ファイルシステム、デバイスドライバ、アプリケーションプログラム等が含まれる。

メモリ２２は、ホスト２に設けられたメインメモリである。メモリ２２は、揮発性の半導体メモリである。メモリ２２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなランダムアクセスメモリによって実現される。

メモリ２２は、一つ以上のサブミッションキュー／コンプリーションキューペア（ＳＱ／ＣＱペア）２２１と、ホストライトバッファ２２２とを含む。

ＳＱ／ＣＱペア２２１は、サブミッションキュー（ＳＱ）と、サブミッションキュー（ＳＱ）に関連付けられたコンプリーションキュー（ＣＱ）とを含む。

サブミッションキュー（ＳＱ）は、ＳＳＤ３に要求（コマンド）を発行するために使用されるキューである。コンプリーションキュー（ＣＱ）は、コマンド完了を示す応答をＳＳＤ３から受信するために使用されるキューである。

ホスト２は、ＳＱ／ＣＱペア２２１に含まれるサブミッションキュー（ＳＱ）を経由してＳＳＤ３に様々なコマンドを送信する。ホスト２は、ＳＱ／ＣＱペア２２１に含まれるコンプリーションキュー（ＣＱ）を経由してＳＳＤ３から、コマンド完了を受信する。

次に、ＳＳＤ３の構成要素について説明する。ＳＳＤ３は、コントローラ４と、ＮＡＮＤ型フラッシュメモリ５と、ＤＲＡＭ６とを含む。

コントローラ４は、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェース、オープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）のような、ＮＡＮＤインタフェース４３を介して、不揮発性メモリであるＮＡＮＤ型フラッシュメモリ５に電気的に接続されている。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラとして動作する。このコントローラ４は、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現されてもよい。

ＮＡＮＤ型フラッシュメモリ５は、マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを含む。ＮＡＮＤ型フラッシュメモリ５は、２次元構造のフラッシュメモリであってもよいし、３次元構造のフラッシュメモリであってもよい。

ＮＡＮＤ型フラッシュメモリ５のメモリセルアレイは、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、複数のページ（ここではページＰ０～Ｐｙ－１）を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、データ消去動作の単位として機能する。ブロックは、「消去ブロック」、「物理ブロック」、または「フラッシュブロック」と称されることもある。ページＰ０～Ｐｙ－１の各々は、データ書き込み動作およびデータ読み込み動作の各々の単位である。

ＤＲＡＭ６は、揮発性の半導体メモリである。ＤＲＡＭ６は、例えば、ＮＡＮＤ型フラッシュメモリ５に書き込むべきデータを一時的に格納するために使用される。また、ＤＲＡＭ６の記憶領域は、コントローラ４によって使用される様々な管理データを格納するために使用される。

次に、コントローラ４の詳細な構成について説明する。

コントローラ４は、ホストインタフェース（Ｉ／Ｆ）４１と、ＣＰＵ４２と、ＮＡＮＤインタフェース（Ｉ／Ｆ）４３と、ＤＲＡＭインタフェース（Ｉ／Ｆ）４４と、直接メモリアクセスコントローラ（ＤＭＡＣ）４５と、スタティックＲＡＭ（ＳＲＡＭ）４６と、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）エンコード／デコード部４７と、を含む。これらホストインタフェース４１と、ＣＰＵ４２と、ＮＡＮＤインタフェース４３と、ＤＲＡＭインタフェース４４と、ＤＭＡＣ４５と、ＳＲＡＭ４６と、ＥＣＣエンコード／デコード部４７とは、バス４０を介して相互接続される。

ホストインタフェース４１は、ホスト２との通信を実行するホストインタフェース回路である。ホストインタフェース４１は、例えば、ＰＣＩｅコントローラである。あるいは、ＳＳＤ３がネットワークインタフェースコントローラを内蔵する構成である場合には、ホストインタフェース４１は、ネットワークインタフェースコントローラの一部として実現されてもよい。ホストインタフェース４１は、ホスト２から様々なコマンドを受信する。これらコマンドには、ライトコマンド、リードコマンド、コピーコマンド、等が含まれる。

ＣＰＵ４２は、プロセッサである。ＣＰＵ４２は、ホストインタフェース４１と、ＮＡＮＤインタフェース４３と、ＤＲＡＭインタフェース４４と、ＤＭＡＣ４５と、ＳＲＡＭ４６と、ＥＣＣエンコード／デコード部４７と、を制御する。ＣＰＵ４２は、ＳＳＤ３への電源の供給に応じて、ＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭから制御プログラム（ファームウェア）をＤＲＡＭ６またはＳＲＡＭ４６にロードする。

ＮＡＮＤインタフェース４３は、複数の不揮発性メモリダイを制御するメモリインタフェース回路である。ＮＡＮＤインタフェース４３は、ＣＰＵ４２の制御の下、ＮＡＮＤ型フラッシュメモリ５を制御する。ＮＡＮＤインタフェース４３は、例えば、複数のチャンネル（Ｃｈ）を介して複数のＮＡＮＤ型フラッシュメモリダイに接続される。ＮＡＮＤインタフェース４３とＮＡＮＤ型フラッシュメモリ５との間の通信は、例えば、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェースまたはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）に準拠して実行される。

ＤＲＡＭインタフェース４４は、ＤＲＡＭ６を制御するＤＲＡＭインタフェース回路である。ＤＲＡＭインタフェース４４は、ＣＰＵ４２の制御の下、ＤＲＡＭ６を制御する。

ＤＭＡＣ４５は、ＣＰＵ４２の制御の下、ホスト２のメモリ２２とＤＲＡＭ６（またはＳＲＡＭ４６）との間のデータ転送を実行する。ホスト２のメモリ２２上のホストライトバッファ２２２から内部ライトバッファ６３にライトデータを転送すべき場合には、ＣＰＵ４２は、ホストライトバッファ２２２の位置を示す転送元アドレス、転送すべきライトデータのサイズ、内部ライトバッファ６３の位置を示す転送先アドレスをＤＭＡＣ４５に対して指定する。内部ライトバッファ６３は、ホスト２から受信される各ライト要求に関連付けられたライトデータを一時的に格納するための記憶領域である。例えば、ＤＲＡＭ６の記憶領域の一部が内部ライトバッファ６３として使用される。あるいは、ＤＲＡＭ６の記憶領域の一部の代わりに、ＳＲＡＭ４６の記憶領域の一部が内部ライトバッファ６３として使用されてもよい。

ＳＲＡＭ４６は、揮発性のメモリである。ＳＲＡＭ４６は、例えば、ＣＰＵ４２の作業領域として使用される。

ＥＣＣエンコード／デコード部４７は、ＮＡＮＤ型フラッシュメモリ５にデータをライトすべき時、このデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加するエンコードを実行する。ＮＡＮＤ型フラッシュメモリ５からデータがリードされた時、ＥＣＣエンコード／デコード部４７は、リードされたデータに付加されたＥＣＣを使用して、このデータのエラー訂正を行うデコードを実行する。

次に、ＤＲＡＭ６の構成要素について説明する。ＤＲＡＭ６は、論理物理アドレス変換テーブル（Ｌ２Ｐテーブル：Ｌｏｇｉｃａｌ ｔｏ Ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ）６１と、ブロック管理テーブル６２と、内部ライトバッファ６３と、仮想ライトバッファ（Ｖｉｒｔｕａｌ Ｗｒｉｔｅ Ｂｕｆｆｅｒ）６４とを含む。

Ｌ２Ｐテーブル６１は、マッピング情報を保持するテーブルである。マッピング情報は、論理アドレスと、物理アドレスとの間の対応関係を示す情報である。論理アドレスは、ホスト２によって使用されるアクセス対象のデータを識別するアドレスである。論理アドレスとしては、論理ブロックアドレス（ＬＢＡ）が使用される。一つのＬＢＡは、例えば、１セクタ（例えば４ＫｉＢ）のデータに対応する。物理アドレスは、ＮＡＮＤ型フラッシュメモリ５の物理記憶位置を特定するアドレスである。物理アドレスは、例えば、ブロックアドレスと、ブロック内オフセットとを含む。ブロックアドレスは、個々のブロックを一意に特定可能なアドレスである。ＮＡＮＤ型フラッシュメモリ５が複数のＮＡＮＤ型フラッシュダイによって構成されている場合、あるブロックのブロックアドレスは、ＮＡＮＤ型フラッシュダイのダイ番号と、このダイ内のブロック番号とによって表されてもよい。ブロック内オフセットは、ブロックに含まれる記憶位置それぞれを一意に特定可能なオフセットアドレスである。ブロック内のある特定の記憶位置のオフセットアドレスは、ブロックの先頭の記憶位置から特定の記憶位置までのセクタの数によって表されてもよい。

ブロック管理テーブル６２は、ＮＡＮＤ型フラッシュメモリ５の複数のブロックそれぞれを管理するための管理情報を格納するために使用される。ブロック管理テーブル６２は、オープンブロックリスト６２１、クローズブロックリスト６２２、フリーブロックリスト６２３を含む。オープンブロックリスト６２１は、オープン状態であるブロックが登録されているリストである。オープン状態は、このブロックが書き込み先ブロックとして使用中の状態を示す。クローズブロックリスト６２２は、クローズ状態であるブロックが登録されているリストである。クローズ状態は、このブロックがデータで満たされているアクティブブロックとして管理されている状態を示す。フリーブロックリスト６２３は、オープンブロックリスト６２１に新たに割り当てることができるブロックが登録されているリストである。ブロック管理テーブル６２が管理する管理情報は、さらに対応するブロックの書き換え回数（プログラム／イレーズサイクルの数）、を含んでいてもよい。

仮想ライトバッファ６４は、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきライトデータに関する情報を保持する。仮想ライトバッファ６４は、一つの書き込み先ブロックに対応する。仮想ライトバッファ６４は、セクタディスクリプタリスト（ＳＤＬ）を含む。ＳＤＬは、例えば、ソースアドレスと、バッファアドレスとを、仮想ライトバッファ６４に対応する書き込み先ブロックに書きこまれるべきライトデータの管理サイズ毎に、保持する。管理サイズは、例えば、セクタのサイズ（４ＫｉＢ）である。ソースアドレスは、書き込み先ブロックに書き込まれるデータが格納されている記憶位置を管理サイズ（セクタ）毎に示すアドレスである。ソースアドレスは、例えば、ライトデータが格納されているホストライトバッファ２２２における記憶位置を示すメモリアドレス、コピー対象データが格納されているＮＡＮＤ型フラッシュメモリ５のコピー元ブロックにおける記憶位置を示すＮＡＮＤ型フラッシュメモリ５の物理アドレス、等である。バッファアドレスは、書き込み先ブロックに書き込まれるべきデータが格納されている内部ライトバッファ６３における位置を管理サイズ（セクタ）毎に示すアドレスである。このように、仮想ライトバッファ６４は、書き込み先ブロックに書き込まれるライトデータそのものを保持するのではなく、ソースアドレスと、バッファアドレスと、を保持するために使用されるリストとして、揮発性メモリ（ここでは、ＤＲＡＭ６）に格納される。

次に、ＣＰＵ４２の機能構成例について説明する。ＣＰＵ４２は、フラッシュマネージメント部４２１として機能する。なお、フラッシュマネージメント部４２１の一部または全体は、コントローラ４の専用のハードウェアによって実現されてもよい。

フラッシュマネージメント部４２１は、ホスト２から受信したライトコマンドに基づいて、ライトデータをＮＡＮＤ型フラッシュメモリ５に書き込む。ライトコマンドは、書き込むべきデータ（ライトデータ）をＮＡＮＤ型フラッシュメモリ５に書き込むことを指示するコマンド（ライト要求）である。

ライトコマンドは、ライトデータが格納されているホストライトバッファ２２２の記憶位置を示すメモリアドレスと、ライトデータのサイズとを指定する。ライトデータのサイズは、セクタのような管理サイズを有する単位データの個数によって指定される。つまり、ライトコマンドは、ライトデータが格納されているホストライトバッファ２２２のメモリアドレスと、ライトデータに含まれる、第１の管理サイズを有する単位データの個数とを指定する。

また、フラッシュマネージメント部４２１は、コピーコマンドに基づいて、ＮＡＮＤ型フラッシュメモリ５に記憶されているコピー対象データを読み出し、読み出したコピー対象データをＮＡＮＤ型フラッシュメモリ５の別のブロックに書き込む。コピーコマンドは、ホスト２から発行され得る。コピーコマンドは、ホスト２から発行される代わりに、ガベージコレクション動作に基づいて、コントローラ４によって内部的に発行されてもよい。

コピーコマンドは、例えば、コピー元ブロックのブロックアドレスと、コピー対象データが記憶されているコピー元ブロックにおける記憶位置を示すオフセットアドレスと、コピー対象データのサイズと、コピー対象データがコピーされるべきコピー先ブロックのブロックアドレスとを含む。コピー対象データのサイズは、セクタの個数によって指定される。

フラッシュマネージメント部４２１は、複数のブロックグループを管理する。複数のブロックグループの各々は、ＮＡＮＤ型フラッシュメモリ５に含まれている複数のブロックＢＬＫ（物理ブロック）のうちの２以上のブロックＢＬＫ（物理ブロック）から構成される。ブロックグループは、スーパーブロックとも称される。

次に、複数のＮＡＮＤ型フラッシュメモリダイを含むＮＡＮＤ型フラッシュメモリ５の構成について説明する。図２は、実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係の例を示すブロック図である。

複数のＮＡＮＤ型フラッシュメモリダイの各々は独立して動作可能である。このため、ＮＡＮＤ型フラッシュメモリダイは、並列動作可能な単位として扱われる。図２においては、ＮＡＮＤインタフェース（Ｉ／Ｆ）４３に１６個のチャンネルＣｈ．１～Ｃｈ．１６が接続されており、１６個のチャンネルＣｈ．１～Ｃｈ．１６の各々に２つのＮＡＮＤ型フラッシュメモリダイが接続されている場合が例示されている。

この場合、チャンネルＣｈ．１～Ｃｈ．１６に接続された１６個のＮＡＮＤ型フラッシュメモリダイ＃１～＃１６がバンク＃０として構成されてもよく、またチャンネルＣｈ．１～Ｃｈ．１６に接続された残りの１６個のＮＡＮＤ型フラッシュメモリダイ＃１７～＃３２がバンク＃１として構成されてもよい。バンクは、複数のメモリダイをバンクインタリーブによって並列動作させるための単位として扱われる。図２の構成例においては、１６チャンネルと、２つのバンクを使用したバンクインタリーブとによって、最大３２個のＮＡＮＤ型フラッシュメモリダイを並列動作させることができる。

消去動作は、一つのブロック（物理ブロック）の単位で実行されてもよいし、並列動作可能な複数の物理ブロックの集合を含むブロックグループの単位で実行されてもよい。ブロックグループはスーパーブロックとしても参照される。

一つのブロックグループ、つまり複数の物理ブロックの集合を含む一つのスーパーブロックは、これに限定されないが、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２から一つずつ選択される計３２個の物理ブロックを含んでいてもよい。なお、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２の各々はマルチプレーン構成を有していてもよい。例えば、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２の各々が、２つのプレーンを含むマルチプレーン構成を有する場合には、一つのスーパーブロックは、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２に対応する６４個のプレーンから一つずつ選択される計６４個の物理ブロックを含んでいてもよい。

図３には、３２個の物理ブロック（ここでは、ＮＡＮＤ型フラッシュメモリダイ＃１の物理ブロックＢＬＫ２、ＮＡＮＤ型フラッシュメモリダイ＃２の物理ブロックＢＬＫ３、ＮＡＮＤ型フラッシュメモリダイ＃３の物理ブロックＢＬＫ７、ＮＡＮＤ型フラッシュメモリダイ＃４内の物理ブロックＢＬＫ４、ＮＡＮＤ型フラッシュメモリダイ＃５内の物理ブロックＢＬＫ６、…、ＮＡＮＤ型フラッシュメモリダイ＃３２内の物理ブロックＢＬＫ３）を含む一つのスーパーブロック（ＳＢ）が例示されている。

なお、一つのスーパーブロックが一つの物理ブロックのみを含む構成が利用されてもよく、この場合には、一つのスーパーブロックは一つの物理ブロックと等価である。

次に、ブロック管理について説明する。図４は、実施形態に係るＳＳＤ３において実行されるブロック管理について示す図である。

フラッシュマネージメント部４２１は、複数の書き込み先ブロックを管理する。書き込み先ブロックは、データの書き込みが可能なオープン状態のブロックである。書き込み先ブロックは、オープンブロックリスト６２１を用いて管理される。フラッシュマネージメント部４２１がゾーンド・ネームスペース規格で規定された複数のゾーンにそれぞれ対応する複数のブロックを管理するように構成されている場合には、書き込み対象のゾーンに対応するブロックが、書き込み先ブロックとして、割り当てられてもよい。また、フラッシュマネージメント部４２１がダイグループに関連付けられた領域を管理するように構成されている場合には、書き込み対象の領域に含まれるＮＡＮＤ型フラッシュメモリダイに含まれるブロックの集合から選択されたブロックが、この書き込み対象の領域用の書き込み先ブロックとして、割り当てられてもよい。一つのダイグループは、一つ又は複数のＮＡＮＤ型フラッシュメモリダイを含む。ＮＡＮＤ型フラッシュメモリ５に含まれる複数のＮＡＮＤ型フラッシュメモリダイの各々は、一つのダイグループのみに属する。

ホスト２は、ＳＳＤ３に送信すべきライトコマンドをサブミッションキュー（ＳＱ）２２１ａに格納する。サブミッションキュー２２１ａは、例えば、リングバッファである。サブミッションキュー（ＳＱ）２２１ａは、サブミッションキューテイルポインタ（ＳＱＴＰ）と、サブミッションキューヘッドポインタ（ＳＱＨＰ）とを用いて管理される。ホスト２は、サブミッションキューテイルポインタ（ＳＱＴＰ）によって指定されるエントリに、ライトコマンドを格納する。ホスト２は、サブミッションキュー（ＳＱ）２２１ａに一つのライトコマンドを格納すると、サブミッションキューテイルポインタ（ＳＱＴＰ）を１だけインクリメントする。

サブミッションキューテイルポインタ（ＳＱＴＰ）がインクリメントされたことに応じて、フラッシュマネージメント部４２１は、サブミッションキューヘッドポインタ（ＳＱＨＰ）によって指定されるエントリに格納されているライトコマンドをフェッチする。フラッシュマネージメント部４２１は、一つのライトコマンドをフェッチすると、サブミッションキューヘッドポインタ（ＳＱＨＰ）を１だけインクリメントする。

ライトコマンドをフェッチしたときに、フラッシュマネージメント部４２１は、フェッチしたライトコマンドに関連付けられているライトデータが書き込まれるべきブロックを決定する。

例えば、ライトコマンドによってゾーンが指定されるケースにおいては、フラッシュマネージメント部４２１は、ライトコマンドによって指定されたゾーンに対応するブロック（スーパーブロック）を選択し、選択したブロック（スーパーブロック）を書き込み先ブロックとして割り当ててもよい。ライトコマンドによって指定されたゾーンに対応するスーパーブロックが既に書き込み先ブロックとして割り当てられている場合には、この処理の実行は省略される。

また、ライトコマンドによって、ダイグループに関連付けられた領域の識別子が指定されるケースにおいては、フラッシュマネージメント部４２１は、ライトコマンドによって指定された領域の識別子に関連付けられたダイグループに含まれるブロック（スーパーブロック）の集合から一つのブロック（スーパーブロック）を選択し、選択したブロック（スーパーブロック）を、指定された領域用の書き込み先ブロックとして、割り当ててもよい。ライトコマンドによって指定された領域用の書き込み先ブロックが既に割り当てられている場合には、この処理の実行は省略される。

フラッシュマネージメント部４２１は、あるスーパーブロックを書き込み先ブロックとして割り当てる際、このスーパーブロックに一つの仮想ライトバッファＶＷＢを割り当てる。図４では、スーパーブロックＳＢ＃１、スーパーブロックＳＢ＃２、…、スーパーブロックＳＢ＃ｎがそれぞれ書き込み先ブロック（Ｏｐｅｎスーパーブロック）として割り当てられた場合が例示されている。これらスーパーブロックＳＢ＃１、スーパーブロックＳＢ＃２、…、スーパーブロックＳＢ＃ｎに対して、仮想ライトバッファＶＷＢ＃１、仮想ライトバッファＶＷＢ＃２、…、仮想ライトバッファＶＷＢ＃ｎがそれぞれ割り当てられる。

フラッシュマネージメント部４２１は、フェッチしたライトコマンドに関連付けられたライトデータに含まれる単位データそれぞれが格納されているホストライトバッファ２２２のメモリアドレスそれぞれを示す第１の記憶位置情報を、ソースアドレス（ＳＡ）として、仮想ライトバッファ６４に格納する。

例えば、フェッチしたライトコマンドに関連付けられたライトデータが書き込まれるべき書き込み先ブロックがスーパーブロックＳＢ＃１である場合、フラッシュマネージメント部４２１は、第１の記憶位置情報を、ソースアドレス（ＳＡ）として、仮想ライトバッファＶＷＢ＃１に格納する。スーパーブロックＳＢ＃１にデータを書き込むためのライトコマンドをフェッチする度、フラッシュマネージメント部４２１は、第１の記憶位置情報を、ソースアドレス（ＳＡ）として、仮想ライトバッファＶＷＢ＃１に格納する。

また、フェッチしたライトコマンドに関連付けられたライトデータが書き込まれるべき書き込み先ブロックがスーパーブロックＳＢ＃２である場合、フラッシュマネージメント部４２１は、フェッチしたライトコマンドに関連付けられたライトデータに含まれる単位データそれぞれが格納されているホストライトバッファ２２２のメモリアドレスそれぞれを示す第１の記憶位置情報を、ソースアドレス（ＳＡ）として、仮想ライトバッファＶＷＢ＃２に格納する。スーパーブロックＳＢ＃２にデータを書き込むためのライトコマンドをフェッチする度、フラッシュマネージメント部４２１は、第１の記憶位置情報を、ソースアドレス（ＳＡ）として、仮想ライトバッファＶＷＢ＃２に格納する。以下では、ライトデータをＯｐｅｎスーパーブロックＳＢ＃１に書き込む場合を想定して、フラッシュマネージメント部４２１による処理を説明する。

フラッシュマネージメント部４２１は、スーパーブロックＳＢ＃１にライトデータを書き込む際、仮想ライトバッファＶＷＢ＃１のソースアドレス（ＳＡ）それぞれが示すホストライトバッファ２２２上の位置からライトデータを取得する。例えば、スーパーブロックＳＢ＃１へのデータの書き込みが開始可能になった場合に、フラッシュマネージメント部４２１は、仮想ライトバッファＶＷＢ＃１のソースアドレス（ＳＡ）それぞれが示すホストライトバッファ２２２上の位置からライトデータを取得する。具体的には、フラッシュマネージメント部４２１は、仮想ライトバッファＶＷＢ＃１に格納されているソースアドレス（ＳＡ）の個数に基づいて、スーパーブロックＳＢ＃１に書き込むべき未受信のライトデータのサイズがＮＡＮＤ型フラッシュメモリ５の書き込みサイズに達したか否かを判定してもよい。未受信のライトデータのサイズがＮＡＮＤ型フラッシュメモリ５の書き込みサイズに達した場合、フラッシュマネージメント部４２１は、仮想ライトバッファＶＷＢ＃１のソースアドレス（ＳＡ）それぞれが示すホストライトバッファ２２２上の位置から、書き込みサイズを有するライトデータを取得する。

フラッシュマネージメント部４２１は、取得したライトデータを格納すべき内部ライトバッファ６３における位置を示すメモリアドレスそれぞれを決定し、取得したライトデータを、内部ライトバッファ６３における決定したメモリアドレスに格納する。フラッシュマネージメント部４２１は、ライトデータに含まれる単位データそれぞれが格納されている内部ライトバッファ６３上のメモリアドレスそれぞれを示す第２の記憶位置情報を、スーパーブロックＳＢ＃１へのデータ転送用バッファのバッファアドレス（ＢＡ）として、仮想ライトバッファＶＷＢ＃２に格納する。

フラッシュマネージメント部４２１は、仮想ライトバッファＶＷＢ＃１のバッファアドレス（ＢＡ）それぞれが示す内部ライトバッファ６３上のメモリアドレスからライトデータを取得し、取得したライトデータをスーパーブロックＳＢ＃１に書き込む。

スーパーブロックＳＢ＃１へのライトデータの書き込みが完了すると、フラッシュマネージメント部４２１は、そのライトデータに対応するライトコマンドの完了を示す応答を、ホスト２のコンプリーションキュー（ＣＱ）２２１ｂに格納する。

また、フラッシュマネージメント部４２１は、スーパーブロック毎に、スーパーブロックの書き込み未完了領域の先頭位置を示す記憶位置管理情報を管理する。記憶位置管理情報は、アンリーダブルポイントＵＲＰと称される。スーパーブロックＳＢ＃１へのデータの書き込みによってスーパーブロックＳＢ＃１の読み出し可能領域が拡大した場合、フラッシュマネージメント部４２１は、スーパーブロックＳＢ＃１のアンリーダブルポイントＵＲＰを更新する。読み出し可能領域は、データを読み出し可能な領域である。更新されたアンリーダブルポイントＵＲＰは、スーパーブロックＳＢ＃１の書き込み完了領域の終端の記憶位置を示すオフセットアドレスに１を加えた値を示す。

スーパーブロックＳＢ＃１に未書き込み領域が無くなると、スーパーブロックＳＢ＃１のアンリーダブルポイントＵＲＰの値は、スーパーブロックＳＢ＃１の終端の記憶位置のオフセットアドレスに１を加えた値となる。つまり、アンリーダブルポイントＵＲＰの値は、スーパーブロックＳＢ＃１の容量に対応する値に一致する。この場合、フラッシュマネージメント部４２１は、クローズブロックリスト６２２を使用して、スーパーブロックＳＢ＃１をクローズ状態のスーパーブロック（Ｃｌｏｓｅスーパーブロック）として管理する。このとき、フラッシュマネージメント部４２１は、仮想ライトバッファＶＷＢ＃１をスーパーブロックＳＢ＃１から解放する。これにより、仮想ライトバッファＶＷＢ＃１は、新たな書き込み先ブロックとして割り当てられる別のスーパーブロックに対するライトデータの管理に使用可能となる。

クローズブロックリスト６２２で管理されているスーパーブロックに格納されている有効データが全て無効データになると、フラッシュマネージメント部４２１は、フリーブロックリスト６２３を使用して、そのスーパーブロックをフリーブロックとして管理する。有効データは、論理アドレスに関連付けられている物理アドレスによって示される記憶位置に記憶されているデータである。無効データは、論理アドレスに関連付けられていない物理アドレスによって示される記憶位置に記憶されているデータである。

次に、スーパーブロックと、仮想ライトバッファ６４との関係について説明する。図５は、実施形態に係るＳＳＤ３において使用される、スーパーブロックと、仮想ライトバッファ６４との関係について示す図である。図５において、スーパーブロックＳＢの記憶領域と、このスーパーブロックＳＢに割り当てられた仮想ライトバッファＶＷＢのセクタディスクリプタリスト（ＳＤＬ）が示されている。

スーパーブロックＳＢの記憶領域には、読み出し可能領域（Ｒｅａｄａｂｌｅ Ａｒｅａ、Ｒｅａｄａｂｌｅ）と、ライトデータ受信済み領域（Ｗｒｉｔｅ Ｄａｔａ Ｒｅｃｅｉｖｅｄ、Ｒｅｃｅｉｖｅｄ）と、ライトデータ未受信領域（Ｕｎ ｒｅｃｅｉｖｅｄ）と、未書き込み領域（Ｕｎｗｒｉｔｔｅｎ Ａｒｅａ）とが含まれる。

読み出し可能領域は、データ書き込み動作が完了している記憶領域である。例えば、スーパーブロックＳＢの最初の記憶位置から８番目の記憶位置までの計８個の記憶位置へのデータの書き込みが完了している場合、これら８個の記憶位置は、読み出し可能領域に属する。読み出し可能領域の先頭の記憶位置のオフセットアドレスは、例えば、オフセット＋０である。８番目の記憶位置のオフセットアドレスは、例えば、オフセット＋７である。

ライトデータ受信済み領域は、書き込まれるべきライトデータが格納されている記憶位置を示すソースアドレスが仮想ライトバッファＶＷＢに登録されている記憶領域である。例えば、スーパーブロックＳＢの９番目の記憶位置から１６番目の記憶位置までの計８個の記憶位置に書き込まれるべきライトデータが格納されている記憶位置を示すソースアドレスが仮想ライトバッファＶＷＢに登録されている場合、これら８個の記憶位置は、ライトデータ受信済み領域に属する。９番目の記憶位置のオフセットアドレスは、オフセット＋８である。１６番目の記憶位置のオフセットアドレスは、オフセット＋１５である。

ライトデータ未受信領域は、書き込まれるべきライトデータが格納されている記憶位置を示すソースアドレスが仮想ライトバッファＶＷＢに登録されていない記憶領域である。例えば、スーパーブロックＳＢの１７番目の記憶位置から２４番目の記憶位置までの計８個の記憶位置に書き込まれるべきライトデータが格納されている記憶位置を示すソースアドレスが仮想ライトバッファＶＷＢに登録されていない場合、これら８個の記憶位置は、ライトデータ未受信領域に属する。１７番目の記憶位置のオフセットアドレスは、オフセット＋１６である。２４番目の記憶位置のオフセットアドレスは、オフセット＋２３である。

未書き込み領域は、書き込まれるべきライトデータに対応するライトコマンドが受信されていない記憶領域である。

読み出し可能領域以外の他の全ての領域が、書き込み未完了領域に対応する。

仮想ライトバッファＶＷＢは、セクタディスクリプタリスト（ＳＤＬ）を使用して、スーパーブロックＳＢの全記憶領域のうちの一部の記憶領域に書き込まれるべきライトデータのソースアドレス（ＳＡ）およびバッファアドレス（ＢＡ）を、セクタ毎に保持する。ソースアドレス（ＳＡ）およびバッファアドレス（ＢＡ）が保持される記憶領域の範囲、つまり、仮想ライトバッファＶＷＢによって管理されるスーパーブロックＳＢの記憶領域の範囲は、スーパーブロックＳＢへの書き込み動作の進行に応じて、スーパーブロックＳＢの先頭から終端に向けてシフトされる。最初は、仮想ライトバッファＶＷＢによって管理されるスーパーブロックＳＢの記憶領域の範囲の先頭位置は、スーパーブロックＳＢの先頭の記憶位置に一致する。スーパーブロックＳＢへの書き込み動作の進行に応じて、スーパーブロックＳＢの読み出し可能領域は拡大する。読み出し可能領域が拡大するに連れて、仮想ライトバッファＶＷＢによって管理されるスーパーブロックＳＢの記憶領域の範囲の先頭位置は、スーパーブロックＳＢの終端に向けて徐々にシフトされる。

ＳＤＬは、ＷＢＯ（ｖｉｒｔｕａｌ Ｗｒｉｔｅ Ｂｕｆｆｅｒ ｓｔａｒｔ Ｏｆｆｓｅｔ）、ＵＲＰ（Ｕｎ－Ｒｅａｄａｂｌｅ Ｐｏｉｎｔ）、ＷＰ（Ｗｒｉｔａｂｌｅ Ｐｏｉｎｔ）、およびＷＢＳ（ｖｉｒｔｕａｌ Ｗｒｉｔｅ Ｂｕｆｆｅｒ Ｓｉｚｅ）を用いて制御される。

ＷＢＯは、仮想ライトバッファＶＷＢの開始オフセットアドレスである。仮想ライトバッファＶＷＢの開始オフセットアドレスは、仮想ライトバッファＶＷＢによって管理されるスーパーブロックＳＢの記憶領域の範囲の先頭位置を示すオフセットアドレスである。スーパーブロックＳＢがオープン状態に遷移した直後にスーパーブロックＳＢに割り当てられた仮想ライトバッファＶＷＢのＷＢＯは、例えば、０である。ＷＢＯが０である場合、ＷＢＯは、スーパーブロックＳＢの先頭の記憶位置（オフセットアドレス＝＋０）を示す。

ＵＲＰは、スーパーブロックＳＢの書き込み未完了領域の最小オフセットアドレスである。つまり、ＵＲＰは、スーパーブロックＳＢの書き込み未完了領域の先頭位置を示す。なお、ＵＲＰは、スーパーブロックＳＢに対応するブロック管理テーブル６２を使用して管理される。したがって、スーパーブロックＳＢの状態がクローズスーパーブロックに遷移した後であっても、ＵＲＰは、このスーパーブロックＳＢに対応するブロック管理テーブル６２に維持される。スーパーブロックＳＢがオープン状態に遷移した直後にスーパーブロックＳＢに割り当てられた仮想ライトバッファＶＷＢのＵＲＰは、例えば、０である。ＵＲＰが０である場合、ＵＲＰは、スーパーブロックＳＢの先頭の記憶位置（オフセットアドレス＝＋０）を示す。

ＷＰは、ライトデータが受信されていない最小オフセットアドレスである。ＷＰは、ライトデータ未受信領域の先頭の記憶位置を示す。スーパーブロックＳＢがオープン状態に遷移した直後にスーパーブロックＳＢに割り当てられた仮想ライトバッファＶＷＢのＷＰは、例えば、０である。ＷＰが０である場合、ＷＰは、スーパーブロックＳＢの先頭の記憶位置（オフセットアドレス＝＋０）を示す。

ＷＢＳは、仮想ライトバッファＶＷＢを用いて管理されるセクタの数を示す。つまり、ＷＢＳは、ＳＤＬのサイズ（ＳＤＬのエントリの数）を示す情報である。

ＳＤＬは、複数のエントリを含む。ＳＤＬに含まれるエントリの数は、例えば、ＷＢＳによって示されるセクタ数と同数である。ＳＤＬの一つのエントリは、一つのオフセットアドレスによって示される、スーパーブロックＳＢの一つの記憶位置に関連付けられている。スーパーブロックＳＢの一つの記憶位置は、１セクタに対応する。

ＳＤＬのエントリは、識別子（ＩＤ）と、ソースアドレス（ＳＡ）と、バッファアドレス（ＢＡ）と、その他の情報とを保持する。

ＩＤは、スーパーブロックＳＢの記憶位置（セクタ）への書き込みを要求したコマンド（ライトコマンド、またはコピーコマンド）の識別子である。

ソースアドレス（ＳＡ）は、スーパーブロックＳＢの記憶位置（セクタ）に書き込むべきデータが格納されている記憶位置を示すアドレスである。ソースアドレス（ＳＡ）は、例えば、ホストライトバッファ２２２のメモリアドレス、または、ＮＡＮＤ型フラッシュメモリ５の物理アドレスである。なお、書き込むべきデータが既に内部ライトバッファ６３に存在する場合には、内部ライトバッファ６３のメモリアドレスが、ソースアドレス（ＳＡ）として使用されてもよい。

バッファアドレス（ＢＡ） は、スーパーブロックＳＢの記憶位置（セクタ）に書き込むべきデータが格納されている内部ライトバッファ６３の記憶位置を示すアドレスである。書き込むべきデータが内部ライトバッファ６３に存在していない場合、バッファアドレス（ＢＡ）として、無効なアドレスが保持されていてもよい。

図５におけるＳＤＬでは、ＷＢＯによって示されるオフセットアドレスに書き込むべきライトデータに対応するエントリに、識別子（ＩＤ）Ｘと、ソースアドレス（ＳＡ）Ｘと、バッファアドレス（ＢＡ）Ｘと、が格納されている。このライトデータの書き込みが完了して、このライトデータがスーパーブロックＳＢから読み出し可能になると、コントローラ４は、ＵＲＰを、識別子（ＩＤ）Ｙと、ソースアドレス（ＳＡ）Ｙと、バッファアドレス（ＢＡ）Ｙとが格納されているエントリを示すように更新する。そして、コントローラ４は、バッファアドレス（ＢＡ）Ｘによって示される内部ライトバッファ６３の記憶位置からホスト２のメモリ２２へのデータ転送が実行されていないことを確認してから、ＷＢＯを、識別子（ＩＤ）Ｙと、ソースアドレス（ＳＡ）Ｙと、バッファアドレス（ＢＡ）Ｙとが格納されているエントリを示すように更新する。識別子（ＩＤ）Ｘと、ソースアドレス（ＳＡ）Ｘと、バッファアドレス（ＢＡ）Ｘと、が格納されているエントリは、解放される。この解放されたエントリは、スーパーブロックＳＢに書き込むべき新たなライトデータの管理に利用可能となる。

次に、ＳＤＬの更新動作について説明する。図６は、実施形態に係るメモリシステムにおいて実行される仮想ライトバッファ６４のＳＤＬの更新動作を示す図である。

図６におけるＳＤＬは、識別子Ｘに対応するライトデータに対応するエントリ、識別子Ｙに対応するライトデータに対応するエントリ、…を有する。識別子Ｘに対応するライトデータと、識別子Ｙに対応するライトデータとは、内部ライトバッファ６３に格納されているが、未だ読み出し可能でないデータである。

まず、識別子Ｘに対応するライトデータをＮＡＮＤ型フラッシュメモリ５に書き込むデータ書き込み動作が実行される。データ書き込み動作が完了すると、識別子Ｘに対応するライトデータが読み出し可能なデータになる。これにより、読み出し可能領域が拡大することに基づいて、コントローラ４は、ＵＲＰを更新する。例えば、ＳＳＤ３がフォギー・ファインプログラム動作のような複数段階のデータ書き込み動作を実行する場合、コントローラ４は、識別子Ｘに対応するライトデータをＮＡＮＤ型フラッシュメモリ５に書き込むファインプログラム動作が完了したことに応じて、ＵＲＰを更新する。フォギー・ファインプログラム動作は、フォギープログラム動作と、ファインプログラム動作とを含む。フォギープログラム動作は、書き込み先の記憶位置の各メモリセルの閾値電圧を粗く設定するプログラム動作である。フォギープログラム動作のみが実行された記憶位置に格納されているデータは、まだ正常に読み出すことができないデータである。ファインプログラム動作は、書き込み先の記憶位置の各メモリセルの閾値電圧を調整して各メモリセルの閾値電圧を目標閾値電圧に設定するプログラム動作である。書き込み先の記憶位置に格納されているデータは、ファインプログラム動作が実行されることによって、読み出し可能になる。

コントローラ４がＵＲＰを更新したことで、識別子Ｘに対応するライトデータに対応するエントリは、ＷＢＯとＵＲＰとの間にあるエントリになる。ＷＢＯとＵＲＰとの間にあるエントリに対応するライトデータは、読み出し可能なライトデータであると判定される。

識別子Ｘに対応するライトデータが読み出し可能なライトデータであるため、コントローラ４は、ＷＢＯを更新することによって、識別子Ｘに対応するライトデータに対応するエントリを解放する。このとき、コントローラ４は、識別子Ｘに対応するバッファアドレス（ＢＡ）Ｘによって示される内部ライトバッファ６３の記憶位置からホスト２のメモリ２２へのデータ転送が実行されていないことを確認してから、ＷＢＯの更新を実行する。解放されたエントリは、新たなライトデータに対応するエントリとして使用され得る。

ＷＰは、ホスト２からのライトコマンドに基づくＳＤＬへのソースアドレス（ＳＡ）の登録の進行に応じて、更新される。

次に、ＵＲＰの更新幅と、仮想ライトバッファＶＷＢのサイズ（ＷＢＳ）について説明する。

コントローラ４は、仮想ライトバッファＶＷＢを使用することにより、様々な世代の不揮発性メモリを制御することができる。

メモリセル当たりに書き込まれるビット数は、不揮発性メモリの種類によって異なる。シングルレベルセル（ＳＬＣ）－フラッシュメモリにおいては、メモリセル当たりに書き込まれるビット数は、１ビットである。クワドレベルセル（ＱＬＣ）－フラッシュメモリにおいては、メモリセル当たりに書き込まれるビット数は、４ビットである。

不揮発性メモリのメモリセルアレイに含まれるプレーンの数は、不揮発性メモリの種類によって異なる。例えば、２プレーンのマルチプレーン構成を有する不揮発性メモリでは、２つのプレーンに対するデータ書き込み動作が同時に実行される。また、４プレーンのマルチプレーン構成を有する不揮発性メモリでは、４つのプレーンに対するデータ書き込み動作が同時に実行される。

データを書き込みためのプログラム動作も、不揮発性メモリの種類によって異なる。プログラム動作には、例えば、フルシーケンスプログラム動作、フォギー・ファインプログラム動作、等がある。フルシーケンスプログラム動作は、一回のプログラム動作によって、一つの記憶位置にデータを書き込むプログラム動作である。この一回のプログラム動作が実行された記憶位置に格納されているデータは、読み出し可能なデータである。

ここで、ＳＬＣモードでＮＡＮＤ型フラッシュメモリ５にデータを書き込む場合を想定する。書き込み単位は、例えば、１６ＫｉＢ（＝１６ＫｉＢ×１ビット（ＳＬＣ）×１プレーン）である。１６ＫｉＢは、ページサイズの一例である。セクタが４ＫｉＢである場合、４セクタが書き込み単位に対応する。

この場合、ＵＲＰは、４セクタの単位、つまり４オフセットアドレスの単位で、更新される。また、ＷＢＳは、１６ＫｉＢ以上、つまり４セクタ以上に設定される。

次に、フォギー・ファインプログラム動作を使用して、ＱＬＣモードでＮＡＮＤ型フラッシュメモリ５にデータを書き込む場合を想定する。例えば、複数のワード線（ＷＬ）の各々が４つのストリングユニット（ＳＵ０～ＳＵ３）を含む場合、書き込み単位は、例えば、１２８ＫｉＢ（＝１６ＫｉＢ×４ビット（ＱＬＣ）×２プレーン）である。セクタが４ＫｉＢである場合、３２セクタが書き込み単位に対応する。この場合、ＵＲＰは、３２セクタの単位、つまり３２オフセットアドレスの単位で、更新される。

複数のワード線（ＷＬ）の各々が４つのストリングユニット（ＳＵ０～ＳＵ３）を含む場合、ＷＢＳは、６４０ＫｉＢ（＝１２８ＫｉＢ×５）以上、つまり１６０セクタ以上に設定される。なぜなら、メモリセルグループ（ＷＬｘ、ＳＵｙ）に対するファインプログラム動作は、メモリセルグループ（ＷＬ（ｘ＋１）、ＳＵｙ）に対するフォギープログラム動作が完了した後に実行されるので、書き込み単位の５倍のサイズのライトデータを内部ライトバッファ６３に保持することが必要となるからである。

このように、ＵＲＰの更新幅と、仮想ライトバッファＶＷＢのサイズ（ＷＢＳ）を調整することによって、様々な世代の不揮発性メモリを制御することが可能となる。

次に、仮想ライトバッファ６４に登録されるソースアドレスの種類について説明する。図７は、実施形態に係るＳＳＤ３の仮想ライトバッファ６４に登録されるソースアドレスの種類を示す図である。

（１）ライトコマンド
ホスト２からライトコマンドを受信した場合、ＳＳＤ３のコントローラ４は、受信したライトコマンドに関連付けられたデータＤ１が書き込まれるべき書き込み先スーパーブロックＳＢ＃１と、この書き込み先スーパーブロックＳＢ＃１内の書き込み先記憶位置とを決定する。そして、コントローラ４は、受信したライトコマンドに関連付けられたデータＤ１に含まれる単位データそれぞれが格納されているホストライトバッファ２２２のメモリアドレスそれぞれを、ソースアドレス（ＳＡ）として、仮想ライトバッファＶＷＢ＃１に格納する。そして、データＤ１を書き込み先スーパーブロックＳＢ＃１に書き込む際、コントローラ４は、データＤ１をホストライトバッファ２２２から内部ライトバッファ６３に転送する。

（２）コピーコマンド
コピー対象データＤ２を書き込み先スーパーブロックＳＢ＃１にコピーするコピーコマンドをホスト２から受信した場合、ＳＳＤ３のコントローラ４は、コピー対象データＤ２に含まれる単位データそれぞれが格納されているコピー元ブロック（ここでは、スーパーブロックＳＢ＃ｘ）の物理アドレス（ブロックアドレスと、オフセットアドレス）それぞれを、ソースアドレス（ＳＡ）として、仮想ライトバッファＶＷＢ＃１に格納する。そして、コピー対象データＤ２をコピー先ブロックである書き込み先スーパーブロックＳＢ＃１にコピーする際、コントローラ４は、ソースアドレス（ＳＡ）それぞれに基づいてデータＤ１をスーパーブロックＳＢ＃ｘから読み出し、読み出したデータＤ１を内部ライトバッファ６３に転送する。ガベージコレクションのためのコピー動作においても、コピー元ブロックの物理アドレスそれぞれが、ソースアドレス（ＳＡ）として、仮想ライトバッファＶＷＢ＃１に格納される。

（３）書き込むべきライトデータが既に内部ライトバッファに存在する場合
書き込むべきライトデータが既に内部ライトバッファ６３に存在する場合、ライトデータに含まれる単位データそれぞれが格納されている内部ライトバッファ６３のメモリアドレスそれぞれが、ソースアドレス（ＳＡ）として、仮想ライトバッファＶＷＢ＃１に格納される。この場合、ソースアドレス（ＳＡ）とバッファアドレス（ＢＡ）とが等しいので、ソースアドレス（ＳＡ）からバッファアドレス（ＢＡ）へのライトデータの転送は、不要となる。

次に、ライト動作について説明する。図８は、実施形態に係るＳＳＤ３において実行されるライト動作の手順を示すフローチャートである。

まず、コントローラ４は、スーパーブロックを書き込み先ブロックとして割り当てる（ステップＳ１０１）。コントローラ４は、フリーブロックリスト６２３に割り当てられているスーパーブロックから、スーパーブロックを選択する。コントローラ４は、選択したスーパーブロックに対してイレーズ動作を実行する。そして、コントローラ４は、イレーズ動作を実行したスーパーブロックを書き込み先ブロックとして割り当てる。

コントローラ４は、書き込み先ブロックとして割り当てられたスーパーブロックに仮想ライトバッファ６４を割り当てる（ステップＳ１０２）。既に書き込み先ブロックとしてスーパーブロックが割り当てられている場合、コントローラ４は、ステップＳ１０１およびステップＳ１０２の手順を省略する。なお、ここでは、スーパーブロック（書き込み先ブロック）に対するイレーズ動作を実行した後に書き込み先ブロックに仮想ライトバッファ６４を割り当てる場合を説明したが、書き込み先ブロックに仮想ライトバッファ６４を割り当てた後に、書き込み先ブロックに対するイレーズ動作が実行されてもよい。例えば、仮想ライトバッファ６４に初めて書き込みサイズ分の個数のソースアドレスが蓄積された場合に、書き込み先ブロックに対するイレーズ動作を実行してもよい。

コントローラ４は、ホスト２からライトコマンドが受信されたか否かを判定する（ステップＳ１０３）。コントローラ４は、サブミッションキュー（ＳＱ）２２１ａに、ライトコマンドが格納されているか否かを判定する。

ホスト２からライトコマンドが受信されていない場合（ステップＳ１０３でＮｏ）、コントローラ４は、ライトコマンドが受信されるまで待つ。

ホスト２からライトコマンドを受信した場合（ステップＳ１０３でＹｅｓ）、コントローラ４は、仮想ライトバッファ６４のセクタディスクリプタリスト（ＳＤＬ）に、ソースアドレス（ＳＡ）を格納する（ステップＳ１０４）。この場合、コントローラ４は、受信したライトコマンドに関連付けられたライトデータが書き込まれるべきスーパーブロック内のオフセットアドレスを決定する。コントローラ４は、決定したオフセットアドレスと、受信したライトコマンドによって指定されたセクタの数とに基づいて、ソースアドレス（ＳＡ）を格納するＳＤＬのエントリそれぞれを決定する。コントローラ４は、受信したライトコマンドに関連付けられたライトデータが記憶されている記憶位置を示すＳＡを、決定したエントリに格納する。コントローラ４は、ＳＤＬのＷＰを更新する。

コントローラ４は、書き込み動作が開始可能であるか否かを判定する（ステップＳ１０５）。コントローラ４は、書き込み先ブロックに書き込まれるべきライトデータの総サイズが書き込みサイズに達しているか否かを判定する。コントローラ４は、ＳＤＬに格納されているＳＡの数を参照することで、ライトデータの総サイズを把握してもよい。

書き込み動作が開始可能でない場合（ステップＳ１０５でＮｏ）、コントローラ４は、ホスト２から後続のライトコマンドが受信されるまで待つ（ステップＳ１０３）。

書き込み動作が開始可能である場合（ステップＳ１０５でＹｅｓ）、コントローラ４は、ステップＳ１０６～Ｓ１０８の処理を実行して、ライトデータを書き込み先ブロックに書き込む。なお、ステップＳ１０３の処理と、ステップＳ１０６～Ｓ１０８の処理とは、並行して実行されてもよい。この場合、たとえ書き込み動作が開始可能であっても（ステップＳ１０５でＹｅｓ）、ライトコマンドが受信された場合には、コントローラ４は、ステップＳ１０６～Ｓ１０８の処理と並行して、ソースアドレス（ＳＡ）をＳＤＬのエントリに格納する処理を実行できる。

書き込み動作が開始可能である場合（ステップＳ１０５でＹｅｓ） 、コントローラ４は、内部ライトバッファ６３の記憶位置を示すバッファアドレス（ＢＡ）を決定し、ＳＡが示す記憶位置からＢＡが示す記憶位置にライトデータを転送する（ステップＳ１０６）。コントローラ４は、ライトデータに含まれる単位データそれぞれが格納されるべき内部ライトバッファ６３の記憶位置を示すＢＡを決定する。コントローラ４は、ＳＡが示す記憶位置からライトデータを読み出し、ＢＡが示す記憶位置に読み出したライトデータを格納する。

コントローラ４は、決定したＢＡを仮想ライトバッファ６４のＳＤＬに格納する（ステップＳ１０７）。なお、ここでは、ライトデータを内部ライトバッファ６３に転送した後にＢＡを仮想ライトバッファ６４のＳＤＬに格納する場合を説明したが、最初にＢＡを仮想ライトバッファ６４のＳＤＬに格納し、その後、ライトデータを内部ライトバッファ６３に転送してもよい。この場合、ＳＤＬの各エントリには、ライトデータが内部ライトバッファ６３に転送されているか否かを示すフラグが保持されていてもよい。

コントローラ４は、内部ライトバッファ６３に転送されたライトデータを書き込み先ブロックに書き込む（ステップＳ１０８）。

コントローラ４は、読み出し可能領域が拡大したか否かを判定する（ステップＳ１０９）。コントローラ４は、ステップＳ１０８のデータ書き込み動作で、新たに読み出し可能になったデータがあるか否かを判定する。

読み出し可能領域が拡大していない場合（ステップＳ１０９でＮｏ）、コントローラ４は、ホスト２から後続のライトコマンドが受信されるまで待つ（ステップＳ１０３）。

読み出し可能領域が拡大した場合（ステップＳ１０９でＹｅｓ）、コントローラ４は、ＵＲＰを更新する（ステップＳ１１０）。コントローラ４は、新たに読み出し可能になったライトデータに対応するＳＤＬのエントリの次のエントリを示すようにＵＲＰを更新する。これにより、ＵＲＰは、書き込み未完了領域の先頭の記憶位置を示す。

コントローラ４は、新たに読み出し可能になったライトデータに対応するＳＤＬのＢＡによって示される内部ライトバッファ６３の記憶位置からホスト２のメモリ２２へのデータ転送が実行されていないことを確認してから、ＷＢＯを更新する（ステップＳ１１１）。新たに読み出し可能になったライトデータに対応するＳＤＬのＢＡによって示される内部ライトバッファ６３の記憶位置からホスト２のメモリ２２へのデータ転送が実行されていないことを確認すると、コントローラ４は、更新されたＵＲＰと同じ位置を示すようにＷＢＯを更新する。これにより、新たに読み出し可能になったライトデータに対応するエントリは解放される。

コントローラ４は、ＵＲＰと、書き込み先ブロックの容量が同じであるか否かを判定する（ステップＳ１１２）。つまり、コントローラ４は、ＵＲＰが書き込み先ブロックの書き込み完了領域の終端の記憶位置を示すオフセットアドレスに１を加えた値であるか否かを判定する。

ＵＲＰと、書き込み先ブロックの容量が同じでない場合（ステップＳ１１２でＮｏ）、コントローラ４は、ホスト２から後続のライトコマンドが受信されるまで待つ（ステップＳ１０３）コントローラ４は、書き込み先ブロックが書き込み未完了領域を有すると判定する。

ＵＲＰと、書き込み先ブロックの容量が同じである場合（ステップＳ１１２でＹｅｓ）、コントローラ４は、仮想ライトバッファ６４を解放する（ステップＳ１１３）。ＵＲＰが書き込み先ブロックの書き込み完了領域の終端の記憶位置を示すオフセットアドレスに１を加えた値である場合、コントローラ４は、書き込み先ブロックをクローズブロックリスト６２２に登録する。クローズブロックリスト６２２に登録されたスーパーブロックは、仮想ライトバッファ６４との割り当てが解除される。割り当てが解除された仮想ライトバッファ６４は、新たなスーパーブロックが書き込み先ブロックに割り当てられたときに利用可能な状態になる。

そして、コントローラ４は、ホスト２からライトコマンドが受信されたか否かを判定する（ステップＳ１１３）。

ホスト２からライトコマンドが受信されていない場合（ステップＳ１１３でＮｏ）、コントローラ４は、ライト動作を終了する。

ホスト２からライトコマンドが受信された場合（ステップＳ１１３でＹｅｓ）、コントローラ４は、ステップＳ１０１に戻り、新たなスーパーブロックＳＢを書き込み先ブロックとして割り当てる。

次に、リード動作について説明する。図９は、実施形態に係るＳＳＤ３において実行されるリード動作の手順を示すフローチャートである。

まず、コントローラ４は、受信したリードコマンドが指定するＳＢＯ（Ｓｕｐｅｒ Ｂｌｏｃｋ Ｏｆｆｓｅｔ）がＵＲＰ未満であるか否かを判定する（ステップＳ２０１）。コントローラ４は、Ｌ２Ｐテーブル６１を用いて、リードコマンドが指定する論理アドレスに対応する物理アドレスを特定する。物理アドレスは、ＳＢＡ（Ｓｕｐｅｒ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）と、ＳＢＯとを含む。ＳＢＡは、スーパーブロックを識別するブロックアドレスである。ＳＢＯは、スーパーブロックに含まれる記憶位置それぞれを一意に特定可能なオフセットアドレスである。

ＳＢＯがＵＲＰ未満である場合（ステップＳ２０１でＹｅｓ）、コントローラ４は、リードコマンドが指定するデータがＮＡＮＤ型フラッシュメモリ５から読み出し可能であると判定する。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す（ステップＳ２０２）。

コントローラ４は、読み出したデータをホスト２に転送する（ステップＳ２０３）。

そして、コントローラ４は、リード動作を終了する。

ＳＢＯがＵＲＰ以上である場合（ステップＳ２０１でＮｏ）、コントローラ４は、仮想ライトバッファ６４にバッファアドレス（ＢＡ）が割り当て済みであるか否かを判定する（ステップＳ２０４）。コントローラ４は、リードコマンドに関連付けられたデータに対応するエントリにＢＡが格納されているか否かを判定する。

仮想ライトバッファ６４にＢＡが割り当てられている場合（ステップＳ２０４でＹｅｓ）、コントローラ４は、ＢＡが示す内部ライトバッファ６３の記憶位置からデータを読み出す（ステップＳ２０５）。

コントローラ４は、読み出したデータをホスト２に転送する（ステップＳ２０３）。

そして、コントローラ４は、リード動作を終了する。

仮想ライトバッファ６４にＢＡが割り当てられていない場合（ステップＳ２０４でＮｏ）、コントローラ４は、ＳＡが示す記憶位置から、ＢＡが示す内部ライトバッファ６３の記憶位置にデータを転送する（ステップＳ２０６）。コントローラ４は、内部ライトバッファ６３の記憶位置を示すＢＡを決定する。そして、コントローラ４は、ＳＡが示す記憶位置からリードコマンドが指定するデータを読み出し、決定したＢＡが示す内部ライトバッファ６３の記憶位置に読み出したデータを格納する。

コントローラ４は、ＢＡが示す内部ライトバッファ６３の記憶位置から、リードコマンドによって指定されたデータを読み出す（ステップＳ２０７）。

コントローラ４は、読み出したデータをホスト２に転送する（ステップＳ２０３）。

そして、コントローラ４は、リード動作を終了する。

以上説明したように、本実施形態によれば、コントローラ４は、仮想ライトバッファ６４を用いて、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータを管理することができる。

コントローラ４は、ホスト２からライトコマンドを受信した際に、ライトコマンドに関連付けられたライトデータをセクタサイズ毎に、セクタディスクリプタリスト（ＳＤＬ）のエントリに対応付ける。コントローラ４は、ライトデータが格納されているホスト２の記憶位置を示すアドレスをソースアドレス（ＳＡ）としてＳＤＬの各エントリに格納する。これにより、コントローラ４は、ＳＤＬのソースアドレス（ＳＡ）の数を参照することによって、ライトデータの総サイズを確認することができる。

このことは、ライトデータを内部ライトバッファ６３に保持することなく、ライトデータの総サイズを確認することができる。そのため、ライトデータを内部ライトバッファ６３に格納することで、ライトデータの総サイズを確認する場合と比較して、必要とされる内部ライトバッファ６３のサイズを小さくすることができる。

また、コントローラ４は、データをＮＡＮＤ型フラッシュメモリ５の書き込み先ブロックに書き込む際に、書き込まれるデータを内部ライトバッファ６３に格納した際の内部ライトバッファ６３の記憶位置を示すアドレスをバッファアドレス（ＢＡ）としてＳＤＬに格納する。この動作は、ホスト２から発行されたライトコマンド、あるいはコピーコマンドに基づいて実行された場合のそれぞれで共通の動作である。コントローラ４は、コマンドの種類に依らず、ＢＡを参照することで内部ライトバッファ６３に格納されているデータを読み出すことができる。

これにより、コントローラ４は、ライトコマンドで指定されたデータと、コピーコマンドで指定されたデータとを、同一の書き込み先ブロックに書き込むことも出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、更新を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…情報処理システム、２…ホスト、３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、４０…バス、４１…ホストインタフェース、４２…ＣＰＵ、４３…ＮＡＮＤインタフェース、４４…ＤＲＡＭインタフェース、４５…ＤＭＡＣ、４６…ＳＲＡＭ、４７…ＥＣＣエンコード／デコード部、６１…Ｌ２Ｐテーブル、６２…ブロック管理テーブル、６３…内部ライトバッファ、６４…仮想ライトバッファ（ＶＷＢ）、４２１…フラッシュマネージメント部、ＳＢ…ブロックグループ（スーパーブロック）。

Claims (9)

1. メモリを備えるホストに接続可能なメモリシステムであって、
   不揮発性メモリと、
   揮発性メモリと、
   前記不揮発性メモリと前記揮発性メモリとに電気的に接続され、前記不揮発性メモリの複数のブロックから割り当てられた複数の書き込み先ブロックを管理するように構成されたコントローラと、を具備し、
   前記コントローラは、
   第１の書き込み先ブロックに書き込む第１のデータが格納されている前記ホストのメモリ上の位置を示すメモリアドレスと、前記第１のデータに含まれる、第１の管理サイズを有する単位データの個数と、を指定するライトコマンドを、前記ホストから受信し、
   前記第１の書き込み先ブロックに前記揮発性メモリに保存される第１のリストを割り当て、
   前記第１のデータに含まれる単位データそれぞれが格納されている前記ホストのメモリ上の位置を示すメモリアドレスそれぞれを、第１の記憶位置情報として、前記第１のリストに格納し、
   前記第１のデータを前記不揮発性メモリに書き込む際、前記第１のリストの前記第１の記憶位置情報が示す前記ホストのメモリ上の位置から前記第１のデータを取得し、前記取得した第１のデータを前記揮発性メモリに格納し、
   前記第１のデータに含まれる単位データそれぞれが格納された前記揮発性メモリ上の位置を示すメモリアドレスそれぞれを、第２の記憶位置情報として、前記第１のリストに格納し、
   前記第１のリストの前記第２の記憶位置情報が示す前記揮発性メモリ上の位置から前記第１のデータを取得し、前記取得した第１のデータを前記第１の書き込み先ブロックに書き込み、
   前記第１の書き込み先ブロックへの前記第１のデータの書き込みの完了によって前記第１の書き込み先ブロックの読み出し可能領域が拡大した場合、前記第１の書き込み先ブロックの書き込み未完了領域の先頭位置を示す記憶位置管理情報を更新し、
   前記記憶位置管理情報によって示される前記書き込み未完了領域の先頭位置が前記第１の書き込み先ブロックの終端の記憶位置を超えた場合、前記第１のリストを前記第１の書き込み先ブロックから解放するように構成されている、
   メモリシステム。
2. 前記コントローラは、
   前記第１のデータに対応する論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、論理物理アドレス変換テーブルを参照し、前記第１の書き込み先ブロックのブロックアドレスと前記第１の書き込み先ブロック内のオフセットアドレスとを示す物理アドレスを取得し、
   前記オフセットアドレスが、前記記憶位置管理情報が示す値未満である場合、前記第１のデータを前記第１の書き込み先ブロックから読み出し、読み出した前記第１のデータを前記ホストに転送し、
   前記オフセットアドレスが、前記記憶位置管理情報が示す値以上である場合、前記第１のリストに格納されている前記第２の記憶位置情報が示す前記揮発性メモリ上の位置から前記第１のデータを読み出し、読み出した前記第１のデータを前記ホストに転送するように構成されている、
   請求項１に記載のメモリシステム。
3. 前記コントローラは、
   前記オフセットアドレスが、前記記憶位置管理情報が示す値以上であり、且つ、前記第１のリストに前記第２の記憶位置情報が格納されていない場合、前記第１のリストに格納されている前記第１の記憶位置情報が示す前記ホストのメモリ上の位置から前記揮発性メモリに前記第１のデータを転送し、前記揮発性メモリに転送された前記第１のデータを前記ホストに転送するように構成されている、
   請求項２に記載のメモリシステム。
4. 前記コントローラは、
   前記第１の書き込み先ブロックにコピーするコピー対象データが格納されているコピー元ブロックにおける位置を示す前記不揮発性メモリの物理アドレスと、前記コピー対象データに含まれる、前記第１の管理サイズを有する単位データの個数と、を指定するコピーコマンドを、前記ホストから受信し、
   前記コピー対象データに含まれる単位データそれぞれが格納されている前記コピー元ブロックにおける位置を示す物理アドレスそれぞれを、前記第１の記憶位置情報として、前記第１のリストに格納し、
   前記コピー対象データを前記第１の書き込み先ブロックにコピーする際、前記第１のリストの前記第１の記憶位置情報が示す前記コピー元ブロックにおける位置から前記コピー対象データを読み出し、前記読み出したコピー対象データを前記揮発性メモリに格納し、
   前記コピー対象データに含まれる単位データそれぞれが格納された前記揮発性メモリ上の位置を示すメモリアドレスそれぞれを、前記第２の記憶位置情報として、前記第１のリストに格納し、
   前記第１のリストの前記第２の記憶位置情報が示す前記揮発性メモリ上の位置から前記コピー対象データを取得し、前記取得したコピー対象データを前記第１の書き込み先ブロックに書き込むようにさらに構成されている、
   請求項１に記載のメモリシステム。
5. 前記コントローラは、
   前記第１のリストの前記第１の記憶位置情報が示す前記ホストの前記メモリアドレスの個数が前記不揮発性メモリの書き込み単位に達した場合、前記第１のリストの前記第１の記憶位置情報が示す前記ホストのメモリ上の位置から前記第１のデータを取得するように構成されている、
   請求項１に記載のメモリシステム。
6. メモリを備えるホストに接続可能なメモリシステムであって、
   不揮発性メモリと
   前記不揮発性メモリに書き込むデータを一時的に記憶する揮発性メモリと、
   前記不揮発性メモリと前記揮発性メモリとに電気的に接続され、前記不揮発性メモリの複数のブロックから割り当てられた複数の書き込み先ブロックを管理するように構成されたコントローラと、を具備し、
   前記コントローラは、
   前記複数のブロックのうちの第１のブロックを書き込み先ブロックとして割り当てる際、前記第１のブロックに書き込まれるデータが格納されている記憶位置を第１の管理サイズ毎に示すソースアドレスそれぞれと、前記第１のブロックへのデータ転送用バッファとして使用される前記揮発性メモリにおける位置を前記第１の管理サイズ毎に示すバッファアドレスそれぞれとを保持するための第１のリストを前記第１のブロックに割り当て、
   前記第１のブロックに書き込む第１のデータが格納されている前記ホストのメモリ上の位置を示すメモリアドレスと、前記第１のデータに含まれる、前記第１の管理サイズを有する単位データの個数と、を指定するライトコマンドを、前記ホストから受信し、
   前記第１のデータに含まれる前記第１の管理サイズを有する単位データそれぞれが格納されている前記ホストのメモリ上の位置を示すメモリアドレスそれぞれを、前記ソースアドレスとして、前記第１のリストに格納し、
   前記第１のリストに格納された前記ソースアドレスの個数が前記不揮発性メモリの書き込み単位に達した場合、前記ソースアドレスそれぞれに基づいて、前記書き込みサイズを有するライトデータを前記ホストのメモリから取得し、前記取得したライトデータを前記揮発性メモリに格納し、
   前記ライトデータが格納された前記揮発性メモリ上の位置を示すメモリアドレスそれぞれを、前記バッファアドレスとして、前記第１のリストに格納し、
   前記第１のリストの前記バッファアドレスそれぞれに基づいて、前記揮発性メモリから前記ライトデータを取得し、前記取得したライトデータを前記第１のブロックに書き込み、
   前記第１のブロックへの前記ライトデータの書き込みの完了によって前記第１のブロックの読み出し可能領域が拡大した場合、前記第１のブロックの書き込み未完了領域の先頭位置を示す記憶位置管理情報を更新し、
   前記記憶位置管理情報によって示される前記書き込み未完了領域の先頭位置が前記第１のブロックの終端の記憶位置を超えた場合、前記第１のリストを前記第１のブロックから解放するように構成されている、
   メモリシステム。
7. 前記コントローラは、
   前記第１のデータに対応する論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、論理物理アドレス変換テーブルを参照し、前記第１のブロックのブロックアドレスと前記第１のブロック内のオフセットアドレスとを示す物理アドレスを取得し、
   前記オフセットアドレスが、前記記憶位置管理情報が示す値未満である場合、前記第１のデータを前記第１のブロックから読み出し、読み出した前記第１のデータを前記ホストに転送し、
   前記オフセットアドレスが、前記記憶位置管理情報が示す値以上である場合、前記バッファアドレスそれぞれに基づいて、前記揮発性メモリから前記第１のデータを読み出し、読み出した前記第１のデータを前記ホストに転送するように構成されている、
   請求項６に記載のメモリシステム。
8. 前記コントローラは、
   前記オフセットアドレスが、前記記憶位置管理情報が示す値以上であり、且つ、前記第１のデータが格納されている前記揮発性メモリ上の位置を示すメモリアドレスである前記バッファアドレスが前記第１のリストに格納されていない場合、前記ソースアドレスそれぞれに基づいて、前記ホストのメモリ上の位置から前記揮発性メモリに前記第１のデータを転送し、前記揮発性メモリに転送された前記第１のデータを前記ホストに転送するように構成されている、
   請求項７に記載のメモリシステム。
9. 不揮発性メモリと揮発性メモリとを含むメモリシステムを制御する制御方法であって、
   前記不揮発性メモリの複数のブロックから割り当てられた複数の書き込み先ブロックを管理することと、
   第１の書き込み先ブロックに書き込む第１のデータが格納されているホストのメモリ上の位置を示すメモリアドレスと、前記第１のデータに含まれる、第１の管理サイズを有する単位データの個数と、を指定するライトコマンドを、前記ホストから受信することと、
   前記第１の書き込み先ブロックに前記揮発性メモリに保存される第１のリストを割り当てることと、
   前記第１のデータに含まれる単位データそれぞれが格納されている前記ホストのメモリ上の位置を示すメモリアドレスそれぞれを、第１の記憶位置情報として、前記第１のリストに格納することと、
   前記第１のデータを前記不揮発性メモリに書き込む際、前記第１のリストの前記第１の記憶位置情報が示す前記ホストのメモリ上の位置から前記第１のデータを取得し、前記取得した第１のデータを前記揮発性メモリに格納することと、
   前記第１のデータに含まれる単位データそれぞれが格納された前記揮発性メモリ上の位置を示すメモリアドレスそれぞれを、第２の記憶位置情報として、前記第１のリストに格納することと、
   前記第１のリストの前記第２の記憶位置情報が示す前記揮発性メモリ上の位置から前記第１のデータを取得し、前記取得した第１のデータを前記第１の書き込み先ブロックに書き込むことと、
   前記第１の書き込み先ブロックへの前記第１のデータの書き込み完了によって前記第１の書き込み先ブロックの読み出し可能領域が拡大した場合、前記第１の書き込み先ブロックの書き込み未完了領域の先頭位置を示す記憶位置管理情報を更新することと、
   前記記憶位置管理情報が前記第１の書き込み先ブロックの終端の記憶位置を超えた場合、前記第１のリストを前記第１の書き込み先ブロックから解放することと、を具備する制御方法。

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