JP2021033849A - メモリシステムおよび制御方法 - Google Patents

Abstract

【課題】性能を向上することができるメモリシステムを実現する。【解決手段】メモリシステムは、不揮発性メモリと、コントローラとを含む。コントローラは、ホストからの第１のライトコマンドの受信に応じて、第１のライトコマンドに関連付けられた第１のライトデータが書き込まれるべき不揮発性メモリの物理記憶位置を示す第１の物理アドレスを決定し、第１のライトデータの論理アドレスに第１の物理アドレスが関連付けられるようにアドレス変換テーブルを更新する。コントローラは、第１のライトデータの転送が終了する前もしくは不揮発性メモリに対する第１のライトデータの書き込みが終了する前にアドレス変換テーブルの更新を開始する。【選択図】図６

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。

近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤフラッシュ技術ベースのソリッドステートドライブ（ＳＳＤ）が知られている。

ＳＳＤは、データセンターのサーバのような様々なホスト計算機システムのストレージデバイスとして使用されている。

ホスト計算機システムにおいて利用されるストレージデバイスにおいては、その性能の向上が求められる。

米国特許出願公開第２０１６／００４８３２８号明細書 米国特許出願公開第２０１７／０１６８９５１号明細書 米国特許出願公開第２０１７／０３４４２８７号明細書

本発明が解決しようとする課題は、性能を向上することができるメモリシステムおよび制御方法を提供することである。

実施形態によれば、ホストに接続可能なメモリシステムは、複数のページを各々が含む複数のブロックを含む不揮発性メモリと、前記不揮発性メモリに電気的に接続され、前記不揮発性メモリを制御するように構成されたコントローラとを具備する。前記コントローラは、前記ホストからの第１のライトコマンドの受信に応じて、前記第１のライトコマンドに関連付けられた第１のライトデータが書き込まれるべき前記不揮発性メモリの物理記憶位置を示す第１の物理アドレスを決定し、前記第１のライトデータの論理アドレスに前記第１の物理アドレスが関連付けられるようにアドレス変換テーブルを更新する。前記コントローラは、前記第１のライトデータを前記ホストのメモリ内のライトバッファから前記コントローラに転送し、前記第１の物理アドレスによって指定される、前記不揮発性メモリの第１の書き込み先ブロック内の書き込み先位置に、前記第１のライトデータを書き込む。前記コントローラは、前記第１のライトデータの転送が終了する前もしくは前記不揮発性メモリに対する前記第１のライトデータの書き込みが終了する前に前記アドレス変換テーブルの更新を開始する。

ホストと実施形態に係るメモリシステムとの関係を示すブロック図。 実施形態に係るメモリシステムの構成例を示すブロック図。 実施形態に係るメモリシステムにおいて使用される複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリチップとの関係を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、あるスーパーブロックの構成例を示す図。 データの書き込み後にアドレス変換テーブルを更新する書き込みシーケンスの例を示す図。 実施形態に係るメモリシステムにおいて実行される書き込みシーケンスの例を示す図。 実施形態に係るメモリシステムにおいて実行される書き込み動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて使用されるブロック管理テーブルのデータ構造の例を示す図。 各書き込み先ブロックに対応する読み出し不可能ポインタ（ＵＲＰ）を説明するための図。 各アクティブブロック（クローズブロック）に対応する読み出し不可能ポインタ（ＵＲＰ）を説明するための図。 実施形態に係るメモリシステムにおいて使用される書き込み先ブロック管理テーブルのデータ構造の例を示す図。 書き込み先ブロック管理テーブル内のライトバッファアドレスリストの例を示す図。 実施形態に係るメモリシステムにおいて実行される読み出し動作の手順を示すフローチャート。 複数のストリームに関連付けられた複数種のライトデータを複数のストリームに対応する複数の書き込み先ブロックにそれぞれ書き込むストリーム書き込み動作を示すブロック図。 フリーブロック群から複数のストリームに対応する複数の書き込み先ブロックを割り当てる動作を示すブロック図。 複数のストリームに対応する複数のバッファ領域を使用して実行される書き込み動作を示すブロック図。 実施形態に係るメモリシステムにおいて実行される書き込み動作を示すブロック図。 データ書き込みに関する、ホストと実施形態に係るメモリシステムそれぞれの構成例を示すブロック図。 データ読み出しに関する、ホストと実施形態に係るメモリシステムそれぞれの構成例を示すブロック図。 実施形態に係るメモリシステムにおいて実行される書き込み動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行される書き込み動作の別の手順を示すフローチャート。

以下、図面を参照して、実施形態を説明する。
図１は、ホストと実施形態に係るメモリシステムとの関係を示すブロック図である。

このメモリシステムは、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。このメモリシステムは、ＮＡＮＤフラッシュ技術ベースのソリッドステートドライブ（ＳＳＤ）３として実現されている。

ホスト（ホストデバイス）２は、複数のＳＳＤ３を制御するように構成されている。ホスト２は、複数のＳＳＤ３によって構成されるフラッシュアレイをストレージとして使用するように構成された情報処理装置によって実現される。この情報処理装置はパーソナルコンピュータであってもよいし、サーバコンピュータであってもよい。

なお、ＳＳＤ３は、ストレージアレイ内に設けられる複数のストレージデバイスの一つとして利用されてもよい。ストレージアレイは、サーバコンピュータのような情報処理装置にケーブルまたはネットワークを介して接続されてもよい。ストレージアレイは、このストレージアレイ内の複数のストレージ（例えば複数のＳＳＤ３）を制御するコントローラを含む。ＳＳＤ３がストレージアレイに適用された場合には、このストレージアレイのコントローラが、ＳＳＤ３のホストとして機能してもよい。

以下では、サーバコンピュータのような情報処理装置がホスト２として機能する場合を例示して説明する。

ホスト（サーバ）２と複数のＳＳＤ３は、インタフェース５０を介して相互接続される（内部相互接続）。この相互接続のためのインタフェース５０としては、これに限定されないが、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、ＮＶＭｅ ｏｖｅｒ Ｆａｂｒｉｃｓ（ＮＶＭｅＯＦ）等を使用し得る。

ホスト２として機能するサーバコンピュータの典型例としては、データセンター内のサーバコンピュータ（以下、サーバと称する）が挙げられる。

ホスト２がデータセンター内のサーバによって実現されるケースにおいては、このホスト（サーバ）２は、ネットワーク６０を介して複数のエンドユーザ端末（クライアント）６１に接続されてもよい。ホスト２は、これらエンドユーザ端末６１に対して様々なサービスを提供することができる。

ホスト（サーバ）２によって提供可能なサービスの例には、（１）システム稼働プラットフォームを各クライアント（各エンドユーザ端末６１）に提供するプラットホーム・アズ・ア・サービス（ＰａａＳ）、（２）仮想サーバのようなインフラストラクチャを各クライアント（各エンドユーザ端末６１）に提供するインフラストラクチャ・アズ・ア・サービス（ＩａａＳ）、等がある。

複数の仮想マシンが、このホスト（サーバ）２として機能する物理サーバ上で実行されてもよい。ホスト（サーバ）２上で走るこれら仮想マシンの各々は、この仮想マシンに対応するクライアント（エンドユーザ端末６１）に各種サービスを提供するように構成された仮想サーバとして機能することができる。各仮想マシンにおいては、対応するエンドユーザ端末６１によって使用される、オペレーティングシステムおよびユーザアプリケーションが実行される。各仮想マシンに対応するオペレーティングシステムは、Ｉ／Ｏサービスを含む。このＩ／Ｏサービスは、論理ブロックアドレス（ＬＢＡ）ベースのブロックＩ／Ｏサービスであってもよいし、あるいは、キー・バリュー・ストアサービスであってもよい。

各仮想マシンに対応するオペレーティングシステムにおいては、Ｉ／Ｏサービスは、ユーザアプリケーションからのライト／リード要求に応答して、Ｉ／Ｏコマンド（ライトコマンド、リードコマンド）を発行する。これらＩ／Ｏコマンドはホスト２内のサブミッションキューに入れられ、そしてこのサブミッションキューを介してＳＳＤ３に送出される。

ＳＳＤ３は、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリを含む。ＳＳＤ３は、不揮発性メモリの複数のブロックから割り当てられた複数の書き込み先ブロックの各々に対するデータの書き込みを実行することができる。書き込み先ブロックとは、データが書き込まれるべきブロックを意味する。

ＳＳＤ３は、異なるストリームに関連付けられた複数種のライトデータを異なる書き込み先ブロックにそれぞれ書き込むストリーム書き込みをサポートしている。ストリーム書き込みを実行するケースにおいては、ホスト２からＳＳＤ３に送出されるライトコマンドの各々は、複数のストリームの一つを示すストリーム識別子（ストリームＩＤ）を含む。ＳＳＤ３があるストリームのストリームＩＤを含むライトコマンドをホスト２から受信した場合、ＳＳＤ３は、このストリームに対応する書き込み先ブロックにこのライトコマンドに関連付けられたライトデータを書き込む。ＳＳＤ３が別のストリームのストリームＩＤを含むライトコマンドをホスト２から受信した場合、ＳＳＤ３は、この別のストリームに対応する別の書き込み先ブロックにこのライトコマンドに関連付けられたライトデータを書き込む。あるストリームに対応する書き込み先ブロック全体がデータで満たされると、このストリーム用の新たな書き込み先ブロックが割り当てられる。

したがって、ホスト２は、ストリームＩＤを各々が含むライトコマンドをＳＳＤ３に発行することによって、例えば、あるエンドユーザ端末６１（クライアント）に対応するユーザアプリケーションのデータのような特定のデータのグループが１以上の特定のブロックに書き込まれ、他のエンドユーザ端末６１（クライアント）に対応するユーザアプリケーションのデータのような別の特定のデータのグループが別の１以上のブロックに書き込まれる、といったデータ配置を実現することができる。

図２は、ＳＳＤ３の構成例を示す。
ＳＳＤ３は、コントローラ４および不揮発性メモリ（ＮＡＮＤ型フラッシュメモリ）５を備える。ＳＳＤ３は、ランダムアクセスメモリ、例えば、ＤＲＡＭ６も備えていてもよい。

ＮＡＮＤ型フラッシュメモリ５は、マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを含む。ＮＡＮＤ型フラッシュメモリ５は、２次元構造のＮＡＮＤ型フラッシュメモリであってもよいし、３次元構造のＮＡＮＤ型フラッシュメモリであってもよい。

ＮＡＮＤ型フラッシュメモリ５のメモリセルアレイは、複数のブロックＢＬＫ０〜ＢＬＫｍ−１を含む。ブロックＢＬＫ０〜ＢＬＫｍ−１の各々は複数のページ（ここではページＰ０〜Ｐｎ−１）を含む。ブロックＢＬＫ０〜ＢＬＫｍ−１は、消去単位として機能する。ブロックは、「消去ブロック」、「物理ブロック」、または「物理消去ブロック」と称されることもある。ページＰ０〜Ｐｎ−１は、データ書き込み動作およびデータ読み出し動作の単位である。

コントローラ４は、ＴｏｇｇｌｅＮＡＮＤフラッシュインタフェース、オープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）のようなＮＡＮＤインタフェース１３を介して、不揮発性メモリであるＮＡＮＤ型フラッシュメモリ５に電気的に接続されている。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラとして動作する。このコントローラ４は、Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ（ＳｏＣ）のような回路によって実現されてもよい。

ＮＡＮＤ型フラッシュメモリ５は、図３に示すように、複数のＮＡＮＤ型フラッシュメモリチップ（ＮＡＮＤ型フラッシュメモリダイ）を含んでいてもよい。個々のＮＡＮＤ型フラッシュメモリチップは独立して動作可能である。このため、ＮＡＮＤ型フラッシュメモリチップは、並列動作可能な単位として機能する。図３においては、ＮＡＮＤインタフェース１３に１６個のチャンネルＣｈ．１〜Ｃｈ．１６が接続されており、１６個のチャンネルＣｈ．１〜Ｃｈ．１６の各々に２つのＮＡＮＤ型フラッシュメモリチップが接続されている場合が例示されている。この場合、チャンネルＣｈ．１〜Ｃｈ．１６に接続された１６個のＮＡＮＤ型フラッシュメモリチップ＃１〜＃１６がバンク＃０として編成されてもよく、またチャンネルＣｈ．１〜Ｃｈ．１６に接続された残りの１６個のＮＡＮＤ型フラッシュメモリチップ＃１７〜＃３２がバンク＃１として編成されてもよい。バンクは、複数のメモリモジュールをバンクインタリーブによって並列動作させるための単位として機能する。図３の構成例においては、１６チャンネルと、２つのバンクを使用したバンクインタリーブとによって、最大３２個のＮＡＮＤ型フラッシュメモリチップを並列動作させることができる。

消去動作は、一つのブロック（物理ブロック）の単位で実行されてもよいし、並列動作可能な複数の物理ブロックの集合を含む並列単位（スーパーブロック）の単位で実行されてもよい。一つの並列単位、つまり複数の物理ブロックの集合を含む一つのスーパーブロックは、これに限定されないが、ＮＡＮＤ型フラッシュメモリチップ＃１〜＃３２から一つずつ選択される計３２個の物理ブロックを含んでいてもよい。なお、ＮＡＮＤ型フラッシュメモリチップ＃１〜＃３２の各々はマルチプレーン構成を有していてもよい。例えば、ＮＡＮＤ型フラッシュメモリチップ＃１〜＃３２の各々が、２つのプレーンを含むマルチプレーン構成を有する場合には、一つのスーパーブロックは、ＮＡＮＤ型フラッシュメモリチップ＃１〜＃３２に対応する６４個のプレーンから一つずつ選択される計６４個の物理ブロックを含んでいてもよい。

図４には、３２個の物理ブロック（ここでは、ＮＡＮＤ型フラッシュメモリチップ＃１内の物理ブロックＢＬＫ２、ＮＡＮＤ型フラッシュメモリチップ＃２内の物理ブロックＢＬＫ３、ＮＡＮＤ型フラッシュメモリチップ＃３内の物理ブロックＢＬＫ７、ＮＡＮＤ型フラッシュメモリチップ＃４内の物理ブロックＢＬＫ４、ＮＡＮＤ型フラッシュメモリチップ＃５内の物理ブロックＢＬＫ６、…、ＮＡＮＤ型フラッシュメモリチップ＃３２内の物理ブロックＢＬＫ３）を含む一つのスーパーブロック（ＳＢ）が例示されている。

書き込み先ブロックは一つの物理ブロックであってもよいし、一つのスーパーブロックであってもよい。なお、一つのスーパーブロックが一つの物理ブロックのみを含む構成が利用されてもよく、この場合には、一つのスーパーブロックは一つの物理ブロックと等価である。

次に、図２のコントローラ４の構成について説明する。
コントローラ４は、ＮＡＮＤ型フラッシュメモリ５のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能し得る。このＦＴＬによって実行されるデータ管理には、（１）論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、（２）ＮＡＮＤ型フラッシュメモリ５の制約（例えば、ページ単位のリード／ライト動作とブロック単位の消去動作）を隠蔽するための処理、等が含まれる。論理アドレスは、ＳＳＤ３の論理アドレス空間内の位置をアドレス指定するためにホスト２によって使用されるアドレスである。この論理アドレスとしては、ＬＢＡ（ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ（ａｄｄｒｅｓｓｉｎｇ））が使用され得る。

ＳＳＤ３をアクセスするためにホスト２によって使用される論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングの管理は、アドレス変換テーブル（論理物理アドレス変換テーブル：Ｌ２Ｐテーブル）３１を用いて実行される。コントローラ４は、Ｌ２Ｐテーブル３１を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを所定の管理サイズ単位で管理する。ある論理アドレスに対応する物理アドレスは、この論理アドレスに対応するデータがライトされたＮＡＮＤ型フラッシュメモリ５内の最新の物理記憶位置を示す。Ｌ２Ｐテーブル３１は、ＳＳＤ３の電源オン時にＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされてもよい。

ＮＡＮＤ型フラッシュメモリ５においては、ページへのデータ書き込みは１消去サイクル当たり１回のみ可能である。つまり、データが既に書き込まれているブロック内の領域に新たなデータを直接上書きすることができない。このため、既に書き込まれているデータを更新する場合には、コントローラ４はそのブロック（または別のブロック）内の未書き込み領域に新たなデータを書き込み、そして以前のデータを無効データとして扱う。換言すれば、コントローラ４は、ある論理アドレスに対応する更新データを、この論理アドレスに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ４は、Ｌ２Ｐテーブル３１を更新してこの論理アドレスをこの別の物理記憶位置に関連付けると共に、以前のデータを無効化する。

本実施形態では、Ｌ２Ｐテーブル３１の更新（Ｌ２Ｐ更新）は、書き込むべきデータ（ライトデータ）がＮＡＮＤ型フラッシュメモリ５に書き込まれた後ではなく、ホスト２からＳＳＤ３へのライトデータの転送、またはＮＡＮＤ型フラッシュメモリ５に対するライトデータの書き込みと並列に実行される。Ｌ２Ｐ更新がＮＡＮＤ型フラッシュメモリ５への書き込み（フラッシュ書き込み）の終了後に行われるケースにおいては、Ｌ２Ｐ更新に要する時間が、書き込み性能に直接的に影響を及ぼすことになる。なぜなら、通常は、あるライトコマンドに対するＬ２Ｐ更新が終了するまでは、次のライトコマンドに関連付けられたライトデータに対して物理アドレスを割り当てる動作を開始することができないからである。したがって、書き込み性能を低下させないようにするためには、Ｌ２Ｐ更新を高速に実行可能な高い計算能力を用意することが必要とされる。本実施形態では、比較的長い時間を要する処理（データ転送またはフラッシュ書き込み）のバックグラウンドでＬ２Ｐ更新が実行されるので、高い計算能力を用いること無く、書き込み性能の向上を図ることができる。

ブロック管理には、バッドブロック（不良ブロック）の管理と、ウェアレベリングと、ガベージコレクション（ＧＣ）等が含まれる。ウェアレベリングは、ブロックそれぞれの書き換え回数（プログラム／イレーズサイクルの数）を均一化するための動作である。

ＧＣは、フリーブロックの個数を増やすための動作である。フリーブロックとは、有効データを含まないブロックを意味する。ＧＣにおいては、コントローラ４は、有効データと無効データとが混在する幾つかのブロック内の有効データを別のブロック（例えばフリーブロック）にコピーする。ここで、有効データとは、ある論理アドレスに関連付けられているデータを意味する。例えば、Ｌ２Ｐテーブル３１から参照されているデータ（すなわち論理アドレスから最新のデータとして紐付けられているデータ）は有効データであり、後にホスト２からリードされる可能性がある。無効データとは、どの論理アドレスにも関連付けられていないデータを意味する。どの論理アドレスにも関連付けられていないデータは、もはやホスト２からリードされる可能性が無いデータである。そして、コントローラ４は、Ｌ２Ｐテーブル３１を更新して、コピーされた有効データの論理アドレスそれぞれをコピー先の物理アドレスにマッピングする。有効データが別のブロックにコピーされることによって無効データのみになったブロックはフリーブロックとして解放される。これによって、このブロックは、このブロックに対する消去動作が実行された後に再利用することが可能となる。

コントローラ４は、ホストインタフェース１１、ＣＰＵ１２−１、ＣＰＵ１２−２、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、直接メモリアクセスコントローラ（ＤＭＡＣ）１５、内部バッファ１６、ＥＣＣエンコード／デコード部１７、等を含む。これらホストインタフェース１１、ＣＰＵ１２−１、ＣＰＵ１２−２、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、直接メモリアクセスコントローラ（ＤＭＡＣ）１５、内部バッファ１６、ＥＣＣエンコード／デコード部１７は、バス１０を介して相互接続される。

このホストインタフェース１１は、ホスト２との通信を実行するように構成されたホストインタフェース回路である。このホストインタフェース１１は、例えば、ＰＣＩｅコントローラ（ＮＶＭｅコントローラ）であってもよい。あるいは、ＳＳＤ３がＥｔｈｅｒｎｅｔ（登録商標）を介してホスト２に接続される構成においては、ホストインタフェース１１は、ＮＶＭｅ ｏｖｅｒ Ｆａｂｒｉｃｓ（ＮＶＭｅＯＦ）コントローラであってもよい。

ホストインタフェース１１は、ホスト２から様々なコマンドを受信する。これらコマンドには、ライトコマンド、リードコマンド、デアロケーション（アンマップ／トリム）コマンド、他の様々なコマンドが含まれる。

ライトコマンドは書き込むべきデータ（ライトデータ）をＮＡＮＤ型フラッシュメモリ５に書き込むコマンド（ライト要求）である。例えば、ストリーム書き込み用のライトコマンドは、書き込むべきデータ（ライトデータ）の論理アドレス（開始ＬＢＡ）、このライトデータの長さ、このライトデータが関連付けられているストリームを示すストリーム識別子（ストリームＩＤ）、このライトデータが格納されているホスト２のメモリ内のライトバッファ内の位置を示すデータポインタ、等を含む。

リードコマンドはデータをＮＡＮＤ型フラッシュメモリ５から読み出すコマンド（リード要求）であり、読み出すべきデータの論理アドレス（開始ＬＢＡ）、このデータの長さ、このデータが転送されるべきホスト２のメモリ内のリードバッファ内の位置を示すデータポインタ、等を含む。

デアロケーション（アンマップ／トリム）コマンドは、ある論理アドレスに対応するデータを無効化するためのコマンドである。デアロケーション（アンマップ／トリム）コマンドは、無効化すべき論理アドレス範囲（ＬＢＡ範囲）を指定する。

ＣＰＵ１２−１、１２−２の各々は、ホストインタフェース１１、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４を制御するように構成されたプロセッサである。ＣＰＵ１２−１、１２−２の各々は、ＳＳＤ３の電源オンに応答してＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭから制御プログラム（ファームウェア）をＤＲＡＭ６にロードし、そしてこのファームウェアを実行することによって様々な処理を行う。なお、ファームウェアはコントローラ４内の図示しないＳＲＡＭ上にロードされてもよい。ＣＰＵ１２−１、１２−２の各々は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１２−１、１２−２の各々の動作は、上述のファームウェアによって制御される。なお、コマンド処理の一部または全部は、コントローラ４内の専用ハードウェアによって実行してもよい。一つのコマンドに対するコマンド処理は複数の処理を含む。これら複数の処理はＣＰＵ１２−１、１２−２によって分担して実行されてもよいし、いずれか一方のＣＰＵのみによって実行されてもよい。

ＣＰＵ１２−１、１２−２の少なくとも一方は、ライト制御部２１およびリード制御部２２として機能することができる。なお、これらライト制御部２１およびリード制御部２２の各々の一部または全部も、コントローラ４内の専用ハードウェアによって実現されてもよい。

ライト制御部２１は、ホスト２から受信されるライトコマンドに応じて、ライトコマンドに関連付けられたライトデータをＮＡＮＤ型フラッシュメモリ５に書き込むための処理を実行する。ライト制御部２１は、上述のストリーム書き込み動作をサポートしている。ライト制御部２１は、ＮＡＮＤ型フラッシュメモリ５の複数のブロックから複数のストリームに対応する複数の書き込み先ブロックを割り当て、これら割り当てられた複数の書き込み先ブロックを管理することができる。

ＮＡＮＤ型フラッシュメモリには、プログラムディスターブを低減するために、ブロック内の複数のページ内の一つのページに書き込まれたデータの読み出しがこのページに後続する１以上のページへのデータ書き込み後に可能となるようなものもある。各ページのデータが読み出し可能となるタイミングはＮＡＮＤ型フラッシュメモリに適用されている書き込み方法によって異なる。

例えば、一つのメモリセル当たりに３ビットのデータを格納可能なトリプルレベルセル（ＴＬＣ）−フラッシュメモリにおいては、ワード線ＷＬ０に接続されたメモリセル群にロアーページ、ミドルページ、およびアッパーページが割り当てられ、次のワード線ＷＬ１に接続されたメモリセル群にロアーページ、ミドルページ、およびアッパーページが割り当てられ、さらに次のワード線ＷＬ２に接続されたメモリセル群にロアーページ、ミドルページ、およびアッパーページが割り当てられ、さらに次のワード線ＷＬ３に接続されたメモリセル群にロアーページ、ミドルページ、およびアッパーページが割り当てられ、そして最後のワード線ＷＬｎに接続されたメモリセル群にロアーページ、ミドルページ、およびアッパーページが割り当てられる。各ワード線に接続されたメモリセル群においては、アッパーページに対する書き込み動作が完了するまでは、ロアーページおよびミドルページの各々からデータを正しく読み出すことでできない。

また、ＮＡＮＤ型フラッシュメモリにおいては、各ブロックにデータを書き込むために必要なページの順序を示すページ書き込み順序が規定されている。例えば、ＴＬＣ−フラッシュメモリにおいては、プログラムディスターブによる影響を抑制するために、隣接する幾つかのワード線に対する書き込み動作が交互に実行されるようにページ書き込み順序が規定されている。

例えば、ＷＬ０のロアーページへの書き込み、ＷＬ１のロアーページへの書き込み、ＷＬ０のミドルページへの書き込み、ＷＬ２のロアーページへの書き込み、ＷＬ１のミドルページへの書き込み、ＷＬ０のアッパーページへの書き込み、ＷＬ３のロアーページへの書き込み、ＷＬ２のミドルページへの書き込み、ＷＬ１のアッパーページへの書き込み、といった書き込み順序で書き込み動作が実行される。このため、ブロック内の複数のページ内の一つのページに書き込まれたデータの読み出しは、このページに後続する幾つかのページへのデータ書き込み後に可能となる。

本実施形態では、複数のページを各々が含む複数のブロックを含み、各ブロックの複数のページ内の一つのページに書き込まれたデータの読み出しがこの一つのページに後続する１以上のページへのデータの書き込み後に可能となる不揮発性メモリが、ＮＡＮＤ型フラッシュメモリ５として使用される。

ライト制御部２１は、ＮＡＮＤ型フラッシュメモリ５の複数のブロックから割り当てられた複数の書き込み先ブロックにデータを書き込むように構成されている。書き込み先ブロックの各々に対するデータの書き込みは上述のページ書き込み順序に従って実行される。ライト制御部２１は、ライトコマンドそれぞれをホスト２から受信し、各ライトコマンドに関連付けられたライトデータをＮＡＮＤ型フラッシュメモリ５に書き込む書き込み動作を実行する。書き込み動作は、（１）ライトデータが書き込まれるべきＮＡＮＤ型フラッシュメモリ５内の記憶位置を示す物理アドレスをこのライトデータに割り当てるアドレス割り当て動作、（２）このライトデータの論理アドレスにこのライトデータに割り当てられた物理アドレスが関連付けられるようにＬ２Ｐテーブル３１を更新するＬ２Ｐ更新動作、（３）このライトデータをホスト２のメモリ内のライトバッファからコントローラ４に転送するデータ転送動作、（４）ホスト２のメモリ内のライトバッファから転送されたライトデータを書き込み先ブロックに書き込むフラッシュ書き込み動作（プログラム動作）、等を含む。

本実施形態においては、ライト制御部２１は、ホスト２からのライトコマンドの受信に応じて、このライトコマンドに関連付けられたライトデータが書き込まれるべきＮＡＮＤ型フラッシュメモリ５の物理記憶位置を示す物理アドレスを決定する（アドレス割り当て動作）。決定された物理アドレスはブロックアドレスとオフセット（ブロック内オフセット）とを含み、ブロックアドレスはライトデータが書き込まれるべき書き込み先ブロックを示し、オフセットはライトデータが書き込まれるべき、この書き込み先ブロック内の書き込み先位置（ページアドレス、ページ内オフセット）を示す。

ライト制御部２１は、このライトデータの論理アドレスにこの決定された物理アドレスが関連付けられるようにＬ２Ｐテーブル３１を更新する（Ｌ２Ｐ更新動作）。ライト制御部２１は、このライトデータをホスト２のメモリ内のライトバッファからコントローラ４に転送する（データ転送）。

なお、ホスト２のメモリ内のライトバッファからコントローラ４へのデータの転送は、ライトコマンドの受信の度に実行されてもよいし、あるいは、同じストリームに属するライトコマンド群に関連付けられたライトデータの総サイズが最小書き込みサイズに達した場合に実行されてもよい。ＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズは、ページサイズ、つまり一つのページのサイズ（例えば１６Ｋバイト）であってもよい。あるいは、２つのプレーンを含むＮＡＮＤ型フラッシュメモリチップがＮＡＮＤ型フラッシュメモリ５として使用されるケースにおいては、２つのプレーンからそれぞれ選択された２つのブロックに対する書き込み動作が並列に実行される場合がある。この場合には、ページサイズの２倍（例えば３２Ｋバイト）がＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズとして使用されてもよい。

データ転送の終了後、ライト制御部２１は、決定された物理アドレスによって指定される、ＮＡＮＤ型フラッシュメモリ５の書き込み先ブロック内の書き込み先位置に、このライトデータを書き込む（フラッシュ書き込み）。

なお、ライト制御部２１は、Ｌ２Ｐ更新動作がデータ転送またはフラッシュ書き込みと並列に実行されるように、ライトデータの転送が終了する前もしくはＮＡＮＤ型フラッシュメモリ５の書き込みが終了する前にＬ２Ｐテーブル３１の更新を開始すればよい。このように、Ｌ２Ｐ更新動作の開始タイミングを早めることにより、比較的長い時間を要する処理（データ転送またはフラッシュ書き込み）のバックグラウンドでＬ２Ｐ更新を実行することが可能となり、高い計算能力を用いること無く、書き込み性能の向上を図ることができる。

リード制御部２２は、ホスト２からリードコマンドを受信し、この受信されたリードコマンドによって指定された読み出し対象データをＮＡＮＤ型フラッシュメモリ５、ＳＳＤ３内の第１のバッファ、またはホスト２のメモリ内のライトバッファから読み出す。ＳＳＤ３内の第１のバッファは、ホスト２から受信されたライトデータを一時的に格納するためのバッファである。この第１のバッファとしては、ＤＲＡＭ６内のバッファ３２を使用することができる。

ホスト２から受信したリードコマンドによって指定された読み出し対象データがＮＡＮＤ型フラッシュメモリ５の複数のブロック内のリード対象ブロックから読み出し可能である場合、リード制御部２２は、読み出し対象データをこのリード対象ブロックから読み出し、この読み出した読み出し対象データをホスト２に送出する。このリード対象ブロックは、この読み出し対象データの論理アドレスに割り当てられている物理アドレスによって表されるブロックアドレスを有するブロックである。

一方、このリード対象ブロックが書き込み先ブロックとして現在使用されているブロックであり、且つ読み出し対象データの論理アドレスに割り当てられている物理記憶位置がこの書き込み先ブロック内の読み出し不可能領域である場合、リード制御部２２は、ＳＳＤ３内の第１のバッファまたはホスト２のライトバッファから読み出し対象データを読み出し、第１のバッファまたはホスト２のライトバッファから読み出した読み出し対象データをホスト２に送出する。

つまり、リード制御部２２は、まず、ホスト２からのリードコマンドの受信に応じて、このリードコマンドによって指定された読み出し対象データの論理アドレスに対応する物理アドレスをＬ２Ｐテーブル３１から取得する。この取得した物理アドレスが書き込み先ブロック内の読み出し可能となっていない物理記憶位置を示す場合、リード制御部２２は、読み出し対象データをバッファ（ＳＳＤ３内の第１のバッファまたはホスト２のライトバッファ）から読み出す。バッファからのデータの読み出しは、この書き込み先ブロック内の読み出し可能となっていない各物理アドレスへの書き込み中もしくは書き込み待ちのデータが格納されているバッファ内の位置を示す情報に基づいて、実行される。

このように、リードコマンドによって指定された読み出し対象データがＮＡＮＤ型フラッシュメモリ５から読み出し可能になっていない場合には、リード制御部２２は、ＳＳＤ３内の第１のバッファまたはホスト２のライトバッファから読み出し対象データを読み出す。これにより、ある書き込み先ブロックに書き込み中のデータまたはこの書き込み先ブロックへの書き込みが開始されていない書き込み待ちのデータがホスト２からのリードコマンドによって要求された場合でも、このデータをホスト２に返すことができるので、データのリードに関する性能の向上を図ることができる。

ＮＡＮＤインタフェース１３は、ＣＰＵ１２−１またはＣＰＵ１２−２の制御の下、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリ制御回路である。

ＤＲＡＭインタフェース１４は、ＣＰＵ１２−１またはＣＰＵ１２−２の制御の下、ＤＲＡＭ６を制御するように構成されたＤＲＡＭ制御回路である。ＤＲＡＭ６の記憶領域の一部は、Ｌ２Ｐテーブル３１およびバッファ３２用の記憶領域として利用されてもよい。また、ＤＲＡＭ６の記憶領域の他の一部は、ブロック管理テーブル３３、書き込み先ブロック管理テーブル３４の格納のために使用されてもよい。

ＤＭＡＣ１５は、ＣＰＵ１２−１またはＣＰＵ１２−２の制御の下、ホスト２のメモリと内部バッファ１６（またはＤＲＡＭ６のバッファ３２）との間のデータ転送を実行する。内部バッファ１６は、コントローラ４内のＳＲＡＭによって実現されてもよい。

ＥＣＣエンコード／デコード部１７は、ＮＡＮＤ型フラッシュメモリ５にデータをライトすべき時、データ（書き込むべきデータ）をエンコード（ＥＣＣエンコード）することによってこのデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＮＡＮＤ型フラッシュメモリ５からデータがリードされた時、ＥＣＣエンコード／デコード部１７は、リードされたデータに付加されたＥＣＣを使用して、このデータのエラー訂正を行う（ＥＣＣデコード）。

図５は、比較例に係る書き込みシーケンスの例を示す。比較例に係る書き込みシーケンスでは、データの書き込み後にＬ２Ｐテーブル３１が更新される。

比較例に係る書き込みシーケンスにおいては、ライトコマンドＷｘがホスト２から受信された場合、まず、ホストメモリのライトバッファからＳＳＤ内のライトキャッシュにライトデータが転送される（データ転送）。データ転送の後、このライトデータが格納されるべきＮＡＮＤ型フラッシュメモリ５内の物理記憶位置を示す物理アドレスがライトデータに割り当てられ（アドレス割り当て）、ライトデータがＮＡＮＤ型フラッシュメモリに書き込まれる。そして、ＮＡＮＤ型フラッシュメモリへの書き込みの終了後に、Ｌ２Ｐテーブル３１が更新される。この場合、通常は、Ｌ２Ｐテーブル３１の更新が終了するまでは、次のライトコマンドＷｙに関連付けられたライトデータに対するアドレス割り当て動作を開始することができないので、次のライトコマンドＷｙに対応するフラッシュ書き込み動作の開始タイミングが遅くなる場合がある。書き込み性能を低下させないようにするためには、Ｌ２Ｐ更新を高速に実行可能な高い計算能力を用意することが必要とされる。

図６は、ＳＳＤ３において実行される書き込み動作のシーケンスを示す。
ライトコマンドＷｘをホスト２から受信した場合、コントローラ４のＣＰＵ＃１（例えばＣＰＵ１２−１）は、ライトコマンドＷｘに関連付けられたライトデータが格納されるべきＮＡＮＤ型フラッシュメモリ５内の物理記憶位置を示す物理アドレス（ブロックアドレス、ページアドレス、ページ内オフセット）を決定し、この物理アドレスをこのライトデータに割り当てる（アドレス割り当て動作）。コントローラ４のＣＰＵ＃２（例えばＣＰＵ１２−２）は、ライトコマンドＷｘによって指定された論理アドレスにこの物理アドレスが関連付けられるようにＬ２Ｐテーブル３１を更新する（Ｌ２Ｐ更新）。

ＤＭＡＣ１５は、ライトコマンドＷｘに関連付けられているライトデータをホストメモリのライトバッファからコントローラ４に転送する（データ転送）。このデータ転送は、ライトコマンドＷｘと同じストリームＩＤを含む受信済みのライトコマンドの集合に関連付けられたライトデータの長さがＮＡＮＤ型フラッシュメモリ５に最小書き込みサイズに達した場合に開始されてもよい。そして、コントローラ４は、ホストメモリのライトバッファから転送されたライトデータを、ＮＡＮＤ型フラッシュメモリ５内の決定された物理アドレスによって指定される、書き込みも先ブロック内の書き込み先位置に、書き込む（フラッシュ書き込み）。

ライトコマンドＷｘによって指定された論理アドレスに物理アドレスをマッピングするＬ２Ｐ更新、およびライトコマンドＷｘに関連付けられたライトデータの転送の双方が完了した後、コントローラ４は、ライトコマンドＷｘの完了を示す応答（ｃｏｍｐｌｅｔｉｏｎ）をホスト２に返す。

なお、コントローラ４は、ライトコマンドＷｘによって指定された論理アドレスに物理アドレスをマッピングするＬ２Ｐ更新、およびライトコマンドＷｘに関連付けられたライトデータのフラッシュ書き込みの双方が完了した後、ライトコマンドＷｘの完了を示す応答（ｃｏｍｐｌｅｔｉｏｎ）をホスト２に返してもよい。

また、コントローラ４は、ライトコマンドＷｘが受領されたことを示す応答をＬ２Ｐ更新が終了した時点でホスト２に返し、これによってライトコマンドＷｘによって書き込まれた更新データをＳＳＤ３からリード可能であることをホスト２に通知してもよい。
ライトコマンドＷｙ、ライトコマンドＷｚについても、ライトコマンドＷｘと同様に処理される。

図７のフローチャートは、ＳＳＤ３において実行される書き込み動作の手順を示す。
コントローラ４は、ホスト２からライトコマンドを受信する（ステップＳ１１）。このライトコマンドの受信に応じて、コントローラ４は、この受信したライトコマンドに関連付けられたライトデータが書き込まれるべきＮＡＮＤ型フラッシュメモリ５の物理記憶位置を示す物理アドレスを決定し、この決定した物理アドレスをライトデータに割り当てる（ステップＳ１２）。

コントローラ４は、このライトデータの論理アドレスにこの決定した物理アドレスが関連付けられるようにＬ２Ｐテーブル３１を更新する（ステップＳ１３）。コントローラ４は、ＤＭＡＣ１５を使用して、このライトデータをホスト２のメモリ内のライトバッファから内部バッファ１６（またはＤＲＡＭバッファ３２）に転送する（ステップＳ１４）。
ホスト２のメモリ内のライトバッファから内部バッファ１６（またはＤＲＡＭバッファ３２）へのライトデータの転送が終了した場合（ステップＳ１５のＹＥＳ）、コントローラ４は、決定された物理アドレスによって指定される、ＮＡＮＤ型フラッシュメモリ５の書き込み先ブロック内の書き込み先位置に、このライトデータを書き込む（ステップＳ１６）。

図８は、ＤＲＡＭ６内に格納されるブロック管理テーブル３３のデータ構造の例を示す。
ブロック管理テーブル３３は、ＮＡＮＤ型フラッシュメモリ５内の全てのブロック（ここでは、ブロックＢＬＫ１〜ブロックＢＬＫｎ）にそれぞれ対応する複数の領域を含む。これらブロックＢＬＫ１〜ブロックＢＬＫｎには、書き込み途中の複数のブロック（ｏｐｅｎｅｄブロック：書き込み先ブロック）、ブロック全体がデータで満たされており且つ有効データを含む複数のブロック（ｃｌｏｓｅｄブロック：アクティブブロック）、有効データを含まない複数のフリーブロックなどが含まれる。

ブロック管理テーブル３３内の各領域は、この領域に対応するブロックに関するメタデータを格納する。例えば、ブロックＢＬＫ１に対応する領域のメタデータは、ブロックＢＬＫ１内の読み出し不可能な最小物理アドレスを示す読み出し不可能ポインタ（ｕｎ−ｒｅａｄａｂｌｅ ｐｏｉｎｔｅｒ：ＵＲＰ）を含む。ブロックＢＬＫ２に対応する領域のメタデータは、ブロックＢＬＫ２内の読み出し不可能な最小物理アドレスを示す読み出し不可能ポインタ（ｕｎ−ｒｅａｄａｂｌｅ ｐｏｉｎｔｅｒ：ＵＲＰ）を含む。同様に、ブロックＢＬＫｎに対応する領域のメタデータは、ブロックＢＬＫｎ内の読み出し不可能な最小物理アドレスを示す読み出し不可能ポインタ（ｕｎ−ｒｅａｄａｂｌｅ ｐｏｉｎｔｅｒ：ＵＲＰ）を含む。

図９は、各書き込み先ブロックに対応する読み出し不可能ポインタ（ＵＲＰ）を説明する図である。
各書き込み先ブロックにおいては、読み出し不可能ポインタ（ＵＲＰ）とライトポインタ（ＷＰ）との２つのポインタが管理される。ある書き込み先ブロックに対応するＷＰは、次にデータが書き込まれるべきこの書き込み先ブロック内の物理記憶位置（ページアドレス）を示す。ある書き込み先ブロックに対応するＵＲＰは、上述したように、この書き込み先ブロック内の読み出し不可能な最小物理アドレス（最小ページアドレス）を示す。図６においては、次にデータが書き込まれるべき物理記憶位置がページｊ＋１であり、読み出し不可能な最小物理アドレスがページｉ＋１である場合が例示されている。ページ０〜ページｉに対応するページ範囲がこの書き込み先ブロックからデータを正常に読み出すことが可能な読み出し可能領域であり、ページｉ＋１〜最終ページｋに対応するページ範囲がこの書き込み先ブロックからデータを正常に読み出すことが不可能な読み出し不可能領域である。

読み出し不可能領域のうち、ページｉ＋１〜ページｊに対応するページ範囲は書き込み途中の領域であり、ページｊ＋１〜ページｋに対応するページ範囲は書き込みが開始されていない未書き込み領域である。

新たなデータはＷＰによって指定されるページに書き込まれる。ＷＰによって指定されるページにデータが書き込まれると、ＵＲＰが更新され、さらにＷＰも更新される。

図１０は、各アクティブブロック（クローズブロック）に対応する読み出し不可能ポインタ（ＵＲＰ）を説明するための図である。
どのアクティブブロックのＵＲＰも、ブロック終端の物理アドレス（ブロック内の最終ページアドレス）よりも大きな値を示す。

コントローラ４は、ホスト２から受信したリードコマンドによって指定された読み出し対象データの論理アドレスに割り当てられている物理アドレスをＬ２Ｐテーブル３１から取得する。この物理アドレスはリード対象ブロックを示すブロックアドレスとこのリード対象ブロック内のリード対象位置を示すオフセットとを含む。オフセットはブロック内オフセットとも称される。このオフセットはページアドレスとページ内オフセットとによって表現されてもよい。

コントローラ４は、Ｌ２Ｐテーブル３１から取得した物理アドレス内のブロックアドレスを有するリード対象ブロックに対応するＵＲＰをブロック管理テーブル３３から取得する。そして、コントローラ４は、取得した物理アドレス内のオフセット（ブロック内オフセット）とリード対象ブロックのＵＲＰとを比較して、この読み出し対象データがこのリード対象ブロックから読み出し可能であるか否か、つまり読み出し対象データの論理アドレスに割り当てられている物理アドレスがこのリード対象ブロックの読み出し可能領域または読み出し不可能領域のいずれに属するかを、即座に判定することができる。この場合、コントローラ４は、このリード対象ブロックが、書き込み先ブロックとして現在使用されているブロックであるか、クローズされているブロックであるかをチェックする必要は無く、取得した物理アドレス内のオフセット（ブロック内オフセット）とリード対象ブロックのＵＲＰとを比較するだけでよい。

図１１は、書き込み先ブロック管理テーブル３４のデータ構造の例を示す。
書き込み先ブロック管理テーブル３４は、書き込み先ブロックとして現在使用されている複数のブロック（ここでは、ブロックＢＬＫ１０、ブロックＢＬＫ２０、ブロックＢＬＫ３０、ブロックＢＬＫ４０、ブロックＢＬＫ５０、…ブロックＢＬＫ１００）にそれぞれ対応する複数の領域を含む。

書き込み先ブロック管理テーブル３４内の各領域は、この領域に対応する書き込み先ブロックに関するメタデータを格納する。例えば、書き込み先ブロックＢＬＫ１０に対応する領域のメタデータは、書き込み先ブロックＢＬＫ１０の読み出し不可能領域に書き込むべきライトデータが格納されているバッファアドレスのリストを示ライトバッファアドレスリストを含む。同様に、書き込み先ブロックＢＬＫ１００に対応する領域のメタデータは、書き込み先ブロックＢＬＫ１００の読み出し不可能領域に書き込むべきライトデータが格納されているバッファアドレスのリストを示ライトバッファアドレスリストを含む。

ある書き込み先ブロックに対応するライトバッファアドレスリストは、この書き込み先ブロック内の読み出し不可能領域の物理アドレス（例えばブロック内オフセット）それぞれとこの書き込み先ブロックのこれら物理アドレスへの書き込み中もしくは書き込み待ちのデータが格納されているバッファ内の位置それぞれとの間の対応関係を示すバッファ管理情報である。

読み出し動作においては、コントローラ４は、Ｌ２Ｐテーブル３１から取得した物理アドレスがリード対象ブロック内の読み出し可能となっていない物理記憶位置を示す場合、つまりこのリード対象ブロックが書き込み先ブロックとして現在使用されているブロックであり且つリード対象物理記憶位置がこの書き込み先ブロック内の読み出し不可能領域に属する場合、この書き込み先ブロック内の読み出し可能となっていない各物理アドレスへの書き込み中もしくは書き込み待ちのデータが格納されているバッファ内の位置を示す情報（バッファアドレスリスト）を参照することによって、読み出し対象データが格納されているバッファ内の位置を取得する。そして、コントローラ４は、この取得したバッファ内の位置から読み出し対象データを読み出す。

このように、リードコマンドによって指定された論理アドレスに基づいてバッファ全体から所望のデータを検索するのではなく、この論理アドレスに割り当てられているブロックアドレスを有する特定のリード対象ブロック（ここでは特定の書き込み先ブロック）に関連付けられている小さいテーブル（バッファアドレスリスト）のみが参照されるので、読み出し対象データが格納されているバッファ内の位置（バッファアドレス）を効率よく取得することができる。

図１２は、書き込み先ブロック管理テーブル３４内のライトバッファアドレスリストの例を示す。
図１２においては、書き込み先ブロックＢＬＫ１０に対応するライトバッファアドレスリストが例示されている。

書き込み先ブロックＢＬＫ１０に対応する書き込み先ブロック管理テーブル３４内の領域においては、書き込み先ブロックＢＬＫ１０の書き込み不可能領域に書き込むべきライトデータが存在するバッファアドレスそれぞれが格納されている。各バッファアドレスは、ＤＲＡＭ６内のバッファ３２内の領域、またはホストメモリ内のライトバッファ５１内の領域を示す。ホストメモリ内のライトバッファ５１からＤＲＡＭ６内のバッファ３２に既に転送済みのライトデータに関しては、そのライトデータのバッファアドレスはＤＲＡＭ６内のバッファ３２内の領域を指す。ホストメモリ内のライトバッファ５１からＤＲＡＭ６内のバッファ３２にまだ転送されていないライトデータに関しては、そのライトデータのバッファアドレスはホストメモリ内のライトバッファ５１内の領域を指す。

書き込み先ブロックＢＬＫ１０に対応する書き込み先ブロック管理テーブル３４内の領域においては、各バッファアドレスは、書き込み先ブロックＢＬＫ１０の読み出し不可能領域内の対応する物理アドレス（ＰＢＡ）に関連付けられている。例えば、書き込み中ページｉ＋１に書き込まれるべきライトデータに関しては、このライトデータのバッファアドレスは、ページｉ＋１を示す物理アドレス（ＰＢＡ）に関連付けられている。また、書き込み中ページｊに書き込まれるべきライトデータに関しては、このライトデータのバッファアドレスは、ページｊを示す物理アドレス（ＰＢＡ）に関連付けられている。

なお、既にホスト２から受信されたライトコマンドに関連付けられたライトデータの論理アドレスに書き込み先ブロックＢＬＫ１０の未書き込み領域（例えばページｊ＋１）が書き込み先物理アドレスとして割り当てられている場合には、ページｊ＋１に書き込むべきこのライトデータのバッファアドレスもこのライトバッファアドレスリストに含まれていてもよい。

図１３のフローチャートは、ＳＳＤ３において実行される読み出し動作の手順を示す。
コントローラ４は、ホスト２からリードコマンドを受信する（ステップＳ２１）。コントローラ４は、Ｌ２Ｐテーブル３１を参照して、受信したリードコマンドによって指定される読み出し対象データの論理アドレスに対応する物理アドレス（ブロックアドレス、ブロック内オフセット）をＬ２Ｐテーブル３１から取得する（ステップＳ２２）。ブロック内オフセットは、ページアドレスとページ内オフセットとによって表される。コントローラ４は、リード対象ブロックに対応するＵＲＰを取得する（ステップＳ２３）。

コントローラ４は、取得した物理アドレスに含まれるブロックアドレスを有しているリード対象ブロックから読み出し対象データが読み出し可能であるか否かを判定する（ステップＳ２４）。ステップＳ２４では、コントローラ４は、取得した物理アドレスに含まれるブロック内オフセットを、リード対象ブロックに対応するＵＲＰと比較する。

この場合、ブロック内オフセットがＵＲＰよりも小さいならば（ステップＳ２４のＹＥＳ）、コントローラ４は、リード対象ブロックから読み出し対象データが読み出し可能であると判定することができる。一方、ブロック内オフセットがこのＵＲＰ以上であるならば（ステップＳ２４のＮＯ）、コントローラ４は、リード対象ブロックから読み出し対象データが読み出し可能でない、つまり、リード対象ブロックが書き込み先ブロックであり且つリード対象物理記憶位置がこの書き込み先ブロック内の読み出し不可能領域であると判定することができる。

リード対象ブロックから読み出し対象データが読み出し可能である場合（ステップＳ２４のＹＥＳ）、コントローラ４は、取得した物理アドレスによって示される、リード対象ブロック内のリード対象物理記憶位置からデータを読み出し、読み出したデータをホスト２に返す（ステップＳ２５）。

一方、リード対象ブロックから読み出し対象データが読み出し可能でない場合（ステップＳ２４のＮＯ）、つまりこのリード対象ブロックが書き込み先ブロックであり且つ読み出し対象データがリード対象ブロックから読み出し可能でない場合、コントローラ４は、取得したブロック内オフセットに関連付けられているバッファアドレスをリード対象ブロック（書き込み先ブロック）に対応するライトバッファアドレスリストから取得し、この取得したバッファアドレスに基づいて、バッファ（ホストメモリ内のライトバッファ５１またはＤＲＡＭ６内のバッファ３２）から読み出し対象データを読み出し、読み出したデータをホスト２に返す（ステップＳ２６）。

図１４は、複数のストリームに関連付けられた複数種のライトデータを複数のストリームに対応する複数の書き込み先ブロックにそれぞれ書き込むストリーム書き込み動作を示す。

図１４では、ストリームＩＤ＃１のストリームに対して書き込み先フロックＢＬＫ１０が関連付けられており、ストリームＩＤ＃２のストリームに対して書き込み先フロックＢＬＫ２０が関連付けられており、ストリームＩＤ＃３のストリームに対して書き込み先フロックＢＬＫ３０が関連付けられており、ストリームＩＤ＃４のストリームに対して書き込み先フロックＢＬＫ４０が関連付けられており、ストリームＩＤ＃５のストリームに対して書き込み先フロックＢＬＫ５０が関連付けられており、ストリームＩＤ＃６のストリームに対して書き込み先フロックＢＬＫ６０が関連付けられており、そしてストリームＩＤ＃ｎのストリームに対して書き込み先フロックＢＬＫ１００が関連付けられている場合が例示されている。

例えば、エンドユーザ＃１に対応するＩ／Ｏサービス（仮想マシン＃１）はストリームＩＤ＃１を各々が含むライトコマンドを発行し、エンドユーザ＃２に対応するＩ／Ｏサービス（仮想マシン＃２）はストリームＩＤ＃２を各々が含むライトコマンドを発行し、そしてエンドユーザ＃ｎに対応するＩ／Ｏサービス（仮想マシン＃ｎ）はストリームＩＤ＃ｎを各々が含むライトコマンドを発行する。

ストリームＩＤ＃１を含むライトコマンドに関連付けられたライトデータは書き込み先フロックＢＬＫ１０に書き込まれ、ストリームＩＤ＃２を含むライトコマンドに関連付けられたライトデータは書き込み先フロックＢＬＫ２０に書き込まれ、ストリームＩＤ＃ｎを含むライトコマンドに関連付けられたライトデータは書き込み先フロックＢＬＫ１００に書き込まれる。

図１５は、フリーブロック群から複数のストリームに対応する複数の書き込み先ブロックを割り当てる動作を示す。
図１５においては、図示の簡単化のために、ストリームＩＤ＃１のストリーム（ストリーム＃１）とストリームＩＤ＃２のストリーム（ストリーム＃２）の２つのストリームのみが例示されている。

ＮＡＮＤ型フラッシュメモリ５内の各ブロックの状態は、有効データを格納しているアクティブブロックと、有効データを格納していないフリーブロックとに大別される。アクティブブロックである各ブロックは、アクティブブロックプールと称されるリストによって管理される。一方、フリーブロックである各ブロックは、フリーブロックプールと称されるリストによって管理される。アクティブブロックプール１０１−１は、ストリーム＃１に関連付けられた有効データをそれぞれ格納しているブロックのリストである。アクティブブロックプール１０１−ｎは、ストリーム＃ｎに関連付けられた有効データをそれぞれ格納しているブロックのリストである。フリーブロックプール２００は全てのフリーブロックのリストである。これらフリーブロックは複数のストリームによって共有される。

コントローラ４がストリームＩＤ＃１を含むライトコマンドを受信した場合、コントローラ４は、ストリーム＃１用の書き込み先ブロック（オープンブロック）が割り当て済みであるか否かを判定する。

ストリーム＃１用の書き込み先ブロックが割り当て済みでないならば、コントローラ４は、フリーブロックプール２００内の一つのフリーブロックをストリーム＃１用の書き込み先ブロックとして割り当てる。図１５では、ブロックＢＬＫ１０がストリーム＃１用の書き込み先ブロックとして割り当てられた場合が例示されている。コントローラ４は、ストリームＩＤ＃１を含むライトコマンドそれぞれに関連付けられたライトデータをブロックＢＬＫ１０に書き込む。ストリーム＃１用の書き込み先ブロックが既に割り当てられている場合、コントローラ４は、フリーブロックをストリーム＃１用の書き込み先ブロックとして割り当てる動作を実行する必要は無い。

ストリーム＃１用の書き込み先ブロック（ここではＢＬＫ１０）全体がホスト２からのライトデータで満たされると、コントローラ４は、この書き込み先ブロックＢＬＫ１０をアクティブブロックプール１０１−１によって管理するとともに（クローズ）、フリーブロックプール２００内のフリーブロックをストリーム＃１用の新たな書き込み先ブロック（オープンブロック）として割り当てる。

アクティブブロックプール１０１−１内のあるブロック内の全ての有効データが、データ更新、デアロケーション（アンマップ、トリム）、ガベージコレクション等によって無効化されると、コントローラ４は、このブロックをフリーブロックプール２００に移動してこのブロックを書き込み先ブロックとして再利用可能な状態に遷移させる。

コントローラ４がストリームＩＤ＃ｎを含むライトコマンドを受信した場合、コントローラ４は、ストリーム＃ｎ用の書き込み先ブロック（オープンブロック）が割り当て済みであるか否かを判定する。

ストリーム＃ｎ用の書き込み先ブロックが割り当て済みでないならば、コントローラ４は、フリーブロックプール２００内の一つのフリーブロックをストリーム＃ｎ用の書き込み先ブロックとして割り当てる。図１５では、ブロックＢＬＫ１００がストリーム＃ｎ用の書き込み先ブロックとして割り当てられた場合が例示されている。コントローラ４は、ストリームＩＤ＃ｎを含むライトコマンドそれぞれに関連付けられたライトデータをブロックＢＬＫ１００に書き込む。ストリーム＃ｎ用の書き込み先ブロックが既に割り当てられている場合、コントローラ４は、フリーブロックをストリーム＃ｎ用の書き込み先ブロックとして割り当てる動作を実行する必要は無い。

ストリーム＃ｎ用の書き込み先ブロック（ここではＢＬＫ１００）全体がホスト２からのライトデータで満たされると、コントローラ４は、この書き込み先ブロックＢＬＫ１００をアクティブブロックプール１０１−ｎによって管理するとともに（クローズ）、フリーブロックプール２００内のフリーブロックをストリーム＃ｎ用の新たな書き込み先ブロック（オープンブロック）として割り当てる。

アクティブブロックプール１０１−ｎ内のあるブロック内の全ての有効データが、データ更新、デアロケーション（アンマップ、トリム）、ガベージコレクション等によって無効化されると、コントローラ４は、このブロックをフリーブロックプール２００に移動してこのブロックを書き込み先ブロックとして再利用可能な状態に遷移させる。

図１６は、複数のストリームに対応する複数のバッファ領域を使用して実行される書き込み動作を示す。
図１６においては、ストリーム＃１、ストリーム＃２、ストリーム＃３、…ストリーム＃ｎにそれぞれ対応するライトバッファ領域ＷＢ＃１、ライトバッファ領域ＷＢ＃２、ライトバッファ領域ＷＢ＃３、…ライトバッファ領域ＷＢ＃ｎがＳＳＤ３内の第１のバッファとして用意されている。

ストリームＩＤ＃１を含むライトコマンドそれぞれに関連付けられたライトデータは、ホスト２のメモリ内のライトバッファ５１からライトバッファ領域ＷＢ＃１に転送され、ライトバッファ領域ＷＢ＃１に格納される。ライトバッファＷＢ＃１内に蓄積されたライトデータの総サイズがＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズに達すると、これらライトデータが書き込み先ブロックＢＬＫ１０に書き込まれる。

上述したように、ＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズは、ページサイズ、つまり一つのページのサイズ（例えば１６Ｋバイト）であってもよい。あるいは、２つのプレーンを含むＮＡＮＤ型フラッシュメモリチップがＮＡＮＤ型フラッシュメモリ５として使用されるケースにおいては、ページサイズの２倍（例えば３２Ｋバイト）がＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズとして使用されてもよい。

各ライトコマンドによって指定されるライトデータの最小の長さは、例えば、４Ｋバイト（または５１２バイト）である。したがって、ＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズは、各ライトコマンドによって指定されるライトデータの最小サイズよりも大きい。

ストリームＩＤ＃２を含むライトコマンドそれぞれに関連付けられたライトデータは、ホスト２のメモリ内のライトバッファ５１からライトバッファ領域ＷＢ＃２に転送され、ライトバッファ領域ＷＢ＃２に格納される。ライトバッファＷＢ＃２内に蓄積されたライトデータの総サイズがＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズに達すると、これらライトデータが書き込み先ブロックＢＬＫ２０に書き込まれる。

ストリームＩＤ＃３を含むライトコマンドそれぞれに関連付けられたライトデータは、ホスト２のメモリ内のライトバッファ５１からライトバッファ領域ＷＢ＃３に転送され、ライトバッファ領域ＷＢ＃３に格納される。ライトバッファＷＢ＃３内に蓄積されたライトデータの総サイズがＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズに達すると、これらライトデータが書き込み先ブロックＢＬＫ３０に書き込まれる。

同様に、ストリームＩＤ＃ｎを含むライトコマンドそれぞれに関連付けられたライトデータは、ホスト２のメモリ内のライトバッファ５１からライトバッファ領域ＷＢ＃ｎに転送され、ライトバッファ領域ＷＢ＃ｎに格納される。ライトバッファＷＢ＃ｎ内に蓄積されたライトデータの総サイズがＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズに達すると、これらライトデータが書き込み先ブロックＢＬＫ１００に書き込まれる。

図１６に示す構成では、ストリーム＃１、ストリーム＃２、ストリーム＃３、…ストリーム＃ｎにそれぞれ対応するライトバッファ領域ＷＢ＃１、ライトバッファ領域ＷＢ＃２、ライトバッファ領域ＷＢ＃３、…ライトバッファ領域ＷＢ＃ｎを含む大きなサイズのライトバッファをＳＳＤ３内に設ける場合を説明した。

図１７は、ＳＳＤ３内に設けることが必要なライトバッファサイズを削減するための
書き込み動作の例を示す。
ＳＳＤ３のコントローラ４は、ホスト２からライトコマンドを受信する度にこのライトコマンドだけをコマンドキュー４１に格納する。すなわち、コントローラ４は、受信されたライトコマンドの各々をストリーム＃１〜＃ｎに対応するコマンドキュー４１−１〜４１−ｎの一つに格納することによって、受信されたライトコマンドそれぞれをストリーム＃１〜＃ｎに対応するｎ＋１個のグループに分類する。

この場合、ストリームＩＤ＃１を含む各ライトコマンドはコマンドキュー４１−１に格納され、ストリームＩＤ＃２を含む各ライトコマンドはコマンドキュー４１−２に格納され、ストリームＩＤ＃３を含む各ライトコマンドはコマンドキュー４１−３に格納され、ストリームＩＤ＃ｎを含む各ライトコマンドはコマンドキュー４１−ｎに格納される。

コントローラ４は、同じグループに属するライトコマンドそれぞれによって指定される長さの合計（データサイズ）を算出することによって、同じグループに属するライトコマンドの集合に関連付けられたライトデータの長さが最小書き込みサイズに達したか否かを判定する。

例えば、ストリーム＃１に対応するグループについては、コントローラ４は、コマンドキュー４１−１に格納されているライトコマンドそれぞれに含まれる長さの合計を算出する。コマンドキュー４１−１に格納されているライトコマンドそれぞれに含まれる長さの合計が最小書き込みサイズに達した場合には、コントローラ４は、ストリーム＃１に対応するグループに属するライトコマンドの集合に関連付けられたライトデータの長さが最小書き込みサイズに達したと判定する。

同様に、ストリーム＃２対応するグループについては、コントローラ４は、コマンドキュー４１−２に格納されているライトコマンドそれぞれに含まれる長さの合計を算出する。コマンドキュー４１−２に格納されているライトコマンドそれぞれに含まれる長さの合計が最小書き込みサイズに達した場合には、コントローラ４は、ストリーム＃２に対応するグループに属するライトコマンドの集合に関連付けられたライトデータの長さが最小書き込みサイズに達したと判定する。

あるグループに属するライトコマンドの集合に関連付けられたライトデータの長さが最小書き込みサイズに達した場合、例えば、ストリーム＃２に対応するグループに属するライトコマンドそれぞれによって指定される長さが最小書き込みサイズに達した場合、コントローラ４は、これらライトコマンドの各々に含まれるデータポインタおよび長さに基づいて、ストリーム＃２に関連付けられた最小書き込みサイズ分のライトデータをホストメモリ内のライトバッファ５１から内部バッファ１６に転送する。そして、コントローラ４は、内部バッファ１６に転送されたライトデータを、ストリーム＃２に対応する書き込み先ブロックＢＬＫ２０に書き込む。ライトデータが書き込み先ブロックＢＬＫ２０に書き込まれると、内部バッファ１６内のこのライトデータは不要となる。

したがって、例えば、次に、コマンドキュー４１−３に格納されているライトコマンドそれぞれに含まれる長さの合計が最小書き込みサイズに達した場合には、コントローラ４は、ストリーム＃３に対応するグループに属するライトコマンドの集合に関連付けられた最小書き込みサイズ分のライトデータをホストメモリ内のライトバッファ５１から内部バッファ１６に転送することができ、そして内部バッファ１６に転送されたこのライトデータを、ストリーム＃３に対応する書き込み先ブロックＢＬＫ３０に書き込むことができる。

このように、図１７に示される書き込み動作においては、コントローラ４は、受信されたライトコマンド群に対応するライトデータの長さ（サイズ）をストリーム毎にチェックして、ライトデータのサイズがＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズに達したストリームを検出する。そして、ライトデータのサイズが最小書き込みサイズに達したストリームに関連付けられた最小書き込みサイズ分のライトデータがホストメモリ内のライトバッファ５１から内部バッファ１６に転送される。内部バッファ１６に転送された最小書き込みサイズ分のライトデータは、即座に書き込みを開始することが可能である。したがって、内部バッファ１６は複数のストリームによって共有することができる。よって、図１７の書き込み動作を使用した場合には、ＳＳＤ３によってサポートされるべきストリームの数が増えても、最小書き込みサイズ分の内部バッファ１６のみを用意するだけで、ストリーム書き込み動作を効率よく実行することができる。

図１８は、データ書き込みに関する、ホスト２とＳＳＤ３それぞれの構成例を示す。
ここでは、図１７の書き込み動作が使用される場合が想定されている。

ホスト２においては、各ライトコマンドはサブミッションキュー７１に格納される。各ライトコマンドは、ライトデータのＬＢＡ、ライトデータの長さ、ストリームＩＤ、ライトデータが格納されているライトバッファ５１内の位置を示すデータポインタを含む。各ライトコマンドの完了を示す応答はコンプリーションキュー７２に格納される。

各ライトコマンドに関連付けられたライトデータは、ホストメモリ内のライトバッファ５１に格納される。ライトバッファ５１においては、ストリーム＃１〜ストリーム＃ｎに対応する複数の領域が割り当てられていてもよい。この場合、ストリーム＃１に関連付けられたライトデータはストリーム＃１に対応するライトバッファ５１内の領域に格納され、ストリーム＃２に関連付けられたライトデータはストリーム＃２に対応するライトバッファ５１内の領域に格納され、ストリーム＃ｎに関連付けられたライトデータはストリーム＃ｎに対応するライトバッファ５１内の領域に格納される。

ＳＳＤ３においては、ライト制御部２１は、ホスト２のサブミッションキュー７１からライトコマンドそれぞれを受信し、受信したライトコマンドの各々をコマンドキュー４１−１〜４１−ｎの一つに格納することによって、受信されたライトコマンドそれぞれをストリーム＃１〜＃ｎに対応する複数のグループに分類する。ストリームＩＤ＃１を含む各ライトコマンドはコマンドキュー４１−１に格納され、ストリームＩＤ＃２を含む各ライトコマンドはコマンドキュー４１−２に格納され、そしてストリームＩＤ＃ｎを含む各ライトコマンドはコマンドキュー４１−ｎに格納される。

ライト制御部２１は、受信した各ライトコマンドに関連付けられたライトデータが書き込まれるべきＮＡＮＤ型フラッシュメモリ５内の記憶位置を示す物理アドレス（ＰＢＡ）をこのライトデータに割り当てるアドレス割り当て動作を実行する。さらに、ライト制御部２１は、この論理アドレスにこの物理アドレスが関連付けられるようにＬ２Ｐテーブル３１を更新する。物理アドレスは、ブロックアドレスと、ページアドレスと、ページ内オフセットとによって表されてもよい。

各コマンドキューにおいては、ライトコマンド毎に、ＬＢＡ、長さ、ＰＢＡ、バッファアドレスが管理されてもよい。ＰＢＡは、このライトコマンドに関連付けられたライトデータに割り当てられた物理アドレス（ブロックアドレス、ページアドレス、ページ内オフセット）を示す。バッファアドレスは、このライトコマンドに関連付けられたライトデータが格納されているホストメモリのライトバッファ５１内の位置を示す。このライトバッファ５１内の位置は、このライトコマンドに含まれるデータポインタによって指定される。

なお、このライトデータがホストメモリのライトバッファ５１からＤＲＡＭ６のバッファ３２（以下、ＤＲＡＭバッファ３２と称する）に転送された場合には、バッファアドレスの値は、このライトデータが格納されているＤＲＡＭバッファ３２内の位置を示す値に更新される。例えば、あるライトコマンドの受信から所定時間が経過したライトコマンドに関連付けられたライトデータがホストメモリのライトバッファ５１からＤＲＡＭバッファ３２に転送されてもよい。

ＤＲＡＭバッファ３２においては、ストリーム＃１〜ストリーム＃ｎに対応する複数の領域が割り当てられている。この場合、ストリーム＃１に関連付けられたライトデータはストリーム＃１に対応するＤＲＡＭバッファ３２内の領域に転送され、ストリーム＃２に関連付けられたライトデータはストリーム＃２に対応するＤＲＡＭバッファ３２内の領域に転送され、ストリーム＃ｎに関連付けられたライトデータはストリーム＃ｎに対応するＤＲＡＭバッファ３２内の領域に転送される。

あるストリームに対応するグループに属するライトコマンドの集合に関連付けられたライトデータの長さが最小書き込みサイズに達した場合、ライト制御部２１は、このストリームに関連付けられた最小書き込みサイズ分のライトデータをホストメモリ内のライトバッファ５１から内部バッファ１６に転送するための転送要求をＤＭＡＣ１５に送信する。この転送要求の受信に応じて、ＤＭＡＣ１５は、ＤＭＡ転送を実行することによって、このストリームに関連付けられた最小書き込みサイズ分のライトデータをホストメモリ内のライトバッファ５１から内部バッファ１６に転送する。そして、ライト制御部２１は、ＮＡＮＤインタフェース１３にプログラム指示を送出して、内部バッファ１６に転送された最小書き込みサイズ分のライトデータをＮＡＮＤ型フラッシュメモリ５内の書き込み先ブロックに書き込む。

基本的には、Ｌ２Ｐテーブル３１の更新が終了し且つライトデータの転送が終了した場合、もしくはＬ２Ｐテーブル３１の更新が終了し且つＮＡＮＤ型フラッシュメモリ５に対するライトデータの書き込みが終了した場合に、ライト制御部２１は、このライトデータに対応するライトコマンドの完了を示す応答をホスト２に返す。各ライトコマンドの完了を示す応答は、対応するライトデータの解放をホスト２に許可するためのバッファ解放要求としてコンプリーションキュー７２に入れられる。完了を示す応答は完了したライトコマンドの識別子を含むので、ホスト２は、完了を示す応答によって指定された完了したライトコマンドに関連付けられているライトデータが格納されているライトバッファ５１内の領域を解放することができる。

また、最小書き込みサイズ分のライトデータの内部バッファ１６への転送完了後、ライト制御部２１は、このライトデータに対応するライトコマンドの各々をコマンドキューから削除してもよい。

また、ライト制御部２１は、あるストリームに対応するグループに属するあるライトコマンドの受信から所定時間が経過した場合、このストリームに対応するグループに属するライトコマンドの集合に関連付けられたライトデータの長さが最小書き込みサイズに達していなくても、ＤＭＡＣ１５を使用して、このライトコマンドに関連付けられたライトデータのみをホストメモリ内のライトバッファ５１からＤＲＡＭバッファ３２にこのストリーム用のライトデータとして転送し、このライトコマンドの完了を示す応答をホスト２に返す。

例えば、ストリームＩＤ＃１を含むあるライトコマンドの受信から所定時間経過してもコマンドキュー４１−１に格納されているライトコマンドの集合に関連付けられたライトデータのサイズが最小書き込みサイズに達しない場合、つまりあるライトコマンドがコマンドキュー４１−１に維持されている時間が所定時間に達した場合、ライト制御部２１は、このライトコマンドのタイムアウトエラーが起こるのを防止するために、このライトコマンドに関連付けられたライトデータのみをホストメモリ内のライトバッファ５１からＤＲＡＭバッファ３２に転送する。この場合、このライトデータはＤＲＡＭバッファ３２内のストリーム＃１用の領域に転送されてもよい。このライトコマンドはコマンドキュー４１−１から削除される。

ホスト２から多くの量のデータ書き込みが要求されている期間、つまりホスト２から受信される各ストリームのライトコマンドの数が比較的多い期間においては、ライトコマンドの受信から所定時間経過する前に、各ストリームに対応するグループに属するライトコマンドの集合に関連付けられたライトデータの長さが最小書き込みサイズに達する可能性が高い。したがって、ほとんどのライトデータは、ＤＲＡＭバッファ３２ではなく、内部バッファ１６に転送される。あるライトコマンドがコマンドキューに維持されている時間が所定時間に達するというケースは、ホスト２から受信されるライトコマンドの数が比較的少ない場合に起こる。

したがって、ライトデータの転送のためにコントローラ４とＤＲＡＭ６との間のトラフィックが増大することはない。よって、コントローラ４とＤＲＡＭ６との間のバンド幅をＬ２Ｐテーブル３１を更新する処理のために主として利用することが可能となり、Ｌ２Ｐテーブル３１を更新する処理を効率よく実行することが可能となる。

図１９は、データ読み出しに関する、ホスト２とＳＳＤ３それぞれの構成例を示す。
リード制御部２２がホスト２のサブミッションキュー７１からリードコマンドを受信した場合、リード制御部２２は、ＤＲＡＭ６内のＬ２Ｐテーブル３１を参照することによって、このリードコマンドによって指定された読み出し対象データの論理アドレスに割り当てられているＮＡＮＤ型フラッシュメモリ５内の物理記憶位置を示す物理アドレス（ブロックアドレス、ブロック内オフセット（ページアドレス、ページ内オフセット））をＬ２Ｐテーブル３１から取得する。

この読み出し対象データがＮＡＮＤ型フラッシュメモリ５から読み出し可能である場合、リード制御部２２は、この読み出し対象データを読み出すための読み出し指示をＮＡＮＤインタフェース１３を介してＮＡＮＤ型フラッシュメモリ５に送出し、この読み出し対象データをＮＡＮＤ型フラッシュメモリ５から読み出す。読み出された読み出し対象データはコントローラ４内の内部リードバッファ１６’に一時的に格納されてもよい。内部リードバッファ１６’は、内部バッファ１６と同様に、コントローラ４内のＳＲＡＭによって実現されてもよい。

リード制御部２２は、ＤＭＡＣ１５を使用して、内部リードバッファ１６’からホストメモリ内のリードバッファ５２に読み出し対象データを転送する。読み出し対象データが転送されるべきリードバッファ５２内の位置は、このリードコマンドに含まれるデータポインタによって指定される。そして、リード制御部２２は、このリードコマンドの完了を示す応答をホスト２に返し、リードコマンドの完了を示す応答をホスト２のコンプリーションキュー７２に入れる。

読み出し対象データがＮＡＮＤ型フラッシュメモリ５から読み出し可能になっていない場合、つまり読み出し対象データがまだ書き込みが開始されていない書き込み待ちデータまたは書き込みは開始されたがＮＡＮＤ型フラッシュメモリ５から正常に読み出すことができない書き込み途中のデータである場合、リード制御部２２は、ＤＲＡＭバッファ３２またはホストメモリ内のライトバッファ５１からこの読み出し対象データを読み出し、読み出した読み出し対象データをホスト２に返す。ホストメモリ内のライトバッファ５１からこの読み出し対象データを読み出す場合には、まず、リード制御部２２は、読み出し対象データをＤＭＡＣ１５を用いてライトバッファ５１から内部リードバッファ１６’に転送し、そしてこの読み出し対象データをＤＭＡＣ１５を用いて内部リードバッファ１６’からホストメモリ内のリードバッファ５２に転送する。ＤＲＡＭバッファ３２からこの読み出し対象データを読み出す場合には、リード制御部２２は、ＤＲＡＭバッファ３２からこの読み出し対象データを内部リードバッファ１６’に読み出し、そしてこの読み出し対象データをＤＭＡＣ１５を用いて内部リードバッファ１６’からホストメモリ内のリードバッファ５２に転送する。

コントローラ４は、上述したように、書き込み先ブロック管理テーブル３４を使用して、書き込み先ブロックとして現在使用されているブロック毎に、このブロックに書き込むことが決定され且つ読み出し可能になっていないデータが存在しているバッファアドレスを管理することができる。ＤＲＡＭバッファ３２に転送済みで且つＮＡＮＤ型フラッシュメモリ５から読み出し可能になっていないデータに対応するバッファアドレスは、このデータが存在するＤＲＡＭバッファ３２内の位置を示す。ＤＲＡＭバッファ３２に転送されておらず且つＮＡＮＤ型フラッシュメモリ５から読み出し可能になっていないデータに対応するバッファアドレスは、このデータが存在するホストメモリ内のライトバッファ５１内の位置を示す。したがって、リード制御部２２は、ＮＡＮＤ型フラッシュメモリ５から読み出し可能になっていない読み出し対象データに対応するバッファアドレスに基づいて、ＤＲＡＭバッファ３２またはホストメモリ内のライトバッファ５１からこの読み出し対象データを読み出すことができ、読み出した読み出し対象データをホスト２に返すことができる。

よって、ホスト２は、ライトバッファ５１に向けたリード要求とＳＳＤ３に向けたリードコマンドを選択的に発行する処理を行わずとも、ＳＳＤ３に向けたリードコマンドそれぞれを発行するというシンプルな処理を行うだけで、所望のデータをＳＳＤ３から受け取ることができる。

図２０のフローチャートは、ＳＳＤ３において実行される書き込み動作の手順を示す。
コントローラ４は、ストリームＩＤを含むライトコマンドそれぞれをホスト２から受信する（ステップＳ６１）。コントローラ４は、受信したライトコマンドそれぞれをストリーム毎に分類する（ステップＳ６２）。ステップＳ６２では、コントローラ４は、受信したライトコマンドの各々をコマンドキュー４１−１〜４１−ｎの一つに格納することによって、受信されたライトコマンドそれぞれをストリーム＃１〜＃ｎに対応する複数のグループに分類する。これにより、ストリームＩＤ＃１を含むライトコマンドそれぞれはコマンドキュー４１−１に蓄積され、ストリームＩＤ＃２を含むライトコマンドそれぞれはコマンドキュー４１−２に蓄積され、そしてストリームＩＤ＃ｎを含むライトコマンドそれぞれはコマンドキュー４１−ｎに蓄積される。ステップＳ６２では、さらに、コントローラ４は、受信されたライトコマンド毎に、アドレス割り当て動作、およびＬ２Ｐ更新動作を行う。

コントローラ４は、蓄積されたライトコマンドに対応する書き込み待ちのライトデータのサイズをストリーム毎にチェックして、書き込み待ちのライトデータのサイズがＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズに達したストリームを検出する（ステップＳ６３）。すなわち、ステップＳ６３では、コントローラ４は、複数のグループの各々に関して、同じグループに属するライトコマンドそれぞれによって指定される長さの合計を算出することによって同じグループに属するライトコマンドの集合に関連付けられたライトデータの長さ（書き込み待ちのライトデータのサイズ）が最小書き込みサイズに達したか否かを判定する。

書き込み待ちのライトデータのサイズが最小書き込みサイズに達したストリームを検出した場合（ステップＳ６４のＹＥＳ）、コントローラ４は、ホストメモリ内のライトバッファ５１から内部バッファ１６に、検出したストリームに関連付けられた最小書き込みサイズ分のライトデータを転送する（ステップＳ６５）。そして、コントローラ４は、内部バッファ１６に転送されたライトデータを、このストリーム用に割り当てられている書き込み先ブロックに書き込む（ステップＳ６６）。

書き込み待ちのライトデータのサイズが最小書き込みサイズに達したストリームが検出されなかった場合（ステップＳ６４のＮＯ）、コントローラ４は、受信から所定時間が経過したライトコマンドの有無を検出する（ステップＳ６７）。

あるストリームに対応するライトコマンドの受信から所定時間が経過したことを検出した場合（ステップＳ６７のＹＥＳ）、コントローラ４は、このライトコマンドに関連付けられたライトデータをホストメモリ内のライトバッファ５１からＤＲＡＭバッファ３２にこのストリーム用のライトデータとして転送する（ステップＳ６８）。このライトコマンドに関連付けられたライトデータをホストメモリ内のライトバッファ５１からＤＲＡＭバッファ３２に転送した後、コントローラ４は、このライトコマンドを、このライトコマンドが格納されているコマンドキューから削除する。そして、コントローラ４は、このライトコマンドの完了を示す応答をホスト２に返す。

このように、あるストリームに対応するライトコマンドの受信から所定時間が経過した場合、このライトコマンドに関連付けられたライトデータをホストメモリ内のライトバッファ５１からＤＲＡＭバッファ３２に転送する処理と、このライトコマンドの完了を示す応答をホスト２に返す処理とがコントローラ４によって実行される。

また、このようにあるストリームに対応するグループに属するライトコマンドに関連付けられたライトデータをＤＲＡＭバッファ３２に転送する構成においては、コントローラ４は、ＤＲＡＭバッファ３２に転送したライトデータの長さとこのストリームに対応するグループに属するライトコマンドの集合に関連付けられた書き込み待ちのライトデータの長さとの合計長さが最小書き込みサイズに達したことを条件に、ホストメモリ内のライトバッファ５１から内部バッファ１６へのデータ転送を実行する。

図２１のフローチャートは、ＤＲＡＭバッファ３２を使用してＳＳＤ３において実行される書き込み動作の手順を示す。
コントローラ４は、ストリームＩＤを含むライトコマンドそれぞれをホスト２から受信する（ステップＳ７１）。コントローラ４は、受信したライトコマンドそれぞれをストリーム毎に分類する（ステップＳ７２）。ステップＳ７２では、コントローラ４は、受信したライトコマンドの各々をコマンドキュー４１−１〜４１−ｎの一つに格納することによって、受信されたライトコマンドそれぞれをストリーム＃１〜＃ｎに対応する複数のグループに分類する。これにより、ストリームＩＤ＃１を含むライトコマンドそれぞれはコマンドキュー４１−１に蓄積され、ストリームＩＤ＃２を含むライトコマンドそれぞれはコマンドキュー４１−２に蓄積され、そしてストリームＩＤ＃ｎを含むライトコマンドそれぞれはコマンドキュー４１−ｎに蓄積される。さらに、コントローラ４は、受信されたライトコマンド毎に、アドレス割り当て動作、およびＬ２Ｐ更新動作を行う。

コントローラ４は、蓄積されたライトコマンドに対応する書き込み待ちのライトデータのサイズとＤＲＡＭバッファ３２内のライトデータのサイズの合計サイズ（合計長さ）をストリーム毎にチェックして、合計サイズがＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズに達したストリームを検出する（ステップＳ７３）。すなわち、ステップＳ７３では、コントローラ４は、複数のグループの各々に関して、コマンドキュー内のライトコマンドの集合に関連付けられた書き込み待ちのライトデータの長さとＤＲＡＭバッファ３２内のライトデータの長さとの合計長さが最小書き込みサイズに達したか否かを判定する。

コマンドキュー内のライトコマンドの集合に関連付けられた書き込み待ちのライトデータの長さとＤＲＡＭバッファ３２内のライトデータの長さとの合計長さが最小書き込みサイズに達したストリームを検出した場合（ステップＳ７４のＹＥＳ）、コントローラ４は、ＤＲＡＭバッファ３２から内部バッファ１６に、検出されたストリーム用のライトデータを転送する（ステップＳ７５）。コントローラ４は、ホストメモリ内のライトバッファ５１から内部バッファ１６に、検出したストリームに関連付けられたライトデータを転送する（ステップＳ７６）。そして、コントローラ４は、ホストメモリ内のライトバッファ５１から内部バッファ１６に転送されたライトデータを、ＤＲＡＭバッファ３２から内部バッファ１６に転送されたライトデータと一緒に、このストリーム用に割り当てられている書き込み先ブロックに書き込む（ステップＳ７７）。

書き込み待ちのライトデータの長さとＤＲＡＭバッファ３２内のライトデータの長さとの合計長さが最小書き込みサイズに達したストリームが検出されなかった場合（ステップＳ７４のＮＯ）、コントローラ４は、図２０のステップＳ６７、Ｓ６８の処理を実行する。

すなわち、コントローラ４は、受信から所定時間が経過したライトコマンドの有無を検出する（ステップＳ６７）。あるストリームに対応するライトコマンドの受信から所定時間が経過したことを検出した場合（ステップＳ６７のＹＥＳ）、コントローラ４は、このライトコマンドに関連付けられたライトデータをホストメモリ内のライトバッファ５１からＤＲＡＭバッファ３２にこのストリーム用のライトデータとして転送する（ステップＳ６８）。このライトコマンドに関連付けられたライトデータをホストメモリ内のライトバッファ５１からＤＲＡＭバッファ３２に転送した後、コントローラ４は、このライトコマンドを、このライトコマンドが格納されているコマンドキューから削除する。そして、コントローラ４は、このライトコマンドの完了を示す応答をホスト２に返す。

以上説明したように、本実施形態によれば、ライトデータの転送が終了する前もしくはＮＡＮＤ型フラッシュメモリ５の書き込みが終了する前にＬ２Ｐテーブル３１の更新が開始される。このように、Ｌ２Ｐ更新動作の開始タイミングを早めることにより、比較的長い時間を要する処理（データ転送またはフラッシュ書き込み）のバックグラウンドでＬ２Ｐ更新を実行することが可能となる。よって、フラッシュ書き込みの後にＬ２Ｐ更新を実行する場合に比し、Ｌ２Ｐ更新を高速に実行可能にするための高い計算能力を用意することなく、書き込み性能の向上を図ることができる。

また、読み出し動作においては、Ｌ２Ｐテーブル３１から取得された物理アドレスが書き込み先ブロック内の読み出し可能となっていない物理記憶位置を示す場合、読み出し対象データはバッファ（ＳＳＤ３内の第１のバッファまたはホスト２のライトバッファ）から読み出される。バッファからのデータの読み出しは、この書き込み先ブロック内の読み出し可能となっていない各物理アドレスへの書き込み中もしくは書き込み待ちのデータが格納されているバッファ内の位置を示す情報に基づいて、実行される。

このように、Ｌ２Ｐ更新の開始タイミングを早めることにより、書き込み性能を向上できるだけで無く、Ｌ２Ｐテーブル３１から取得された物理アドレスを使用してバッファからのデータ読み出しを実行することも可能となる。

よって、ある書き込み先ブロックに書き込み中のデータまたはこの書き込み先ブロックへの書き込みが開始されていない書き込み待ちのデータがホスト２からのリードコマンドによって要求された場合でも、このデータをホスト２に返すことができ、データのリードに関する性能の向上を図ることができる。

また、本実施形態では、Ｌ２Ｐテーブル３１から取得された物理アドレス内のオフセット（ブロック内オフセット）とリード対象ブロックのＵＲＰとを比較して、この読み出し対象データがこのリード対象ブロックから読み出し可能であるか否か、つまり読み出し対象データの論理アドレスに割り当てられている物理アドレスがこのリード対象ブロックの読み出し可能領域または読み出し不可能領域のいずれに属するかを、即座に判定することができる。この場合、コントローラ４は、このリード対象ブロックが、書き込み先ブロックとして現在使用されているブロックであるか、クローズされているブロックであるかをチェックする必要は無く、取得した物理アドレス内のオフセット（ブロック内オフセット）とリード対象ブロックのＵＲＰとを比較するだけでよい。

なお、本実施形態では、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを例示した。しかし、本実施形態の機能は、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような他の様々な不揮発性メモリにも適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２…ホスト、３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、１６…内部バッファ、２１…ライト制御部、２２…リード制御部、５１…ライトバッファ。

Claims (12)

1. ホストに接続可能なメモリシステムであって、
   複数のページを各々が含む複数のブロックを含む不揮発性メモリと、
   前記不揮発性メモリに電気的に接続され、前記不揮発性メモリを制御するように構成されたコントローラとを具備し、
   前記コントローラは、
   前記ホストからの第１のライトコマンドの受信に応じて、前記第１のライトコマンドに関連付けられた第１のライトデータが書き込まれるべき前記不揮発性メモリの物理記憶位置を示す第１の物理アドレスを決定し、前記第１のライトデータの論理アドレスに前記第１の物理アドレスが関連付けられるようにアドレス変換テーブルを更新し、
   前記第１のライトデータを前記ホストのメモリ内のライトバッファから前記コントローラに転送し、前記第１の物理アドレスによって指定される、前記不揮発性メモリの第１の書き込み先ブロック内の書き込み先位置に、前記第１のライトデータを書き込むように構成され、
   前記コントローラは、前記第１のライトデータの転送が終了する前もしくは前記不揮発性メモリに対する前記第１のライトデータの書き込みが終了する前に前記アドレス変換テーブルの更新を開始するように構成されている、メモリシステム。
2. 前記不揮発性メモリは、各ブロックの複数のページ内の一つのページに書き込まれたデータの読み出しが前記一つのページに後続する１以上のページへのデータの書き込み後に可能となるように構成され、
   前記コントローラは、
   前記ホストからのリードコマンドの受信に応じて、前記リードコマンドによって指定された読み出し対象データの論理アドレスに対応する第２の物理アドレスを前記アドレス変換テーブルから取得し、前記第２の物理アドレスが前記第１の書き込み先ブロック内の読み出し可能となっていない物理記憶位置を示す場合、前記第１の書き込み先ブロック内の読み出し可能となっていない各物理アドレスへの書き込み中もしくは書き込み待ちのデータが格納されているバッファ内の位置を示す情報に基づいて、前記読み出し対象データを前記バッファから読み出すように構成され、前記バッファは前記メモリシステム内の第１のバッファまたは前記ホストの前記ライトバッファである請求項１記載のメモリシステム。
3. 前記不揮発性メモリは、各ブロックの複数のページ内の一つのページに書き込まれたデータの読み出しが前記一つのページに後続する１以上のページへのデータの書き込み後に可能となるように構成され、
   前記コントローラは、
   前記複数のブロックから割り当てられた複数の書き込み先ブロックそれぞれについてデータの読み出しが不可能な最小物理アドレスを示すポインタを管理し、且つ既に全てのページにデータが書き込まれている複数のブロックそれぞれについてブロック終端の物理アドレスよりも大きな物理アドレスを前記ポインタとして管理し、
   前記ホストからのリードコマンドの受信に応じて、前記リードコマンドによって指定された読み出し対象データの論理アドレスに対応する第２の物理アドレスを前記アドレス変換テーブルから取得し、前記第２の物理アドレスはリード対象ブロックを示すブロックアドレスと前記リード対象ブロック内のリード対象位置を示すオフセットとを含み、
   前記オフセットが前記リード対象ブロックに対応するポインタの値よりも小さい場合、前記読み出し対象データを前記リード対象ブロックから読み出し、前記オフセットが前記リード対象ブロックに対応するポインタの値以上である場合、前記読み出し対象データをバッファから読み出すように構成され、前記バッファは前記メモリシステム内の第１のバッファまたは前記ホストの前記ライトバッファである請求項１記載のメモリシステム。
4. 前記コントローラは、前記複数の書き込み先ブロックの各々について、読み出し不可能領域の物理アドレスそれぞれと当該物理アドレスへの書き込み中もしくは書き込み待ちのデータが格納されている前記バッファ内の位置それぞれとの間の対応関係を示すバッファ管理情報を管理し、前記リード対象ブロックに対応するバッファ管理情報を参照することによって前記読み出し対象データが格納されている前記バッファ内の位置を取得し、前記取得した前記バッファ内の位置から前記読み出し対象データを読み出すように構成されている請求項３記載のメモリシステム。
5. 前記コントローラは、前記アドレス変換テーブルの更新が終了し且つ前記第１のライトデータの転送が終了した場合、もしくは前記アドレス変換テーブルの更新が終了し且つ前記不揮発性メモリに対する前記第１のライトデータの書き込みが終了した場合に、前記第１のライトコマンドの完了を示す応答を前記ホストに返すように構成されている請求項１記載のメモリシステム。
6. 前記コントローラは、前記アドレス変換テーブルの更新が終了した場合、前記第１のライトコマンドが受領されたことを示す応答を前記ホストに返すように構成されている請求項１記載のメモリシステム。
7. 複数のページを各々が含む複数のブロックを含む不揮発性メモリを含むメモリシステムを制御する制御方法であって、
   ホストからの第１のライトコマンドの受信に応じて、前記第１のライトコマンドに関連付けられた第１のライトデータが書き込まれるべき前記不揮発性メモリの物理記憶位置を示す第１の物理アドレスを決定し、前記第１のライトデータの論理アドレスに前記第１の物理アドレスが関連付けられるようにアドレス変換テーブルを更新することと、
   前記第１のライトデータを前記ホストのメモリ内のライトバッファから前記メモリシステムに転送することと、
   前記第１の物理アドレスによって指定される、前記不揮発性メモリの第１の書き込み先ブロック内の書き込み先位置に、前記第１のライトデータを書き込むことと、
   前記第１のライトデータの転送が終了する前もしくは前記不揮発性メモリに対する前記第１のライトデータの書き込みが終了する前に前記アドレス変換テーブルの更新を開始することとを具備する制御方法。
8. 前記不揮発性メモリは、各ブロックの複数のページ内の一つのページに書き込まれたデータの読み出しが前記一つのページに後続する１以上のページへのデータの書き込み後に可能となるように構成され、
   前記ホストからのリードコマンドの受信に応じて、前記リードコマンドによって指定された読み出し対象データの論理アドレスに対応する第２の物理アドレスを前記アドレス変換テーブルから取得し、前記第２の物理アドレスが前記第１の書き込み先ブロック内の読み出し可能となっていない物理記憶位置を示す場合、前記第１の書き込み先ブロック内の読み出し可能となっていない各物理アドレスへの書き込み中もしくは書き込み待ちのデータが格納されているバッファ内の位置を示す情報に基づいて、前記読み出し対象データをバッファから読み出すことをさらに具備し、前記バッファは前記メモリシステム内の第１のバッファまたは前記ホストの前記ライトバッファである請求項７記載の制御方法。
9. 前記不揮発性メモリは、各ブロックの複数のページ内の一つのページに書き込まれたデータの読み出しが前記一つのページに後続する１以上のページへのデータの書き込み後に可能となるように構成され、
   前記複数のブロックから割り当てられた複数の書き込み先ブロックそれぞれについてデータの読み出しが不可能な最小物理アドレスを示すポインタを管理し、且つ既に全てのページにデータが書き込まれている複数のブロックそれぞれについてブロック終端の物理アドレスよりも大きな物理アドレスを前記ポインタとして管理することと、
   前記ホストからのリードコマンドの受信に応じて、前記リードコマンドによって指定された読み出し対象データの論理アドレスに対応する第２の物理アドレスを前記アドレス変換テーブルから取得することと、前記第２の物理アドレスはリード対象ブロックを示すブロックアドレスと前記リード対象ブロック内のリード対象位置を示すオフセットとを含み、
   前記オフセットが前記リード対象ブロックに対応するポインタの値よりも小さい場合、前記読み出し対象データを前記リード対象ブロックから読み出し、前記オフセットが前記リード対象ブロックに対応するポインタの値以上である場合、前記読み出し対象データをバッファから読み出すこととをさらに具備し、前記バッファは前記メモリシステム内の第１のバッファまたは前記ホストの前記ライトバッファである請求項７記載の制御方法。
10. 前記複数の書き込み先ブロックの各々について、読み出し不可能領域の物理アドレスそれぞれと当該物理アドレスへの書き込み中もしくは書き込み待ちのデータが格納されている前記バッファ内の位置それぞれとの間の対応関係を示すバッファ管理情報を管理することをさらに具備し、
    前記読み出し対象データを前記バッファから読み出すことは、前記リード対象ブロックに対応するバッファ管理情報を参照することによって前記読み出し対象データが格納されている前記バッファ内の位置を取得し、前記取得した前記バッファ内の位置から前記読み出し対象データを読み出すことを含む請求項９記載の制御方法。
11. 前記アドレス変換テーブルの更新が終了し且つ前記第１のライトデータの転送が終了した場合、もしくは前記アドレス変換テーブルの更新が終了し且つ前記不揮発性メモリに対する前記第１のライトデータの書き込みが終了した場合に、前記第１のライトコマンドの完了を示す応答を前記ホストに返すことをさらに具備する請求項７記載の制御方法。
12. 前記アドレス変換テーブルの更新が終了した場合、前記第１のライトコマンドが受領されたことを示す応答を前記ホストに返すことをさらに具備する請求項７記載の制御方法。

Images