JP2023012773A - メモリシステムおよび制御方法 - Google Patents

メモリシステムおよび制御方法 Download PDF

Info

Publication number
JP2023012773A
JP2023012773A JP2021116445A JP2021116445A JP2023012773A JP 2023012773 A JP2023012773 A JP 2023012773A JP 2021116445 A JP2021116445 A JP 2021116445A JP 2021116445 A JP2021116445 A JP 2021116445A JP 2023012773 A JP2023012773 A JP 2023012773A
Authority
JP
Japan
Prior art keywords
block
write
data
qlc
pslc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021116445A
Other languages
English (en)
Inventor
伸一 菅野
Shinichi Sugano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021116445A priority Critical patent/JP2023012773A/ja
Priority to US17/653,324 priority patent/US11755217B2/en
Publication of JP2023012773A publication Critical patent/JP2023012773A/ja
Priority to US18/357,231 priority patent/US20230367501A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

【課題】ライトアンプリフィケーションの増加を招くことなく、複数の書き込み先ブロックに効率的にデータを書き込むことができるメモリシステムを実現する。【解決手段】コントローラは、第１のブロック群と、第２のブロック群とを管理する。コントローラは、第１のブロック群に含まれる第１のブロックに、第２のブロック群に含まれる第２のブロックを割り当てる。コントローラは、第１のブロックを指定する１以上のライトコマンドを受信したことに応じて、第１のブロックに書き込むべきデータのみを第２の最小書き込みサイズ毎に第２のブロックに書き込む。第２のブロックに未書き込み領域が残っている状態で、第１のブロックが書き込み完了したデータで満たされた場合、第１のブロックに対する第２のブロックの割り当てを解除し、第２のブロックを第１のブロック以外の書き込み先ブロックに割り当てる。【選択図】図１４

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、データセンターのサーバのようなホスト計算機システムのストレージデバイスとして使用されている。
サーバのようなホスト計算機システムにおいて使用されるストレージデバイスにおいては、不揮発性メモリの異なる書き込み先ブロックに異なるデータをそれぞれ書き込むことが必要とされる場合がある。これに対処するために、不揮発性メモリに含まれるブロックのうちの幾つかのブロックの各々を、複数の書き込み先ブロックによって共有される共有ライトバッファとして使用することが考えられる。
この場合、共有ライトバッファとして使用される各ブロックに、異なる書き込み先ブロックにそれぞれ書き込まれるべきデータが混在して書き込まれる。これらブロックに対してガベージコレクション動作を実行することが必要となった場合、不揮発性メモリのライトアンプリフィケーションの増加が引き起こされる。
したがって、ライトアンプリフィケーションの増加を招くことなく、複数の書き込み先ブロックに効率的にデータを書き込むことが可能な新たな技術の実現が求められている。
米国特許第１０，７４７，４６２号明細書 米国特許第１１，００３，３８５号明細書 米国特許第１０，９５６，０６７号明細書
本発明の一実施形態が解決しようとする課題は、ライトアンプリフィケーションの増加を招くことなく、複数の書き込み先ブロックに効率的にデータを書き込むことができるメモリシステムおよび制御方法を提供することである。
実施形態によれば、メモリシステムは、ホストに接続可能である。前記メモリシステムは、不揮発性メモリと、コントローラとを具備する。前記不揮発性メモリは、各々が消去動作の単位である複数のブロックを含む。前記コントローラは、前記不揮発性メモリに電気的に接続される。前記コントローラは、前記複数のブロックのうちの第１のブロック群と、前記複数のブロックのうちの第２のブロック群とを管理し、前記第１のブロック群から割り当てられた複数の書き込み先ブロックへのデータの書き込みを制御するように構成される。前記第１のブロック群に含まれるブロックの各々は、第１の最小書き込みサイズを有する。前記第２のブロック群に含まれるブロックの各々は、前記第１の最小書き込みサイズよりも小さい第２の最小書き込みサイズを有する。前記コントローラは、前記第１のブロック群に含まれる第１のブロックが書き込み先ブロックとしてオープンされた場合、前記第２のブロック群に含まれる第２のブロックを前記第１のブロックに割り当てる。前記コントローラは、前記第１のブロックを指定する１以上のライトコマンドを前記ホストから受信したことに応じて、前記１以上のライトコマンドに関連付けられた第１のデータのみを、前記第２の最小書き込みサイズ毎に前記第２のブロックに書き込む。前記コントローラは、前記第２のブロックへの前記第１のデータの書き込みが完了したことに応じて、前記第１のデータを、前記第１の最小書き込みサイズ毎に前記第１のブロックに書き込む。前記第２のブロックに未書き込み領域が残っている状態で、前記第１のブロックが前記第１のブロックへの書き込みが完了したデータで満たされた場合、前記コントローラは、前記第１のブロックに対する前記第２のブロックの割り当てを解除し、割り当てが解除された前記第２のブロックを前記第１のブロック以外の第１の書き込み先ブロックに割り当て、前記第１の書き込み先ブロックに書き込むべきデータのみを前記第２のブロックの前記未書き込み領域に書き込む。
実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 ホストの構成例と実施形態に係るメモリシステムの構成例とを示すブロック図。 ユーザデータの記憶領域として使用される複数のクワドレベルセルブロック（ＱＬＣブロック）と、疑似シングルレベルセルバッファ（ｐＳＬＣバッファ）として使用される複数の疑似シングルレベルセルブロック（ｐＳＬＣブロック）を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、あるブロックグループ（スーパーブロック）の構成例を示す図。 ＱＬＣブロックに適用される複数段階の書き込み動作を説明するための図。 ＮＶＭｅ規格によって規定されたゾーンド・ネームスペースの構成例を示す図。 実施形態に係るメモリシステムにおいて実行される、ライトポインタの更新動作を示す図。 実施形態に係るメモリシステムにおいて使用される、複数のゾーンの各々と、複数のＱＬＣブロックの各々との間の対応関係を保持する管理テーブルの構成例を示す図。 実施形態に係るメモリシステムにおいて、書き込み先ブロックとしてオープンされた複数のＱＬＣブロックの各々に割り当てられるｐＳＬＣブロックを示す図。 実施形態に係るメモリシステムにおいて実行される、あるＱＬＣブロックに対する書き込み動作について説明する一つ目の図。 実施形態に係るメモリシステムにおいて実行される、あるＱＬＣブロックに対する書き込み動作について説明する二つ目の図。 実施形態に係るメモリシステムにおいて、あるＱＬＣブロックに対する割り当てが解除された後に、他のＱＬＣブロックに対して割り当てられることによって再使用されるｐＳＬＣブロックを示す図。 実施形態に係るメモリシステムにおける、あるＱＬＣブロックと、このＱＬＣブロックに割り当てられた複数のｐＳＬＣブロックとの関係について示す図。 実施形態に係るメモリシステムにおいて、テンポラリライトバッファ（ＴＷＢ）を使用して実行されるフォギー書き込み動作について示す図。 実施形態に係るメモリシステムにおける、複数のＱＬＣブロックの各々に割り当てられるｐＳＬＣブロックと、ラージライトバッファ（ＬＷＢ）とを示す図。 実施形態に係るメモリシステムにおいて実行される二種類の書き込み動作の切り替えについて示す図。 実施形態に係るメモリシステムにおいて、ＴＷＢとＬＷＢの双方を使用して実行される書き込み動作について示す図。 実施形態に係るメモリシステムにおいて、ＴＷＢを使用して実行される書き込み動作について示す図。 実施形態に係るメモリシステムにおいて実行される、ＱＬＣブロックに対してｐＳＬＣブロックを割り当てる動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行される、あるＱＬＣブロックに対するフォギー書き込み動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行される、あるＱＬＣブロックに対するファイン書き込み動作の手順の他の例を示すフローチャート。 実施形態に係るメモリシステムにおいて実行される、ＱＬＣブロックに対してＬＷＢを割り当てる動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて、ＴＷＢを使用して実行される、あるＱＬＣブロックに対するフォギー書き込み動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて、ＴＷＢを使用して実行される、あるＱＬＣブロックに対するファイン書き込み動作の手順を示すフローチャート。
以下、図面を参照して、実施形態を説明する。
図１は、実施形態に係る実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図である。
情報処理システム１は、ホスト（ホストデバイス）２と、ストレージデバイス３とを含む。ホスト（ホストデバイス）２は、一つまたは複数のストレージデバイス３にアクセスするように構成された情報処理装置である。情報処理装置は、例えば、パーソナルコンピュータ、またはサーバコンピュータである。
以下では、サーバコンピュータのような情報処理装置がホスト２として使用される場合を主として説明する。
ホスト２として機能するサーバコンピュータの典型例としては、データセンター内のサーバコンピュータ（以下、サーバと称する）が挙げられる。
ホスト２がデータセンター内のサーバによって実現されるケースにおいては、このホスト２は、複数のストレージデバイス３に接続されていてよい。また、ホスト２は、ネットワーク７０を介して複数のエンドユーザ端末（クライアント）７１に接続されてもよい。ホスト２は、これらエンドユーザ端末７１に対して様々なサービスを提供することができる。
ホスト２によって提供可能なサービスの例には、（１）システム稼働プラットフォームを各クライアント（各エンドユーザ端末７１）に提供するプラットホーム・アズ・ア・サービス（ＰａａＳ）、（２）仮想サーバのようなインフラストラクチャを各クライアント（各エンドユーザ端末７１）に提供するインフラストラクチャ・アズ・ア・サービス（ＩａａＳ）、等がある。
複数の仮想マシンが、このホスト２として機能する物理サーバ上で実行されてもよい。ホスト２上で実行されるこれら仮想マシンの各々は、この仮想マシンに対応するクライアント（エンドユーザ端末７１）に各種サービスを提供するように構成された仮想サーバとして機能することができる。各仮想マシンにおいては、この仮想マシンに対応するエンドユーザ端末７１によって使用される、オペレーティングシステムおよびユーザアプリケーションが実行される。
ホスト（サーバ）２においては、フラッシュトランスレーションレイヤ（ホストＦＴＬ）３０１も実行される。このホストＦＴＬ３０１は、ルックアップテーブル（ＬＵＴ）を含む。ＬＵＴは、データ識別子それぞれとストレージデバイス３内の不揮発性メモリの物理アドレスそれぞれとの間のマッピングを管理するために使用されるアドレス変換テーブルである。ホストＦＴＬ３０１は、このＬＵＴを使用することによって、ストレージデバイス３内の不揮発性メモリ上のデータ配置を知ることができる。
ストレージデバイス３は、半導体ストレージデバイスである。ストレージデバイス３は、不揮発性メモリにデータを書き込む。そして、ストレージデバイス３は、不揮発性メモリからデータを読み出す。
ストレージデバイス３は、ローレベルアブストラクションを実行することができる。ローレベルアブストラクションは不揮発性メモリのアブストラクションのための機能である。ローレベルアブストラクションは、データ配置を補助する機能等を含む。データ配置を補助する機能は、例えば、ホスト２から送信されるライトコマンドに対して、ユーザデータが書き込まれるべき不揮発性メモリ内の物理的な記憶位置を示す物理アドレスを割り当てる機能と、この割り当てられた物理アドレスを上位階層（ホスト２）に通知する機能とを含む。
ストレージデバイス３は、ホスト２にケーブルまたはネットワークを介して接続される。あるいは、ストレージデバイス３は、ホスト２に内蔵されてもよい。
ストレージデバイス３は、ある論理インタフェース規格に準拠して、ホスト２との通信を実行する。この論理インタフェース規格は、例えば、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＮＶＭ ｅｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）規格である。ＮＶＭｅ規格がこの論理インタフェース規格として使用された場合、ストレージデバイス３とホスト２との間を接続する物理的なインタフェース５０としては、例えば、ＰＣＩ ＥｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）、またはＥｔｈｅｒｎｅｔＴＭが使用される。
次に、実施形態に係るストレージデバイスを含む情報処理システムの構成について説明する。図２は、ホストの構成例と、実施形態に係るストレージデバイスの構成例とを示すブロック図である。以下では、実施形態に係るストレージデバイスがソリッドステートドライブ（ＳＳＤ）として実現されている場合を想定する。以下では、実施形態に係るストレージデバイスをＳＳＤ３として説明する。情報処理システム１は、ホスト（ホストデバイス）２と、ＳＳＤ３とを含む。
ホスト２は、ＳＳＤ３にアクセスする情報処理装置である。ホスト２は、データを書き込むための要求であるライト要求（ライトコマンド）をＳＳＤ３に送信する。また、ホスト２は、データを読み出すための要求であるリード要求（リードコマンド）をＳＳＤ３に送信する。
ホスト２は、プロセッサ１０１およびメモリ１０２、等を含む。プロセッサ１０１は、ホスト２内の各コンポーネントの動作を制御するように構成されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサ１０１は、ＳＳＤ３からメモリ１０２にロードされるソフトウェア（ホストソフトウェア）を実行する。なお、ホスト２はＳＳＤ３以外の他のストレージデバイスを含んでいてもよい。この場合には、ホストソフトウェアは、他のストレージデバイスからメモリ１０２にロードされてもよい。ホストソフトウェアには、オペレーティングシステム、ファイルシステム、デバイスドライバ、アプリケーションプログラム等が含まれる。
メモリ１０２は、ホスト２に設けられたメインメモリである。メモリ１０２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなランダムアクセスメモリによって実現される。
メモリ１０２の記憶領域の一部は、ホストライトバッファ１０２１として使用され得る。ホスト２は、ＳＳＤ３に書き込まれるべきデータをホストライトバッファ１０２１に一時的に格納する。つまり、ホストライトバッファ１０２１は、ＳＳＤ３に送信されるライトコマンドに関連付けられたデータを保持する。
また、メモリ１０２の記憶領域の一部は、一つ以上のサブミッションキュー／コンプリーションキューペア（ＳＱ／ＣＱペア）（不図示）を格納するために使用され得る。各ＳＱ／ＣＱペアは、一つ以上のサブミッションキュー（ＳＱ）とこの一つ以上のサブミッションキュー（ＳＱ）に関連付けられた一つのコンプリーションキュー（ＣＱ）とを含む。サブミッションキュー（ＳＱ）は、ＳＳＤ３に要求（コマンド）を発行するために使用されるキューである。コンプリーションキュー（ＣＱ）は、コマンド完了を示す応答をＳＳＤ３から受信するために使用されるキューである。ホスト２は、各ＳＱ／ＣＱペアに含まれる一つ以上のサブミッションキュー（ＳＱ）を経由してＳＳＤ３に様々なコマンドを送信する。
ＳＳＤ３は、ホスト２から送信されたライトコマンドおよびリードコマンドを受信し、受信したライトコマンドおよびリードコマンドに基づいて、不揮発性メモリに対するデータ書き込み動作およびデータ読み出し動作を実行する。不揮発性メモリとしては、例えば、ＮＡＮＤ型フラッシュメモリが用いられる。
ＳＳＤ３は、コントローラ４と、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）５とを備える。ＳＳＤ３は、ランダムアクセスメモリ、例えば、ＤＲＡＭ６も備えていてもよい。
コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラである。コントローラ４は、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような回路によって実現されてもよい。コントローラ４は、チャンネルと称されるメモリバスを介してＮＡＮＤ型フラッシュメモリ５に電気的に接続されている。
ＮＡＮＤ型フラッシュメモリ５は、不揮発性の半導体メモリである。ＮＡＮＤ型フラッシュメモリ５は、メモリセルアレイを含む。メモリセルアレイは、マトリクス状に配置された複数のメモリセルを含む。ＮＡＮＤ型フラッシュメモリ５内のメモリセルアレイは、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、データを消去するデータ消去動作の単位である。データ消去動作は、単に、消去動作、またはイレーズとも称される。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、物理ブロック、フラッシュブロック、またはメモリブロックとも称される。
ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、複数のページ（ここではページＰ０～Ｐｙ－１）を含む。各ページは、同一ワード線に接続された複数のメモリセルを含む。ページＰ０～Ｐｙ－１の各々は、データ書き込み動作およびデータ読み出し動作の単位である。
ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、例えば、クワドレベルセルブロック（ＱＬＣブロック）である。各ＱＬＣブロックにデータを書き込む動作においては、メモリセル当たりに４ビットのデータを書き込むことにより、４ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。
また、複数のＱＬＣブロックのうちのいくつかは、疑似シングルレベルセルブロック（ｐＳＬＣ）として使用され得る。各ｐＳＬＣブロックにデータを書き込む動作においては、メモリセル当たりに１ビットのデータを書き込むことにより、１ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。
ｐＳＬＣブロックにおけるメモリセル当たりの記憶密度は１ビット（すなわち、ワード線当たり１ページ）であり、ＱＬＣブロックにおけるメモリセル当たりの記憶密度は４ビット（すなわち、ワード線当たり４ページ）である。そのため、ＱＬＣブロックの最小書き込みサイズは、ｐＳＬＣブロックの最小書き込みサイズの４倍である。
ＮＡＮＤ型フラッシュメモリ５に対するデータの読み出し速度および書き込み速度は、記憶密度が高いほど遅く、記憶密度が低いほど速い。したがって、ＱＬＣブロックに対するデータの読み出しおよび書き込みに要する時間は、ｐＳＬＣブロックに対するデータの読み出しおよび書き込みに要する時間よりも長くなる。
ＮＡＮＤ型フラッシュメモリ５は、複数のＮＡＮＤ型フラッシュメモリダイを含んでいてもよい。各ＮＡＮＤ型フラッシュメモリダイは、二次元構造のフラッシュメモリであってもよいし、三次元構造のフラッシュメモリであってもよい。
ＤＲＡＭ６は、揮発性の半導体メモリである。ＤＲＡＭ６は、例えば、ＮＡＮＤ型フラッシュメモリ５に書き込むべきデータを一時的に格納するために使用される。また、ＤＲＡＭ６の記憶領域は、コントローラ４によって使用される様々な管理データを格納するために使用される。
次に、コントローラ４の詳細な構成について説明する。
コントローラ４は、ホストインタフェース（Ｉ／Ｆ）１１と、ＣＰＵ１２と、ＮＡＮＤインタフェース（Ｉ／Ｆ）１３と、ＤＲＡＭインタフェース（Ｉ／Ｆ）１４と、直接メモリアクセスコントローラ（ＤＭＡＣ）１５と、スタティックＲＡＭ（ＳＲＡＭ）１６と、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）エンコード／デコード部１７とを含む。
これらホストインタフェース１１と、ＣＰＵ１２と、ＮＡＮＤインタフェース１３と、ＤＲＡＭインタフェース１４と、ＤＭＡＣ１５と、ＳＲＡＭ１６と、ＥＣＣエンコード／デコード部１７とは、バス１０を介して相互接続される。
ホストインタフェース１１は、ホスト２との通信を実行するホストインタフェース回路である。ホストインタフェース１１は、例えば、ＰＣＩｅコントローラである。あるいは、ＳＳＤ３がネットワークインタフェースコントローラを内蔵する構成である場合には、ホストインタフェース１１は、ネットワークインタフェースコントローラの一部として実現されてもよい。ホストインタフェース１１は、ホスト２から様々なコマンドを受信する。様々なコマンドは、例えば、ライトコマンド、リードコマンドである。
ＣＰＵ１２は、プロセッサである。ＣＰＵ１２は、ホストインタフェース１１、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、ＤＭＡＣ１５、ＳＲＡＭ１６、ＥＣＣエンコード／デコード部１７を制御する。ＣＰＵ１２は、ＳＳＤ３への電源の供給に応じて、ＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭから制御プログラム（ファームウェア）をＤＲＡＭ６にロードする。
ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５内のブロックの管理を実行する。ＮＡＮＤ型フラッシュメモリ５内のブロックの管理とは、例えば、ＮＡＮＤ型フラッシュメモリ５に含まれる不良ブロック（バッドブロック）の管理と、ウェアレベリングである。
ＮＡＮＤインタフェース１３は、複数の不揮発性メモリダイを制御するメモリインタフェース回路である。ＮＡＮＤインタフェース１３は、ＣＰＵ１２の制御の下、ＮＡＮＤ型フラッシュメモリ５を制御する。ＮＡＮＤインタフェース１３は、例えば、複数のチャンネル（Ｃｈ）を介して複数のＮＡＮＤ型フラッシュメモリダイに接続される。ＮＡＮＤインタフェース１３とＮＡＮＤ型フラッシュメモリ５との間の通信は、例えば、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェースまたはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）に準拠して実行される。
ＤＲＡＭインタフェース１４は、ＤＲＡＭを制御するＤＲＡＭインタフェース回路である。ＤＲＡＭインタフェース１４は、ＣＰＵ１２の制御の下、ＤＲＡＭ６を制御する。ＤＲＡＭ６の記憶領域の一部は、Ｚ２Ｐテーブル（ｚｏｎｅ－ｔｏ－ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ）６１、フリーｐＳＬＣブロックプール６２、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３、ＱＬＣ ＳＡテーブル６４、ｐＳＬＣ ＳＡテーブル６５、およびラージライトバッファ（ＬＷＢ）６６を格納するために利用される。
ＤＭＡＣ１５は、直接メモリアクセス（ＤＭＡ）を実行する回路である。ＤＭＡＣ１５は、ＣＰＵ１２の制御の下、ホスト２のメモリ１０２とＤＲＡＭ６（またはＳＲＡＭ１６）との間のデータ転送を実行する。例えば、ホスト２のホストライトバッファ１０２１からＳＲＡＭ１６のテンポラリライトバッファ（ＴＷＢ）１６１にライトデータを転送すべき場合には、ＣＰＵ１２は、ホストライトバッファ１０２１内の位置を示す転送元アドレス、転送すべきライトデータのサイズ、ＴＷＢ１６１内の位置を示す転送先アドレスをＤＭＡＣ１５に対して指定する。ＴＷＢ１６１は、ホスト２から受信した各ライトコマンドに関連付けられたライトデータを一時的に格納するための記憶領域である。ここでは、ＳＲＡＭ１６の記憶領域の一部がＴＷＢ１６１として使用される場合を想定するが、ＤＲＡＭ６の記憶領域の一部がＴＷＢ１６１として使用されてもよい。また、ＴＷＢ１６１は、ＱＬＣブロックの最小書き込みサイズと同じサイズまたはそれ以上のサイズの記憶領域を有していてもよい。
ＥＣＣエンコード／デコード部１７は、ＮＡＮＤ型フラッシュメモリ５にデータをライトすべき時、このデータをエンコードすることによってこのデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＮＡＮＤ型フラッシュメモリ５からデータがリードされた時、ＥＣＣエンコード／デコード部１７は、リードされたデータに付加されたＥＣＣを使用して、このデータのエラー訂正を行う。
次に、ＣＰＵ１２によって実行される処理について説明する。ＣＰＵ１２は、フラッシュマネージメント部１２１、ＱＬＣブロック制御部１２２、およびｐＳＬＣブロック制御部１２３として機能することができる。なお、フラッシュマネージメント部１２１、ＱＬＣブロック制御部１２２、およびｐＳＬＣブロック制御部１２３それぞれの一部または全ては、コントローラ４内の専用のハードウェアによって実現されてもよい。
フラッシュマネージメント部１２１は、ホスト２から受信したライトコマンドに基づいて、ライトデータをＮＡＮＤ型フラッシュメモリ５に書き込む動作を制御する。ライトコマンドは、書き込むべきデータ（ライトデータ）をＮＡＮＤ型フラッシュメモリ５に書き込むコマンド（ライト要求）である。ホスト２から受信したライトコマンドとしては、ＮＶＭｅ規格で規定されたＺｏｎｅｄ Ｎａｍｅｓｐａｃｅ（ＺＮＳ）において使用されるライトコマンドが使用され得る。
コントローラ４がＺＮＳをサポートするケースにおいては、フラッシュマネージメント部１２１は、ＳＳＤ３をゾーンド・デバイス（ｚｏｎｅｄ ｄｅｖｉｃｅ）として動作させることができる。ゾーンド・デバイスでは、ＳＳＤ３にアクセスするための論理アドレス空間を分割することによって得られる複数の論理アドレス範囲がそれぞれ割り当てられた複数のゾーンが、論理的な記憶領域として使用される。複数のゾーンの各々には、ＮＡＮＤ型フラッシュメモリ５内の複数の物理記憶領域のうちの一つが割り当てられる。これにより、フラッシュマネージメント部１２１は、ＮＡＮＤ型フラッシュメモリ５内の各物理記憶領域をゾーンとして扱うことができる。
ＳＳＤ３にアクセスするための論理アドレス空間は、ＳＳＤ３にアクセスするためにホスト２によって使用される連続する論理アドレスである。論理アドレスとしては、論理ブロックアドレス（ＬＢＡ）が使用される。
以下では、フラッシュマネージメント部１２１がＺＮＳをサポートしており、任意のゾーンにデータを書き込むためのライトコマンドとして、ＮＶＭｅ規格で規定されたＺＮＳにおいて使用されるライトコマンド、つまりゾーンを指定するライトコマンド、が使用されるケースを主として説明する。
ＱＬＣブロック制御部１２２は、複数のＱＬＣブロックを複数のゾーンにそれぞれ割り当てる。あるいは、ＱＬＣブロック制御部１２２は、複数のゾーンに、複数のブロックグループをそれぞれ割り当ててもよい。複数のブロックグループの各々は、ＮＡＮＤ型フラッシュメモリ５に含まれている複数のブロック（物理ブロック）のうちの２つ以上のブロック（物理ブロック）を含む。各ブロックグループは、スーパーブロック（ＱＬＣスーパーブロック）とも称される。つまり、ＱＬＣブロック制御部１２２は、複数のゾーンの各々に一つのＱＬＣブロックを割り当てる。複数のゾーンの各々に割り当てられるＱＬＣブロックは、一つの物理ブロック（ＱＬＣ物理ブロック）であってもよいし、一つのスーパーブロック（ＱＬＣスーパーブロック）であってもよい。 フラッシュマネージメント部１２１は、任意のゾーンにデータを書き込むためのライトコマンドに基づいて、そのゾーンに割り当てられたＱＬＣブロックにデータを書き込む動作を開始する。ＱＬＣブロックにデータを書き込む動作として、フラッシュマネージメント部１２１は、例えば、複数段階の書き込み動作を実行する。複数段階の書き込み動作は、第１段階の書き込み動作と第２段階の書き込み動作とを少なくとも含む。複数段階の書き込み動作は、例えば、フォギー・ファイン書き込み動作である。
フォギー・ファイン書き込み動作は、同じワード線に接続されたメモリセル群に対する複数回の書き込み動作（フォギー書き込み動作、ファイン書き込み動作）によって実行される。１回目の書き込み動作（フォギー書き込み動作）は各メモリセルの閾値電圧を粗く設定する書き込み動作であり、２回目の書き込み動作（ファイン書き込み動作）は各メモリセルの閾値電圧を調整する書き込み動作である。フォギー・ファイン書き込み動作は、プログラムディスターブによる影響を低減することが可能な書き込みモードである。
１回目の書き込み動作（フォギー書き込み動作）では、まず、４ページ分のデータが、１回目のデータ転送動作によってＮＡＮＤ型フラッシュメモリ５にページサイズ単位で転送される。つまり、１ページ当たりのデータサイズ（ページサイズ）が１６ＫＢであるならば、６４ＫＢのデータがＮＡＮＤ型フラッシュメモリ５にページサイズ単位で転送される。そして、４ページ分のデータをＮＡＮＤ型フラッシュメモリ５内のメモリセルアレイにプログラムするための１回目の書き込み動作（フォギー書き込み動作）が行われる。
２回目のプログラム動作（ファイン書き込み動作）では、フォギー書き込み動作と同様に、４ページ分のデータが、２回目のデータ転送動作でＮＡＮＤ型フラッシュメモリ５にページサイズ単位で再び転送される。２回目のデータ転送動作でＮＡＮＤ型フラッシュメモリ５に転送されるデータは、１回目のデータ転送動作によって転送されるデータと同一である。そして、転送された４ページ分のデータをＮＡＮＤ型フラッシュメモリ５内のメモリセルアレイにプログラムするための２回目の書き込み動作（ファイン書き込み動作）が行われる。
あるワード線に接続された複数のメモリセルに対するフォギー書き込み動作が終了しても、このワード線に接続された複数のメモリセルに対するファイン書き込み動作はすぐに実行することはできない。このワード線に接続された複数のメモリセルに対するファイン書き込み動作は、後続する１以上のワード線に接続されたメモリセル群に対するフォギー書き込み動作が終了した後に実行可能となる。このため、ＱＬＣブロックにデータを書き込むために必要な時間は長くなる。また、ＱＬＣブロックのあるワード線に接続された複数のメモリセルにフォギー書き込み動作によって書き込まれたデータは、後続する１以上のワード線に接続されたメモリセル群に対するフォギー書き込み動作が終了し、且つこのワード線に接続された複数のメモリセルに対するファイン書き込み動作が終了するまで、読み出すことができない。
そのため、ＱＬＣブロックに書き込まれるべきデータは、そのデータのファイン書き込み動作が終了するまで、いずれかの記憶領域で保持されている必要がある。
このように、フラッシュマネージメント部１２１は、ＱＬＣブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しが、この一つのワード線に後続する一つ以上のワード線へのデータの書き込み後に可能となる書き込みモード（フォギー・ファイン書き込み動作のような複数段階の書き込み動作）を使用して、ＱＬＣブロックの各ワード線に接続された複数のメモリセルに、ＱＬＣブロックの最小書き込みサイズ（ページサイズの４倍である６４ＫＢ）を有するデータを書き込む。
なお、ＮＡＮＤ型フラッシュメモリ５が２つのプレーンを含むマルチプレーン構成を有する場合には、２つのプレーンからそれぞれ選択される２つのＱＬＣ物理ブロックに対する書き込み動作が同時に実行される。これら２つのＱＬＣ物理ブロックは、２つのＱＬＣ物理ブロックを含む一つのＱＬＣブロック（ＱＬＣスーパーブロック）として扱われる。したがって、ＱＬＣブロックの最小書き込みサイズは１２８ＫＢとなる。
一方、ｐＳＬＣブロックに対する書き込み動作においては、フラッシュマネージメント部１２１は、ｐＳＬＣブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しがこの一つのワード線へのデータの書き込みのみによって可能となる書き込みモード（ＳＬＣモード）を使用して、ｐＳＬＣブロックの各ワード線に接続された複数のメモリセルにｐＳＬＣブロックの最小書き込みサイズ（ページサイズ）を有するデータを書き込む。ＳＬＣモードでは、１ページ分のデータがＮＡＮＤ型フラッシュメモリ５に１回のみ転送される。そして、メモリセル当たりに１ビットが書き込まれるように、１ページ分のデータが一つのワード線に接続された複数のメモリセルに書き込まれる。
以下では、ＱＬＣブロックの最小書き込みサイズを第１の最小書き込みサイズとも称し、ｐＳＬＣブロックの最小書き込みサイズを第２の最小書き込みサイズとも称する。
ｐＳＬＣブロック制御部１２３は、異なるＱＬＣブロックに書き込まれるべきデータが一つのｐＳＬＣブロックに混在されることを防止するために、書き込み先ブロックとしてオープンされたＱＬＣブロックの各々に、ｐＳＬＣブロックを割り当てる。あるＱＬＣブロックに割り当てられたｐＳＬＣブロックは、このＱＬＣブロックに書き込まれるべきデータのみを一時的に保持する不揮発性の記憶領域として使用される。つまり、あるＱＬＣブロックに書き込まれるべきデータのみが、このＱＬＣブロックに割り当てられたｐＳＬＣブロックに書き込まれる。別のＱＬＣブロックに書き込まれるべきデータは、この別のＱＬＣブロックに割り当てられたｐＳＬＣブロックに書き込まれる。
したがって、一つのｐＳＬＣブロックは、一つのＱＬＣブロックの書き込み未完了データのみを保持するために使用され、同時に複数のＱＬＣブロックの書き込み未完了データを保持することはない。つまり、異なるＱＬＣブロックに書き込むべき複数種のデータが一つのｐＳＬＣブロックに混在することを防止することができる。よって、ｐＳＬＣブロックに対するガベージコレクション動作の実行は不要となる。
また、あるＱＬＣブロックに割り当てられたｐＳＬＣブロックに未書き込み領域が残っている状態で、このＱＬＣブロックが読み出し可能データで満たされた場合、ｐＳＬＣブロック制御部１２３は、このＱＬＣブロックからこのｐＳＬＣブロックの割り当てを解除する。ここで、読み出し可能データとは、ＱＬＣブロックへの書き込みが完了したデータである。具体的には、ＱＬＣブロックへの書き込みが複数段階の書き込み動作を使用して実行される場合には、読み出し可能データは、複数段階の書き込み動作が完了したデータである。例えば、あるデータのファイン書き込み動作が完了すると、このデータは読み出し可能データとなる。ＱＬＣブロックが読み出し可能データで満たされた場合、ｐＳＬＣブロックに既に書き込まれているデータは全て、ＱＬＣブロックへの書き込みが完了した書き込み完了データとなる。ｐＳＬＣブロックに格納されている書き込み完了データは、ＱＬＣブロックから読み出し可能である。したがって、ＱＬＣブロックへの書き込みが完了した書き込み完了データは、もはやｐＳＬＣブロックに保持しておく必要はない。
この場合、ｐＳＬＣブロック制御部１２３は、この割り当てが解除されたｐＳＬＣブロックを、書き込み先ブロックとしてオープンされた他のＱＬＣブロックに割り当てる。そして、他のＱＬＣブロックに書き込むべきデータのみを、このｐＳＬＣブロックの未書き込み領域に書き込む。このように、ｐＳＬＣブロック制御部１２３は、割り当てが解除されたｐＳＬＣブロックを、他のＱＬＣブロックに書き込むべきデータのみを一時的に保持する不揮発性の記憶領域として再使用し、このｐＳＬＣブロックの未書き込み領域を有効利用する。
ガベージコレクション動作の対象となるデータは、ＱＬＣブロックへの書き込みが完了していない書き込み未完了データのみである。したがって、あるＱＬＣブロックに割り当てられていたｐＳＬＣブロックの残り記憶領域に別のＱＬＣブロックに書き込むべきデータが書き込まれても、このｐＳＬＣブロックに存在する書き込み未完了データは、別のＱＬＣブロックへの書き込み未完了データのみである。つまり、このｐＳＬＣブロックに、異なるＱＬＣブロックに対応する書き込み未完了データは混在しない。よって、再使用されたｐＳＬＣブロックに対するガベージコレクション動作も不要である。
次に、フラッシュマネージメント部１２１によって実行される書き込み制御処理について説明する。
フラッシュマネージメント部１２１は、あるゾーンに割り当てられたＱＬＣブロックにデータを書き込むための一つ以上のライトコマンドを受信すると、まず、受信した一つ以上のライトコマンドに関連付けられたデータ（第１のデータ）のみを、そのＱＬＣブロックに割り当てられたｐＳＬＣブロックに第２の最小書き込みサイズ毎に書き込む。ｐＳＬＣブロックへの第１のデータの書き込みが完了したことに応じて、フラッシュマネージメント部１２１は、第１のデータを、第１の最小書き込みサイズ毎にＱＬＣブロックに書き込む。
次に、ｐＳＬＣブロックにデータを第２の最小書き込みサイズ毎に書き込む処理の例とＱＬＣブロックにデータを第１の最小書き込みサイズ毎に書き込む処理の例について説明する。
まず、ＴＷＢ１６１を使用しないケースについて説明する。以下では、ＱＬＣブロック＃１にデータを書き込む場合を想定する。例えば、ホスト２からライトコマンドを受信すると、フラッシュマネージメント部１２１は、受信したライトコマンドを、複数の書き込み先ＱＬＣブロック（複数のゾーン）に対応する複数のグループに分類する。受信したライトコマンドのうち、ＱＬＣブロック＃１を指定する各ライトコマンドは、ＱＬＣブロック＃１に対応するグループに分類される。受信したライトコマンドのうち、ＱＬＣブロック＃２を指定する各ライトコマンドは、ＱＬＣブロック＃２に対応する別のグループに分類される。フラッシュマネージメント部１２１は、ＱＬＣブロック＃１を指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズを算出する。各ライトコマンドは対応するライトデータのサイズ、つまりデータ長、を示すパラメータを含んでいる。よって、フラッシュマネージメント部１２１は、ＱＬＣブロック＃１を指定する受信した１以上のライトコマンドの各々に含まれるデータ長に基づいて、ＱＬＣブロック＃１を指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズを算出することができる。
フラッシュマネージメント部１２１は、ＱＬＣブロック＃１を指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズが第２の最小書き込みサイズになるまで待つ。第２の最小書き込みサイズが１６ＫＢである場合、フラッシュマネージメント部１２１は、例えば、ＱＬＣブロック＃１を書き込み先ブロックとして指定し且つ１６ＫＢのデータ長を指定する１つのライトコマンドが受信されるまで、あるいは、ＱＬＣブロック＃１を書き込み先ブロックとして指定し且つ４ＫＢのデータ長を指定する４つのライトコマンドが受信されるまで、あるいは、ＱＬＣブロック＃１を書き込み先ブロックとして指定し且つ１６ＫＢのデータ長を指定する２つのライトコマンドが受信されるまで、待つ。ＱＬＣブロック＃１を指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズが第２の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、これら１以上のライトコマンドに関連付けられた、第２の最小書き込みサイズを有するライトデータをホストライトバッファ１０２１から取得する。そして、フラッシュマネージメント部１２１は、第２の最小書き込みサイズを有する取得したライトデータを、ＱＬＣブロック＃１に割り当てられているｐＳＬＣブロックに書き込む。
ｐＳＬＣブロックへの第２の最小書き込みサイズを有するライトデータの書き込みが完了すると、フラッシュマネージメント部１２１は、受信した１以上のライトコマンドの完了を示す一つ以上の完了応答をホスト２に送信する。
ＱＬＣブロック＃１を指定する後続の１以上のライトコマンドを受信すると、フラッシュマネージメント部１２１は、これら後続の１以上のライトコマンドに関連付けられたライトデータの総サイズを再び算出する。フラッシュマネージメント部１２１は、ＱＬＣブロック＃１を指定する受信した後続の１以上のライトコマンドに関連付けられたライトデータの総サイズが第２の最小書き込みサイズになるまで待つ。ＱＬＣブロック＃１を指定する受信した後続の１以上のライトコマンドに関連付けられたライトデータの総サイズが第２の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、これら後続の１以上のライトコマンドに関連付けられた、第２の最小書き込みサイズを有するライトデータをホストライトバッファ１０２１から取得する。そして、フラッシュマネージメント部１２１は、第２の最小書き込みサイズを有する取得したライトデータを、ＱＬＣブロック＃１に割り当てられているｐＳＬＣブロックに書き込む。
ｐＳＬＣブロックへの第２の最小書き込みサイズを有するライトデータの書き込みが完了すると、フラッシュマネージメント部１２１は、受信した後続の１以上のライトコマンドの完了を示す一つ以上の完了応答をホスト２に送信する。
このようにして、フラッシュマネージメント部１２１は、ｐＳＬＣブロックにデータを第２の最小書き込みサイズ毎に書き込む。
フラッシュマネージメント部１２１は、ｐＳＬＣブロックに書き込まれたデータの総サイズが第１の最小書き込みサイズに達したか否かを判定する。フラッシュマネージメント部１２１は、ｐＳＬＣブロックに書き込まれたデータの総サイズが第１の最小書き込みサイズに達するまで待つ。ｐＳＬＣブロックに書き込まれたデータの総サイズが第１の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、第１の最小書き込みサイズを有するデータをｐＳＬＣブロックから読み出す。そして、フラッシュマネージメント部１２１は、読み出した第１の最小書き込みサイズを有するデータをＱＬＣブロック＃１に書き込む。
この場合、例えば、フラッシュマネージメント部１２１は、読み出した第１の最小書き込みサイズを有するデータをＮＡＮＤ型フラッシュメモリ５に転送し、この転送したデータを、フォギー書き込み動作によって、ＱＬＣブロック＃１内の最初の一つのワード線に接続された複数のメモリセルに書き込む。
フラッシュマネージメント部１２１は、ｐＳＬＣブロックに書き込まれた新たなデータの総サイズが第１の最小書き込みサイズに達したか否かを再び判定する。フラッシュマネージメント部１２１は、ｐＳＬＣブロックに新たに書き込まれた新たなデータの総サイズが第１の最小書き込みサイズに達するまで待つ。ｐＳＬＣブロックに書き込まれた新たなデータの総サイズが第１の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、第１の最小書き込みサイズを有する新たなデータをｐＳＬＣブロックから読み出す。そして、フラッシュマネージメント部１２１は、読み出した第１の最小書き込みサイズを有するデータをＱＬＣブロック＃１に書き込む。
この場合、例えば、フラッシュマネージメント部１２１は、読み出した第１の最小書き込みサイズを有するデータをＮＡＮＤ型フラッシュメモリ５に転送し、この転送したデータを、フォギー書き込み動作によって、ＱＬＣブロック＃１内の次のワード線に接続された複数のメモリセルに書き込む。
このようにして、フラッシュマネージメント部１２１は、ＱＬＣブロック＃１にデータを第１の最小書き込みサイズ毎に書き込む。
ＱＬＣブロック＃１内の最初の一つのワード線に後続する１以上のワード線に対するファイン書き込み動作が終了すると、最初の一つのワード線に対するファイン書き込み動作が実行可能となる。この場合、フラッシュマネージメント部１２１は、最初の一つのワード線に書き込んだ第１の最小書き込みサイズを有するデータをｐＳＬＣブロックから再び読み出す。そして、フラッシュマネージメント部１２１は、読み出した第１の最小書き込みサイズを有するデータをＮＡＮＤ型フラッシュメモリ５に再び転送し、この転送したデータを、ファイン書き込み動作によって、ＱＬＣブロック＃１内の最初のワード線に接続された複数のメモリセルに書き込む。
これにより、ＱＬＣブロック＃１内の最初のワード線に接続された複数のメモリセルに対するデータの書き込み動作が完了し、このデータがＱＬＣブロック＃１から読み出し可能となる。
次に、ＴＷＢ１６１を使用するケースについて説明する。フラッシュマネージメント部１２１は、ＱＬＣブロック＃１を指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズを算出する。フラッシュマネージメント部１２１は、ＱＬＣブロック＃１を指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズが第１の最小書き込みサイズになるまで待つ。第１の最小書き込みサイズが１２８ＫＢである場合、フラッシュマネージメント部１２１は、例えば、ＱＬＣブロック＃１を書き込み先ブロックとして指定し且つ１２８ＫＢのデータ長を指定する１つのライトコマンドが受信されるまで、あるいは、ＱＬＣブロック＃１を書き込み先ブロックとして指定し且つ３２ＫＢのデータ長を指定する４つのライトコマンドが受信されるまで、あるいは、ＱＬＣブロック＃１を書き込み先ブロックとして指定し且つ４ＫＢのデータ長を指定する３２個のライトコマンドが受信されるまで、待つ。
ＱＬＣブロック＃１を指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズが第１の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、これら１以上のライトコマンドに関連付けられた、第１の最小書き込みサイズを有するライトデータをホストライトバッファ１０２１からＴＷＢ１６１に転送する。そして、フラッシュマネージメント部１２１は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するライトデータを、ＱＬＣブロック＃１に割り当てられているｐＳＬＣブロックに書き込む。
さらに、フラッシュマネージメント部１２１は、ｐＳＬＣブロックから第１の最小書き込みサイズを有するライトデータを読み出すことなく、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するライトデータを、フォギー書き込み動作によって、ＱＬＣブロック＃１の最初のワード線に接続された複数のメモリセルに書き込む。
ｐＳＬＣブロックへの第１の最小書き込みサイズを有するライトデータの書き込みが完了すると、フラッシュマネージメント部１２１は、受信した１以上のライトコマンドの完了を示す一つ以上の完了応答をホスト２に送信する。
このように、ホストライトバッファ１０２１からＴＷＢ１６１に、ＱＬＣブロックの最小書き込みサイズである第１の最小書き込みサイズを有するライトデータを転送することにより、ｐＳＬＣブロックから第１の最小書き込みサイズを有するライトデータを読み出すことなく、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するライトデータをＱＬＣブロック＃１に書き込むことができる。よって、ＴＷＢ１６１を使用しないケースに比べ、コントローラ４とＮＡＮＤ型フラッシュメモリ５との間で実行することが必要なデータ転送の回数を減らすことができる。
ＱＬＣブロック＃１を指定する後続の１以上のライトコマンドを受信すると、フラッシュマネージメント部１２１は、これら後続の１以上のライトコマンドに関連付けられたライトデータの総サイズを再び算出する。フラッシュマネージメント部１２１は、ＱＬＣブロック＃１を指定する受信した後続の１以上のライトコマンドに関連付けられたライトデータの総サイズが第１の最小書き込みサイズになるまで待つ。ＱＬＣブロック＃１を指定する受信した後続の１以上のライトコマンドに関連付けられたライトデータの総サイズが第１の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、これら後続の１以上のライトコマンドに関連付けられた、第１の最小書き込みサイズを有するライトデータをホストライトバッファ１０２１からＴＷＢ１６１に転送する。そして、フラッシュマネージメント部１２１は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有すライトデータを、ＱＬＣブロック＃１に割り当てられているｐＳＬＣブロックに書き込む。そして、フラッシュマネージメント部１２１は、ｐＳＬＣブロックから第１の最小書き込みサイズを有するライトデータを読み出すことなく、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するライトデータを、フォギー書き込み動作によって、ＱＬＣブロック＃１の次のワード線に接続された複数のメモリセルに書き込む。
ｐＳＬＣブロックへの第１の最小書き込みサイズを有するライトデータの書き込みが完了すると、フラッシュマネージメント部１２１は、受信した後続の１以上のライトコマンドの完了を示す一つ以上の完了応答をホスト２に送信する。
このようにして、フラッシュマネージメント部１２１は、ＱＬＣブロック＃１にデータを第１の最小書き込みサイズ毎に書き込む。
ＱＬＣブロック＃１内の最初の一つのワード線に後続する１以上のワード線に対するファイン書き込み動作が終了すると、最初の一つのワード線に対するファイン書き込み動作が実行可能となる。この場合、フラッシュマネージメント部１２１は、最初の一つのワード線に書き込んだ第１の最小書き込みサイズを有するデータをｐＳＬＣブロックから読み出す。そして、フラッシュマネージメント部１２１は、読み出した第１の最小書き込みサイズを有するデータをＮＡＮＤ型フラッシュメモリ５に再び転送し、この転送したデータを、ファイン書き込み動作によって、ＱＬＣブロック＃１内の最初のワード線に接続された複数のメモリセルに書き込む。
これにより、ＱＬＣブロック＃１内の最初のワード線に接続された複数のメモリセルに対するデータの書き込み動作が完了し、このデータがＱＬＣブロック＃１から読み出し可能となる。
次に、ＮＡＮＤ型フラッシュメモリ５内の記憶領域について説明する。ＮＡＮＤ型フラッシュメモリ５内の記憶領域は、図３に示すように、ｐＳＬＣバッファ２０１とＱＬＣ領域２０２とに大別される。
ＱＬＣ領域２０２は、複数のＱＬＣブロックを含む。また、ｐＳＬＣバッファ２０１は、複数のｐＳＬＣブロックを含む。換言すれば、ＮＡＮＤ型フラッシュメモリ５に含まれる複数のブロックは、ＱＬＣブロック群と、ｐＳＬＣブロック群とによって構成され得る。ＱＬＣブロック制御部１２２は、ＱＬＣ領域２０２に含まれる複数のＱＬＣブロックの各々をＱＬＣブロックとしてのみ使用し、ｐＳＬＣブロック制御部１２３は、ｐＳＬＣバッファ２０１に含まれる複数のｐＳＬＣブロックの各々を、ｐＳＬＣブロックとしてのみ使用してもよい。
次に、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係について説明する。図４は、実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係の例を示すブロック図である。
ＮＡＮＤ型フラッシュメモリ５は、複数のＮＡＮＤ型フラッシュメモリダイ（またはＮＡＮＤ型フラッシュメモリチップとも称される）を含む。個々のＮＡＮＤ型フラッシュメモリダイは、独立して動作可能である。このため、ＮＡＮＤ型フラッシュメモリダイは、並列動作可能な単位として扱われる。
図４においては、ＮＡＮＤインタフェース１３に１６個のチャンネルＣｈ．１～Ｃｈ．１６が接続されており、１６個のチャンネルＣｈ．１～Ｃｈ．１６の各々に２つのＮＡＮＤ型フラッシュメモリダイが接続されている場合が例示されている。この場合、チャンネルＣｈ．１～Ｃｈ．１６に接続された１６個のＮＡＮＤ型フラッシュメモリダイ＃１～＃１６がバンク＃０として構成されてもよく、またチャンネルＣｈ．１～Ｃｈ．１６に接続された残りの１６個のＮＡＮＤ型フラッシュメモリダイ＃１７～＃３２がバンク＃１として構成されてもよい。バンクは、複数のメモリモジュールをバンクインタリーブによって並列動作させるための単位である。図４の構成例においては、１６チャンネルと、２つのバンクインタリーブとによって、最大３２個のＮＡＮＤ型フラッシュメモリダイを並列動作させることができる。
消去動作は、一つのブロック（物理ブロック）の単位で実行されてもよいし、並列動作可能な複数の物理ブロックの集合を含むブロックグループ（スーパーブロック）の単位で実行されてもよい。
次に、スーパーブロックの構成例について説明する。図５は、実施形態に係るメモリシステムにおいて使用される、あるブロックグループ（スーパーブロック）の構成例を示す図である。
一つのブロックグループ、つまり複数の物理ブロックの集合を含む一つのスーパーブロックは、これに限定されないが、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２から一つずつ選択される計３２個の物理ブロックを含んでいてもよい。なお、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２の各々はマルチプレーン構成を有していてもよい。例えば、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２の各々が、２つのプレーンを含むマルチプレーン構成を有する場合には、一つのスーパーブロックは、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２に対応する６４個のプレーンから一つずつ選択される計６４個の物理ブロックを含んでいてもよい。
図５においては、３２個の物理ブロック（ここでは、ＮＡＮＤ型フラッシュメモリダイ＃１内の物理ブロックＢＬＫ２、ＮＡＮＤ型フラッシュメモリダイ＃２内の物理ブロックＢＬＫ３、ＮＡＮＤ型フラッシュメモリダイ＃３内の物理ブロックＢＬＫ７、ＮＡＮＤ型フラッシュメモリダイ＃４内の物理ブロックＢＬＫ４、ＮＡＮＤ型フラッシュメモリダイ＃５内の物理ブロックＢＬＫ６、…、ＮＡＮＤ型フラッシュメモリダイ＃３２内の物理ブロックＢＬＫ３）を含む一つのスーパーブロック（ＳＢ）が例示されている。
図３で説明したＱＬＣ領域２０２内の各ＱＬＣブロックは、一つのスーパーブロック（ＱＬＣスーパーブロック）によって実現されてもよいし、一つの物理ブロック（ＱＬＣ物理ブロック）によって実現されてもよい。なお、一つのスーパーブロックが一つの物理ブロックのみを含む構成が利用されてもよく、この場合には、一つのスーパーブロックは一つの物理ブロックと等価である。
ｐＳＬＣバッファ２０１に含まれる各ｐＳＬＣブロックも、一つの物理ブロックによって構成されていてもよいし、複数の物理ブロックの集合を含むスーパーブロックによって構成されてもよい。
次に、フラッシュマネージメント部１２１によって実行される、ＱＬＣブロックに対するフォギー・ファイン書き込み動作について説明する。図６は、ＱＬＣブロックに一つのメモリセル当たりに４ビットを書き込むモードでデータを書き込む動作を説明するための図である。
ここでは、５つのワード線を往復する場合のフォギー・ファイン書き込み動作を例示する。ＱＬＣブロック（ＱＬＣ＃１）に対するフォギー・ファイン書き込み動作は以下のように実行される。
（１）まず、４ページ（Ｐ０～Ｐ３）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に転送され、ＱＬＣ＃１内のワード線ＷＬ０に接続された複数のメモリセルに、これら４ページ（Ｐ０～Ｐ３）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（２）次いで、次の４ページ（Ｐ４～Ｐ７）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣ＃１内のワード線ＷＬ１に接続された複数のメモリセルに、これら４ページ（Ｐ４～Ｐ７）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（３）次いで、次の４ページ（Ｐ８～Ｐ１１）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣ＃１内のワード線ＷＬ２に接続された複数のメモリセルに、これら４ページ（Ｐ８～Ｐ１１）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（４）次いで、次の４ページ（Ｐ１２～Ｐ１５）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣ＃１内のワード線ＷＬ３に接続された複数のメモリセルに、これら４ページ（Ｐ１２～Ｐ１５）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（５）次いで、次の４ページ（Ｐ１６～Ｐ１９）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣ＃１内のワード線ＷＬ４に接続された複数のメモリセルに、これら４ページ（Ｐ１６～Ｐ１９）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（６）ワード線ＷＬ４に接続された複数のメモリセルに対するフォギー書き込み動作が終了すると、書き込み対象のワード線はワード線ＷＬ０に戻り、ワード線ＷＬ０に接続された複数のメモリセルに対するファイン書き込み動作の実行が可能となる。そして、ワード線ＷＬ０に対するフォギー書き込み動作で使用された４ページ（Ｐ０～Ｐ３）分のライトデータと同じ４ページ（Ｐ０～Ｐ３）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に再び転送され、ＱＬＣ＃１内のワード線ＷＬ０に接続された複数のメモリセルに、これら４ページ（Ｐ０～Ｐ３）分のライトデータを書き込むためのファイン書き込み動作が実行される。これにより、ページＰ０～Ｐ３に対するフォギー・ファイン書き込み動作が完了する。この結果、ページＰ０～Ｐ３に対応するデータをＱＬＣ＃１から正しく読み出すことが可能となる。
（７）次いで、次の４ページ（Ｐ２０～Ｐ２３）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣ＃１内のワード線ＷＬ５に接続された複数のメモリセルに、これら４ページ（Ｐ２０～Ｐ２３）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（８）ワード線ＷＬ５に接続された複数のメモリセルに対するフォギー書き込み動作が終了すると、書き込み対象のワード線はワード線ＷＬ１に戻り、ワード線ＷＬ１に接続された複数のメモリセルに対するファイン書き込み動作の実行が可能となる。そして、ワード線ＷＬ１に対するフォギー書き込み動作で使用された４ページ（Ｐ４～Ｐ７）分のライトデータと同じ４ページ（Ｐ４～Ｐ７）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に再び転送され、ＱＬＣ＃１内のワード線ＷＬ１に接続された複数のメモリセルに、これら４ページ（Ｐ４～Ｐ７）分のライトデータを書き込むためのファイン書き込み動作が実行される。これにより、ページＰ４～Ｐ７に対するフォギー・ファイン書き込み動作が完了する。この結果、ページＰ４～Ｐ７に対応するデータをＱＬＣ＃１から正しく読み出すことが可能となる。
なお、ここでは、フォギー書き込み動作およびファイン書き込み動作の各々において４ページ分のデータをＮＡＮＤ型フラッシュメモリ５に転送する場合を説明したが、ＱＬＣ＃１がＮＡＮＤ型フラッシュメモリ５に含まれる２つのプレーンからそれぞれ選択される２つのＱＬＣ物理ブロックを含む場合には、２つのＱＬＣ物理ブロックに対すね書き込みが同時に実行される。このため、フォギー書き込み動作およびファイン書き込み動作の各々においては、８ページ分のデータがＮＡＮＤ型フラッシュメモリ５に転送される。
次に、複数のゾーンの構成について説明する。図７は、ＮＶＭｅ規格によって規定されたゾーンド・ネームスペースの構成例を示す図である。
各ゾーンド・ネームスペースの論理ブロックアドレス範囲は、ＬＢＡ ０から始まる。例えば、図７のゾーンド・ネームスペースの論理ブロックアドレス範囲は、ＬＢＡ ０からＬＢＡ ｑ－１までの連続するｑ個のＬＢＡを含んでいる。このゾーンド・ネームスペースは、ゾーン＃０からゾーン＃ｒ－１までのｒ個のゾーンに分割されている。これらｒ個のゾーンは、連続する非重複の論理ブロックアドレスを含む。
より詳しくは、このゾーンド・ネームスペースには、ゾーン＃０、ゾーン＃１、…、ゾーン＃ｒ－１が割り当てられている。ＬＢＡ ０は、ゾーン＃０の最小のＬＢＡを示す。ＬＢＡ ｑ－１は、ゾーン＃ｒ－１の最大のＬＢＡを示す。ゾーン＃０は、ＬＢＡ ０、ＬＢＡ ｍ－１を含む。ＬＢＡ ０は、ゾーン＃０の最小のＬＢＡを示す。ＬＢＡ ｍ－１は、ゾーン＃０の最大のＬＢＡを示す。ゾーン＃１は、ＬＢＡ ｍ、ＬＢＡ ｍ＋１、…、ＬＢＡ ｎ－２、ＬＢＡ ｎ－１を含む。ＬＢＡ ｍは、ゾーン＃１の最小のＬＢＡを示す。ＬＢＡ ｎ－１は、ゾーン＃１の最大のＬＢＡを示す。ゾーン＃ｒ－１は、ＬＢＡ ｐ、…、ＬＢＡ ｑ－１を含む。ＬＢＡ ｐは、ゾーン＃ｒ－１の最小のＬＢＡを示す。ＬＢＡ ｑ－１は、ゾーン＃ｒ－１の最大のＬＢＡを示す。
コントローラ４は、複数のゾーンの各々に、複数のＱＬＣブロックの一つを物理記憶領域として割り当てる。さらに、コントローラ４は、複数のＱＬＣブロックの各々と複数のゾーンの各々との間のマッピングを、Ｚ２Ｐテーブル６１を使用して管理する。
例えば、あるゾーンにデータを書き込むためのライトコマンドをホスト２から受信した場合、コントローラ４は、このゾーンに割り当てられたＱＬＣブロックを書き込み先ブロックとして決定し、受信したライトコマンドに関連付けられたデータをこの書き込み先ブロックに書き込む。また、別のゾーンにデータを書き込むためのライトコマンドをホスト２から受信した場合、コントローラ４は、この別のゾーンに割り当てられたＱＬＣブロックを書き込み先ブロックとして決定し、受信したライトコマンドに関連付けられたデータをこの書き込み先ブロックに書き込む。
ライトコマンドは、例えば、ライトデータが書き込まれるべき最初のセクタを示す論理アドレス（開始ＬＢＡ）と、このライトデータのデータサイズと、このライトデータが格納されているホストライトバッファ１０２１内の位置を示すデータポインタ（バッファアドレス）とを含む。
例えば、ライトコマンドに含まれる論理アドレス（開始ＬＢＡ）の上位ビット部は、このライトコマンドに関連付けられたライトデータが書き込まれるべきゾーンを指定する識別子、つまりこのゾーンのゾーン・スタート・論理ブロックアドレス（ＺＳＬＢＡ）、として使用される。各ゾーンにはＱＬＣブロックが割り当てられているので、ＺＳＬＢＡは、データが書き込まれるべきＱＬＣブロックを指定する識別子としても使用される。また、ライトコマンドに含まれる論理アドレス（開始ＬＢＡ）の下位ビット部は、ライトデータが書き込まれるべきゾーン内の書き込み先ＬＢＡ（オフセット）として使用される。
したがって、ライトコマンドによって指定される論理アドレスは、複数のゾーンのうちの一つのゾーンと、このゾーンの先頭からこのゾーン内の書き込み先位置までのオフセットとの双方を示す。なお、ＺＳＬＢＡのみを指定するゾーンアペンドコマンドがライトコマンドとして使用されてもよい。この場合には、ゾーン内の書き込み先ＬＢＡ（オフセット）は、このゾーン内の書き込みがシーケンシャルに実行されるようにコントローラ４によって決定される。
ライトデータのデータサイズは、例えば、セクタ（論理ブロック）の数によって指定されもよい。一つのセクタは、ホスト２によって指定可能なライトデータの最小データサイズに対応する。つまり、ライトデータのデータサイズはセクタの倍数によって表される。
各ゾーン内の次の書き込み可能ＬＢＡの値は、各ゾーンに対応するライトポインタによって管理される。
次に、ライトポインタの更新動作を説明する。図８は、実施形態に係るメモリシステムにおいて実行される、ライトポインタの更新動作を示す図である。
コントローラ４は、複数のゾーンにそれぞれ対応する複数のライトポインタを管理する。各ライトポインタは、そのライトポインタに対応するゾーン内の次の書き込み可能ＬＢＡを示す。あるゾーンにデータをシーケンシャルに書き込むと、コントローラ４は、このゾーンに対応するライトポインタの値を、データが書き込まれた論理ブロックの数だけ増やす。
ここでは、ゾーン＃１を例に、ライトポインタの更新動作を説明する。ゾーン＃１は、ＬＢＡ ｍからＬＢＡ ｎ－１までの論理ブロックアドレス範囲を含む。ＬＢＡ ｍは、ゾーン＃１の最小の論理ブロックアドレス、つまりゾーン＃１のゾーン・スタート・論理ブロックアドレス（ＺＳＬＢＡ）である。
ゾーン＃１が有効データを含まないエンプティ状態である場合、ゾーン＃１に対応するライトポインタは、ゾーン＃１のゾーン・スタート・論理ブロックアドレスであるＬＢＡ ｍを示す。ゾーン＃１をオープンするためのコマンドをホスト２から受信すると、コントローラ４は、ゾーン＃１の状態をデータの書き込みが可能なオープン状態に遷移させる。この場合、コントローラ４は、有効データを含まないエンプティ状態のＱＬＣブロック（フリーＱＬＣブロック）の一つをゾーン＃１に関連付けられたオープン状態の物理記憶領域として割り当て、そしてこの一つのＱＬＣブロックに対する消去動作を実行する。これにより、この一つのＱＬＣブロックは書き込み先ＱＬＣブロックとしてオープンされる。この結果、ゾーン＃１に対する書き込みが可能となる。
ゾーン＃１を指定するライトコマンドによって指定された書き込み先位置（開始ＬＢＡ）がゾーン＃１のライトポインタ（ここでは、ＬＢＡ ｍ）に等しい場合、コントローラ４は、その指定された開始ＬＢＡから始まるＬＢＡ範囲、例えば、ＬＢＡ ｍと、ＬＢＡ ｍ＋１、にデータを書き込む。
コントローラ４は、データが書き込まれた論理ブロックの数だけゾーン＃１のライトポインタの値が増えるように、ゾーン＃１のライトポインタを更新する。例えば、ＬＢＡ ｍと、ＬＢＡ ｍ＋１にデータが書き込まれた場合、コントローラ４は、ライトポインタの値をＬＢＡ ｍ＋２に更新する。ＬＢＡ ｍ＋２は、ゾーン＃１内の未書き込みＬＢＡのうちの最小のＬＢＡ、つまりゾーン＃１内の次の書き込み可能ＬＢＡを示す。
データが既に書き込まれているゾーン＃１内のあるＬＢＡ範囲にデータを再び書き込む場合には、ゾーン＃１をリセットしてライトポインタの値をＬＢＡ ｍに戻し、そして、ゾーン＃１を再びオープンすることが必要となる。
コントローラ４がホスト２から受信するコマンドには、ライトコマンドの他にも、リードコマンド、オープンゾーンコマンド、クローズゾーンコマンド、リセットゾーンコマンド、等が含まれる。
リードコマンドはＮＡＮＤ型フラッシュメモリ５からデータを読み出すコマンド（リード要求）である。リードコマンドは、データ（読み出し対象データ）が読み出されるべき最初のセクタを示す論理アドレス（開始ＬＢＡ）と、読み出し対象データのデータサイズと、この読み出し対象データが転送されるべきホスト２のリードバッファ内の位置を示すデータポインタ（バッファアドレス）とを含む。ホスト２のリードバッファは、ホスト２のメモリ１０２内に設けられた記憶領域である。
リードコマンドに含まれる論理アドレスの上位ビット部は、読み出し対象データが格納されているゾーンを指定する識別子として使用される。また、リードコマンドに含まれる論理アドレスの下位ビット部は、読み出し対象データが格納されているゾーン内のオフセットを指定する。
オープンゾーンコマンドは、各々がエンプティ状態の複数のゾーンの一つを、データの書き込みに利用可能なオープン状態に遷移させるためのコマンド（オープン要求）である。つまり、オープンゾーンコマンドは、有効データを含まないエンプティ状態である特定のブロックグループを、データの書き込みに利用可能なオープン状態に遷移させるために使用される。
オープンゾーンコマンドは、オープン状態に遷移させるべきゾーンを指定する論理アドレスを含む。例えば、オープンゾーンコマンドによって指定される論理アドレスの上位ビット部は、オープン状態に遷移させるべきゾーンを指定する識別子として使用される。
クローズゾーンコマンドは、オープン状態のゾーンの一つを、書き込みが中断されたクローズ状態に遷移させるためのコマンド（クローズ要求）である。クローズゾーンコマンドは、クローズ状態に遷移させるべきゾーンを指定する論理アドレスを含む。例えば、クローズゾーンコマンドによって指定される論理アドレスの上位ビット部が、クローズ状態に遷移させるべきゾーンを指定する識別子として使用される。
リセットゾーンコマンドは、書き換えが実行されるべきゾーンをリセットしてエンプティ状態に遷移させるためのコマンド（リセット要求）である。例えば、リセットゾーンコマンドは、データで満たされているフル状態のゾーンを、有効データを含まないエンプティ状態に遷移させるために使用される。有効データは、論理アドレスに関連付けられているデータを意味する。リセットゾーンコマンドは、エンプティ状態に遷移させるべきゾーンを指定する論理アドレスを含む。例えば、リセットゾーンコマンドによって指定される論理アドレスの上位ビット部が、エンプティ状態に遷移させるべきゾーンを指定する識別子として使用される。リセットゾーンコマンドによってエンプティ状態に遷移されたゾーンに対応するライトポインタの値は、このゾーンのＺＳＬＢＡを示す値に設定される。
例えば、ゾーン＃１がリセットされた場合、コントローラ４は、ゾーン＃１用の物理記憶領域として割り当てられていたＱＬＣブロックを、有効データを含まないフリーＱＬＣブロックとして扱うことができる。したがって、このＱＬＣブロックに対する消去動作を行うだけで、このＱＬＣブロックをデータの書き込みに再利用することができる。
図９は、実施形態に係るストレージデバイスにおいて使用される、複数のゾーンの各々と複数のＱＬＣブロックの各々との間の対応関係を管理するための管理テーブルであるＺ２Ｐテーブル６１の構成例を示す図である。
Ｚ２Ｐテーブル６１は、任意のゾーンド・ネームスペースに含まれる複数のゾーンそれぞれに対応する複数のエントリを有する。図９では、Ｚ２Ｐテーブル６１は、ｒ個のゾーンを管理するためのｒ個のエントリを有する。
複数のエントリのそれぞれには、そのエントリに対応するゾーンに割り当てられたＱＬＣブロックを示す識別子（ＱＬＣブロック識別子）が、このゾーンに対応する物理記憶領域の物理アドレスＰＢＡとして格納されている。図９では、ゾーン＃０に対応するエントリには、ゾーン＃０に割り当てられたＱＬＣブロックを示すＱＬＣブロック識別子が格納されている。また、ゾーン＃１に対応するエントリには、ゾーン＃１に割り当てられたＱＬＣブロックを示すＱＬＣブロック識別子が格納されている。さらに、ゾーン＃ｒ－１に対応するエントリには、ゾーン＃１に割り当てられたＱＬＣブロックを示すＱＬＣブロック識別子が格納されている。
図９では、あるゾーンド・ネームスペースに対応するＺ２Ｐテーブル６１を例示したが、Ｚ２Ｐテーブル６１に複数のゾーンド・ネームスペースに含まれる複数のゾーンそれぞれに対応するエントリが含まれていてもよい。
このように、ゾーンド・ネームスペースに準拠したＳＳＤ３においては、ホスト２から受信したライトコマンドが指定するゾーンに割り当てられたＱＬＣブロックにライトデータが書き込まれる。しかし、ＱＬＣブロックに対する書き込み動作では、フォギー・ファイン書き込み動作のような複数回のプログラム動作を必要とする書き込み動作が実行され得る。このとき、一回目の書き込み動作から最後の書き込み動作までの間、ＱＬＣブロック以外の記憶領域にデータを保持する必要がある。
また、ＳＳＤ３がサーバコンピュータのストレージデバイスとして使用されるケースにおいては、例えば、複数種のデータが異なるゾーンにそれぞれ書き込まれるように、例えば、複数のアプリケーション（または複数のクライアント）にそれぞれ対応する複数のゾーンが同時的に使用されるケースがある。この場合、ゾーンに対する書き込みの開始からこのゾーン全体がデータで満たされたフル状態になるまでの時間は、ゾーン毎に異なる場合がある。
このような場合に、複数のゾーンに書き込まれるべきデータを一つのｐＳＬＣブロックに混在させると、各ゾーンの書き込み完了タイミングの差から、必要なデータ（有効データ）と不要なデータ（無効データ）とが一つのｐＳＬＣブロックに混在することになる。あるＱＬＣブロックへの書き込みが完了したデータ（書き込み完了データ）は、そのＱＬＣブロックから読み出すことができる。したがって、ｐＳＬＣブロックに格納されている書き込み完了データは不要データである。あるＱＬＣブロックへの書き込みが完了していないデータ（書き込み未完了データ）は、そのＱＬＣブロックから読み出すことができない。したがって、ｐＳＬＣブロックに格納されている書き込み未完了データは必要なデータである。
データの書き込みに利用可能なフリーｐＳＬＣブロックの数が減少すると、必要なデータと不要なデータとが混在されたｐＳＬＣブロックから他のｐＳＬＣブロックに有効データ（書き込み未完了データ）のみをコピーするガベージコレクション動作を実行することが必要となる。
しかし、ガベージコレクション動作を実行することは、ライトコマンド等のホスト２からの指示に依らないＮＡＮＤ型フラッシュメモリ５への書き込み動作を発生させることによるライトアンプリフィケーションの悪化、およびＮＡＮＤ型フラッシュメモリ５の使用によるホスト２から発行されたコマンドに対するレイテンシの増大を引き起こす可能性がある。
そこで、本実施形態では、コントローラ４は、書き込み先ブロックとしてオープンされた複数のＱＬＣブロックに対して、複数のｐＳＬＣブロックをそれぞれ割り当てる。そして、コントローラ４は、ｐＳＬＣブロックの各々に、対応するＱＬＣブロックに書き込まれるべきデータのみを書き込む。そして、そのｐＳＬＣブロックは、そのｐＳＬＣブロックに書き込まれたデータに関するファイン書き込み動作が実行されるまで、この書き込まれたデータを書き込み未完了データとして保持する。ｐＳＬＣブロックに書き込まれたデータは、対応するＱＬＣブロックへの書き込みが進行するにつれて、書き込み未完了データから書き込み完了データに徐々に遷移する。ｐＳＬＣブロック全体がデータで満たされ、そしてそのデータの全てが書き込み完了データになると、ｐＳＬＣブロックは有効データを含まないフリーブロックとなる。
このように、書き込み先ブロックとしてオープンされた各ＱＬＣブロックにｐＳＬＣブロックを割り当てることによって、コントローラ４は、ライトアンプリフィケーションの増加を招くことなく、複数のＱＬＣブロックに効率的にデータを書き込むことができる。
次に、ＱＬＣブロックに対するｐＳＬＣブロックの割り当ての詳細について説明する。図１０は、実施形態に係るメモリシステムにおける、複数のＱＬＣブロックの各々に割り当てられるｐＳＬＣブロックを示す図である。
図１０において、ｎ個のＱＬＣブロック（ＱＬＣ＃１、ＱＬＣ＃２、…、ＱＬＣ＃ｎ）が書き込み先ブロックとしてオープンされている。そして、ｎ個のＱＬＣブロック（ＱＬＣ＃１、ＱＬＣ＃２、…、ＱＬＣ＃ｎ）には、ｎ個のｐＳＬＣブロック（ｐＳＬＣ＃１、ｐＳＬＣ＃２、…、ｐＳＬＣ＃ｎ）が割り当てられている。
図１０の左部では、ＱＬＣ＃１には、ｐＳＬＣ＃１が割り当てられており、ＱＬＣ＃２には、ｐＳＬＣ＃２が割り当てられており、ＱＬＣ＃ｎには、ｐＳＬＣ＃ｎが割り当てられている。
そして、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３には、ＱＬＣブロックに新たに割り当てることが可能なｐＳＬＣブロックの識別子が格納されている。Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３は、書き込み完了データが格納されている書き込み済み領域と、未書き込み領域とを含む、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックそれぞれを管理するために使用される。Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３は、フリーｐＳＬＣブロックプール６２から選択された後にイレーズされたｐＳＬＣブロックと、未書き込み領域を含む状態でＱＬＣブロックから割り当てが解除されたｐＳＬＣブロックとを含む。ここでは、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３は、ｐＳＬＣブロックｐＳＬＣ＃ｉ、…、ｐＳＬＣ＃ｊを含む。
新たなＱＬＣブロック（ここでは、ＱＬＣ＃ｋ）が書き込み先ブロックとしてオープンしたことに応じて、ｐＳＬＣブロック制御部１２３は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３から任意のｐＳＬＣブロック（ここでは、ｐＳＬＣ＃ｉ）を選択する。そして、ｐＳＬＣブロック制御部１２３は、選択したｐＳＬＣ＃ｉをＱＬＣ＃ｋに割り当てる。また、新たなＱＬＣブロックがオープンした時にＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に利用可能なｐＳＬＣブロックが存在しない場合、ｐＳＬＣブロック制御部１２３は、フリーｐＳＬＣブロックプール６２から任意のｐＳＬＣブロックを選択してもよい。ｐＳＬＣブロック制御部１２３は、選択したｐＳＬＣブロックに対してイレーズ動作を実行し、そして選択したｐＳＬＣブロックを、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３を使用してＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックとして管理する。あるいは、ｐＳＬＣブロック制御部１２３は、選択したｐＳＬＣブロックに対してイレーズ動作を実行し、そして選択したｐＳＬＣブロックを、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３を経由せずに、ＱＬＣ＃ｋに直接的に割り当ててもよい。
これにより、ｐＳＬＣ＃ｉは、ＱＬＣ＃ｋの専用のライトバッファとして、ＱＬＣ＃ｋに割り当てられる。この場合、他のＱＬＣブロックに書き込まれるべきデータはｐＳＬＣ＃ｉに書き込まれず、ＱＬＣ＃ｋに書き込まれるべきデータのみがｐＳＬＣ＃ｉに書き込まれる。
次に、具体的な書き込み動作、およびｐＳＬＣブロックの割り当て解除について図１１および図１２を参照して説明する。図１１は、実施形態に係るメモリシステムにおいて実行される、あるＱＬＣブロックに対する書き込み動作について説明する一つ目の図である。図１１では、ＱＬＣ＃１と、ＱＬＣ＃１に割り当てられたｐＳＬＣ＃１とに対するデータの書き込みについて説明する。
ＱＬＣ＃１に書き込まれているデータのうち、ファイン書き込み動作が完了したデータは、読み出し可能データである。また、ＱＬＣ＃１に書き込まれているデータのうち、フォギー書き込み動作が完了したが、ファイン書き込み動作が完了されていないデータは、読み出し不可能データである。また、ＱＬＣ＃１の記憶領域のうち、いずれのデータも書き込まれていない記憶領域は、未書き込み領域である。
ｐＳＬＣ＃１に書き込まれているデータのうち、ＱＬＣ＃１に対するファイン書き込み動作が完了したデータは、書き込み完了データである。ｐＳＬＣ＃１に書き込まれているデータのうち、ＱＬＣ＃１に対するファイン書き込み動作が完了していないデータは、書き込み未完了データである。また、ｐＳＬＣ＃１の記憶領域のうち、いずれのデータも書き込まれていない記憶領域は、未書き込み領域である。
ＱＬＣ＃１のあるワード線に対するファイン書き込み動作が実行可能になったとき、フラッシュマネージメント部１２１は、ｐＳＬＣ＃１に格納されている書き込み未完了データを使用して、ＱＬＣ＃１に対するファイン書き込み動作を実行する。この書き込み未完了データは、ＱＬＣ＃１のこのワード線に対するフォギー書き込み動作のために既に使用されたデータである。そして、このワード線に対するファイン書き込み動作が完了すると、このファイン書き込み動作のために使用されたｐＳＬＣ＃１内のデータは、書き込み完了データとなる。
フラッシュマネージメント部１２１は、ｐＳＬＣ＃１に未書き込み領域が無くなるまで、ＱＬＣ＃１に書き込まれるべきデータをｐＳＬＣブロック＃１に書き込む。そして、ＱＬＣ＃１に対するファイン書き込み動作が完了されたｐＳＬＣ＃１のデータは、書き込み完了データになる。ｐＳＬＣブロック制御部１２３は、ｐＳＬＣ＃１の未書き込み領域が無くなると、ＱＬＣ＃１に対して新たなｐＳＬＣブロック（ここでは、ｐＳＬＣ＃２）を割り当てる。ここで、ｐＳＬＣ制御部１２３は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３から任意のｐＳＬＣブロックを選択し、選択したｐＳＬＣブロックをＱＬＣ＃１に割り当てる。また、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に書き込みに利用可能なｐＳＬＣブロックが存在しない場合、ｐＳＬＣブロック制御部１２３は、フリーｐＳＬＣブロックプール６２から任意のフリーｐＳＬＣブロックを選択し、選択したフリーｐＳＬＣブロックをＱＬＣ＃１に割り当てる。ここで、ｐＳＬＣブロック制御部１２３が、書き込み完了データを持たないｐＳＬＣ＃２をＱＬＣ＃２に新たに割り当てる場合について想定する。
ｐＳＬＣ制御部１２３は、フリーｐＳＬＣブロックプール６２からｐＳＬＣ＃２を選択し、ｐＳＬＣ＃２に対してイレーズ動作を実行した後、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に移動させ、ＱＬＣ＃１に割り当ててもよいし、ｐＳＬＣ＃２に対してイレーズ動作を実行した後、ＱＬＣ＃１に直接的に割り当ててもよい。
次いで、フラッシュマネージメント部１２１は、ＱＬＣ＃１に書き込まれるべきデータをｐＳＬＣ＃２に書き込み未完了データとして書き込む。また、フラッシュマネージメント部１２１は、ｐＳＬＣ＃２に書き込んだデータを使用してＱＬＣ＃１に対するフォギー書き込み動作を実行する。そして、フォギー書き込み動作を実行することに応じて、ファイン書き込み動作が実行可能になった時、フラッシュマネージメント部１２１は、ＱＬＣ＃１に対してファイン書き込み動作を実行する。ＱＬＣ＃１に対するファイン書き込み動作が実行されることにより、ｐＳＬＣ＃１内の書き込み未完了データの一部は書き込み完了データになる。ｐＳＬＣ＃１に記憶されているデータの全てが書き込み完了データになると、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１からｐＳＬＣ＃１の割り当てを解除し、ｐＳＬＣ＃１をフリーｐＳＬＣブロックプール６２に返却する。
次に、図１２を参照して後続の動作について説明する。フラッシュマネージメント部１２１は、ＱＬＣ＃１に未書き込み領域が無くなるまで、ＱＬＣ＃１に対してフォギー書き込み動作を実行する。そして、フォギー書き込み動作を実行することに応じて、ファイン書き込み動作が実行可能になった時、フラッシュマネージメント部１２１は、ＱＬＣ＃１に対してファイン書き込み動作を実行する。
次いで、フラッシュマネージメント部１２１は、ＱＬＣ＃１に対する残りのファイン書き込み動作を実行する。ＱＬＣ＃１の全てのワード線に対するファイン書き込み動作が完了すると、ＱＬＣ＃１はＱＬＣ＃１への書き込みが完了したデータで満たされる。これにより、ＱＬＣ＃１内のデータは全て読み出し可能データになる。そして、ｐＳＬＣ＃２内の書き込み未完了データが全て書き込み完了データになる。
このとき、ｐＳＬＣ＃２は、未書き込み領域を含み、且つ書き込み未完了データを含まない。そのため、ｐＳＬＣ＃２の未書き込み領域にＱＬＣ＃１以外の書き込み先ＱＬＣブロックに書き込まれるべき書き込み未完了データが書き込まれても、異なるＱＬＣブロックに書き込まれるべき書き込み未完了データがｐＳＬＣ＃２内に混在することはない。ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１からｐＳＬＣ＃２の割り当てを解除し、ｐＳＬＣ＃２をＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に返却する。
これにより、ｐＳＬＣ＃２は、たとえば、新たなＱＬＣブロックがオープンされた際に、そのＱＬＣブロックにライトバッファとして割り当てられるために再使用される。ｐＳＬＣ＃２は、そのＱＬＣブロックに割り当てられるために選択されると、イレーズ動作を実行されることなく、そのＱＬＣブロックに割り当てられる。そして、フラッシュマネージメント部１２１は、そのＱＬＣブロックに書き込まれるべきデータを、ｐＳＬＣ＃２の残りの未書き込み領域に書き込む。
次に、ｐＳＬＣブロックの再使用について説明する。図１３は、実施形態に係るメモリシステムにおいて、あるＱＬＣブロックに対する割り当てが解除された後に、他のＱＬＣブロックに対して割り当てられることによって再使用されるｐＳＬＣブロックを示す図である。
まず、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１がオープンした際に、ｐＳＬＣ＃ａをＱＬＣ＃１に割り当てる。そして、フラッシュマネージメント部１２１は、図１１および図１２で説明した動作と同様に、ＱＬＣ＃１およびｐＳＬＣ＃ａに対する書き込み動作を実行する。
ｐＳＬＣ＃ａに未書き込み領域がなくなると、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１に新たなｐＳＬＣを割り当てる。新たなｐＳＬＣに未書き込み領域がなくなると、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１にさらに新たなｐＳＬＣを割り当てる。このようにして、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１に対する書き込みの進行に応じて、書き込み完了データで満たされたｐＳＬＣをフリーｐＳＬＣブロックプール６２に返却しながら、ＱＬＣ＃１に幾つかのｐＳＬＣを順次割り当てる。例えば、ＱＬＣ＃１にｐＳＬＣ＃ｂが割り当てられると、ＱＬＣ＃１に書き込むべきデータは、ｐＳＬＣ＃ｂに書き込まれる。そして、ＱＬＣ＃１に対する書き込みが進行して、ＱＬＣ＃１内のデータが全て読み出し可能データになると、ｐＳＬＣ＃ｂ内のデータも、全て書き込み完了データになる。このとき、ｐＳＬＣ＃ｂに未書き込み領域が存在する場合、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１からｐＳＬＣ＃ｂの割り当てを解除する。そして、ｐＳＬＣブロック制御部１２３は、ｐＳＬＣ＃ｂをＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に返却する。
その後、ｐＳＬＣブロック制御部１２３は、ＱＬＣブロックＱＬＣ＃２が新たにオープンしたことに応じて、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３内のｐＳＬＣ＃ｂを選択し、ｐＳＬＣ＃ｂをＱＬＣ＃２に割り当てる。そして、フラッシュマネージメント部１２１は、ＱＬＣ＃２に書き込まれるべきデータをｐＳＬＣ＃ｂの未書き込み領域に書き込む。
これにより、コントローラ４は、ＱＬＣ＃１に割り当てて使用されていたｐＳＬＣ＃ｂを、新たにオープンされたＱＬＣ＃２に割り当てて再使用することができる。また、ｐＳＬＣ＃ｂは、ＱＬＣ＃２に割り当てられ、ＱＬＣ＃２に書き込まれるべきデータが書き込まれても、ｐＳＬＣ＃ｂ内に残っているＱＬＣ＃１に関するデータはいずれも書き込み完了データであるため、異なるＱＬＣブロックに書き込まれるべき書き込み未完了データがｐＳＬＣ＃ｂに混在することはない。
図１４は、実施形態に係るメモリシステムにおける、あるＱＬＣブロックと、このＱＬＣブロックに割り当てられた複数のｐＳＬＣブロックとの関係について示す図である。以下では、ＱＬＣ＃１と、ＱＬＣ＃１に割り当てられた複数のｐＳＬＣブロックとの関係について説明する。
まず、ＱＬＣ＃１を指定するライトコマンドをホスト２から受信すると。フラッシュマネージメント部１２１は、受信したライトコマンドに関する情報、例えば、受信したライトコマンドに関連付けられたデータのサイズ、データが格納されているホストライトバッファ１０２１内の位置を示す情報等をＱＬＣブロック制御部１２２に通知する。
ＱＬＣブロック制御部１２２は、受信したライトコマンドに関する情報に基づいて、ＱＬＣ ＳＡテーブル６４を更新する。ＱＬＣ ＳＡテーブル６４は、複数のソースアドレスＳＡを保持するために使用される。複数のソースアドレスＳＡの各々は、ＱＬＣ＃１に書き込まれるべきデータが格納されている位置を示す。ＱＬＣブロック制御部１２２は、ＱＬＣ ＳＡテーブル６４に、ライトコマンドに関連付けられたデータが格納されているホストライトバッファ１０２１内の位置を示す情報をソースアドレスＳＡとして格納する。
ＱＬＣ＃１を指定する１以上の受信されたライトコマンドに関連付けられたデータの総サイズが第２の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、ＱＬＣ ＳＡテーブル６４に格納されている全てのソースアドレスＳＡをｐＳＬＣ ＳＡテーブル６５にコピーすることによって、ｐＳＬＣブロック制御部１２３のｐＳＬＣ ＳＡテーブル６５を更新する。ｐＳＬＣ ＳＡテーブル６５の各ソースアドレスＳＡは、ＱＬＣ＃１に割り当てられたｐＳＬＣブロックに書き込むべきデータが格納されている位置を示す。
フラッシュマネージメント部１２１は、ｐＳＬＣ ＳＡテーブル６５のソースアドレスＳＡそれぞれに基づいて、受信した１以上のライトコマンドに関連付けられたデータ、つまりＱＬＣ＃１に書き込むべき第２の最小書き込みサイズを有するデータをホストライトバッファ１０２１から取得する。そして、フラッシュマネージメント部１２１は、取得したデータをｐＳＬＣブロック（ここでは、ｐＳＬＣ＃ａ）に書き込む。
ｐＳＬＣ＃ａにデータが書き込まれると、フラッシュマネージメント部１２１は、このデータに対応する１以上のライトコマンドの完了を示す１以上の完了応答をホスト２に送信する。
また、第２の最小書き込みサイズを有するデータがｐＳＬＣ＃ａに書き込まれると、フラッシュマネージメント部１２１は、ＱＬＣ＃１に書き込むべきデータのソースアドレスＳＡそれぞれが、ホストライトバッファ１０２１内の位置から、このデータが書き込まれたｐＳＬＣ＃ａ内の位置に変更されるように、ＱＬＣ ＳＡテーブル６４を更新する。
この時、このデータを読み出し対象データとして指定するリードコマンドがホスト２から受信した場合、フラッシュマネージメント部１２１は、このリード対象データに対応するソースアドレスＳＡに基づいて、このリード対象データをｐＳＬＣ＃ａから読み出し、ホスト２に送信する。このデータがｐＳＬＣ＃ａに書き込まれる前においては、このデータに対応するソースアドレスＳＡは、ホストライトバッファ１０２１内の位置を示す。したがって、もしも、このデータがｐＳＬＣ＃ａに書き込まれる前に、このデータをリード対象データとして指定するリードコマンドをホスト２から受信した場合には、フラッシュマネージメント部１２１は、このリード対象データに対応するソースアドレスＳＡに基づいて、このリード対象データをホストライトバッファ１０２１から読み出し、ホスト２に送信する。
ｐＳＬＣ＃ａに書き込まれたデータの総サイズが第１の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、ＱＬＣ ＳＡテーブル６４の各ソースアドレスＳＡに基づいて、ＱＬＣ＃１に書き込むべき第１の最小書き込みサイズを有するデータをｐＳＬＣ＃ａから読み出す。そして、フラッシュマネージメント部１２１は、読み出したデータを、フォギー書き込み動作によって、ＱＬＣ＃１に書き込む。
ＱＬＣ＃１への書き込みが進行して、ＱＬＣ＃１内のあるワード線に対するファイン書き込み動作の実行が可能になると、フラッシュマネージメント部１２１は、このワード線に書き込むべきデータをｐＳＬＣ＃ａから再び読み出す。そして、フラッシュマネージメント部１２１は、読み出したデータを、ファイン書き込み動作によって、ＱＬＣ＃１に書き込む。
このような動作が繰り返されることにより、やがてｐＳＬＣ＃ａに未書き込み領域がなくなる。この場合、ｐＳＬＣブロック制御部１２３は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３から任意のｐＳＬＣブロック（ここでは、ｐＳＬＣ＃ｂ）を選択し、選択したｐＳＬＣ＃ｂをＱＬＣ＃１に割り当てる。
ｐＳＬＣ＃ａに書き込まれた全てのデータが書き込み完了データになると、ｐＳＬＣブロック制御部１２３は、ｐＳＬＣ＃ａをフリーｐＳＬＣブロックプール６２に返却する。
ｐＳＬＣ＃ｂがＱＬＣ＃１に割り当てられている状態で、ＱＬＣ＃１全体が、ＱＬＣ＃１への書き込みが完了したデータ、つまり読み出し可能データ、で満たされると、ｐＳＬＣブロック制御部１２３は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３にｐＳＬＣ＃ｂを返却する。
以上の動作によって、ホスト２は、完了応答を受信したタイミングで、その完了応答に関するライトコマンドに関連付けられたデータが格納されているホストライトバッファ１０２１内の記憶領域を解放することができる。コントローラ４は、ＱＬＣブロックの最小書き込みサイズよりも小さいｐＳＬＣブロックの最小書き込みサイズのデータ毎に完了応答をホスト２に送信するため、ＱＬＣブロックの最小書き込みサイズ分のデータの書き込みが完了した後に完了応答をホスト２に送信する場合に比し、必要とされるホストライトバッファ１０２１のサイズを小さくすることができる。
ここで、ＮＡＮＤ型フラッシュメモリ５とコントローラ４との間で実行されるデータ転送の回数について考える。
図１４を参照して説明した書き込み動作を実行すると、（１）ｐＳＬＣブロックにデータを書き込むために実行されるコントローラ４からＮＡＮＤ型フラッシュメモリ５へのデータ転送と、（２）フォギー書き込みのためにｐＳＬＣブロックからデータを読み出すために実行されるＮＡＮＤ型フラッシュメモリ５からコントローラ４へのデータ転送と、（３）フォギー書き込みのためにＱＬＣブロックにデータを書き込むために実行されるコントローラ４からＮＡＮＤ型フラッシュメモリ５へのデータ転送と、（４）ファイン書き込みのためにｐＳＬＣブロックからデータを読み出すために実行されるＮＡＮＤ型フラッシュメモリ５からコントローラ４へのデータ転送と、（５）ファイン書き込みのためにデータを書き込むために実行されるコントローラ４からＮＡＮＤ型フラッシュメモリ５へのデータ転送との５回のデータ転送が必要とされる。
ｐＳＬＣブロックに書き込まれているデータをＱＬＣブロックへの書き込み動作に使用する際に、コントローラ４は、ｐＳＬＣブロックに書き込まれているデータのエラー訂正を行うために、ｐＳＬＣブロックからデータを読み出す必要がある。そのため、フォギー書き込み、およびファイン書き込みの際に、コントローラ４とＮＡＮＤ型フラッシュメモリ５との間のデータ転送は２度ずつ行われることになる。
そのため、コントローラ４からＮＡＮＤ型フラッシュメモリ５にライトデータが一度しか転送されない場合と比べて、５倍の帯域幅が使用されることになる。
本実施形態におけるＳＳＤ３では、消費される帯域幅を削減するために、ＳＲＡＭ１６内のテンポラリライトバッファ（Ｔｅｍｐｏｒａｒｙ Ｗｒｉｔｅ Ｂｕｆｆｅｒ，ＴＷＢ）１６１と、ＤＲＡＭ６内のラージライトバッファ（ＬＷＢ）６６とを使用する。
図１５は、実施形態に係るメモリシステムにおいて、ＴＷＢを使用して実行されるフォギー書き込み動作について示す図である。
（１）フラッシュマネージメント部１２１は、あるＱＬＣブロックを指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズを算出する。フラッシュマネージメント部１２１は、このＱＬＣブロックを指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズが第１の最小書き込みサイズになるまで待つ。このＱＬＣブロックを指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズが第１の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、これら１以上のライトコマンドに関連付けられた、第１の最小書き込みサイズを有するライトデータを、ホストインタフェース１１を介して、ホストライトバッファ１０２１からＴＷＢ１６１に転送する。
ＴＷＢ１６１は、ＱＬＣブロックに書き込まれるべきデータを、ＱＬＣブロックに対するフォギー書き込み動作が完了されるまで保持する。ＴＷＢ１６１の記憶領域のサイズは、例えば、ＱＬＣブロックの最小書き込みサイズ（第１の最小書き込みサイズ）と同じである（例えば、１２８ＫＢ）。
（２）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをｐＳＬＣブロックに転送することによって、ｐＳＬＣブロックに対する書き込み動作を実行する。
（３）コントローラ４は、ｐＳＬＣに対する書き込み動作が完了したことに応じて、ホストインタフェース１１を介して、１以上のライトコマンドそれぞれに対する１以上の完了応答をホスト２に送信する。ｐＳＬＣブロックに書き込まれたデータは、既に読み出し可能なデータである。そのため、コントローラ４は、完了応答を送信することができる。
（４）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをＱＬＣブロックに転送することによって、ＱＬＣブロックに対するフォギー書き込みを実行する。その後、コントローラ４は、フォギー書き込み動作が完了したことに応じて、ＴＷＢ１６１の記憶領域を解放する。
以上のように、ＴＷＢ１６１を使用することによって、コントローラ４は、ｐＳＬＣブロックに格納されているデータを読み出すことなく、ＱＬＣブロックに対するフォギー書き込み動作を実行することができる。これにより、コントローラ４とＮＡＮＤ型フラッシュメモリ５との間で実行することが必要なデータ転送の回数を少なくすることができる。
コントローラ４と、コントローラ４とＮＡＮＤ型フラッシュメモリ５との間で実行することが必要なデータ転送の回数をさらに削減するために、ＳＳＤ３は、ラージライトバッファ（ＬＷＢ）６６を使用することができる。ＬＷＢ６６は、各々のエントリがＴＷＢ１６１と同じサイズの記憶領域を持つファーストインファーストアウト（ＦＩＦＯ）型の揮発性メモリである。ここでは、ＬＷＢ６６は、５つのエントリを持つ。ＬＷＢ６６のエントリの数は、ＱＬＣブロックがファイン書き込み動作を実行可能になるサイズのデータを格納できるように決定される。例えば、ＳＳＤ３が２つのワード線を往復するフォギー・ファイン書き込み動作を実行する場合、ＬＷＢ６６は、２つのエントリを有していてもよい。また、ＳＳＤ３が５つのワード線を往復するフォギー・ファイン書き込み動作を実行する場合、ＬＷＢ６６は、５つのエントリを有していてもよい。
次に、ＬＷＢ６６をＱＬＣブロックに割り当てる動作について説明する。図１６は、実施形態に係るメモリシステムにおける、複数のＱＬＣブロックの各々に割り当てられるｐＳＬＣブロックと、ＬＷＢとを示す図である。
図１６において、ＱＬＣブロックＱＬＣ＃１、ＱＬＣ＃２、…、ＱＬＣ＃ｎがオープンされ、それぞれ、ゾーンに割り当てられている。そして、各ＱＬＣブロックには、ｐＳＬＣブロックがそれぞれ割り当てられている。
図１６の左部では、ＱＬＣ＃１には、ｐＳＬＣ＃１が割り当てられており、ＱＬＣ＃２には、ｐＳＬＣ＃２が割り当てられており、ＱＬＣ＃ｎには、ｐＳＬＣ＃ｎが割り当てられている。
そして、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３には、ＱＬＣブロックに新たに割り当てることが可能なｐＳＬＣブロックが存在している。Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３は、フリーｐＳＬＣブロックプール６２から選択された後にイレーズされたｐＳＬＣブロック、および未書き込み領域を含む状態で、ＱＬＣブロックから割り当てが解除されたｐＳＬＣブロックを含む。ここでは、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３は、ｐＳＬＣブロックｐＳＬＣ＃ｉ、…、ｐＳＬＣ＃ｊを含む。
さらに、ＬＷＢ６６は、ラージライトバッファＬＷＢ＃１と、ラージライトバッファＬＷＢ＃２とを含む。そして、ＬＷＢ＃１は、ＱＬＣ＃１に割り当てられており、ＬＷＢ＃２は、ＱＬＣ＃２に割り当てられる。
ここで、新たにＱＬＣブロックＱＬＣ＃ｋがオープンしたことに応じて、ｐＳＬＣブロック制御部１２３は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３から任意のｐＳＬＣブロック（ｐＳＬＣ＃ｉ）を選択する。そして、ｐＳＬＣブロック制御部１２３は、選択したｐＳＬＣ＃ｉをＱＬＣ＃ｋに割り当てる。
そして、コントローラ４は、ＬＷＢ＃１と、ＬＷＢ＃２とのうち、任意のＬＷＢを選択する。例えば、コントローラ４は、最新のデータが書き込まれたタイミングが古いＬＷＢを選択してもよい（ここでは、ＬＷＢ＃２）。そして、コントローラ４は、ＱＬＣ＃２からＬＷＢ＃２の割り当てを解除し、新たにオープンされたＱＬＣ＃ｋにＬＷＢ＃２を割り当てる。これにより、コントローラ４は、新たにオープンされたＱＬＣブロックに優先してＬＷＢ６６を割り当てることができる。
図１７は、実施形態に係るメモリシステムにおいて実行される二種類の書き込み動作の切り替えについて示す図である。図１７の上部は、ＬＷＢ６６が割り当てられているＱＬＣブロックに対するフォギー・ファイン書き込みを示しており、図１７の下部は、ＬＷＢ６６の割り当てが解除されたＱＬＣブロックに対するフォギー・ファイン書き込みを示している。
ＬＷＢ６６が割り当てられたＱＬＣブロックに書き込まれるべきデータがＴＷＢ１６１に格納されると、コントローラ４は、ＱＬＣブロックへのフォギー書き込み動作を完了した後、ＱＬＣブロックに書き込まれるべきデータをＴＷＢ１６１からＬＷＢ６６にコピーする。そして、ＱＬＣブロックへのファイン書き込み動作が実行可能になると、コントローラ４は、ＬＷＢ６６に格納されているデータを使用して、ＱＬＣブロックへのファイン書き込み動作を実行する。そのため、ＬＷＢ６６が割り当てられたＱＬＣブロックは、フォギー書き込み動作だけでなく、ファイン書き込み動作を実行する際にも、ｐＳＬＣブロックからデータを読み出す必要がなくなる。そのため、ＬＷＢ６６が割り当てられていないＱＬＣブロックと比較して、コントローラ４とＮＡＮＤ型フラッシュメモリ５との間の帯域幅の消費がより少なくなる。
ＬＷＢ６６は、オープンされているＱＬＣブロックすべてに対して割り当てられる必要はない。図１６におけるＱＬＣ＃２のように、ＬＷＢ６６の割り当てが解除されたＱＬＣブロックでは、コントローラ４は、ｐＳＬＣブロックから読み出されたデータを使用して、ＱＬＣブロックに対するファイン書き込み動作を実行する。
コントローラ４は、ライトコマンドによって指定されたＱＬＣブロックにＬＷＢ６６が割り当てられているか否かに応じて、図１８、あるいは図１９に示されるフォギー・ファイン書き込み動作を実行する。
まず、ＬＷＢ６６が割り当てられているＱＬＣブロックに対するフォギー・ファイン書き込みの動作の詳細について説明する。図１８は、実施形態に係るメモリシステムにおいて、ＴＷＢと、ＬＷＢと、を使用して実行される書き込み動作について示す図である。
（１）コントローラ４は、ホスト２からあるＱＬＣブロックを指定する１以上のライトコマンドを、ホストインタフェース１１を介して受信する。そして、コントローラ４は、あるＱＬＣブロックを指定する１以上のライトコマンドに関連付けられたデータの総サイズがＱＬＣブロックの最小書き込みサイズ（第１の最小書き込みサイズ）に達したことに応じて、ホストインタフェース１１を介して、ホストライトバッファ１０２１からＴＷＢ１６１に第１の最小書き込みサイズを有するデータを転送する。
（２）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをｐＳＬＣブロックに転送することによって、ｐＳＬＣブロックに対する書き込み動作を実行する。
（３）コントローラ４は、ｐＳＬＣに対する書き込み動作が完了したことに応じて、ホストインタフェース１１を介して、１以上のライトコマンドそれぞれに対する１以上の完了応答をホスト２に送信する。ｐＳＬＣブロックに書き込まれたデータは、既に読み出し可能なデータである。そのため、コントローラ４は、完了応答を送信することができる。
（４）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをＱＬＣブロックに転送することによって、ＱＬＣブロックに対するフォギー書き込み動作を実行する。
（５）フォギー書き込み動作が完了すると、コントローラ４は、ＴＷＢ１６１からＬＷＢ６６に、第１の最小書き込みサイズを有するデータをコピーする。その後、コントローラ４は、ＬＷＢ６６へのデータのコピーが完了したことに応じて、ＴＷＢ１６１の記憶領域を解放する。
コントローラ４は、上記（１）～（５）の動作を繰り返す。
（６）そして、コントローラ４は、ファイン書き込み動作が実行可能になったことに応じて、ＬＷＢ６６に格納されたデータを用いて、ＱＬＣブロック対するファイン書き込み動作を実行する。
次に、ＬＷＢ６６が割り当てられていないＱＬＣブロックに対するフォギー・ファイン書き込みの動作の詳細について説明する。図１９は、実施形態に係るメモリシステムにおいて、ＴＷＢを使用して実行される書き込み動作について示す図である。
（１）コントローラ４は、ホスト２からあるＱＬＣブロックを指定する１つ以上のライトコマンドを、ホストインタフェース１１を介して受信する。そして、コントローラ４は、あるＱＬＣブロックを指定する１以上のライトコマンドに関連付けられたデータの総サイズがＱＬＣブロックの最小書き込みサイズ（第１の最小書き込みサイズ）に達したことに応じて、ホストインタフェース１１を介して、ホストライトバッファ１０２１からＴＷＢ１６１に第１の最小書き込みサイズを有するデータを転送する。
（２）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをｐＳＬＣブロックに転送することによって、ｐＳＬＣブロックに対する書き込み動作を実行する。
（３）コントローラ４は、ｐＳＬＣに対する書き込み動作が完了したことに応じて、ホストインタフェース１１を介して、１以上のライトコマンドそれぞれに対する１以上の完了応答をホスト２に送信する。ｐＳＬＣブロックに書き込まれたデータは、既に読み出し可能なデータである。そのため、コントローラ４は、完了応答を送信することができる。
（４）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをＱＬＣブロックに転送することによって、ＱＬＣブロックに対するフォギー書き込み動作を実行する。その後、コントローラ４は、ＱＬＣブロックに対するフォギー書き込みが完了したことに応じて、ＴＷＢ１６１の記憶領域を解放する。
コントローラ４は、上記（１）～（４）の動作を繰り返す。
（５）コントローラ４は、ファイン書き込みが実行可能になったことに応じて、ｐＳＬＣブロックからデータを読み出す。そして、コントローラ４は、読み出したデータを用いて、ＱＬＣブロック対するファイン書き込み動作を実行する。
その後、コントローラ４は、ｐＳＬＣブロックに書き込まれているデータのうち、ファイン書き込みが完了されたデータを書き込み完了データに設定する。
次に、ＱＬＣブロックに対するｐＳＬＣブロックの割り当て動作の手順について説明する。図２０は、実施形態に係るメモリシステムにおいて実行される、ＱＬＣブロックに対してｐＳＬＣブロックを割り当てる動作の手順を示すフローチャートである。
コントローラ４は、任意のＱＬＣブロックがオープンしたとき、あるいは、任意のＱＬＣブロックに割り当てられているｐＳＬＣブロックの未書き込み領域がなくなったとき、ＱＬＣブロックに対してｐＳＬＣブロックを割り当てる動作を開始する。
まず、コントローラ４は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３にｐＳＬＣブロックが存在するか否かを判定する（ステップＳ１１）。
Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３にｐＳＬＣブロックが存在する場合（ステップＳ１１でＹｅｓ）、コントローラ４は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に存在するｐＳＬＣブロックの中から任意のｐＳＬＣブロックを選択する（ステップＳ１２）。コントローラ４は、ウェアレベリングを考慮して、全てのｐＳＬＣブロックの消耗度が同程度になるように、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３内のｐＳＬＣブロックを選択してもよい。
コントローラ４は、ステップＳ１２で選択されたｐＳＬＣブロックをＱＬＣブロックに割り当てる（ステップＳ１３）。
Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３にｐＳＬＣブロックが存在しない場合（ステップＳ１１でＮｏ）、コントローラ４は、フリーｐＳＬＣブロックプール６２に存在するｐＳＬＣブロックの中から任意のｐＳＬＣブロックを選択する（ステップＳ１４）。コントローラ４は、ウェアレベリングを考慮して、フリーｐＳＬＣブロックプール６２内のｐＳＬＣブロックを選択してもよい。
コントローラ４は、ステップＳ１４で選択されたｐＳＬＣブロックをＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に移動させる（ステップＳ１５）。コントローラ４は、ステップＳ１４で選択されたｐＳＬＣブロックに対して、イレーズ動作を実行する。そして、コントローラ４は、このｐＳＬＣブロックをＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３のリストに追加することによって、ステップＳ１５の動作を実行する。
そして、コントローラ４は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に存在するｐＳＬＣブロックの中から任意のｐＳＬＣブロックを選択する（ステップＳ１２）。つまり、コントローラ４は、ステップＳ１５でＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に移動されたｐＳＬＣブロックを選択することになる。
コントローラ４は、ステップＳ１２（ステップＳ１４）で選択されたｐＳＬＣブロックをＱＬＣブロックに割り当てる（ステップＳ１３）。
これにより、コントローラ４は、ＱＬＣブロックにｐＳＬＣブロックを割り当てる際に、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３内に存在するｐＳＬＣブロックを優先してＱＬＣブロックに割り当てる。また、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３内にｐＳＬＣブロックが存在しない場合には、コントローラ４は、フリーｐＳＬＣブロックプール６２からｐＳＬＣブロックを選択し、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３を経由して、ｐＳＬＣブロックをＱＬＣブロックに割り当てる。また、コントローラ４は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３を経由させずに、直接フリーｐＳＬＣブロックプール６２内に存在するｐＳＬＣブロックをＱＬＣブロックに割り当ててもよい。
次に、フォギー書き込み動作の手順について説明する。まず、ＴＷＢ１６１を使用しないケースにおけるフォギー書き込み動作について説明する。図２１は、実施形態に係るメモリシステムにおいて実行される、あるＱＬＣブロック（ＱＬＣ＃１）に対するフォギー書き込み動作の手順を示すフローチャートである。
まず、ＱＬＣ＃１を指定する１以上のライトコマンドを受信すると、コントローラ４は、ＱＬＣ＃１を指定する受信した１以上のライトコマンドに関連付けられたデータの総サイズがｐＳＬＣブロックの最小書き込みサイズに達したか否かを判定する（ステップＳ２１）。
ＱＬＣ＃１を指定する受信した１以上のライトコマンドに関連付けられたデータの総サイズがｐＳＬＣブロックの最小書き込みサイズに達していない場合（ステップＳ２１でＮｏ）、コントローラ４は、ＱＬＣ＃１を指定する受信した１以上のライトコマンドに関連付けられたデータの総サイズがｐＳＬＣブロックの最小書き込みサイズに達するまで待つ。ＱＬＣ＃１を指定する１以上のライトコマンドに関連付けられたデータの総サイズがｐＳＬＣブロックの最小書き込みサイズに達した場合（ステップＳ２１でＹｅｓ）、コントローラ４は、ホストライトバッファ１０２１からデータを取得する（ステップＳ２２）。
コントローラ４は、ステップＳ２３で取得したデータを、ＱＬＣ＃１に割り当てられているｐＳＬＣブロック（ｐＳＬＣ＃１）に書き込む（ステップＳ２３）。
そして、コントローラ４は、これら１以上のライトコマンドそれぞれに対する完了応答をホスト２に送信する（ステップＳ２４）。つまり、コントローラ４は、ステップＳ２３で書き込まれたデータが関連付けられていたライトコマンドに対する完了応答をホスト２に送信する。
コントローラ４は、ｐＳＬＣ＃１に格納されたデータの総サイズがＱＬＣブロックの最小書き込みサイズに達したか否かを判定する（ステップＳ２５）。
ｐＳＬＣ＃１に格納されたデータの総サイズがＱＬＣブロックの最小書き込みサイズに達していない場合（ステップＳ２５でＮｏ）、コントローラ４は、ステップＳ２１の処理に戻る。つまり、コントローラ４は、ｐＳＬＣ＃１に格納されたデータの総サイズがＱＬＣブロックの最小書き込みサイズに達するまで、ｐＳＬＣ＃１への書き込み動作を繰り返す。
ｐＳＬＣ＃１に格納されたデータの総サイズがＱＬＣブロックの最小書き込みサイズに達した場合（ステップＳ２５でＹｅｓ）、コントローラ４は、ＱＬＣブロックの最小書き込みサイズを有するデータをｐＳＬＣ＃１から読み出す（ステップＳ２６）。
コントローラ４は、ステップＳ２６で読み出したデータを使用して、ＱＬＣ＃１に対するフォギー書き込みを実行する（ステップＳ２７）。
次に、ファイン書き込み動作の手順について説明する。まず、ＬＷＢ６６を使用しないケースにおけるファイン書き込み動作を説明する。図２２は、実施形態に係るメモリシステムにおいて実行される、ＱＬＣ＃１に対するファイン書き込み動作の手順の他の例を示すフローチャートである。
まず、コントローラ４は、ＱＬＣ＃１のあるワード線に対するファイン書き込み動作が実行可能になったか否かを判定する（ステップＳ３１）。
ＱＬＣ＃１のあるワード線に対するファイン書き込み動作が実行可能になっていない場合（ステップＳ３１でＮｏ）、コントローラ４は、ＱＬＣ＃１のあるワード線に対するファイン書き込み動作を実行可能になるまで待つ。
ＱＬＣ＃１のあるワード線に対するファイン書き込み動作が実行可能になった場合（ステップＳ３１でＹｅｓ）、コントローラ４は、このワード線に対するフォギー書き込み動作で使用されたデータをｐＳＬＣ＃１からデータを読み出す（ステップＳ３２）。
コントローラ４は、ステップＳ３２で読み出したデータを使用して、ＱＬＣ＃１のこのワード線に対するファイン書き込み動作を実行する（ステップＳ３３）。ファイン書き込み動作が実行されることにより、ＱＬＣ＃１のこのワード線に書き込まれたデータは、読み出し可能データになる。
次に、ＱＬＣ＃１にＬＷＢ６６を割り当てる動作の手順について説明する。図２３は、実施形態に係るメモリシステムにおいて実行される、ＱＬＣブロックに対してＬＷＢを割り当てる動作の手順を示すフローチャートである。ＱＬＣブロックへのＬＷＢの割り当ては、このＱＬＣブロックのデータ消去動作の実行からこのＱＬＣブロックに最初の書き込みを行うまでの間に実行される。
まず、コントローラ４は、任意のＱＬＣブロック（ここでは、ＱＬＣ＃１）が書き込み先ブロックとしてオープンしたか否かを判定する（ステップＳ４１）。なお、ＱＬＣ＃１をオープンする際には、段落［０１３０］で説明したように、コントローラ４は、ＱＬＣ＃１のデータ消去動作を実行し、これによってＱＬＣ＃１をデータの書き込みに使用可能な状態にする。
ＱＬＣ＃１がオープンしていない場合（ステップＳ４１でＮｏ）、コントローラ４は、ＱＬＣ＃１がオープンするまで、ステップＳ４１の判定処理を繰り返し実行する。
ＱＬＣ＃１がオープンした場合（ステップＳ４１でＹｅｓ）、コントローラ４は、いずれのＱＬＣブロックにも割り当てられていないＬＷＢ６６が存在するか否かを判定する（ステップＳ４２）。
いずれのＱＬＣブロックにも割り当てられていないＬＷＢ６６が存在する場合（ステップＳ４２でＹＥＳ）、コントローラ４は、いずれのＱＬＣブロックにも割り当てられていないＬＷＢ６６の中から任意のＬＷＢ６６を選択する（ステップＳ４３）。
コントローラ４は、ステップＳ４３で選択したＬＷＢ６６をＱＬＣ＃１に割り当てる（ステップＳ４４）。
いずれのＱＬＣブロックにも割り当てられていないＬＷＢ６６が存在しない場合（ステップＳ４２でＮｏ）、コントローラ４は、既にオープンされている複数のＱＬＣブロックのいずれか一つからＬＷＢ６６の割り当てを解除する。ＬＷＢ６６の割り当てが解除されるＱＬＣブロックは、例えば、データが最後に書き込まれた時刻が最も古いＱＬＣブロックである。この場合、コントローラ４は、オープンされている複数のＱＬＣブロックのうち、データが最後に書き込まれた時刻が最も古いＱＬＣブロックを選択し、選択したＱＬＣブロックからＬＷＢ６６の割り当てを解除する。なお、複数のＬＷＢ６６のうち、データが最後に書き込まれた時刻が最も古いＬＷＢ６６を、データが最後に書き込まれた時刻が最も古いＱＬＣブロックに割り当てられているＬＷＢ６６として選択してもよい。最新のデータが書き込まれた時刻が最も古いＬＷＢ６６は、最近最もデータが書き込まれていないＱＬＣブロックに割り当てられているＬＷＢである。したがって、例えば、コントローラ４は、複数のＬＷＢ６６の中から、最新のデータが書き込まれた時刻が最も古いＬＷＢ６６（ここではＬＷＢ＃１）を選択してもよい（ステップＳ４５）。ステップＳ４５では、コントローラ４は、他のアルゴリズムに基づいて、ＬＷＢ６６を選択してもよい。
コントローラ４は、ステップＳ４５で選択されたＬＷＢ＃１の割り当てを解除する（ステップＳ４６）。コントローラ４は、ＬＷＢ＃１が割り当てられていたＱＬＣブロックからＬＷＢ＃１の割り当てを解除する。これにより、ＬＷＢ＃１は、いずれのＱＬＣブロックにも割り当てられていないＬＷＢ６６となる。
そして、コントローラ４は、ステップＳ４５で選択されたＬＷＢ＃１をＱＬＣ＃１に割り当てる（ステップＳ４４）。
次に、ＴＷＢ１６１を使用して実行される、フォギー書き込みの手順について説明する。図２４は、実施形態に係るメモリシステムにおいて、ＴＷＢを使用して実行される、あるＱＬＣブロックに対するフォギー書き込み動作の手順を示すフローチャートである。
まず、コントローラ４は、ＱＬＣ＃１を指定する１以上のライトコマンドに関連付けられたデータの総サイズがＱＬＣブロックの最小書き込みサイズに達したか否かを判定する（ステップＳ５１）。
ＱＬＣ＃１を指定する１以上のライトコマンドに関連付けられたデータの総サイズがＱＬＣブロックの最小書き込みサイズに達していない場合（ステップＳ５１でＮｏ）、コントローラ４は、ＱＬＣ＃１を指定する１以上のライトコマンドに関連付けられたデータの総サイズがＱＬＣブロックの最小書き込みサイズに達するまで待つ。
ＱＬＣ＃１を指定する１以上のライトコマンドに関連付けられたデータの総サイズがＱＬＣブロックの最小書き込みサイズに達した場合（ステップＳ５１でＹｅｓ）、コントローラ４は、ＱＬＣブロックの最小書き込みサイズを有するデータをホストライトバッファ１０２１からＴＷＢ１６１に転送する（ステップＳ５２）。
コントローラ４は、ＱＬＣ＃１に割り当てられたｐＳＬＣ＃１に、ＴＷＢ１６１に転送されたデータを書き込む（ステップＳ５３）。そして、コントローラ４は、これら１以上のライトコマンドそれぞれに対する完了応答をホスト２に送信する（ステップＳ５４）。
その後、コントローラ４は、ＱＬＣ＃１に対するフォギー書き込みを実行する（ステップＳ５５）。コントローラ４は、ＴＷＢ１６１に転送されたデータを使用して、ＱＬＣ＃１に対するフォギー書き込みを実行する。そのため、コントローラ４は、フォギー書き込みを実行する際に、ｐＳＬＣ＃１からデータを読み出さない。
コントローラ４は、ＱＬＣ＃１にラージライトバッファ（ＬＷＢ）６６が割り当てられているか否かを判定する（ステップＳ５６）。
ＱＬＣ＃１にＬＷＢ６６が割り当てられている場合（ステップＳ５６でＹｅｓ）、コントローラ４は、ＴＷＢ１６１に格納されているデータをＱＬＣ＃１に割り当てられているＬＷＢ６６にコピーする（ステップＳ５７）。
コントローラ４は、ＴＷＢ１６１に格納されているデータを破棄する（ステップＳ５８）。これにより、ＴＷＢ１６１は、新規データを格納されることが可能な状態になる。
ＱＬＣ＃１にＬＷＢ６６が割り当てられていない場合（ステップＳ５６でＮｏ）、コントローラ４は、ステップＳ５７の動作をスキップし、ＴＷＢ１６１に格納されているデータを破棄する（ステップＳ５８）。
次に、ＴＷＢ１６１を使用して実行される、ファイン書き込みの手順について説明する。図２５は、実施形態に係るメモリシステムにおいて、ＴＷＢを使用して実行される、あるＱＬＣブロックに対するファイン書き込み動作の手順を示すフローチャートである。
まず、コントローラ４は、ＱＬＣ＃１のあるワード線に対するファイン書き込み動作が実行可能になったか否かを判定する（ステップＳ６１）。
ＱＬＣ＃１のあるワード線に対するファイン書き込み動作が実行可能になっていない場合（ステップＳ６１でＮｏ）、コントローラ４は、ＱＬＣ＃１のあるワード線に対するファイン書き込み動作が実行可能になるまで待つ。
ＱＬＣ＃１のあるワード線に対するファイン書き込み動作が実行可能になった場合（ステップＳ６１でＹｅｓ）、コントローラ４は、ＱＬＣ＃１にＬＷＢ６６が割り当てられているか否かを判定する（ステップＳ６２）。
ＱＬＣ＃１にＬＷＢ６６が割り当てられている場合（ステップＳ６２でＹｅｓ）、コントローラ４は、このワード線に対するフォギー書き込み動作で使用されたデータをＬＷＢ６６からデータを読み出す（ステップＳ６３）。
そして、コントローラ４は、ステップＳ６３で読み出したデータを用いて、ＱＬＣ＃１のこのワード線に対するファイン書き込みを実行する（ステップＳ６４）。
ＱＬＣ＃１にＬＷＢ６６が割り当てられていない場合（ステップＳ６２でＮｏ）、コントローラ４は、このワード線に対するフォギー書き込み動作で使用されたデータをｐＳＬＣ＃１から読み出す（ステップＳ６５）。
そして、コントローラ４は、ステップＳ６５で読み出したデータを用いて、ＱＬＣ＃１に対するファイン書き込みを実行する（ステップＳ６４）。
以上説明したように、本実施形態によれば、コントローラ４は、ｐＳＬＣバッファ２０１に含まれるｐＳＬＣブロック（例えば、ｐＳＬＣ＃１）をＱＬＣ領域２０２に含まれるＱＬＣブロック（例えば、ＱＬＣ＃１）に割り当てる。コントローラ４は、ＱＬＣ＃１に書き込まれるべきデータのみをｐＳＬＣ＃１に書き込む。そして、コントローラ４は、ｐＳＬＣ＃１がＱＬＣ＃１に割り当てられている間、ＱＬＣ＃１以外のＱＬＣブロックに書き込まれるべきデータをｐＳＬＣ＃１に書き込まない。
また、ｐＳＬＣ＃１に未書き込み領域が残っている状態で、ＱＬＣ＃１が、ＱＬＣ＃１への書き込みが完了したデータで満たされた場合、コントローラ４は、ＱＬＣ＃１からｐＳＬＣ＃１の割り当てを解除する。そして、コントローラ４は、ｐＳＬＣ＃１が再使用可能になるように、ｐＳＬＣ＃１をＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に返却する。その後、ｐＳＬＣ＃１がＱＬＣ＃２に割り当てられた場合、コントローラ４は、ｐＳＬＣ＃１の未書き込み領域に、ＱＬＣ＃２に書き込まれるべきデータのみを書き込む。
これにより、ｐＳＬＣ＃１内に複数のＱＬＣブロックに書きこまれるべき書き込み未完了データが混在する状況は生じ得ない。コントローラ４は、ｐＳＬＣ＃１を含むｐＳＬＣバッファ２０１に対して、ガベージコレクション処理を実行することなく、効率的にｐＳＬＣブロックを運用することができる。
また、コントローラ４は、ＱＬＣ＃１に対する第１段階の書き込み動作（フォギー書き込み動作）を実行する際に、ｐＳＬＣ＃１からデータを読み出さずに、ＴＷＢ１６１に格納されているデータを使用してもよい。さらに、コントローラ４は、ＱＬＣ＃１に対する第２段階の書き込み動作（ファイン書き込み動作）を実行する際に、ｐＳＬＣ＃１からデータを読み出さずに、ＬＷＢ６６に格納されているデータを使用してもよい。
これにより、コントローラ４は、ｐＳＬＣ＃１からデータを読み出さずにＱＬＣ＃１に対するフォギー・ファイン書き込み動作を実行することができる。そのため、コントローラ４は、コントローラ４と、ＮＡＮＤ型フラッシュメモリ５との間のデータ転送の帯域幅の消費を抑えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、更新を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…情報処理システム、２…ホスト、３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、１０…バス、１１…ホストインタフェース、１２…ＣＰＵ、１３…ＮＡＮＤインタフェース、１４…ＤＲＡＭインタフェース、１５…ＤＭＡＣ、１６…ＳＲＡＭ、１７…ＥＣＣエンコード／デコード部、６１…Ｚ２Ｐテーブル、６２…フリーｐＳＬＣブロックプール、６３…Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール、６４…ＱＬＣ ＳＡテーブル、６５…ｐＳＬＣ ＳＡテーブル、６６…ＬＷＢ、１０１…プロセッサ、１０２…メモリ、１２１…フラッシュマネージメント部、１２２…ＱＬＣブロック制御部、１２３…ｐＳＬＣブロック制御部、１６１…ＴＷＢ、２０１…ｐＳＬＣライトバッファ、２０２…ＱＬＣ領域、１０２１…ホストライトバッファ。

Claims (16)

  1. ホストに接続可能なメモリシステムであって、
    各々が消去動作の単位である複数のブロックを含む不揮発性メモリと、
    前記不揮発性メモリに電気的に接続され、前記複数のブロックのうちの第１のブロック群と、前記複数のブロックのうちの第２のブロック群とを管理し、前記第１のブロック群から割り当てられた複数の書き込み先ブロックへのデータの書き込みを制御するように構成されたコントローラと、
    を具備し、
    前記第１のブロック群に含まれるブロックの各々は第１の最小書き込みサイズを有し、前記第２のブロック群に含まれるブロックの各々は前記第１の最小書き込みサイズよりも小さい第２の最小書き込みサイズを有し、
    前記コントローラは、
    前記第１のブロック群に含まれる第１のブロックが書き込み先ブロックとしてオープンされた場合、前記第２のブロック群に含まれる第２のブロックを前記第１のブロックに割り当て、
    前記第１のブロックを指定する１以上のライトコマンドを前記ホストから受信したことに応じて、前記１以上のライトコマンドに関連付けられた第１のデータのみを、前記第２の最小書き込みサイズ毎に前記第２のブロックに書き込み、
    前記第２のブロックへの前記第１のデータの書き込みが完了したことに応じて、前記第１のデータを、前記第１の最小書き込みサイズ毎に前記第１のブロックに書き込み、
    前記第２のブロックに未書き込み領域が残っている状態で、前記第１のブロックが前記第１のブロックへの書き込みが完了したデータで満たされた場合、前記第１のブロックに対する前記第２のブロックの割り当てを解除し、割り当てが解除された前記第２のブロックを前記第１のブロック以外の第１の書き込み先ブロックに割り当て、前記第１の書き込み先ブロックに書き込むべきデータのみを前記第２のブロックの前記未書き込み領域に書き込む
    ように構成されている
    メモリシステム。
  2. 前記コントローラは、
    前記第１のブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しが前記一つのワード線に後続する一つ以上のワード線へのデータの書き込み後に可能となる第１の書き込みモードを使用して、前記第１のブロックの各ワード線に接続された複数のメモリセルに前記第１の最小書き込みサイズを有するデータを書き込み、
    前記第２のブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しが前記第２のブロックの前記一つのワード線へのデータの書き込みのみによって可能となる第２の書き込みモードを使用して、前記第２のブロックの各ワード線に接続された複数のメモリセルに前記第２の最小書き込みサイズを有するデータを書き込む
    ように構成されている
    請求項１に記載のメモリシステム。
  3. 前記コントローラは、
    前記受信した一つ以上のライトコマンドに関連付けられたデータの総サイズが、前記第２の最小書き込みサイズに達した場合、前記第２の最小書き込みサイズを有する前記データを前記第２のブロックに書き込み、
    前記第２のブロックへの前記第２の最小書き込みサイズを有する前記データの書き込みの完了に応じて、前記受信した一つ以上のライトコマンドの完了を示す一つ以上の完了応答を前記ホストに送信し、
    前記第２のブロックに書き込まれたデータの総サイズが前記第１の最小書き込みサイズに達した場合、前記第１の最小書き込みサイズを有するデータを前記第２のブロックから読み出し、前記読み出したデータを前記第１のブロックに書き込む
    ように構成されている
    請求項１に記載のメモリシステム。
  4. 前記第１の書き込みモードを使用したデータの書き込みは、前記第１の最小書き込みサイズを有するデータを前記不揮発性メモリに転送することを含む第１段階の書き込み動作と、前記データを前記不揮発性メモリに再び転送することを含む第２段階の書き込み動作と、を少なくとも含む複数段階の書き込み動作によって実行され、
    前記コントローラは、
    前記受信した前記一つ以上のライトコマンドに関連付けられたデータの総サイズが前記第１の最小書き込みサイズに達した場合、前記第１の最小書き込みサイズを有する前記データを前記ホストに設けられたライトバッファから前記メモリシステムに含まれる第１のライトバッファに転送し、
    前記第１のライトバッファに転送された前記データを前記第２のブロックに書き込み、
    前記第２のブロックに書き込まれた前記データを読み出すことなく、前記第１のライトバッファに転送された前記データを、前記第１段階の書き込み動作によって、前記第１のブロックに書き込み、
    前記第２のブロックへの前記データの書き込みの完了に応じて、前記受信した一つ以上のライトコマンドの完了を示す一つ以上の完了応答を前記ホストに送信する
    ように構成されている
    請求項２に記載のメモリシステム。
  5. 前記コントローラは、
    前記第１のブロックに前記メモリシステムに含まれる複数の第２のライトバッファのうちの一つの第２のライトバッファが割り当てられている場合、前記第１のブロックに対する前記第１段階の書き込み動作に使用された前記データを前記第１のライトバッファから前記一つの第２のライトバッファに転送し、
    前記第１のブロックの第１のワード線に対する前記第２段階の書き込み動作が開始可能になった場合、
    前記第１のブロックの前記第１のワード線に対する前記第１段階の書き込み動作に使用されたデータを前記一つの第２のライトバッファから読み出し、
    前記読み出したデータを、前記第２段階の書き込み動作によって、前記第１のブロックの前記第１のワード線に接続された前記複数のメモリセルに書き込む
    ように構成されている
    請求項４に記載のメモリシステム。
  6. 前記コントローラは、
    前記第１のブロックに前記複数の第２のライトバッファのうちのどの第２のライトバッファも割り当てられていない場合、前記第１のブロックの前記第１のワード線に対する前記第１段階の書き込み動作に使用された前記データを前記第２のブロックから読み出し、前記読み出したデータを、前記第２段階の書き込み動作によって、前記第１のブロックに書き込む
    ように構成されている
    請求項５に記載のメモリシステム。
  7. 前記コントローラは、前記第１のブロックを書き込み先ブロックとしてオープンする場合、前記第１のブロックのデータ消去動作の実行から前記第１のブロックに最初の書き込みを行うまでの間に、前記第１のブロックに前記複数の第２のライトバッファのうちの一つの第２のライトバッファを割り当てるように構成され、
    前記複数の第２のライトバッファにどの書き込み先ブロックにも現在割り当てられていいない未割り当ての第２のライトバッファが存在しない場合、前記コントローラは、既にオープンされている複数の書き込み先ブロックのいずれか一つから第２のライトバッファの割り当てを解除し、割り当てが解除された前記第２のライトバッファを前記第１のブロックに割り当てる
    請求項５に記載のメモリシステム。
  8. 前記コントローラは、
    既にオープンされている複数の書き込み先ブロックのうち、データが最後に書き込まれた時刻が最も古い書き込み先ブロックを選択し、
    前記選択した書き込み先ブロックから第２のライトバッファの割り当てを解除し、割り当てが解除された前記第２のライトバッファを前記第１のブロックに割り当てる
    ように構成されている
    請求項７に記載のメモリシステム。
  9. メモリシステムに含まれる不揮発性メモリの複数のブロックのうちの第１のブロック群と第２のブロック群とを管理し、前記第１のブロック群から割り当てられた複数の書き込み先ブロックへのデータの書き込みを制御する制御方法であって、前記第１のブロック群に含まれるブロックの各々は第１の最小書き込みサイズを有し、前記第２のブロック群に含まれるブロックの各々は前記第１の最小書き込みサイズよりも小さい第２の最小書き込みサイズを有し、
    前記第１のブロック群に含まれる第１のブロックが書き込み先ブロックとしてオープンされた場合、前記第２のブロック群に含まれる第２のブロックを前記第１のブロックに割り当てることと、
    前記第１のブロックを指定する１以上のライトコマンドをホストから受信したことに応じて、前記１以上のライトコマンドに関連付けられた第１のデータのみを、前記第２の最小書き込みサイズ毎に前記第２のブロックに書き込むことと、
    前記第２のブロックへの前記第１のデータの書き込みが完了したことに応じて、前記第１のデータを、前記第１の最小書き込みサイズ毎に前記第１のブロックに書き込むことと、
    前記第２のブロックに未書き込み領域が残っている状態で、前記第１のブロックが前記第１のブロックへの書き込みが完了したデータで満たされた場合、前記第１のブロックに対する前記第２のブロックの割り当てを解除し、割り当てが解除された前記第２のブロックを前記第１のブロック以外の第１の書き込み先ブロックに割り当て、前記第１の書き込み先ブロックに書き込むべきデータのみを前記第２のブロックの前記未書き込み領域に書き込むことと、を具備する
    制御方法。
  10. 前記第１のブロックへの書き込みは、前記第１のブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しが前記一つのワード線に後続する一つ以上のワード線へのデータの書き込み後に可能となる第１の書き込みモードを使用して実行され、
    前記第２のブロックへの書き込みは、前記第２のブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しが前記第２のブロックの前記一つのワード線へのデータの書き込みのみによって可能となる第２の書き込みモードを使用して実行される
    請求項９に記載の制御方法。
  11. 前記受信した一つ以上のライトコマンドに関連付けられたデータの総サイズが、前記第２の最小書き込みサイズに達した場合、
    前記第２の最小書き込みサイズを有する前記データを前記第２のブロックに書き込むことと、
    前記第２のブロックへの前記第２の最小書き込みサイズを有する前記データの書き込みの完了に応じて、前記受信した一つ以上のライトコマンドの完了を示す一つ以上の完了応答を前記ホストに送信することと、
    前記第２のブロックに書き込まれたデータの総サイズが前記第１の最小書き込みサイズに達した場合、前記第１の最小書き込みサイズを有するデータを前記第２のブロックから読み出し、前記読み出したデータを前記第１のブロックに書き込むことと、
    をさらに具備する
    請求項９に記載の制御方法。
  12. 前記第１の書き込みモードを使用したデータの書き込みは、前記第１の最小書き込みサイズを有するデータを前記不揮発性メモリに転送することを含む第１段階の書き込み動作と、前記データを前記不揮発性メモリに再び転送することを含む第２段階の書き込み動作と、を少なくとも含む複数段階の書き込み動作によって実行され、
    前記受信した前記一つ以上のライトコマンドに関連付けられたデータの総サイズが前記第１の最小書き込みサイズに達した場合、
    前記第１の最小書き込みサイズを有する前記データを前記ホストに設けられたライトバッファから前記メモリシステムに含まれる第１のライトバッファに転送することと、
    前記第１のライトバッファに転送された前記データを前記第２のブロックに書き込むことと、
    前記第２のブロックに書き込まれた前記データを読み出すことなく、前記第１のライトバッファに転送された前記データを、前記第１段階の書き込み動作によって、前記第１のブロックに書き込むことと、
    前記第２のブロックへの前記データの書き込みの完了に応じて、前記受信した一つ以上のライトコマンドの完了を示す一つ以上の完了応答を前記ホストに送信することと、
    をさらに具備する
    請求項１０に記載の制御方法。
  13. 前記第１のブロックに前記メモリシステムに含まれる複数の第２のライトバッファのうちの一つの第２のライトバッファが割り当てられている場合、前記第１のブロックに対する前記第１段階の書き込み動作に使用された前記データを前記第１のライトバッファから前記一つの第２のライトバッファに転送することと、
    前記第１のブロックの第１のワード線に対する前記第２段階の書き込み動作が開始可能になった場合、
    前記第１のブロックの前記第１のワード線に対する前記第１段階の書き込み動作に使用されたデータを前記一つの第２のライトバッファから読み出すことと、
    前記読み出したデータを、前記第２段階の書き込み動作によって、前記第１のブロックの前記第１のワード線に接続された前記複数のメモリセルに書き込むことと、
    をさらに具備する
    請求項１２に記載の制御方法。
  14. 前記第１のブロックに前記複数の第２のライトバッファのうちのどの第２のライトバッファも割り当てられていない場合、前記第１のブロックの前記第１のワード線に対する前記第１段階の書き込み動作に使用された前記データを前記第２のブロックから読み出し、前記読み出したデータを、前記第２段階の書き込み動作によって、前記第１のブロックに書き込むこと
    をさらに具備する
    請求項１３に記載の制御方法。
  15. 前記第１のブロックを書き込み先ブロックとしてオープンする場合、前記第１のブロックのデータ消去動作の実行から前記第１のブロックに最初の書き込みを行うまでの間に、前記第１のブロックに前記複数の第２のライトバッファのうちの一つの第２のライトバッファを割り当てることと、
    前記複数の第２のライトバッファにどの書き込み先ブロックにも現在割り当てられていいない未割り当ての第２のライトバッファが存在しない場合、既にオープンされている複数の書き込み先ブロックのいずれか一つから第２のライトバッファの割り当てを解除し、割り当てが解除された前記第２のライトバッファを前記第１のブロックに割り当てることと、
    をさらに具備する
    請求項１３に記載の制御方法。
  16. 前記第２のライトバッファの割り当てが解除される前記書き込み先ブロックは、既にオープンされている複数の書き込み先ブロックのうち、データが最後に書き込まれた時刻が最も古い書き込み先ブロックである
    請求項１５に記載の制御方法。
JP2021116445A 2021-07-14 2021-07-14 メモリシステムおよび制御方法 Pending JP2023012773A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021116445A JP2023012773A (ja) 2021-07-14 2021-07-14 メモリシステムおよび制御方法
US17/653,324 US11755217B2 (en) 2021-07-14 2022-03-03 Memory system and method of controlling nonvolatile memory
US18/357,231 US20230367501A1 (en) 2021-07-14 2023-07-24 Memory system and method of controlling nonvolatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021116445A JP2023012773A (ja) 2021-07-14 2021-07-14 メモリシステムおよび制御方法

Publications (1)

Publication Number Publication Date
JP2023012773A true JP2023012773A (ja) 2023-01-26

Family

ID=84891925

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021116445A Pending JP2023012773A (ja) 2021-07-14 2021-07-14 メモリシステムおよび制御方法

Country Status (2)

Country Link
US (2) US11755217B2 (ja)
JP (1) JP2023012773A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023012773A (ja) * 2021-07-14 2023-01-26 キオクシア株式会社 メモリシステムおよび制御方法
KR20230060163A (ko) * 2021-10-27 2023-05-04 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
US20230409234A1 (en) * 2022-05-17 2023-12-21 Western Digital Technologies, Inc. Data Storage Device and Method for Host Multi-Command Queue Grouping Based on Write-Size Alignment in a Multi-Queue-Depth Environment

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7975109B2 (en) * 2007-05-30 2011-07-05 Schooner Information Technology, Inc. System including a fine-grained memory and a less-fine-grained memory
US8990477B2 (en) * 2012-04-19 2015-03-24 Sandisk Technologies Inc. System and method for limiting fragmentation
KR102595233B1 (ko) 2016-03-24 2023-10-30 에스케이하이닉스 주식회사 데이터 처리 시스템 및 그것의 동작 방법
JP7051546B2 (ja) 2018-04-16 2022-04-11 キオクシア株式会社 メモリシステムおよび制御方法
JP7095568B2 (ja) 2018-11-21 2022-07-05 Tdk株式会社 メモリコントローラ及びこれを備えるフラッシュメモリシステム
US11569844B2 (en) * 2020-06-24 2023-01-31 Western Digital Technologies, Inc. Optimizations for variable sector size in storage device namespaces
JP2023012773A (ja) * 2021-07-14 2023-01-26 キオクシア株式会社 メモリシステムおよび制御方法

Also Published As

Publication number Publication date
US20230367501A1 (en) 2023-11-16
US20230014508A1 (en) 2023-01-19
US11755217B2 (en) 2023-09-12

Similar Documents

Publication Publication Date Title
JP7346311B2 (ja) メモリシステム
JP7366795B2 (ja) メモリシステムおよび制御方法
CN109144888B (zh) 存储器系统
JP6524039B2 (ja) メモリシステム及び制御方法
JP2021114038A (ja) メモリシステムおよび制御方法
JP7353934B2 (ja) メモリシステムおよび制御方法
JP7155028B2 (ja) メモリシステムおよび制御方法
US11762591B2 (en) Memory system and method of controlling nonvolatile memory by controlling the writing of data to and reading of data from a plurality of blocks in the nonvolatile memory
JP2023012773A (ja) メモリシステムおよび制御方法
JP2021033849A (ja) メモリシステムおよび制御方法
JP7381678B2 (ja) メモリシステム
JP2022171208A (ja) メモリシステムおよび制御方法
JP2021033847A (ja) メモリシステムおよび制御方法
US20230091792A1 (en) Memory system and method of controlling nonvolatile memory
JP2023010765A (ja) メモリシステム
JP2019148913A (ja) メモリシステム
JP2021033845A (ja) メモリシステムおよび制御方法
JP2023517080A (ja) メモリサブシステムに対するキューの維持
CN113126900A (zh) 用于存储器子系统的媒体管理的单独核心
US20230297262A1 (en) Memory system and control method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240313